JP5868043B2 - 半導体装置 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
本実施の形態では、タブ露出型の半導体装置の一例として、四角形の平面形状を成す封止体の下面において、チップ搭載部および複数のリードの一部が露出する、QFN(Quad Flat Non-leaded package)型の半導体装置に適用した実施態様について説明する。図1は本実施の形態の半導体装置の上面図、図2は、図1に示す半導体装置の下面図、図3は図1のA−A線に沿った断面図、図4は図1のB−B線に沿った断面図である。また、図5は、図1に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。
本実施の形態の半導体装置1の構成について、図1〜図5を用いて説明する。図1〜図5に示すように、本実施の形態の半導体装置1は、タブ2(図3、図5参照)と、タブ2上に接着材(ダイボンド材)7(図3、図5参照)を介して搭載された半導体チップ3(図3、図5参照)と、を備えている。また、半導体装置1は、半導体チップ3の周囲に配置された複数のリード4(図3、図5参照)と、半導体チップ3の複数のパッド3d(図3、図5参照)と複数のリード4とを、それぞれ電気的に接続する複数のワイヤ5(図3、図5参照)と、を有している。また、半導体装置1は半導体チップ3、複数のワイヤ5、および複数のリード4を封止する封止体6(図3、図5参照)を備えている。また、タブ2には、複数の吊りリード9(図4、図5参照)が接続されている。
次に、図2〜図5に示すタブ2の詳細な形状について説明する。ここでは、まず、本願発明者が見出した課題について説明し、その後、本実施の形態のタブ2の構成について説明する。図6は、図5とは別の実施態様である半導体装置の内部構造を示す平面図、図7は、図6に示すA−A線に沿った拡大断面図、図8は図7に示す半導体装置に温度サイクル負荷が付与され、変形した状態を模式的に示す拡大断面図である。また、図9は、図7に対する別の実施態様である半導体装置の拡大断面図、図10は、図9に示す半導体装置に温度サイクル負荷が付与され、変形した状態を模式的に示す拡大断面図である。
次に、図1〜図5、および図11〜図13に示す半導体装置の変形例を説明しながら、本実施の形態の好ましい態様について説明する。図14は、図11に対する変形例であって、半導体装置が有するチップ搭載部の薄板領域と半導体チップの位置関係を示す平面図である。また、図15は、図14に対する変形例であって、半導体装置が有するチップ搭載部の薄板領域と半導体チップの位置関係を示す平面図である。なお、図14に示す半導体装置24は、半導体チップ3の平面サイズおよびタブ2の上面2aにおける配置が異なっている点、タブ25の薄板領域10の形状が異なっている点を除き、図11に示す半導体装置1と同様である。また、図15に示す半導体装置26は、半導体チップ3の平面サイズおよびタブ2の上面2aにおける配置が異なっている点を除き、図11に示す半導体装置1と同様である。
次に、図1〜図16を用いて説明した半導体装置1の製造工程について、図18に示す工程フローに沿って説明する。図18は、本実施の形態の半導体装置の組立てフローを示す説明図である。
図19は、図18に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図20は図19の一つの製品形成領域を拡大して示す拡大平面図である。まず、図18に示す基板準備工程では、図19および図20に示す配線基板を準備する。
図21は、図20に示すチップ搭載部上に、接着材を介して半導体チップを搭載した状態を示す拡大平面図である。次に、図18に示す半導体チップ搭載工程では、図21に示すように各製品形成領域30aのタブ2上に半導体チップ3を搭載する。本実施の形態では、例えば、エポキシ系の熱硬化性樹脂、あるいは、熱硬化性樹脂に銀(Ag)粒子を混合した接着材7を介して半導体チップ3を搭載する。搭載方式は、例えば半導体チップ3の裏面3b(図3参照)とタブ2の上面2aを対向させた状態で搭載する、所謂フェイスアップ実装方式としている。硬化前はペースト状の性状を有する接着材を介して搭載する場合、まず、タブ2のチップ搭載領域2f(図20参照)上にペースト状の接着材7を配置(塗布)する。続いて半導体チップ3を準備して、裏面3b(図3参照)側をタブ2に向かって押し付けると接着材7は周囲に濡れ広がる。そして、半導体チップ3の側面3cの外側まで広がった接着材7の一部は、半導体チップ3の側面にも濡れ広がり、図3に示すようなフィレット形状が形成される。この状態で接着材7を加熱して、樹脂成分が硬化すると、半導体チップ3がタブ2上に接着固定される。
図22は、図21に示す半導体チップの複数のパッドと複数のリードを、複数のワイヤを介してそれぞれ電気的に接続した状態を示す拡大平面図である。次に、図18に示す電気的接続工程では、図22に示すように、半導体チップ3の複数のパッド3dと、半導体チップ3の周囲に配置された複数のリード4を複数のワイヤ(導電材)5を介して、それぞれ電気的に接続する。本工程では、例えば、ヒートステージ(図示は省略)を準備し、各製品形成領域30aのタブ2上に、半導体チップ3が搭載されたリードフレーム30をヒートステージ上に配置する。そして例えば、キャピラリ(図示は省略)を介してワイヤ5を供給し、超音波と熱圧着を併用してワイヤ5を接合する、所謂、ネイルヘッドボンディング方式によりワイヤ5を接続する。
図23は、図22に示す半導体チップ、複数のワイヤおよび複数のリードを封止する封止体を形成した状態拡大平面図、図24は図23のA−A線に沿った拡大断面図である。次に、図18に示す封止工程では、図24に示すように各製品形成領域に封止体6を形成し、半導体チップ3、タブ2の一部(上面2aおよび薄板領域10)、複数のワイヤ5、および複数のリード4の一部(インナリード部)を封止体により封止する。本工程では、例えば、図24に示すように上型(第1金型)32と、下型(第2金型)33を備える成形金型31を用いて、所謂トランスファモールド方式により封止体6を形成する。詳しく説明すると、例えば、タブ2およびタブ2の周囲に配置された複数のリードの一部(インナリード部)が上型32に形成されたキャビティ34内に位置するようにリードフレーム30を配置し、上型32と下型33でクランプする(挟み込む)。この状態で、軟化(可塑化)させた熱硬化性樹脂(封止用樹脂)を、成形金型のキャビティに圧入すると、封止用樹脂はキャビティ34と下型33で形成された空間内に供給され、成形される。この時、図23に示すダム部30dが封止用樹脂を堰き止めるので、封止用樹脂がダム部30dの外側まで無秩序に漏れ出ることを抑制できる。そして封止用樹脂を加熱して硬化させれば図23および図24に示す封止体6が形成される。トランスファモールド方式では、封止用樹脂に圧力を付与してキャビティ34内に供給するため、薄板領域10を確実に封止する事ができる。この結果、タブ2、複数のリード4、あるいは吊りリード9(図23参照)が封止体6から脱落することを防止ないしは抑制できる。
次に、図18に示すめっき工程では、例えば図23に示すリードフレーム30を図示しないめっき溶液に浸し、封止体6から露出した金属部分の表面に導体膜(めっき膜)8(図1〜図4参照)を形成する。本実施の形態では、例えば、半田溶液にリードフレーム30を浸し、電気めっき方式により半田膜である導体膜8を形成する。半田膜の種類としては、例えば、錫−鉛めっき、Pbフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。
次に、図18に示すリードカット工程では、図22に示すリードフレーム30の複数のリード4を、ダム部30dの内側で切断し、図1に示すように複数のリード4をそれぞれ分離する。また、図18に示す個片化工程では、図22に示すリードフレーム30の複数の吊りリード9を、ダム部の内側で切断し、吊りリード9をダム部30dから切り離す。これにより、図1に示すように個片化された半導体装置1を取得する事が出来る。個片化方法は特に限定されないが、切断金型を用いてプレス加工により切断する方法、あるいはダイシングブレードと呼ばれる回転刃を用いて切断する方法等を適用することができる。
前記実施の形態1では、本願発明者が見出した課題および解決手段を理解し易くするため、一つのチップ搭載部を有し、該チップ搭載部に一つの半導体チップが搭載された例について説明した。しかし、チップ搭載部の数および半導体チップの数は、それぞれ一つに限定されない。特に、一つのパッケージ内に互いに独立した複数のチップ搭載部を備える半導体装置の場合、温度サイクル負荷が付与された時の変形方向が複雑になるため、クラックが発生し易くなる。そこで、本実施の形態では、一つのパッケージ内に互いに独立した複数のチップ搭載部を備えた半導体装置の例として、DC−DCコンバータなどの電力変換装置に組み込まれ、スイッチング装置として機能するパワー半導体装置を例に取り上げて説明する。なお、本実施の形態では、前記実施の形態1で説明した半導体装置1と共通する事項については原則として重複する説明を省略し、相違点を中心に説明する。
図25は本実施の形態の半導体装置を有する非絶縁型DC−DCコンバータの一例の回路図である。この非絶縁型DC−DCコンバータ40は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置41と、入力コンデンサCinと、出力コンデンサCoutと、コイルLとを有している。なお、符号のVINは入力電源、GNDは基準電位(例えばグランド電位で0V)、Ioutは出力電流、Voutは出力電圧を示している。半導体装置41は、2つのドライバ回路DR1、DR2と、ドライバ回路DR1、DR2にそれぞれ制御信号を送る制御回路CTと、2つのパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor:以下、単にパワーMOS、あるいはパワートランジスタと略す)QH1、QL1とを有している。このドライバ回路DR1、DR2、制御回路CTおよびパワーMOSFETQH1、QL1は、1つの同一の封止体(パッケージ)6内に封止(収容)されている。
次に、図25に示す半導体装置41の構造について説明する。図26は図25に示す半導体装置の上面図、図27は図26の半導体装置の下面図、図28は図26のA−A線に沿った断面図、図29は図26のB−B線に沿った断面図である。また、図30は、図26に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。
次に、本実施の形態の半導体装置41が有する複数のチップ搭載部の詳細な構造について説明する。図31は、図30に示すローサイド用の半導体チップが搭載されるチップ搭載部の周辺を拡大して示す拡大平面図である。また、図32は図31のA−A線に沿った拡大断面図、図33は図31のB−B線に沿った拡大断面図である。また、図34は、図30に示す封止体を平面視において4分割する中心線と、チップ搭載部の位置関係を示す説明図である。なお、図34では、タブ2B1〜2B3の位置を見易くするため、図30に示す半導体チップ3B1〜3B3、金属板42およびワイヤ5は図示を省略している。
次に、図25〜図34を用いて説明した半導体装置41の製造工程について、図37に示す工程フローに沿って説明する。なお、本実施の形態では、前記実施の形態1で説明した半導体装置の製造方法との相違点を中心に説明する。図37は、本実施の形態の半導体装置の組立てフローを示す説明図である。
2、2B1、2B2、2B3 タブ(チップ搭載部、ダイパッド)
2a 上面
2b 下面
2c 側面
2c1、2c2、2c3 部分
2d 下面
2e 位置
2f チップ搭載領域
2g 下面
3、3B1、3B2、3B3 半導体チップ
3a 表面
3b 裏面
3c 側面
3d パッド
3e 裏面電極
4、4B1、4B2、4B3 リード
4a 上面
4b 下面
4c 側面
5 ワイヤ(導電材)
6 封止体
6a 上面
6b 下面
6c 側面
6c1、6c2、6c3、6c4 辺
7 接着材
8 導体膜
9 吊りリード
9a 上面
9b 下面
10 薄板領域
11、11a、11b 突出部
12 窪み部
21、25、28 タブ(チップ搭載部、ダイパッド)
21c1、21c2、21c3、21c4 辺
22 矢印
30 リードフレーム
30a 製品形成領域
30d ダム部
31 成形金型
32 上型
33 下型
34 キャビティ
40 非絶縁型DC−DCコンバータ
41、50、51 半導体装置
42 金属板
44 ステージ
45 押さえ治具
46a、46b クランプ領域
47 接合治具
48 リボンガイド
CL1、CL2 中心線
CLK クラック
CT 制御回路
Cin 入力コンデンサ
Cout 出力コンデンサ
D ドレイン電極
DR1、DR2 ドライバ回路
ET1 端子
ET2 端子
GND 基準電位
I2 電流
Iout 出力電流
L コイル
L1、L2 距離
LD 負荷、
LS1、LS2、LS3、LS4、LS5、LS6 側面
N 出力ノード
QH1、QL1 パワーMOSFET
S ソースパッド
VIN 入力電源
Claims (14)
- 第1パッドが配置された第1表面、前記第1表面とは反対側に位置する第1裏面、を有する第1半導体チップと、
第2パッドが配置された第2表面、前記第2表面とは反対側に位置する第2裏面、を有する第2半導体チップと、
前記第1半導体チップが搭載された第1上面、前記第1上面とは反対側に位置する第1下面、およびその厚さ方向において前記第1上面と前記第1下面との間に位置する第1側面、を有する第1チップ搭載部と、
前記第1半導体チップと前記第1チップ搭載部とを接着固定する第1接着材と、
前記第2半導体チップが搭載された第2上面、前記第2上面とは反対側に位置する第2下面、およびその厚さ方向において前記第2上面と前記第2下面との間に位置し、前記第1側面に対向する第2側面、を有する第2チップ搭載部と、
前記第2半導体チップと前記第2チップ搭載部とを接着固定する第2接着材と、
前記第1チップ搭載部と前記第2チップ搭載部の周囲に配置された複数のリードと、
前記第1半導体チップの前記第1パッドと、前記複数のリードの内の第1リードと、を電気的に接続する第1導電材と、
前記第2半導体チップの前記第2パッドと、前記複数のリードの内の第2リードと、を電気的に接続する第2導電材と、
第1方向に延在する第1封止体側面、前記第1封止体側面と対向する第2封止体側面、前記第1方向と直行する第2方向に延在する第3封止体側面、前記第3封止体側面と対向する第4封止体側面を有し、かつ前記第1および第2半導体チップ、前記第1および第2チップ搭載部のそれぞれの一部、および前記複数のリードのそれぞれの一部を封止する封止体と、を有し、
前記第1チップ搭載部の前記第1下面と前記第2チップ搭載部の前記第2下面は、前記封止体から露出し、
平面視において、前記第1および第2チップ搭載部は、前記第1封止体側面と前記第2封止体側面との間に隣り合って配置され、
平面視において、前記第2チップ搭載部は、前記第1チップ搭載部と前記第2封止体側面との間に配置され、
前記封止体の一部は、前記第1側面と前記第2側面との間に配置され、
前記第1チップ搭載部の前記第1側面は、前記第1下面に連なる第1部分と、前記第1部分よりも外側に位置し、前記第1上面と連なり、前記第1部分と同一方向を向いた複数の第2部分と、を備え、
前記第2チップ搭載部の前記第2側面は、前記第2下面に連なる第3部分と、前記第3部分よりも外側に位置し、前記第2上面と連なり、前記第3部分と同一方向を向いた複数の第4部分と、を備え、
平面視において、前記第1チップ搭載部の前記第1上面および前記第2チップ搭載部の前記第2上面のそれぞれは、前記第1封止体側面の中心点と前記第2封止体側面の中心点とを結ぶ前記第2方向に伸びた第1仮想線と重なっている、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記第1チップ搭載部の前記第1上面は、前記第3封止体側面の中心点と前記第4封止体側面の中心点とを結ぶ前記第1方向に伸びた第2仮想線と重なっている、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記第3封止体側面の中心点と前記第4封止体側面の中心点とを結ぶ前記第1方向に伸びた第2仮想線と前記第1仮想線とが交差した点が、前記第1チップ搭載部の前記第1上面上に位置する、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1チップ搭載部の前記第1側面と前記第2チップ搭載部の前記第2側面は、前記第1仮想線を跨いでいる、半導体装置。 - 請求項2に記載の半導体装置において、
前記第1チップ搭載部の前記複数の第2部分のそれぞれの厚さは、前記第1チップ搭載部の前記第1上面から前記第1下面までの厚さより小さく、
前記第2チップ搭載部の前記複数の第4部分のそれぞれの厚さは、前記第2チップ搭載部の前記第2上面から前記第2下面までの厚さより小さい、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1チップ搭載部の前記第1側面は、複数の前記第1部分を備え、かつ前記複数の第1部分と前記複数の第2部分が交互に配置され、
前記第2チップ搭載部の前記第2側面は、複数の前記第3部分を備え、かつ前記複数の第3部分と前記複数の第4部分が交互に配置されている、半導体装置。 - 請求項6に記載の半導体装置において、
前記第1チップ搭載部の前記複数の第1部分の上面の高さは、前記第1チップ搭載部の前記第1上面の高さと同じで、
前記第2チップ搭載部の前記複数の第3部分の上面の高さは、前記第2チップ搭載部の前記第2上面の高さと同じである、半導体装置。 - 請求項5に記載の半導体装置において、
前記第1チップ搭載部の前記第1側面は、平面視において前記第1部分と前記複数の第2部分との間に位置し、前記第1上面と連なり、前記第1部分と同一方向を向いた複数の第5部分を備え、かつ前記複数の第2部分と前記複数の第5部分とが交互に配置され、
前記第2チップ搭載部の前記第2側面は、平面視において前記第3部分と前記複数の第4部分との間に位置し、前記第2上面と連なり、前記第3部分と同一方向を向いた複数の第6部分を備え、かつ前記複数の第4部分と前記複数の第6部分とが交互に配置されている、半導体装置。 - 請求項8に記載の半導体装置において、
前記第1チップ搭載部の前記複数の第5部分のそれぞれの厚さは、前記第1チップ搭載部の前記第1上面から前記第1下面までの厚さより小さく、
前記第2チップ搭載部の前記複数の第6部分のそれぞれの厚さは、前記第2チップ搭載部の前記第2上面から前記第2下面までの厚さより小さい、半導体装置。 - 請求項9に記載の半導体装置において、
前記第1チップ搭載部の前記複数の第2部分のそれぞれの厚さと前記複数の第5部分のそれぞれの厚さは、同じであり、
前記第2チップ搭載部の前記複数の第4部分のそれぞれの厚さと前記複数の第6部分のそれぞれの厚さは、同じである、半導体装置。 - 請求項10に記載の半導体装置において、
前記第1半導体チップは、パワートランジスタを備え、
前記第1半導体チップの前記第1パッドは、前記パワートランジスタのソースと電気的に接続されたソース電極パッドであり、
前記第1導電材は、金属リボンである、半導体装置。 - 請求項11に記載の半導体装置において、
前記第2半導体チップは、ドライバ回路を備え、
前記第2導電材は、ワイヤである、半導体装置。 - 請求項12に記載の半導体装置において、
前記第1半導体チップの第1表面には、前記パワートランジスタのゲートと電気的に接続されたゲート電極パットが更に形成され、
前記第2半導体チップの第2表面には、ワイヤを介して前記ゲート電極パットと電気的に接続される第3パッドが更に形成されている、半導体装置。 - 請求項13に記載の半導体装置において、
前記第1半導体チップの前記第1裏面には、前記パワートランジスタのドレインと電気的に接続されたドレイン電極が形成され、
前記第1接着材は導電性接着材であり、
前記第1チップ搭載部の前記第1下面と前記第1半導体チップの前記ドレイン電極は、前記第1接着材を介して電気的に接続されている、半導体装置。
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