JP4916745B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。
近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵやＤＳＰなどは大電流化および高周波数化する傾向にある。このため、そのＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）の電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳ・ＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
例えば特開２００２−２１７４１６号公報（特許文献１参照）には、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴとを同一のパッケージ内に収容し、ハイサイド用のパワーＭＯＳ・ＦＥＴとロウサイド用のパワーＭＯＳ・ＦＥＴとの間の電圧変換効率を向上させる技術が開示されている。
また、例えば特開２００１−２５２３９号公報（特許文献２参照）には、制御回路とドライバ回路とパワーＭＯＳ・ＦＥＴとを１チップ化したＤＣ−ＤＣコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている。
特開２００２−２１７４１６号公報 特開２００１−２５２３９号公報
ところで、本発明者は、上記ＤＣ−ＤＣコンバータの構成について検討した。以下は、公知とされた技術ではないが、本発明者によって検討された構成であり、その概要は次のとおりである。
本発明者が検討した技術では、ＤＣ−ＤＣコンバータを構成するハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、これらのパワーＭＯＳ・ＦＥＴの動作を制御する制御回路が形成された半導体チップとが同一のパッケージに封止されている。
ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのソース電極と、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのドレイン電極に接続されるダイパッドとは、複数のボンディングワイヤを通じて電気的に接続されている。また、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップのソース電極と、ＧＮＤ電源用のリードとは、複数のボンディングワイヤを通じて電気的に接続されている。
しかし、このような構成を有する半導体装置においては、上記のように複数のボンディングワイヤを用いた接続構成を採用しているので、パッケージ抵抗、ソース電極を形成する金属（アルミニウム）の拡がり抵抗に伴う導通損失が増大する、という問題があることを本発明者は見出した。
そこで、本発明の目的は、半導体装置の電気的特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第１、第２および第３半導体チップを同一の封止体に収容する半導体装置において、前記第１半導体チップのソース電極と、前記第２半導体チップのドレイン電極とを第１金属板を通じて電気的に接続し、前記第２半導体チップのソース電極と、外部端子とを第２金属板を通じて電気的に接続する構成を有しており、
前記第２金属板は、前記第２半導体チップのソース電極に接続された第１部分と、前記第２半導体チップの１つの角を挟んで交差する２つの辺のうちの一方の辺を跨いで延在する第２部分と、前記第２部分から分かれた状態で、前記２つの辺のうちの他方の辺を跨いで延在する第３部分とを一体的に有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記第２金属板は、前記第２半導体チップのソース電極に接続された第１部分と、前記第２半導体チップの１つの角を挟んで交差する２つの辺のうちの一方の辺を跨いで延在する第２部分と、前記第２部分から分かれた状態で、前記２つの辺のうちの他方の辺を跨いで延在する第３部分とを一体的に有することにより、半導体装置の損失を低減できるので、半導体装置の電気的特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本実施の形態１の半導体装置を有する非絶縁型ＤＣ−ＤＣコンバータ１の一例の回路図、図２は図１の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形図をそれぞれ示している。
この非絶縁型ＤＣ−ＤＣコンバータ１は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置２と、制御回路３と、入力コンデンサＣｉｎと、出力コンデンサＣｏｕｔと、コイルＬとを有している。なお、符号のＶＩＮは入力電源、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
半導体装置２は、２つのドライバ回路ＤＲ１，ＤＲ２と、２つのパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１とを有している。このドライバ回路ＤＲ１，ＤＲ２およびパワーＭＯＳ・ＦＥＴＱＨ１，ＱＬ１は、１つの同一のパッケージＰＡ内に封止（収容）されている。
ドライバ回路ＤＲ１，ＤＲ２は、上記制御回路３から供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。この２つのドライバ回路ＤＲ１，ＤＲ２は、同一の半導体チップ４Ｄに形成されている。なお、ＶＤＩＮはドライバ回路ＤＲ１，ＤＲ２の入力電源を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。なお、符号のＤｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。また、符合のＤはパワーＭＯＳＱＨ１，ＱＬ１のドレイン、ＳはパワーＭＯＳＱＨ１，ＱＬ１のソースを示している。
パワーＭＯＳ（第１電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬにエネルギーを蓄えるためのスイッチ機能を有している。コイルＬは、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷ＬＤの入力）に電力を供給する素子である。
このハイサイド用のパワーＭＯＳＱＨ１は、上記半導体チップ４Ｄとは別の半導体チップ４ＰＨに形成されている。また、このパワーＭＯＳ・ＦＥＴＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップ４ＰＨの厚さ方向に形成される。この場合、半導体チップ４ＰＨの主面（半導体チップ４ＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳ（第２電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、制御回路３からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタである。
このロウサイド用のパワーＭＯＳＱＬ１は、上記半導体チップ４Ｄ，４ＰＨとは別の半導体チップ４ＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップ４ＰＬの厚さ方向に形成される。チャネルが半導体チップ４ＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形に示すように、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップ４ＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップ４ＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップ４ＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。
上記制御回路３は、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワーＭＯＳＱＨ１，ＱＬ１（すなわち、非絶縁型ＤＣ−ＤＣコンバータ１）の出力電圧（すなわち、パワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。
この制御回路３の出力は、ドライバ回路ＤＲ１，ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１，ＤＲ２のそれぞれの出力は、それぞれパワーＭＯＳＱＨ１のゲート端子およびパワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。
上記入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源であり、入力電源ＶＩＮに並列に電気的に接続されている。上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷ＬＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。
非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。この負荷ＬＤには、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
このような非絶縁型ＤＣ−ＤＣコンバータ１では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
次に、図３は図１の半導体装置２の外観を形成するパッケージＰＡの主面側の全体平面図、図４は図３のパッケージＰＡの裏面側の全体平面図、図５は図３および図４のパッケージＰＡの側面図をそれぞれ示している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
本実施の形態１の半導体装置２は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型のパッケージ（封止体）ＰＡを有している。すなわち、パッケージＰＡは、その外観が、互いに厚さ方向に沿って反対側に位置する主面（第１主面）および裏面（第２主面）と、これに交差する側面とで囲まれた薄板状とされている。パッケージＰＡの主面および裏面の平面形状は、例えば八角形状に形成されている。
パッケージＰＡの材料は、例えばエポキシ系の樹脂からなるが、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。
このパッケージＰＡの側面および裏面外周には、パッケージＰＡの外周に沿って複数のリード（外部端子）７Ｌが露出されている。ここでは、リード７ＬがパッケージＰＡの外方に大きく突出することなく形成されている。
また、パッケージＰＡの裏面には、例えば平面略矩形状の３つのダイパッド（第１、第２、第３チップ搭載部）７Ｄ１，７Ｄ２，７Ｄ３の裏面が露出されている。このうち、ダイパッド７Ｄ２の露出面積が最も大きく、次にダイパッド７Ｄ１の露出面積が大きい。最も小さいダイパッド７Ｄ３の１つの角に当たる部分には、位置決め用のテーパＩＭ（インデックスマーク）が形成されている。
ただし、パッケージＰＡの構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリード７Ｌが、パッケージＰＡの四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリード７Ｌが、パッケージＰＡの二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。
次に、図６は図１のパッケージＰＡの内部を透かして見せた全体平面図、図７は図６のＸ１−Ｘ１線の断面図、図８は図６のＹ１−Ｙ１線の断面図、図９は図１のパッケージＰＡの内部構成の説明図、図１０は図６の金属板を外した状態のパッケージＰＡの内部を透かして見せた全体平面図、図１１は図６の金属板および半導体チップを外した状態のパッケージＰＡの内部を透かして見せた全体平面図をそれぞれ示している。
パッケージＰＡの内部には、３つのダイパッド（タブ、チップ搭載部）７Ｄ１，７Ｄ２，７Ｄ３の一部と、そのダイパッド７Ｄ１〜７Ｄ３の各々の主面（第１主面）上に搭載された上記半導体チップ４ＰＨ，４ＰＬ，４Ｄと、２つの金属板８Ａ，８Ｂと、ボンディングワイヤ（以下、単にワイヤという）ＷＡと、上記複数のリード７Ｌの一部と、リード配線（配線部）７ＬＢとが封止されている。
ダイパッド７Ｄ１〜７Ｄ３、上記リード７Ｌおよび上記リード配線７ＬＢは、例えば４２アロイ等のような金属を主材料として形成されている。ダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。
ダイパッド７Ｄ１〜７Ｄ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッド７Ｄ１〜７Ｄ３は、その各々の中心が、パッケージＰＡの中心からずれて配置されている。このうち、ダイパッド７Ｄ２の全体面積が最も大きく、次にダイパッド７Ｄ１の全体面積が大きい。ダイパッド７Ｄ１，７Ｄ２は、各々の長辺が互いに沿うように配置されている。ダイパッド７Ｄ３は、その一つの辺が、ダイパッド７Ｄ１の短辺に沿い、かつ、ダイパッド７Ｄ３の上記一つの辺に交差する他の一つの辺が、ダイパッド７Ｄ２の長辺に沿うように配置されている。
このようなダイパッド７Ｄ１〜７Ｄ３の裏面（第２主面）の一部は、上記のようにパッケージＰＡの裏面から露出されており、半導体チップ４ＰＨ，４ＰＬ，４Ｄの動作時に発生した熱は、主に半導体チップ４ＰＨ，４ＰＬ，４Ｄの裏面（第２主面）からダイパッド７Ｄ１〜７Ｄ３を通じて外部に放熱される。このため、各ダイパッド７Ｄ１〜７Ｄ３は、各半導体チップ４ＰＨ，４ＰＬ，４Ｄの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。
このようなダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢの主面において、半導体チップ４Ｄ，４ＰＨ，４ＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板８Ａ，８Ｂが接触される領域（図１１のハッチングで示す部分）には、例えば銀（Ａｇ）等からなるメッキ層９が形成されている。これにより、ダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢでは、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとを接続する半田の濡れ拡がりを抑制することができる。これにより、半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂとダイパッド７Ｄ１〜７Ｄ３およびリード配線７ＬＢとの接着性を向上させることができる。
また、ワイヤＷＡとリード７Ｌとの圧着の安定性を向上させることができる。なお、ダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの主面にメッキ層９を形成しない場合もある。また、リード７ＬのワイヤＷＡ接触部のみに上記メッキ層９を形成しても良い。
また、このダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの裏面側の一部は、その総厚が相対的に薄くなっている。このため、パッケージＰＡの封止材料がダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７ＬとパッケージＰＡの封止材料との密着性を向上させることができるので、ダイパッド７Ｄ１〜７Ｄ３、リード配線７ＬＢおよびリード７Ｌの剥離や変形不良を低減または防止することができる。特に最も面積が大きいダイパッド７Ｄ２の外周において、リード配線７ＬＢとの対向部および２つのダイパッド７Ｄ１，７Ｄ３の対向部には凹凸状のパターンが形成されている。これにより、ダイパッド７Ｄ２とパッケージＰＡの封止材料との密着性を向上させることができるので、最も面積が大きいダイパッド７Ｄ２の剥離や変形不良を低減または防止することができる。
上記ダイパッド７Ｄ１は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッド７Ｄ１の互いに交差する二辺には、その二辺に沿って上記複数のリード７Ｌ１（７Ｌ）が一体的に接続されている。この複数のリード７Ｌ１には、上記端子ＥＴ１が電気的に接続され、上記高電位の入力電源ＶＩＮが供給されるようになっている。
このダイパッド７Ｄ１の主面（第１主面）上には、上記パワートランジスタ用の半導体チップ（第１半導体チップ）４ＰＨが、その主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド７Ｄ１に向けた状態で搭載されている。
半導体チップ４ＰＨは、上記半導体チップ（第３半導体チップ）４Ｄよりも細長い平面長方形状に形成されており、半導体チップ４ＰＨの長辺がダイパッド７Ｄ１の長手方向に沿うように配置されている。半導体チップ４ＰＨの平面積は、半導体チップ４Ｄの平面積よりも大きい。また、半導体チップ４ＰＨの長辺および短辺の総和は、上記半導体チップ４Ｄの長辺および短辺の総和よりも大きい。
この半導体チップ４ＰＨの裏面の電極は、導電性の接着層１１ａを介してダイパッド７Ｄ１に接合され電気的に接続されている。この半導体チップ４ＰＨの裏面の電極は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレインＤに電気的に接続されている。上記接着層１１ａは、例えば鉛（Ｐｂ）−錫（Ｓｎ）の半田または銀（Ａｇ）ペーストにより形成されている。
また、この半導体チップ４ＰＨの主面（第１主面）上には、ゲート電極用のボンディングパッド（以下、単にパッドという）１２Ｇと、ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３とが配置されている。
ゲート電極用のパッド１２Ｇは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極に電気的に接続されている。このゲート電極用のパッド１２Ｇは、半導体チップ４ＰＨの長手方向の一端側に配置されている。半導体チップ４ＰＨは、上記ゲート電極用のパッド１２Ｇが上記半導体チップ４Ｄ側を向いた状態で配置されている。ゲート電極用のパッド１２Ｇは、複数本のワイヤＷＡを通じて、後述の半導体チップ４Ｄの主面のパッド１３Ａと電気的に接続されている。ワイヤＷＡは、例えば金（Ａｕ）によって形成されている。
上記ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３は、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳに電気的に接続されている。ソース電極用のパッド（第１ソース電極領域）１２Ｓ１，１２Ｓ２は、上記ゲート電極用のパッド１２Ｇやソース電極用のパッド１２Ｓ３よりも大きく、半導体チップ４ＰＨの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース電極用のパッド（第２ソース電極領域）１２Ｓ３は、上記ゲート電極用のパッド１２Ｇが配置された半導体チップ４ＰＨの長手方向の一端側に配置されている。相対的に大きなパッド１２Ｓ１，１２Ｓ２同士は、半導体チップ４ＰＨの最上層の保護膜（絶縁膜）によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。また、相対的に大きなパッド１２Ｓ１，１２Ｓ２と、相対的に小さなパッド１２Ｓ３とは、半導体チップ４ＰＨの最上層の保護膜（絶縁膜）によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。
ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳ）は、上記金属板８Ａを通じて、ダイパッド７Ｄ２と電気的に接続されている。これにより、ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３とダイパッド７Ｄ２とをワイヤによって接続する場合に比べて、半導体チップ４ＰＨでのアルミ拡がり抵抗を低減でき、ハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
この金属板８Ａは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属によって形成されている。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な銅またはアルミニウムで形成される金属板８Ａを用いることにより、半導体装置２のコストを低減できる。金属板８Ａの第１方向Ｘおよび第２方向Ｙの寸法は、ワイヤＷＡの直径よりも大きい。金属板８Ａは、以下のような第１部分８Ａ１と第２部分８Ａ２とを一体的に有している。
第１部分８Ａ１は、導電性の接着層１１ｂを介してソース電極用のパッド１２Ｓ１，１２Ｓ２と接合され電気的に接続された矩形状の部分である。第１部分８Ａ１は、図８および図９に示すように、断面で見ると、半導体チップ４ＰＨの主面に沿うように平坦に形成されている。
第２部分８Ａ２は、第１部分８Ａ１の長辺からその長辺に交差する第２方向Ｙに沿って延び、半導体チップ４ＰＨの長辺を跨いでダイパッド７Ｄ２の一部に重なる位置まで延びている。第２部分８Ａ２の第２方向Ｙの先端部の裏面は、導電性の接着層１１ｃを介してダイパッド７Ｄ２と接合され電気的に接続されている。
また、第２部分８Ａ２は、第１部分８Ａ１の長手方向（第１方向Ｘ）の角から角まで延びている。また、第２部分８Ａ２は、図８および図９に示すように、断面で見ると、半導体チップ４ＰＨとダイパッド７Ｄ２との間で、半導体チップ４ＰＨの主面から遠ざかるように第１部分８Ａ１の高さよりも高くなっている。これにより、接着層１１ｂの材料が半導体チップ４ＰＨの側面側に漏れ難くすることができるので、接着層１１ｂの材料による半導体チップ４ＰＨの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
なお、ここで言う高さは、ダイパッド７Ｄ１〜７Ｄ３の裏面を基準としてそこからパッケージＰＡの厚さ方向（半導体チップ４ＰＨの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。また、上記接着層１１ｂ，１１ｃは、上記接着層１１ａと同一材料で形成されている。
この金属板８Ａは、発熱源となる半導体チップ４ＰＨの主面の一部を覆うように配置されている。これにより、半導体チップ４ＰＨは、金属板８Ａおよびダイパッド７Ｄ１によって挟み込まれている。すなわち、半導体チップ４ＰＨで生じた熱は、半導体チップ４ＰＨの裏面からダイパッド７Ｄ１を通じて放散される他に、半導体チップ４ＰＨの主面から金属板８Ａを通じて放散されるようになっている。この結果、半導体チップ４ＰＨで発生した熱の放散性を向上させることができる。
ただし、金属板８Ａの第１部分８Ａ１の面積は、半導体チップ４ＰＨの主面の面積またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の総面積よりも小さい。そして、金属板８Ａは、その第１部分８Ａ１が半導体チップ４ＰＨの主面内に収まり、半導体チップ４ＰＨの外側に、はみ出さないように配置されている。
これは、金属板８Ａの上記第１部分８Ａ１の面積が、半導体チップ４ＰＨの主面の面積またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の面積よりも大きいと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。
すなわち、金属板８Ａの上記第１部分８Ａ１の面積が半導体チップ４ＰＨの主面の面積等よりも大きく、第１部分８Ａ１が半導体チップ４ＰＨの外側に、はみ出すと、金属板８Ａの裏面の接着層１１ｂの材料の一部が、半導体チップ４ＰＨの側面側に漏れ、さらには半導体チップの裏面にまで達してしまう。この結果、半導体チップ４ＰＨの主面（ソースＳ）と裏面（ドレインＤ）とが接着層１１ｂの材料によって導通してしまう問題が生じ易くなるからである。
そこで、本実施の形態１では、金属板８Ａの上記第１部分８Ａ１の面積を、半導体チップ４ＰＨの主面の面積またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の面積よりも小さくすることにより、接着層１１ｂの材料が半導体チップ４ＰＨの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＨの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
また、半導体チップ４ＰＨの四隅が金属板８Ａによって覆われないようになっている。すなわち、半導体チップ４ＰＨの四隅の真上には金属板８Ａが配置されておらず、半導体チップ４ＰＨの四隅は金属板８Ａから露出されている。これにより、金属板８Ａの接合後の外観検査において、金属板８Ａと半導体チップ４ＰＨとを接続する接続層１１ｂの様子を半導体チップ４ＰＨの４隅で観測することができる。この結果、半導体装置２の信頼性および歩留まりを向上させることができる。これについては後述する。
また、金属板８Ａは、第２部分８Ａ２の最上部（第１部分８Ａ１の高さよりも高い部分）が半導体チップ４ＰＨとダイパッド７Ｄ２との間に位置するように配置されている。特にその最上部の側面に形成された吊り部８Ａ３が、半導体チップ４ＰＨとダイパッド７Ｄ２との間に位置するように配置されている。この吊り部８Ａ３は、金属板フレームと、個々の金属板８Ａとを接続し支持する部分である。
これは、この吊り部８Ａ３が半導体チップ４ＰＨのパッド１２Ｓ１，１２Ｓ２やダイパッド７Ｄ２の直上に位置すると、以下のような問題が生じる場合があることを本発明者が初めて見出したことによる。
すなわち、吊り部８Ａ３の切断面には切り屑（バリ）が残される場合があるが、吊り部８Ａ３が半導体チップ４ＰＨのパッド１２Ｓ１，１２Ｓ２やダイパッド７Ｄ２の直上に位置すると、その切り屑がパッド１２Ｓ１，１２Ｓ２に当たりパッド１２Ｓ１，１２Ｓ２を傷つけたり、その切り屑が金属板８Ａとダイパッド７Ｄ２との間に入り込み金属板８Ａが傾いたりする問題が生じ易くなるからである。
そこで、本実施の形態１では、上記のような構成にすることにより、吊り部８Ａ３の切断面に切り屑が残されていたとしても、吊り部８Ａ３の位置がパッド１２Ｓ１，１２Ｓ２やダイパッド７Ｄ２から遠ざかるので、上記切り屑に起因するパッド１２Ｓ１，１２Ｓ２の損傷や金属板８Ａのダイパッド７Ｄ２に対する傾き不良の発生を低減または防止することができる。
また、上記ソース電極用のパッド１２Ｓ１，１２Ｓ２，１２Ｓ３（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳ）は、複数のワイヤＷＡを通じて、上記半導体チップ４Ｄの主面のパッド１３Ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、ソース電極用のパッド１２Ｓ３に接合され、ワイヤＷＡの他端はパッド１３Ｂに接合されている。図９に示すように、ワイヤＷＡの最上部の高さＨ１は、金属板８Ａの最上部の高さＨ２よりも高い。ただし、ワイヤＷＡの最上部の高さを、金属板８Ａの最上部の高さよりも低くしても良い。
上記ダイパッド７Ｄ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッド７Ｄ２には、上記複数のリード７Ｌ２（７Ｌ）が一体的に接続されている。この複数のリード７Ｌ２には、上記出力ノードＮが電気的に接続される。
このダイパッド７Ｄ２の主面（第１主面）上には、上記パワートランジスタ用の半導体チップ（第２半導体チップ）４ＰＬが、その主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド７Ｄ２に向けた状態で搭載されている。
半導体チップ４ＰＬは、平面長方形状に形成されており、半導体チップ４ＰＬの長辺がダイパッド７Ｄ２の長手方向に沿うように配置されている。半導体チップ４ＰＬの平面積は、上記半導体チップ４ＰＨおよび半導体チップ４Ｄの各々の平面積よりも大きい。また、半導体チップ４ＰＬの長辺および短辺の各々は、上記半導体チップ４ＰＨの長辺および短辺の各々よりも大きい。
この半導体チップ４ＰＬの裏面の電極は、導電性の接着層１１ａを介してダイパッド７Ｄ２に接合され電気的に接続されている。この半導体チップ４ＰＬの裏面の電極は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレインＤに電気的に接続されている。
また、この半導体チップ４ＰＬの主面（第１主面）上には、ゲート電極用のボンディングパッド（以下、単にパッドという）１５Ｇと、ソース電極用のパッド１５Ｓ１，１２Ｓ２とが配置されている。
ゲート電極用のパッド１５Ｇは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。このゲート電極用のパッド１５Ｇは、半導体チップ４ＰＬの長手方向の一端側の角部近傍に配置されている。半導体チップ４ＰＬは、上記ゲート電極用のパッド１５Ｇが上記半導体チップ４Ｄ側を向いた状態で配置されている。ゲート電極用のパッド１５Ｇは、複数本のワイヤＷＡを通じて、上記半導体チップ４Ｄの主面のパッド１３Ｃと電気的に接続されている。
上記ソース電極用のパッド１５Ｓ１，１５Ｓ２は、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳに電気的に接続されている。ソース電極用のパッド（第３ソース電極領域）１５Ｓ１は、上記ゲート電極用のパッド１５Ｇやソース電極用のパッド１５Ｓ２よりも大きく、半導体チップ４ＰＬの短方向（第２方向Ｙ）に沿って延びる複数の長方形状部分と、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って延びる長方形状部分とが一体になって平面櫛の歯状に形成されている。一方、ソース電極用のパッド（第４ソース電極領域）１５Ｓ２は、上記ゲート電極用のパッド１５Ｇが配置された半導体チップ４ＰＬの長手方向の一端側の角部近傍に配置されている。これらの相対的に大きなパッド１５Ｓ１と、相対的に小さなパッド１５Ｓ２とは、半導体チップ４ＰＬの最上層の保護膜（絶縁膜）によって分離されているが、後述のように、保護膜の下層では一体的に形成され電気的に接続されている。
ソース電極用のパッド１５Ｓ１，１５Ｓ２（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳ）は、上記金属板８Ｂを通じて、リード配線７ＬＢと電気的に接続されている。これにより、ソース電極用のパッド１５Ｓ１，１５Ｓ２とリード配線７ＬＢとをワイヤによって接続する場合に比べて、半導体チップ４ＰＬでのアルミ拡がり抵抗を低減でき、ロウサイド用のパワーＭＯＳＱＬ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。アルミ拡がり抵抗については後述する。
この金属板８Ｂは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属によって形成されている。これにより、金（Ａｕ）で形成されるワイヤに代えて、低コストな銅またはアルミニウムで形成される金属板８Ｂを用いることにより、半導体装置２のコストを低減できる。金属板８Ｂの第１方向Ｘおよび第２方向Ｙの寸法は、ワイヤＷＡの直径よりも大きい。また、金属板８Ｂの平面積は、上記金属板８Ａの平面積よりも大きい。金属板８Ｂは、以下のような第１部分８Ｂ１と、第２部分８Ｂ２と、第３部分８Ｂ３とを一体的に有している。
第１部分８Ｂ１は、導電性の接着層１１ｂを介してソース電極用のパッド１５Ｓ１，１５Ｓ２と接合され電気的に接続された矩形状の部分である。第１部分８Ｂ１は、図７に示すように、断面で見ると、半導体チップ４ＰＬの主面に沿うように平坦に形成されている。
第２部分８Ｂ２および第３部分８Ｂ３は、それぞれ第１部分８Ｂ１とリード配線７ＬＢとを接続するように設けられている。
第２部分８Ｂ２は、第１部分８Ｂ１の短辺からその短辺に交差（直交）する第１方向Ｘに沿って延び、半導体チップ４ＰＬの短辺を跨いでリード配線７ＬＢの一部に重なる位置まで連続的に延びている。この第２部分８Ｂ２の第１方向Ｘの先端部の裏面は、導電性の接着層１１ｃを介してリード配線７ＬＢと接合され電気的に接続されている。
また、この第２部分８Ｂ２は、上記第１部分８Ｂ１の長辺のうち、上記第３部分８Ｂ３が形成されていない長辺と上記第１部分８Ｂ１の短辺とで挟まれる一方の角から、その第１部分８Ｂ１の短辺に沿ってその短辺の途中の位置まで連続的に延びている。すなわち、第２部分８Ｂ２は、第１部分８Ｂ１の短辺の一方の角から他方の角まで延びていない。これにより、第２部分８Ｂ２と第３部分８Ｂ３との間に位置する半導体チップ４ＰＬの角部が第２部分８Ｂ２によって覆われることなく露出されるようになっている。
また、第２部分８Ｂ２は、図７、図８および図９に示すように、断面で見ると、半導体チップ４ＰＬとリード配線７ＬＢとの間で、半導体チップ４ＰＬの主面から遠ざかるように第１部分８Ｂ１の高さよりも高くなっている。これにより、接着層１１ｂの材料が半導体チップ４ＰＬの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
上記第３部分８Ｂ３は、第１部分８Ｂ１の長辺からその長辺に交差する第２方向Ｙに沿って延び、半導体チップ４ＰＬの短辺に交差する長辺を跨いでリード配線７ＬＢの一部に重なる位置まで連続的に延びている。この第３部分８Ｂ３の第２方向Ｙの先端部の裏面は、導電性の接着層１１ｃを介してリード配線７ＬＢと接合され電気的に接続されている。この第３部分８Ｂ３は、第１部分８Ｂ１の長手方向（第１方向Ｘ）の一方の角から他方の角の近傍まで延びている。
また、第３部分８Ｂ３は、図８および図９に示すように、断面で見ると、半導体チップ４ＰＬとリード配線７ＬＢとの間で、半導体チップ４ＰＬの主面から遠ざかるように第１部分８Ｂ１の高さよりも高くなっている部分を有している。これにより、接着層１１ｂの材料が半導体チップ４ＰＬの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
なお、ここで言う高さも、ダイパッド７Ｄ１〜７Ｄ３の裏面を基準としてそこからパッケージＰＡの厚さ方向（半導体チップ４ＰＬの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。
この金属板８Ｂは、発熱源となる半導体チップ４ＰＬの主面の一部を覆うように配置されている。これにより、半導体チップ４ＰＬは、金属板８Ｂおよびダイパッド７Ｄ２によって挟み込まれている。すなわち、半導体チップ４ＰＬで生じた熱は、半導体チップ４ＰＬの裏面からダイパッド７Ｄ２を通じて放散される他に、半導体チップ４ＰＬの主面から金属板８Ｂを通じて放散されるようになっている。この結果、半導体チップ４ＰＬで発生した熱の放散性を向上させることができる。
ただし、金属板８Ｂの第１部分８Ｂ１の面積は、上記と同様の理由から、半導体チップ４ＰＬの主面の面積またはソース電極用のパッド１５Ｓ１の配置領域の面積よりも小さい。これにより、接着層１１ｂの材料が半導体チップ４ＰＬの側面側に漏れないようにすることができるので、接着層１１ｂの材料による半導体チップ４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
また、半導体チップ４ＰＬの四隅が金属板８Ｂによって覆われないようになっている。すなわち、半導体チップ４ＰＬの四隅の真上には金属板８Ｂが配置されておらず、半導体チップ４ＰＨの四隅は金属板８Ｂから露出されている。これにより、金属板８Ｂの接合後の外観検査において、金属板８Ｂと半導体チップ４ＰＬとを接続する接続層１１ｂの様子を半導体チップ４ＰＬの４隅で観測することができる。この結果、半導体装置２の信頼性および歩留まりを向上させることができる。これについては後述する。
また、金属板８Ｂは、第３部分８Ｂ３の最上部（第１部分８Ｂ１の高さよりも高い部分）が半導体チップ４ＰＬとリード配線７ＬＢとの間に位置するように配置されている。特にその最上部の側面に形成された吊り部８Ｂ４が、上記と同様の理由から、半導体チップ４ＰＬとリード配線７ＬＢとの間に位置するように配置されている。この吊り部８Ｂ４は、金属板フレームと、個々の金属板８Ｂとを接続し支持する部分である。これにより、吊り部８Ｂ４の切断面に切り屑が残されていたとしても、吊り部８Ｂ４の位置がパッド１５Ｓ１やリード配線７ＬＢから遠ざかるので、上記切り屑に起因するパッド１５Ｓ１の損傷や金属板８Ｂのリード配線７ＬＢに対する傾き不良の発生を低減または防止することができる。
また、上記ソース電極用のパッド１５Ｓ１，１５Ｓ２（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳ）は、複数のワイヤＷＡを通じて、上記半導体チップ４Ｄの主面のパッド１３Ｄと電気的に接続されている。すなわち、ワイヤＷＡの一端は、ソース電極用のパッド１５Ｓ２に接合され、ワイヤＷＡの他端はパッド１３Ｄに接合されている。図９に示すように、このワイヤＷＡの最上部の高さＨ１も、金属板８Ｂの最上部の高さＨ２よりも高い。ただし、ワイヤＷＡの最上部の高さを、金属板８Ｂの最上部の高さよりも低くしても良い。なお、金属板８Ａ，８Ｂの各部の高さは設計上同じである。
上記リード配線７ＬＢは、ダイパッド７Ｄ２の１つの角部の近傍に、ダイパッド７Ｄ２から離れた状態で隣接して配置されている。リード配線７ＬＢの平面形状は、ダイパッド７Ｄ２の１つの角部を挟んで交差する短辺と長辺に沿って延びる平面Ｌ字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。したがって、半導体装置２の電気的特性を向上させることができる。
また、リード配線７ＬＢには、複数のリード７Ｌ３が一体的に接続されている。この複数のリード７Ｌ３には、上記端子ＥＴ２が電気的に接続され、上記基準電位ＧＮＤが供給されるようになっている。このように複数のリード７Ｌ３をリード配線７ＬＢにまとめて接続したことにより、複数のリード７Ｌ３が分割されているよりも体積を増加させることができるので、配線抵抗を低減でき、基準電位ＧＮＤを強化することができる。このような構成は、ロウサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、基準電位ＧＮＤを強化できるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
さらに、上記ダイパッド７Ｄ３は、平面略矩形状に形成されている。このダイパッド７Ｄ３には、複数のリード７Ｌ４が一体的に接続されている。このダイパッド７Ｄ３の主面（第１主面）上には、上記ドライバ回路ＤＲ１，ＤＲ２が形成された半導体チップ４Ｄがその主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド７Ｄ３に向けた状態で搭載されている。
この半導体チップ４Ｄも平面矩形状に形成されている。３つの半導体チップ４ＰＨ，４ＰＬ，４Ｄは、その各々の中心が、パッケージＰＡの中心からずれて配置されている。半導体チップ４Ｄの主面の上記パワーＭＯＳＱＨ２，ＱＬ１と接続されるパッド１３Ａ〜１３Ｄは、半導体チップ４Ｄの主面において、半導体チップ４ＰＨ，４ＰＬのそれぞれと隣接する側の２辺に沿って配置されている。これにより、ワイヤＷＡの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。
また、半導体チップ４Ｄは、半導体チップ４Ｄと半導体チップ４ＰＨとの距離が、半導体チップ４Ｄと半導体チップ４ＰＬとの距離よりも短くなるように配置されている。そして、半導体チップ４Ｄと半導体チップ４ＰＨ（パワーＭＯＳＱＨ１のソース、ゲート）と電気的に接続するワイヤＷＡの長さは、半導体チップ４Ｄと半導体チップ４ＰＬ（パワーＭＯＳＱＬ１のソース、ゲート）とを電気的に接続するワイヤＷＡよりも短く形成されている。これにより、半導体チップ４ＰＨのスイッチング損失を低減することができる。
また、半導体チップ４Ｄの主面には、上記パッド１３Ａ〜１３Ｄの他に、ドライバ回路ＤＲ１，ＤＲ２の各々の信号入力、または信号出力電極用のパッド１３Ｅおよび基準電位ＧＮＤ電極用のパッド１３Ｆが配置されている。このパッド１３Ｅは、複数本のワイヤＷＡを通じてリード７Ｌ５（７Ｌ）と電気的に接続されている。また、パッド１３Ｆは、複数本のワイヤＷＡを通じて、上記リード７Ｌ４（７Ｌ）と電気的に接続されている。
上記のような半導体チップ４Ｄ，４ＰＨ，４ＰＬの平面積の違いは、以下の理由からである。すなわち、ドライバ回路ＤＲ１，ＤＲ２を有する半導体チップ４Ｄは、パワーＭＯＳＱＨ１，ＱＬ１のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ外形サイズを小さくしたい。これに対し、パワーＭＯＳＱＨ１，ＱＬ１では、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ４ＰＨ，４ＰＬの外形サイズは、半導体チップ４Ｄの外形サイズよりも大きく形成されている。さらに、図２に示したように、ロウサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ１よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ１のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ４ＰＬの外形サイズは、半導体チップ４ＰＨの外形サイズよりも大きく形成されている。
次に、上記パワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨの構成を説明する。
図１２は半導体チップ４ＰＨの最上層を示した全体平面図、図１３は半導体チップ４ＰＨの最上の配線層を示した全体平面図、図１４は半導体チップ４ＰＨのゲート電極層を示した全体平面図、図１５は図１４の半導体チップ４ＰＨの領域Ａの拡大平面図である。また、図１６は図１２のＸ２−Ｘ２線の断面図、図１７は図１２のＹ２−Ｙ２線の断面図、図１８は図１６の単位トランジスタセルの拡大断面図、図１９は図１２のＸ３−Ｘ３線の最上層および最上の配線層の断面図、図２０は図１９に金属板８ＡおよびワイヤＷＡを付加して示した断面図である。なお、符号のＧはパワーＭＯＳＱＨ１（またはパワーＭＯＳＱＬ１）のゲートを示している。また、図１３では、図面を見易くするため最上の配線層の配線にハッチングを付した。また、図１４および図１５では、図面を見易くするためゲート配線およびゲート電極にハッチングを付した。
半導体チップ４ＰＨの平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。半導体チップ４ＰＨは、素子が形成される主面（デバイス形成面：第１主面）と、これに対して半導体チップ４ＰＨの厚さ方向に沿って反対側に位置する裏面（裏面電極形成面：第２主面）とを有している。
半導体チップ４ＰＨの最上層には、保護膜１８が形成されている。保護膜１８は、例えば酸化シリコン（ＳｉＯ２）膜および窒化シリコン（Ｓｉ３Ｎ４）膜の積層膜あるいはその積層膜上にポリイミド膜のような有機膜が積層されることで形成されている。
この保護膜１８の下層の最上層の配線層には、ゲート配線１９Ｇおよびソース配線１９Ｓが形成されている。このゲート配線１９Ｇおよびソース配線１９Ｓは、例えばチタンタングステン（ＴｉＷ）等のようなバリアメタル層とアルミニウム（Ａｌ）等のようなメタル層とを下層から順に積み重ねて形成されている。なお、ゲート配線１９Ｇおよびソース配線１９Ｓにおいて、パッド１２Ｇ，１２Ｓ１〜１２Ｓ３の領域以外の部分は、保護膜１８によって覆われている。
上記保護膜１８の一部には、その下層のゲート配線１９Ｇやソース配線１９Ｓの一部が露出されるような開口部２０が形成されている。この開口部２０から露出するゲート配線１９Ｇ部分がゲート電極用のパッド１２Ｇであり、開口部２０から露出するソース配線１９Ｓ部分がソース電極用のパッド１２Ｓ１〜１２Ｓ３である。
本実施の形態１では、このようなパッド１２Ｇ，１２Ｓ１〜１２Ｓ３の表面（金属板８Ａが接触する面）の全面に金属層２１が形成されている。金属層２１は、ゲート配線１９Ｇやソース配線１９Ｓ上に形成された金属層２１ａと、その上に形成された金属層２１ｂとの積層膜によって形成されている。下層の金属層２１ａは、例えばニッケル（Ｎｉ）からなり、主として下地のゲート配線１９Ｇやソース配線１９Ｓのアルミニウムの酸化を抑制または防止する機能を有している。また、その上層の金属層２１ｂは、例えば金（Ａｕ）からなり、主として下地の金属層２１ａのニッケルの酸化を抑制または防止する機能を有している。
金属層２１ａは、ニッケルに代えてチタン（Ｔｉ）によって形成しても良い。また、金属層２１ｂは、金に代えてバナジウムによって形成しても良い。なお、金属層２１は、例えば無電解メッキ法により形成されている。この場合、金属層２１ａ，２１ｂは金属のみに反応し、保護膜１８とは反応しないので、マスクレスで金属層２１ａ，２１ｂを形成することができる。
このような金属層２１を設けた理由は、金属層２１が形成されていないと、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、金属層２１が形成されておらず、ゲート配線１９Ｇやソース配線１９Ｓのアルミニウムの表面が開口部２０から露出されていると、その露出表面のアルミニウムの表面が酸化される問題である。このようにパッド１２Ｓ１，１２Ｓ２の表面が酸化されてしまうと、半田や銀ペースト等からなる上記接着層１１ｂがパッド１２Ｓ１，１２Ｓ２に上手く付かなくなり、金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接着力の低下や金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接続部分での抵抗値の増大を招く。
これに対して、本実施の形態１では、パッド１２Ｇ，１２Ｓ１〜１２Ｓ３の表面に金属層２１を形成したことにより、ゲート配線１９Ｇやソース配線１９Ｓのアルミニウムの表面の酸化を抑制または防止することができる。このため、パッド１２Ｓ１，１２Ｓ２に対する接着層１１ｂの接着性を向上させることができるので、金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接着力を向上させることができる。また、金属板８Ａとパッド１２Ｓ１，１２Ｓ２との接続部分での抵抗値の増大を回避することができる。
なお、上記半導体チップ４Ｄのパッド１３Ａ〜１３Ｆの表面には金属層２１が形成されていない。これは、パッド１３Ａ〜１３ＦにはワイヤＷＡが接続されるためである。すなわち、ワイヤ接続の場合、パッド１３Ａ〜１３Ｆの表面に形成された酸化膜を超音波振動等により除去しながらボンディングするため、金属層２１を形成する必要がないからである。
上記ゲート配線１９Ｇは、ゲートパッド部１９Ｇ１と、ゲートフィンガ部１９Ｇ２，１９Ｇ３とを一体的に有している。
ゲートパッド部１９Ｇ１は、上記パッド１２Ｇが配置される相対的に幅広の領域であり、半導体チップ４ＰＨの長手方向（第１方向Ｘ）の一端側において、半導体チップ４ＰＨの短方向（第２方向Ｙ）の中央に配置されている。
一方のゲートフィンガ部１９Ｇ２は、半導体チップ４ＰＨの主面の外周近傍にその外周に沿って形成されている。他方のゲートフィンガ部（ゲート配線）１９Ｇ３は、半導体チップ４ＰＨの短方向（第２方向Ｙ）の中央に半導体チップ４ＰＨの長手方向（第１方向Ｘ）に沿って延在した状態で形成されている。このゲートフィンガ部１９Ｇ３の一端はゲートパッド部１９Ｇ１に接続されているが、他端は上記ゲートフィンガ部１９Ｇ２から離れた位置で終端している。このようなゲートフィンガ１９Ｇ２，１９Ｇ３を設けることにより、パワーＭＯＳＱＨ１のゲート抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。
このようなゲート配線１９Ｇは、その下層のゲート配線２２Ｇ１，２２Ｇ２およびゲート電極２２Ｇ３に電気的に接続されている。ゲート配線２２Ｇ１，２２Ｇ２およびゲート電極２２Ｇ３は、例えば低抵抗な多結晶シリコンによって一体的に形成され互いに電気的に接続されている。
一方のゲート配線２２Ｇ１は、半導体チップ４ＰＨの主面の外周近傍（ゲートフィンガ部１９Ｇ２の真下）にその外周に沿って形成されている。他方のゲート配線２２Ｇ２は、半導体チップ４ＰＨの短方向（第２方向Ｙ）の中央（上記ゲートフィンガ部１９Ｇ３の真下）に半導体チップ４ＰＨの長手方向（第１方向Ｙ）に沿って延在した状態で形成されている。ゲート配線２２Ｇ２の長手方向両端は、ゲート配線２２Ｇ１と接続されている。
上記ゲート電極２２Ｇ３は、図１４および図１５に示すように、例えばストライプ状に配置されている。すなわち、半導体チップ４ＰＨの短方向（第２方向Ｙ）に沿って帯状に延びるゲート電極２２Ｇ３が、半導体チップ４ＰＨの長手方向（第１方向Ｘ）に沿って所望の間隔毎に複数並んで配置されている。ただし、ゲート電極２２Ｇ３の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。
各ゲート電極２２Ｇ３は、その一端が半導体チップ４ＰＨの中央のゲート配線２２Ｇ２に接続され、他端が半導体チップ４ＰＨの外周のゲート配線２２Ｇ１に接続されている。この個々のゲート電極２２Ｇ３は、ハイサイド用のパワーＭＯＳＱＨ１の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極２２Ｇ３の延在方向（半導体チップ４ＰＨの短方向（第２方向Ｙ））の総和が、パワーＭＯＳＱＨ１のゲート幅（チャネル幅）になっている。
一方、半導体チップ４ＰＨの最上の配線層の上記ソース配線１９Ｓは、半導体チップ４ＰＨの主面上において、上記ゲートパッド部１９Ｇ１およびゲートフィンガ部１９Ｇ２，１９Ｇ３によって取り囲まれた位置に、ゲートパッド部１９Ｇ１およびゲートフィンガ部１９Ｇ２，１９Ｇ３から絶縁された状態で配置されている。
上記のようにソース電極用のパッド１２Ｓ１〜１２Ｓ３は、最上層では保護膜１８によって分離されているが、ソース配線１９Ｓを通じて互いに電気的に接続されている。ここで、本実施の形態１では、金属板８Ａが接続されるパッド１２Ｓ１と、ワイヤＷＡが接続されるパッド１２Ｓ３との間には保護膜（絶縁膜）１８が設けられている（特に図１９および図２０参照）。
これは、金属板８ＡとワイヤＷＡとが同一パッケージＰＡ内に混在する半導体装置２においては、以下の問題が生じる場合があることを本発明者が初めて見出したことによる。すなわち、金属板８Ａが接続されるパッド１２Ｓ１と、ワイヤＷＡが接続されるパッド１２Ｓ３との間に保護膜１８が無いと、パッド１２Ｓ１，１２Ｓ２に金属板８Ａを接合した際に、半田や銀ペースト等の接着層１１ｂが、パッド１２Ｓ１からパッド１２Ｓ３に流れ込む。後述のようにワイヤＷＡは、金属板８Ａを接合した後にパッド１２Ｓ３に接続されるが、そのワイヤＷＡ接続の際に、パッド１２Ｓ３に接着層１１ｂが存在するとワイヤＷＡを上手く接続できない。
そこで、本実施の形態１では、パッド１２Ｓ１と、パッド１２Ｓ３との間に保護膜１８を設けることにより、パッド１２Ｓ１，１２Ｓ２に接着層１１ｂを介して金属板８Ａを接合した際に、その接着層１１ｂがワイヤＷＡ接続用の隣のパッド１２Ｓ３に流れ込むのを保護膜１８によってせき止めることができる。このため、ワイヤＷＡ接続の際に、パッド１２Ｓ３の露出表面に接着層１１ｂが存在しないようにすることができるので、ワイヤＷＡをパッド１２Ｓ３に良好に接続することができる。このため、半導体装置２の歩留まりおよび信頼性を向上させることができる。
このような半導体チップ４ＰＨを構成する半導体基板（以下、単に基板という）４Ｓは、例えばｎ＋型のシリコン単結晶の半導体層４Ｓ１と、その上層に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層４Ｓ２とを有している（特に図１６〜図１８参照）。このエピタキシャル層４Ｓ２の主面には、例えば酸化シリコン（ＳｉＯ２等）からなるフィールド絶縁膜２５が形成されている。このフィールド絶縁膜２５とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域にパワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されている。パワーＭＯＳＱＨ１は、複数の単位トランジスタセルが並列に接続されることで形成されている。
各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。
上記半導体層４Ｓ１およびエピタキシャル層４Ｓ２は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板４Ｓ（半導体チップ４ＰＨ）の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば基板４Ｓの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねてなり、上記ダイパッド７Ｄ１と電気的に接続される。
また、エピタキシャル層４Ｓ２中に形成されたｐ型の半導体領域２６は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２６の上部に形成されたｎ＋型の半導体領域２７は、上記単位トランジスタセルのソース領域としての機能を有している。
また、基板４Ｓには、その主面から基板４Ｓの厚さ方向に延びる溝３０が形成されている。溝３０は、ｎ＋型の半導体領域２７の上面からｎ＋型の半導体領域２７およびｐ型の半導体領域２６を貫通し、その下層のエピタキシャル層４Ｓ２中で終端するように形成されている。この溝３０の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜３１が形成されている。また、溝３０内には、上記ゲート絶縁膜３１を介して上記ゲート電極２２Ｇ３が埋め込まれている。このゲート電極２２Ｇ３は、上記のようにゲート配線２２Ｇ１，２２Ｇ２と一体的に形成され電気的に接続されている。ゲート配線２２Ｇ１,２０Ｇ２は、それを覆う絶縁膜３２に形成されたコンタクトホール３３ａを通じてゲートフィンガ部１９Ｇ２,１９Ｇ３と電気的に接続されている。
一方、上記ソース電極用のパッド１２Ｓ１〜１２Ｓ３は、絶縁膜３２に形成されたコンタクトホール３３ｂを通じてソース用のｎ＋型の半導体領域２７と電気的に接続されている。また、上記ソース電極用のパッド１２Ｓ１〜１２Ｓ３は、ｐ型の半導体領域２６の上部であってｎ＋型の半導体領域２７の隣接間に形成されたｐ＋型の半導体領域３５に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２６と電気的に接続されている。
このようなハイサイド用のパワーＭＯＳＱＨ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層４Ｓ２とソース用のｎ＋型の半導体領域２７との間をゲート電極２２Ｇ３の側面（すなわち、溝３０の側面）に沿って基板４Ｓの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ４ＰＨの厚さ方向に沿って形成される。
次に、上記パワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの構成を説明する。
図２１は半導体チップ４ＰＬの最上層を示した全体平面図、図２２は半導体チップ４ＰＬの最上の配線層を示した全体平面図、図２３は半導体チップ４ＰＬのゲート電極層を示した全体平面図、図２４は図２３の半導体チップ４ＰＬの領域Ｂの拡大平面図をそれぞれ示している。
なお、図２２では、図面を見易くするため最上の配線層の配線にハッチングを付す。また、図２３および図２４では、図面を見易くするためゲート配線およびゲート電極にハッチングを付す。また、半導体チップ４ＰＬの断面構成は、上記パワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨと同じなので、半導体チップ４ＰＬの断面構成は上記図１６〜図２０を用いて説明する。すなわち、図２１のＸ４−Ｘ４線の断面図は図１７と同じである。また、図２１のＹ３−Ｙ３線の断面図は図１６と同じである。また、図２１のＹ４−Ｙ４線の断面図は図１９および図２０と同じである。さらに、ロウサイド用のパワーＭＯＳＱＬ１の単位トランジスタの断面構成は図１８と同じである。
半導体チップ４ＰＬの平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。半導体チップ４ＰＬは、素子が形成される主面（デバイス形成面：第１主面）と、これに対して半導体チップ４ＰＬの厚さ方向に沿って反対側に位置する裏面（裏面電極形成面：第２主面）とを有している。
半導体チップ４ＰＨの最上層にも、上記と同様の保護膜１８が形成されている。この保護膜１８の一部には、その下層の最上層の配線層のゲート配線１９Ｇやソース配線１９Ｓの一部が露出されるような開口部２０が開口されている。この開口部２０から露出するゲート配線１９Ｇ部分がゲート電極用のパッド１５Ｇであり、開口部２０から露出するソース配線１９Ｓ部分がソース電極用のパッド１５Ｓ１，１５Ｓ２である。なお、ゲート配線１９Ｇおよびソース配線１９Ｓにおいて、パッド１５Ｇ，１５Ｓ１，１５Ｓ２の領域以外の部分は、保護膜１８によって覆われている。
本実施の形態１でも、このようなパッド１５Ｇ，１５Ｓ１，１５Ｓ２の表面（金属板８Ｂが接触する面）の全面に上記金属層２１が形成されている。このようにパッド１５Ｇ，１５Ｓ１，１５Ｓ２の表面に金属層２１を形成したことにより、上記と同様に、半導体チップ４ＰＬにおけるゲート配線１９Ｇやソース配線１９Ｓのアルミニウムの表面の酸化を抑制または防止することができる。このため、パッド１５Ｓ１に対する接着層１１ｂの接着性を向上させることができるので、金属板８Ｂとパッド１５Ｓ１との接着力を向上させることができる。また、金属板８Ｂとパッド１５Ｓ１との接続部分での抵抗値の増大を回避することができる。
上記半導体チップ４ＰＬのゲート配線１９Ｇは、ゲートパッド部１９Ｇ１と、ゲートフィンガ部１９Ｇ２，１９Ｇ３とを一体的に有している。
半導体チップ４ＰＬのゲートパッド部１９Ｇ１は、上記パッド１５Ｇが配置される相対的に幅広の領域であり、半導体チップ４ＰＬの長辺と短辺とが交差する角部の近傍に配置されている。
半導体チップ４ＰＬのゲートフィンガ部１９Ｇ２は、半導体チップ４ＰＬの主面の外周近傍にその外周に沿って形成されている。また、半導体チップ４ＰＬのゲートフィンガ部１９Ｇ３は、半導体チップ４ＰＬの主面の長手方向（第１方向Ｘ）を複数に分割するように、半導体チップ４ＰＬの長手方向に沿って所定の間隔毎に複数配置されている。各ゲートフィンガ部１９Ｇ３は、半導体チップ４ＰＬの長辺のうち、ゲートパッド部１９Ｇ１が配置されている側の長辺に沿って延在するゲートフィンガ部１９Ｇ２の一部から、その向かい側のゲートフィンガ部１９Ｇ２に向かって半導体チップ４ＰＬの短方向（第２方向Ｙ）に沿って延在し、その向かい側のゲートフィンガ１９Ｇ２から離れた位置で終端している。このため、本実施の形態１では、半導体チップ４ＰＨ，４ＰＬの各々のゲートフィンガ部１９Ｇ３が互いに交差（直交）するような配置になっている。このゲートフィンガ１９Ｇ２，１９Ｇ３を設けることにより、ロウサイド用のパワーＭＯＳＱＬ１のゲート抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。
このような半導体チップ４ＰＬのゲート配線１９Ｇは、上記と同様に、その下層のゲート配線２２Ｇ１，２２Ｇ２およびゲート電極２２Ｇ３に電気的に接続されている。半導体チップ４ＰＬの場合もゲート配線２２Ｇ１，２２Ｇ２およびゲート電極２２Ｇ３の材料は上記したのと同じである。
半導体チップ４ＰＬのゲート配線２２Ｇ１は、半導体チップ４ＰＬの主面の外周近傍（ゲートフィンガ部１９Ｇ２の真下）にその外周に沿って形成されている。ゲート配線２２Ｇ２は、上記ゲートフィンガ部１９Ｇ３の真下に配置されている。すなわち、ゲート配線２２Ｇ２は、半導体チップ４ＰＬの主面の長手方向（第１方向Ｘ）を複数に分割するように、半導体チップ４ＰＬの長手方向に沿って所定の間隔毎に複数配置されている。各ゲート配線２２Ｇ２は、その長手方向（第２方向Ｙ）の両端がゲート配線２２Ｇ１と接続されている。
半導体チップ４ＰＬのゲート電極２２Ｇ３は、図２３および図２４に示すように、例えばストライプ状に配置されている。すなわち、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って帯状に延びるゲート電極２２Ｇ３が、半導体チップ４ＰＬの短方向（第２方向Ｙ）に沿って所望の間隔毎に複数並んで配置されている。ただし、この場合もゲート電極２２Ｇ３の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。
個々のゲート電極２２Ｇ３は、ロウサイド用のパワーＭＯＳＱＬ１の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極２２Ｇ３の延在方向（半導体チップ４ＰＬの長手方向（第１方向Ｘ））の総和が、パワーＭＯＳＱＬ１のゲート幅（チャネル幅）になっている。
一方、半導体チップ４ＰＬの最上の配線層のソース配線１９Ｓは、半導体チップ４ＰＨの主面上において、上記ゲートパッド部１９Ｇ１およびゲートフィンガ部１９Ｇ２，１９Ｇ３によって取り囲まれた位置に、ゲートパッド部１９Ｇ１およびゲートフィンガ部１９Ｇ２，１９Ｇ３から絶縁された状態で配置されている。
上記のように半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１，１５Ｓ２は、最上層では保護膜１８によって分離されているが、ソース配線１９Ｓを通じて互いに電気的に接続されている。金属板８Ｂが接続されるパッド１５Ｓ１と、ワイヤＷＡが接続されるパッド１５Ｓ２との間に、上記と同様の理由から保護膜（絶縁膜）１８が設けられている（特に図１９および図２０参照）。これにより、パッド１５Ｓ１に接着層１１ｂを介して金属板８Ｂを接合した際に、その接着層１１ｂがワイヤＷＡ接続用の隣のパッド１５Ｓ２に流れ込むのを保護膜１８によってせき止めることができる。このため、ワイヤＷＡ接続の際に、パッド１５Ｓ２の露出表面に接着層１１ｂが存在しないようにすることができるので、ワイヤＷＡをパッド１５Ｓ２に良好に接続することができる。このため、半導体装置２の歩留まりおよび信頼性を向上させることができる。
この半導体チップ４ＰＬを構成する基板４Ｓは、例えばｎ＋型のシリコン単結晶の半導体層４Ｓ１と、その上層に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層４Ｓ２とを有している。このエピタキシャル層４Ｓ２の主面には、上記と同様のフィールド絶縁膜２５が形成されている。このフィールド絶縁膜２５とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域にパワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成されている。パワーＭＯＳＱＬ１は、複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。
上記半導体層４Ｓ１およびエピタキシャル層４Ｓ２は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板４Ｓ（半導体チップ４ＰＬ）の裏面には、ドレイン電極用の裏面電極ＢＥが形成されている。この裏面電極ＢＥは、例えば金（Ａｕ）からなり、上記ダイパッド７Ｄ２と電気的に接続される。
また、エピタキシャル層４Ｓ２中に形成されたｐ型の半導体領域２６は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２６の上部に形成されたｎ＋型の半導体領域２７は、上記単位トランジスタセルのソース領域としての機能を有している。
また、基板４Ｓには、上記と同様に溝３０が形成されている。この溝３０の底面および側面には、上記と同様にゲート絶縁膜３１が形成されている。また、溝３０内には、上記ゲート絶縁膜３１を介してロウサイド用のパワーＭＯＳＱＬ１の上記ゲート電極２２Ｇ３が埋め込まれている。このゲート電極２２Ｇ３は、上記のようにゲート配線２２Ｇ１，２２Ｇ２と一体的に形成され電気的に接続されている。ゲート配線２２Ｇ１,２０Ｇ２は、それを覆う絶縁膜３２に形成されたコンタクトホール３３ａを通じてゲートフィンガ部１９Ｇ２,１９Ｇ３と電気的に接続されている。
一方、上記ソース電極用のパッド１５Ｓ１，１５Ｓ２は、絶縁膜３２に形成されたコンタクトホール３３ｂを通じてソース用のｎ＋型の半導体領域２７と電気的に接続されている。また、上記ソース電極用のパッド１５Ｓ１，１５Ｓ２は、ｐ型の半導体領域２６の上部であってｎ＋型の半導体領域２７の隣接間に形成されたｐ＋型の半導体領域３５に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２６と電気的に接続されている。
このようなロウサイド用のパワーＭＯＳＱＬ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層４Ｓ２とソース用のｎ＋型の半導体領域２７との間をゲート電極２２Ｇ３の側面（すなわち、溝３０の側面）に沿って基板４Ｓの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ４ＰＬの厚さ方向に沿って形成される。
ところで、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２とダイパッド７Ｄ２とをワイヤで接続し、また、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１とリード配線７ＬＢとをワイヤで接続する構成の場合、上記アルミ拡がり抵抗が大きくなるので、ソース配線１９Ｓ（ゲート配線１９Ｇ）の薄膜化を阻害する問題がある。
このアルミ拡がり抵抗とは、アルミニウム等で形成された最上の配線層の配線（すなわち、ソース配線１９Ｓおよびゲート配線１９Ｇ）において、半導体チップ４ＰＨ，４ＰＬの主面に沿う方向に形成される抵抗を言う。ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬでは、ワイヤの接続点を半導体チップ４ＰＬの外周よりにしなければならないので、ワイヤの接合点から半導体チップ４ＰＬの中央よりの単位トランジスタまでの距離が長くなり、アルミ拡がり抵抗が特に大きくなってしまう。半導体チップ４ＰＬ側で、ワイヤの接合点を半導体チップ４ＰＬの外周よりにしなければならない理由は、ワイヤの接合点を半導体チップ４ＰＬの中央よりにするとワイヤのループが高くなりワイヤがパッケージＰＡから露出してしまうので、あまりリード配線７ＬＢから遠い位置にワイヤを接続することができないからである。
これに対して、本実施の形態１では、ワイヤに代えて金属板８Ａ，８Ｂを用いるので、アルミ拡がり抵抗を下げることができる。このため、半導体チップ４ＰＨ，４ＰＬの最上の配線層の配線（すなわち、ソース配線１９Ｓおよびゲート配線１９Ｇ）の厚さを薄くすることができる。
半導体チップ４ＰＨ，４ＰＬのソース配線１９Ｓおよびゲート配線１９Ｇの厚さは、下地のゲート配線２２Ｇ１，２２Ｇ２およびゲート電極２２Ｇ３の段差をかくす程度（例えば下地の絶縁膜３２の厚さ（約１μｍ））の厚さは必要であるが、本実施の形態１では、ソース配線１９Ｓおよびゲート配線１９Ｇの厚さＺ１を、上記エピタキシャル層４Ｓ２の厚さＺ２よりも薄くすることができる。なお、エピタキシャル層４Ｓ２の厚さＺ２は、例えば４μｍ程度である。
このように半導体チップ４ＰＨ，４ＰＬのゲート配線１９Ｇおよびソース配線１９Ｓの厚さを薄くすることができることにより、半導体チップ４ＰＨ，４ＰＬのゲート配線１９Ｇおよびソース配線１９Ｓの加工工程を容易にすることができるので、半導体装置２のコストを低減できる。また、後述するように、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの上記ゲートフィンガ部１９Ｇ３の配置の自由度を向上させることができるので、半導体装置２の電気的特性を向上させることができる。
次に、上記のような半導体装置２の効果について説明する。
図２５は、本発明者が検討した半導体装置の全体平面図である。図２５でもパッケージＰＢの内部を透かして見せている。この半導体装置では、半導体チップ４ＰＨのソース電極用のパッド１２Ｓ１，１２Ｓ２とダイパッド７Ｄ２とを複数のワイヤＷＢで電気的に接続し、半導体チップ４ＰＬのソース電極用のパッド１５ｓ１とリード配線７ＬＢとを複数のワイヤＷＢで電気的に接続している。それ以外は、半導体装置２と同じである。
図２６は、本実施の形態１の半導体装置２と図２５の半導体装置との電圧変換効率を比較して示したグラフ図である。符号のＭは本実施の形態１の半導体装置２、Ｗは図２５の半導体装置の測定結果を示している。試験条件は、入力電源ＶＩＮが１２Ｖ、出力電流Ｉｏｕｔが２５Ａ、出力電圧Ｖｏｕｔが１．３Ｖ、動作周波数が１ＭＨｚである。本実施の形態１の半導体装置２では、電圧変換効率を図２５の半導体装置よりも１．８％程度向上させることができた。
図２７は、本実施の形態１の半導体装置２と図２５の半導体装置との損失を比較して示したグラフ図である。試験条件は、図２６で示した電圧変換効率の測定の場合と同じである。本実施の形態１の半導体装置２では、損失を図２５の半導体装置よりも０．８５Ｗ程度低減させることができた。
次に、図２８および図２９は、本発明者が検討した他の半導体装置の全体平面図である。図２８および図２９でもパッケージＰＣ，ＰＤの内部を透かして見せている。なお、図２８および図２９では半導体チップ４Ｄを省略している。
図２８の半導体装置では、半導体チップ４ＰＬに取り付けられた金属板８Ｃに上記第２部分が無い。それ以外は、半導体装置２と同じである。
本発明者の検討によれば、図２８の半導体装置の場合は、図２５の半導体装置に比較して、オン抵抗を低減できるので、導通損失を低減できたが、図２５の半導体装置に比較して、インダクタンスが高くなりスイッチング損失が高くなった。
図２９の半導体装置では、半導体チップ４ＰＬに取り付けられた金属板８Ｄに第２部分８Ｄ２が一体的に設けられているもののその幅（半導体チップ４ＰＬの短方向の長さ）が本実施の形態１の半導体装置２の金属板８Ｂの第２部分８Ｂ２よりも狭い。それ以外は、半導体装置２と同じである。
本発明者の検討によれば、図２９の半導体装置の場合は、オン抵抗および導通損失を図２８の半導体装置よりも低減できるとともに、インダクタンスおよびスイッチング損失を図２５の半導体装置よりも低減できた。
さらに、本発明者の検討によれば、実施の形態１の半導体装置２の場合は、オン抵抗および導通損失を図２９の半導体装置の場合よりもさらに低減できる上、インダクタンスおよびスイッチング損失を図２９の半導体装置の場合よりもさらに低減できた。したがって、本実施の形態の半導体装置２は、動作周波数が高い場合により効果が大きい。
次に、図３０は、本発明者が検討したさらに他の半導体装置の全体平面図である。図３０でもパッケージＰＥの内部を透かして見せている。なお、図３０のＸ１−Ｘ１線の断面図は図７と同じである。また、図３０のＹ１−Ｙ１線の断面図は図８と同じである。
半導体チップ４ＰＬに接合された金属板８Ｅは、第１部分８Ｅ１、第２部分８Ｅ２、第３部分８Ｅ３および第４部分８Ｅ４を有している。第１部分８Ｅ１、第２部分８Ｅ２および第３部分８Ｅ３は、上記金属板８Ｂの第１部分８Ｂ１、第２部分８Ｂ２および第３部分８Ｂ３に相当している。この場合は、第２部分８Ｅ２と第３部分８Ｅ３とが、それらの間の第４部分８Ｅ４を介して連続的に繋がっている。このため、半導体チップ４ＰＬの１つの角部は金属板８Ｅによって完全に覆われている。
この図３０の構成の場合、上記図２８および図２９で説明した検討結果によれば、本実施の形態１の構成の場合よりも、オン抵抗および導通損失を低減できるとともに、インダクタンスおよびスイッチング損失を低減できることが予想される。しかし、図３０の構成の場合は、以下のような３つの問題があることを本発明者が初めて見出した。
第１の問題は、図３０の金属板８Ｅの構成の場合、半導体チップ４ＰＬの１つの角部（破線Ｅで示す箇所）が金属板８Ｅによって完全に隠れてしまうので、その角部において上記接着層１１ｂの様子を検査することができず、半導体チップ４ＰＬ上の短絡不良を見逃す虞があり、半導体装置２の信頼性や量産性が低下する、という問題である。
これに対して、本実施の形態１では、図６等に示したように、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３が上記のように互いに分かれていて、半導体チップ４ＰＬの角部を覆わないようになっている。このため、本実施の形態１では、半導体チップ４ＰＬの四隅で接着層１１ｂの様子を検査することができるので、短絡不良の発見確率を高めることができる。このため、半導体装置２の信頼性を向上させることができる。また、半導体装置２の量産性を向上させることができる。
第２の問題は、図３０の金属板８Ｅの構成の場合、金属板８Ｅの角部（第４部分８Ｅ４）を連続して凹凸加工するため、半導体チップ４ＰＬとの接続性やリード配線７ＬＢとの接続部の平坦性の確保が難しい、という問題である。
これに対して、本実施の形態１では、図６等に示したように、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３が上記のように互いに分かれているので、連続的な凹凸加工の必要がない。このため、金属板８Ｂと半導体チップ４ＰＬとの接続性を向上させることができる。また、金属板８Ｂにおけるリード配線７ＬＢとの接続部の平坦性をより向上させることができるので、金属板８Ｂとリード配線７ＬＢとの接続性を向上させることができる。また、半導体装置２の量産性を向上させることができる。
第３の問題は、ワイヤに代えて金属板を用いる半導体装置では、金属板８Ｂの材料（Ｃｕ等）と半導体チップ４ＰＬの材料（Ｓｉ等）との熱膨張係数差が大きいので熱により生じる応力の問題が重要な課題の１つであるが、図３０の金属板８Ｅの場合は、第２部分８Ｅ２と第３部分８Ｅ３とが、それらの間（角部）の第４部分８Ｅ４で連続的に繋がっているため剛性が大きく、温度変化による変形がし難い。このため、金属板８Ｅと半導体チップ４ＰＬとの接合部（接着層１１ｂ）への負担が増加する。この結果、応力・歪みが高くなり、早期破壊発生の可能性が高くなる。
これに対して、本実施の形態１の金属板８Ｂでは、図６等に示したように、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３が上記のように互いに分かれているので、図３０のような金属板８Ｅに比べて変形し易い。このため、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）への応力を低減できるので、その接合部への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
次に、図３１は上記非絶縁型ＤＣ−ＤＣコンバータ１を構成する電子部品の実装例の要部平面図、図３２は図３１の非絶縁型ＤＣ−ＤＣコンバータ１を矢印Ｆで示す方向から見た側面図である。
配線基板３８は、例えばプリント配線基板からなり、その主面には、パッケージＰＡ，ＰＦ，ＰＧおよびチップ部品ＣＡ，ＣＢ，ＣＣが搭載されている。なお、図３１では配線基板３８の配線３９ａ〜３９ｄの様子が分かるようにパッケージＰＡを透かして示している。また、図３１では図面を見易くするため配線基板３８の配線３９ａ〜３９ｅにハッチングを付す。
パッケージＰＦには、上記制御回路３が形成され、パッケージＰＧには、上記負荷ＬＤが形成されている。チップ部品ＣＡには、上記コイルＬが形成され、チップ部品ＣＢには、上記入力コンデンサＣｉｎが形成され、チップ部品ＣＣには、上記出力コンデンサＣｏｕｔが形成されている。
入力電源ＶＩＮの供給用の端子ＥＴ１は、配線基板３８の配線３９ａを通じてパッケージＰＡのリード７Ｌ１およびダイパッド７Ｄ１に電気的に接続されている。基準電位ＧＮＤの供給用の端子ＥＴ２は、配線基板３８の配線３９ｂを通じてパッケージＰＦのリード７Ｌ３に電気的に接続されている。配線３９ａ，３９ｂ間には、チップ部品ＣＢ（入力コンデンサＣｉｎ）が電気的に接続されている。
パッケージＰＡ（半導体装置２）のリード７Ｌ５には、配線基板３８の配線３９ｃを通じてパッケージＰＦ（制御回路３）のリード４０Ｌが電気的に接続されている。パッケージＰＡ（半導体装置２）の出力用の端子であるリード７Ｌ２およびダイパッド７Ｄ２は、配線基板３８の配線３９ｄを通じてチップ部品ＣＡ（コイル）の一端に電気的に接続されている。チップ部品ＣＡ（コイル）の他端は、配線基板３８の配線３９ｅに電気的に接続されている。
この配線３９ｅには、パッケージＰＧ（負荷ＬＤ）の入力用のリードが電気的に接続されている。パッケージＰＧ（負荷ＬＤ）の基準電位用のリードは、上記配線３９ｂに電気的に接続されている。また、配線３９ｂ，３９ｅ間には、上記チップ部品ＣＣ（出力コンデンサＣｏｕｔ）が電気的に接続されている。
（実施の形態２）
本実施の形態２では、上記金属板８Ｂの構成が前記実施の形態１と異なる。それ以外の構成は、前記実施の形態１と同じである。
図３３は本実施の形態２の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図３４および図３５はそれぞれ図３３のＸ５−Ｘ５線およびＹ５−Ｙ５線の断面図である。
まず、本実施の形態２においては、金属板８Ｂの第１部分８Ｂ１の外周に窪み４５（ハッチングを付す）が形成されている。このため、金属板８Ｂの外周の窪み４５の形成領域の厚さは、金属板８Ｂの第１部分８Ｂ１の中央部分の厚さよりも薄くなっている。これにより、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
窪み４５は、金属板８Ｂの上面側（半導体チップ４ＰＬとの対向面とは反対側のパッケージＰＡの封止材料が接する面側）に形成するのが好ましい。窪み４５を半導体チップ４ＰＬの対向面側に形成すると窪み４５に接着層１１ｂが入り込み、窪み４５の効果が低減してしまうからである。
また、本実施の形態１においては、窪み４５が金属板８Ｂの第１部分８Ｂ１の外周の大半の部分に形成されているが、窪み４５は、金属板８Ｂの第１部分８Ｂ１の外周の少なくとも一部（例えば金属板８Ｂの長辺のみや角部のみ等）に形成するだけでも良い。特に金属板８Ｂの第１部分８Ｂ１の外周の角部（四隅）は金属板８Ｂの第１部分８Ｂ１の中央から最も遠く、最も大きな応力がかかるので、その角部に窪み４５を形成することは応力を緩和する上で好ましい。
この窪み４５が形成された部分の金属板８Ｂの厚さは、金属板８Ｂの厚さの半分またはそれ以下が好ましい。窪み４５の断面形状は階段状になっているが、金属板８Ｂの外周の厚さが金属板８Ｂの外方に向かって次第に薄くなるようにしても良い。
なお、ここでは面積が相対的に大きな金属板８Ｂの第１部分８Ｂ１の外周に窪み４５を設けた場合について説明したが、相対的に面積の小さな金属板８Ａの第１部分８Ａ１の外周に同様に窪みを形成しても良い。
次に、本実施の形態２においては、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３に、リード配線７ＬＢ側から金属板８Ｂの第１部分８Ｂ１に向かって延びるスリット（切り込み、分割溝）４６が形成されている。このため、第２部分８Ｂ２および第３部分８Ｂ３は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。これにより、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）や金属板８Ｂとリード配線７ＬＢとの接合部（接着層１１ｃ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
ここでは、第３部分８Ｂ３の両外側の分割部分の幅（第１方向Ｘの長さ）が、中央の分割部分の幅（第１方向Ｘの長さ）に比べて太い場合が例示されている。これは、第３部分８Ｂ３において最も外側の分割部分には、吊り部８Ｂ３が一体的に形成されているので、吊り部８Ｂ３の切断時に受ける力で変形しないように幅を広くして強度を高めたものである。ただし、第３部分８Ｂ３の複数の分割部分の幅（第１方向Ｘの長さ）を全て均等にしても良い。
スリット４６の深さは、応力緩和の観点からは半導体チップ４ＰＬの外周位置まで入り込んだ方が好ましい。しかし、あまりスリット４６を深くすると、インダクタンスやオン抵抗の低減効果を損なう虞があるので、それらを考慮することが好ましい。ここでは、スリット４６の先端（第１部分８Ｂ１に向かう方向の先端）が、第２部分８Ｂ２および第３部分８Ｂ３の上記最上部の途中位置で終端している場合が例示されている。
スリット４６の深さ（第１部分８Ｂ１に向かう方向の長さ）は、少なくとも第２部分８Ｂ２および第３部分８Ｂ３とリード配線７ＬＢとを接合する接着層１１ｃの盛り上がりによりスリット４６が埋まってしまわない程度の深さにすることが好ましい。スリット４６が接着層１１ｃにより埋まってしまうと応力緩和の効果が充分得られない虞があるからである。
また、スリット４６の深さを、第２部分８Ｂ２および第３部分８Ｂ３の折り曲げ位置（第２部分８Ｂ２および第３部分８Ｂをリード配線７ＬＢに接続するために折り曲げる部分の位置）よりも深くすることが好ましい。これにより、第２部分８Ｂ２および第３部分８Ｂ３の折り曲げ部分が細くなるので、第２部分８Ｂ２および第３部分８Ｂ３の折り曲げを容易にすることができる。
次に、本実施の形態２においては、金属板８Ｂの第１部分８Ｂ１に、その上下面を貫通する円形状の複数の穴（開口部）４７Ａが形成されている。これにより、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
３つの穴４７Ａは、金属板８Ｂに流れる電流ＩＡの流れを阻害しないように、また、金属板８Ｂを半導体チップ４ＰＬ上に搭載する際に金属板８Ｂを吸着する吸着エリアＶＡを確保できるように、金属板８Ｂの第１部分８Ｂ１の１つの対角線に沿って所定の間隔毎に並んで配置されている。
３つの穴４７Ａの１つは、金属板８Ｂの第１部分８Ｂ１のほぼ中央に形成されている。他の２つの穴４７Ａは、金属板８Ｂの第１部分８Ｂ１を４等分したときに、互いに対角に位置する２つのエリアの各々のほぼ中央に形成されている。
なお、本実施の形態２では、金属板８Ｂに、窪み４５、スリット４６および穴４７Ａを設けた場合について説明したが、これに限定されるものではなく、金属板８Ａに、窪み４５、スリット４６および穴４７Ａを設けても良い。
また、本実施の形態２では、金属板８Ａ，８Ｂに、窪み４５、スリット４６および穴４７Ａの３つ全てを設ける場合について説明したが、これに限定されるものではなく、金属板８Ａ，８Ｂに、窪み４５、スリット４６および穴４７Ａの少なくとも１つを設けるだけでも良い。
（実施の形態３）
本実施の形態３では、上記金属板８Ｂに形成される応力緩和用の穴の形状が前記実施の形態２と異なる。それ以外の構成は、前記実施の形態１，２と同じである。
図３６は本実施の形態３の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図３７および図３８はそれぞれ図３６のＸ６−Ｘ６線およびＹ６−Ｙ６線の断面図である。
本実施の形態３においては、金属板８Ｂの第１部分８Ｂ１に、その上下面を貫通する１つの細長い穴（開口部）４７Ｂが形成されている。穴４７Ｂは、金属板８Ｂの長手方向（第１方向Ｘ）をほぼ２分割するように、金属板８Ｂの第１部分８Ｂ１の中央にＩ字状に配置されている。
すなわち、穴４７Ｂは、金属板８Ｂの長手方向（第１方向Ｘ）に対して直交する方向（第２方向Ｙ）に沿って、第１部分８Ｂ１の一方の長辺の近傍から他方の長辺の近傍まで細長く延びている。ただし、穴４７Ｂは、金属板８Ｂを完全に２つに分離してしまうものでなく、金属板８Ｂにおいて穴４７Ｂの左右の部分は一体的に接続され電気的に接続されている。
このような穴４７Ｂを設けることにより、金属板８Ｂを見かけ上に半分にしたのと同じ状態にすることができるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）に加わる熱応力を前記実施の形態２よりも低減できる。すなわち、応力・歪みをさらに低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
なお、発明者の実測結果によれば、金属板８Ｂに比較的大きな穴４７Ｂを設けた場合でも、穴４７Ｂに接着層１１ｂが入り込むため電気的特性に変化はなかった。また、穴４７Ｂに接着層１１ｂが入り込んでも、上記のように応力を下げることができた。
（実施の形態４）
本実施の形態４では、上記金属板８Ｂに形態される応力緩和用の穴の外周に窪みを形成する例を説明する。それ以外の構成は、前記実施の形態１，２，３と同じである。
図３９は本実施の形態４の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図４０および図４１はそれぞれ図３９のＸ７−Ｘ７線およびＹ７−Ｙ７線の断面図である。
本実施の形態４においては、金属板８Ｂの第１部分８Ｂ１に形成された穴４７Ｂの外周に窪み４５が形成されている。この穴４７Ｂの外周の窪み４５の形成状態は、前記実施の形態２で説明した第１部分８Ｂ１の外周の窪み４５の形成状態と同じである。
熱応力は金属板８Ｂの中央から遠いほど大きくなるが、前記実施の形態３のように金属板８Ｂの長手方向中央に穴４７Ｂを配置した場合、応力測定の基準となる位置は、穴４７Ｂによって分けられる左右の第１部分８Ｂ１の各々の中央になる。この観点からすると、穴４７Ｂの外周も、分けられた第１部分８Ｂ１の各々の中央から遠い位置になる。
そこで、本実施の形態４においては、穴４７Ｂの外周にも窪み４５を設けることにより、金属板８Ｂを前記実施の形態３の場合よりもさらに変形し易くすることができるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）に加わる応力をさらに低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
（実施の形態５）
本実施の形態５では、金属板８Ｂに形態される応力緩和用の穴の配置が前記実施の形態３と異なる。それ以外の構成は、前記実施の形態１〜３と同じである。
図４２は本実施の形態５の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図４３および図４４はそれぞれ図４２のＸ８−Ｘ８線およびＹ８−Ｙ８線の断面図である。
本実施の形態５においては、金属板８Ｂの第１部分８Ｂ１に、その上下面を貫通する４つの穴（開口部）４７Ｃが形成されている。この４つの穴４７Ｃは、金属板８Ｂの第１部分８Ｂ１をほぼ均等に４分割するように、第１部分８Ｂ１の中央に十字状に配置されている。
すなわち、金属板８Ｂの第１部分８Ｂ１には、第１部分８Ｂ１の長手方向（第１方向Ｘ）中央に、その長手方向に対して直交する方向（第２方向Ｙ）に沿って配置された２つの細長い穴４７Ｃと、第１部分８Ｂ１の短方向（第２方向Ｙ）中央に、その短方向に対して直交する方向（第１方向Ｘ）に沿って配置された２つの細長い穴４７Ｃとが配置されている。４つの穴４７Ｃの平面形状および平面寸法は互いに等しい。ただし、４つの穴４７Ｃは、金属板８Ｂを完全に４つに分離してしまうものでなく、金属板８Ｂの４つの分割部分は一体的に接続され電気的に接続されている。
このような十字状の穴４７Ｃを設けることにより、金属板８Ｂの面積を見かけ上に４分の１にしたのと同じ状態にすることができるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）に加わる熱応力を前記実施の形態３よりも低減できる。すなわち、応力・歪みをさらに低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
なお、本実施の形態５の場合も、前記実施の形態４と同様に、４つの穴４７Ｃの外周に窪み４５を設けても良い。
（実施の形態６）
本実施の形態６では、上記金属板の裏面に応力緩和用の凹みを形成する例を説明する。
図４５は本発明者が検討した金属板８Ｂの全体平面図、図４６は図４５のＸ９−Ｘ９線の断面図、図４７は図４５の矢印Ｊの方向から見た側面図である。
ここでは、金属板８Ｂの裏面（半導体チップ４ＰＬに対向する面）に上記応力を緩和するための凹み４８Ａが形成されている。凹み４８Ａの平面位置、平面形状および平面寸法は、前記実施の形態３で説明した穴４７Ｂと同じである。この場合の凹み４８Ａの長手方向の両端は、金属板８Ｂの短方向の両側面まで達しておらず、その手前で終端している。
この場合も前記実施の形態２〜５の窪み４５と同様の理由から、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）に加わる熱応力を低減できる。
しかし、この場合は、以下のような問題があることを本発明者は初めて見出した。すなわち、金属板８Ｂの裏面を半導体チップ４ＰＬの主面に接合する際に凹み４８Ａ内の空気が上手く抜けない場合があり、凹み４８Ａ内にボイドが形成される場合がある。このため、半導体装置２の電気的特性、信頼性および歩留まりが低下する場合がある。
そこで、本実施の形態６では、上記凹み内の空気が抜けるようにした。図４８は本実施の形態６の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図４９および図５０はそれぞれ図４８のＸ１０−Ｘ１０線およびＹ１０−Ｙ１０線の断面図、図５１は図４８等の金属板８Ｂの要部側面図である。
本実施の形態６では、金属板８Ｂの裏面（半導体チップ４ＰＬに対向する面）に上記応力を緩和するための凹み４８Ｂが形成されている。凹み４８Ｂの平面位置および幅（第１方向Ｘの長さ）は、前記実施の形態３で説明した穴４７Ｂと同じである。凹み４８Ｂの深さは、例えば金属板８Ｂの厚さの半分程度である。この場合も前記実施の形態２〜５の窪み４５と同様の理由から、金属板８Ｂが熱応力によって変形し易くなるので、金属板８Ｂと半導体チップ４ＰＬとの接合部（接着層１１ｂ）に加わる熱応力を低減できる。すなわち、応力・歪みをさらに低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
ただし、本実施の形態６では、凹み４８Ｂの長手方向両端が金属板８Ｂの短方向の両側面を貫通している。これにより、金属板８Ｂの裏面を半導体チップ４ＰＬの主面に接合する際に、凹み４８Ｂ内の空気を金属板８Ｂの側面から外部に逃がすことができる。このため、凹み４８Ｂ内にボイドが形成されるのを防止できる。したがって、半導体装置２の電気的特性、信頼性および歩留まりを確保することができる。
（実施の形態７）
本実施の形態７では、半導体チップの外周の厚さが半導体チップの中央よりも薄く形成されている例を説明する。
図５２は本実施の形態７の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図５３は図５２の金属板８Ａ，８Ｂを外した状態のパッケージＰＡの内部を透かして見せた全体平面図、図５４は図５２のＸ１１−Ｘ１１線の断面図、図５５は図５２のＹ１１−Ｙ１１線の断面図をそれぞれ示している。
本実施の形態７の半導体装置２においては、最も大きな半導体チップ４ＰＬの外周に窪み５０（ハッチングを付す）が形成されている。このため、半導体チップ４ＰＬの外周の窪み５０の形成領域の厚さは、半導体チップ４ＰＬの中央部分の厚さよりも薄くなっている。これにより、半導体チップ４ＰＬが熱応力によって変形し易くなるので、半導体チップ４ＰＬとダイパッド７Ｄ２との接合部（接着層１１ａ）に加わる応力を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
窪み５０は、半導体チップ４ＰＬの主面側（ダイパッド７Ｄ２との対向面とは反対側のパッケージＰＡの封止材料が接する面側）に形成するのが好ましい。窪み５０をダイパッド７Ｄ２の対向面側に形成すると窪み５０に接着層１１ａが入り込み、窪み５０の効果が低減してしまうからである。
また、本実施の形態７においては、窪み５０が半導体チップ４ＰＬの外周全体に形成されている（図５３参照）が、窪み５０は、半導体チップ４ＰＬの外周の少なくとも一部（例えば半導体チップ４ＰＬの長辺のみや角部のみ等）に形成するだけでも良い。特に半導体チップ４ＰＬの外周の角部（四隅）は半導体チップ４ＰＬの主面中央から最も遠く、最も大きな応力がかかるので、その角部に窪み５０を形成することは応力を緩和する上で好ましい。
この窪み５０が形成された部分の半導体チップ４ＰＬの厚さは、半導体チップ４ＰＬの厚さの半分またはそれ以下が好ましい。窪み５０の断面形状は階段状になっているが、半導体チップ４ＰＬの外周の厚さが半導体チップ４ＰＬの外方に向かって次第に薄くなるようにしても良い。
なお、ここでは面積が相対的に大きな半導体チップ４ＰＬの外周に窪み５０を設けた場合について説明したが、相対的に面積の小さな半導体チップ４ＰＨの外周に同様に窪みを形成しても良い。また、本実施の形態７では、前記実施の形態２〜６と同様に、金属板８Ｂの第１部分８Ｂ１の外周に窪み４５が形成されている。
これらの構成以外は、前記実施の形態１と同じである。なお、本実施の形態７においては、前記実施の形態２〜６で説明したように、前記スリット４６、前記穴４７Ａ，４７Ｂ，４７Ｃおよび前記凹み４８Ａ，４８Ｂの少なくとも１つを追加しても良い。
次に、上記のような半導体チップ４ＰＬの主面外周の窪み５０の形成方法の一例を図５６〜図５８により説明する。図５６〜図５８は窪み５０の形成工程中の半導体ウエハの要部断面図を示している。
まず、図５６に示すように、半導体チップ４ＰＬを形成するための半導体ウエハ４Ｗをダイシングテープ５１に貼り付ける。半導体ウエハ４Ｗは、複数の半導体チップ４ＰＬの領域が形成された平面略円形状の半導体薄板からなり、その主面（半導体チップ４ＰＬの主面）を上に向け、その裏面（半導体チップ４ＰＬの裏面）をダイシングテープ５１に向けた状態でダイシングテープ５１に貼り付けられている。その後、ダイシング装置のダイシングソー５２Ａを回転させた状態で半導体ウエハ４Ｗの主面のダイシングエリアに当てて半導体ウエハ４Ｗを完全に切断する。
続いて、図５７に示すように、ダイシングソー５２Ａよりも幅の広いダイシングソー５２Ｂを回転させた状態で半導体ウエハ４Ｗの主面のダイシングエリアに当てる。この時、ダイシングソー５２Ａ，５２Ｂの切断線は一致している。また、ダイシングソー５２Ｂでは、半導体ウエハ４Ｗの主面から裏面まで完全に切断せず、その深さが半導体ウエハ４Ｗの厚さの半分程度になるようにする。なお、ダイシングソー５２Ａ，５２Ｂによる切断の順序は逆でも良い。
このように歯の幅が異なる２つのダイシングソー５２Ａ，５２Ｂを用いてステップダイシング処理を施すことにより、図５８に示すように、半導体チップ４ＰＬの外周に窪み５０を形成することができる。
（実施の形態８）
本実施の形態８では、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨに接合された金属板８Ａの第２部分８Ａ２が複数に分割されている例を説明する。
図５９は本実施の形態８の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図である。なお、図５９のＸ１２−Ｘ１２線の断面図は図３７と同じである。また、図５９のＹ１２−Ｙ１２線の断面図は図３８と同じである。
本実施の形態８では、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨに接合された金属板８Ａの第２部分８Ａ２に、ダイパッド７Ｄ２側から金属板８Ａの第１部分８Ａ１に向かって延びるスリット（切り込み、分割溝）４６が形成されている。このため、第２部分８Ａ２は、それぞれ複数の部分に分割されて平面櫛の歯状に形成されている。これにより、金属板８Ａが熱応力によって変形し易くなるので、金属板８Ａと半導体チップ４ＰＨとの接合部（接着層１１ｂ）および金属板８Ａとダイパッド７Ｄ２との接合部（接着層１１ｂ）に加わる熱応力を低減できるので、それら接合部への負担を低減させることができる。すなわち、応力・歪みを低下させることができるので、半導体装置２の信頼性および歩留まりを向上させることができる。
これ以外の構成は前記実施の形態１，３と同じである。なお、本実施の形態８においても、金属板８Ｂの穴４７Ｂの形状を、前記実施の形態２，４〜６のようにしても良い。また、半導体チップ４ＰＬ，４ＰＨの外周に、前記実施の形態７と同様に窪み５０を形成しても良い。
（実施の形態９）
本実施の形態９では、上記金属板８Ａ，８Ｂの裏面に突起を形成する例を説明する。
図６０は本実施の形態９の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図６１は図６０のＸ１３−Ｘ１３線の断面図、図６２は図６０のＹ１３−Ｙ１３線の断面図、図６３は図６０の金属板８Ａ，８Ｂの要部拡大断面図である。
本実施の形態９では、金属板８Ａ，８Ｂの裏面（半導体チップ４ＰＨ，４ＰＬに対向する面）に突起５３が形成されている。突起５３を設けず、接着層１１ｂの自然厚さでは、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの対向面間の接着層１１ｂを厚くすることが難しく、接着層１１ｂの厚さが不均一になる場合がある。このため、金属板８Ａ，８Ｂが半導体チップ４ＰＨ，４ＰＬの主面に対して傾いたり、上記のような熱応力によって接着層１１ｂの薄いところから金属板８Ａ，８Ｂが剥がれたりする場合がある。
そこで、本実施の形態９では、金属板８Ａ，８Ｂの裏面に突起５３を設けることにより、接着層１１ｂの厚さを強制的に確保するようにした。これにより、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの対向面間の接着層１１ｂを厚くすることができ、接着層１１ｂの厚さを、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの対向面内において均一にすることができる。このため、金属板８Ａ，８Ｂが半導体チップ４ＰＨ，４ＰＬの主面に対して傾くのを抑制または防止できる。また、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの接着力を向上させることができるので、金属板８Ａ，８Ｂの剥離を抑制または防止できる。
突起５３は、金属板８Ａ，８Ｂの各々の裏面に２個配置されている。各々の金属板８Ａ，８Ｂにおいて、２個の突起５３は、金属板８Ａ，８Ｂの長手方向の中心線を境にして左右対称に配置されている。また、各々の金属板８Ａ，８Ｂにおいて、２個の突起５３の平面寸法および突出高さは同じである。これにより、金属板８Ａ，８Ｂが半導体チップ４ＰＨ，４ＰＬの主面に対して傾かないようにすることができる。
ただし、突起５３の数や配置は、これに限定されるものではなく種々変更可能であり、例えば金属板８Ａ，８Ｂの各々の裏面に配置される突起５３の数を３個以上にしても良い。突起５３を３個配置する場合は、突起５３が、例えば正三角形の各々の角に配置されるようにしても良い。これにより、金属板８Ａ，８Ｂが互いに交差する方向で支持されるので、金属板８Ａ，８Ｂを安定した状態で配置できる。このため、金属板８Ａ，８Ｂの傾きをさらに抑制または防止できる。
なお、突起５３は、例えばエンボス加工によって形成されている。エンボス加工は、凹凸が互いに逆になっている上型と下型とで金属板８Ａ，８Ｂを挟み込み圧することによって金属板８Ａ，８Ｂに凹凸を形成する成形方法である。このエンボス加工に代えて、例えば圧印加工を用いても良い。圧印加工は、一方の型に突起形成用の凹部を持つ上下２つの型で金属板８Ａ，８Ｂを挟み込んで圧することによって金属板８Ａ，８Ｂに凹凸を形成する成形方法である。いずれの場合も加工が容易であり、コストの増大を招くこともない。
これ以外の構成は前記実施の形態１，３と同じである。なお、本実施の形態９においても、金属板８Ｂの穴４７Ｂの形状を、前記実施の形態２，４〜６のようにしても良い。また、半導体チップ４ＰＬ，４ＰＨの外周に、前記実施の形態７と同様に窪み５０を形成しても良い。また、前記実施の形態８のように金属板８Ａの第２部分８Ａ２を複数個に分割しても良い。
（実施の形態１０）
本実施の形態１０では、ロウサイド用のパワーＭＯＳＱＬ１にショットキーバリアダイオード（Schottky Barrier Diode）ＳＢＤを並列に接続した例を説明する。
図６４は、本実施の形態１０の半導体装置２を有する非絶縁型ＤＣ−ＤＣコンバータ１の一例の回路図である。
本実施の形態１０では、半導体装置２のロウサイド用のパワーＭＯＳＱＬ１に並列にショットキーバリアダイオードＳＢＤが電気的に接続されている。すなわち、ショットキーバリアダイオードＳＢＤは、そのアノードが、ロウサイド用のパワーＭＯＳＱＬ１のソースＳ（すなわち、基準電位ＧＮＤ供給用の端子ＥＴ２）に電気的に接続され、カソードが、ロウサイド用のパワーＭＯＳＱＬ１のドレインＤ（すなわち、半導体装置２の出力配線（出力ノードＮ））に電気的に接続されている。ショットキーバリアダイオードＳＢＤは、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬ内に形成されている。
ショットキーバリアダイオードＳＢＤの順方向電圧ＶＦは、ロウサイド用のパワーＭＯＳＱＬ１の寄生ダイオードＤｐ２の順方向電圧ＶＦよりも低い。このように、順方向電圧ＶＦが寄生ダイオードＤｐ２よりも低いショットキーバリアダイオードＳＢＤをロウサイド用のパワーＭＯＳＱＬ１に並列に接続することにより、ロウサイド用のパワーＭＯＳＱＬ１をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失を低減できる。これ以外の回路構成は、図１および図２で説明したのと同じなので省略する。
次に、図６５は図６４の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図６６は図６５の金属板８Ａ，８Ｂを外した状態のパッケージＰＡの内部を透かして見せた全体平面図である。
本実施の形態１０では、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬにショットキーバリアダイオードＳＢＤ（破線で示す）が形成されている。これにより、パワーＭＯＳＱＬ１とショットキーバリアダイオードＳＢＤとを接続する配線に寄生する寄生インダクタンスを大幅に低減することができるので、デットタイム期間中に、寄生ダイオードＤｐ２よりもショットキーバリアダイオードＳＢＤに電流が流れるようにすることができる。したがって、ダイオードの導通損失およびリカバリー損失を低減することができるので、非絶縁型ＤＣ−ＤＣコンバータ１の電源電圧の変換効率を向上させることができる。
また、ショットキーバリアダイオードＳＢＤの効果を充分に発揮できるので、ドライバ回路ＤＲ１，ＤＲ２が形成された半導体チップ４Ｄ内で寄生のｎｐｎ型のバイポーラトランジスタがオンしてしまうのを抑制または防止でき、半導体チップ４Ｄ内の回路の消費電流の増大を抑制または防止できる。
さらに、ショットキーバリアダイオードＳＢＤと、ロウサイド用のパワーＭＯＳＱＬ１とを同じ半導体チップ４ＰＬに形成したことにより、システムを小型化することができる。
この場合、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１は、ショットキーバリアダイオードＳＢＤのアノード電極でもある。このソース電極とアノード電極との共通電極であるパッド１５Ｓ１は、金属板８Ａに電気的に接続され、これを通じてリード配線７ＬＢと電気的に接続され、さらに基準電位ＧＮＤ用の端子ＥＴ２に電気的に接続される。
また、ここでは、ショットキーバリアダイオードＳＢＤが、半導体チップ４ＰＬの短方向（第２方向Ｙ）の中央に配置されている。これにより、ショットキーバリアダイオードＳＢＤとリード配線７ＬＢとの距離が遠くならないようにすることができる。このため、ショットキーバリアダイオードＳＢＤのアノード側の寄生インダクタンスを増加させることもない。
また、ショットキーバリアダイオードＳＢＤを半導体チップ４ＰＬの短方向（第２方向Ｙ）の中央に配置することにより、パワーＭＯＳＱＬ１とリード配線７ＬＢとの距離も遠くならないようにすることができる。このため、パワーＭＯＳＱＬ１のソース側の寄生インダクタンスを増加させることもないので、パワーＭＯＳＱＬ１での損失増加も抑制できる。
これ以外の構成は、前記実施の形態１，３と同じである。なお、本実施の形態１０においても、金属板８Ｂの穴４７Ｂの形状を、前記実施の形態２，４〜６のようにしても良い。また、半導体チップ４ＰＬ，４ＰＨの外周に、前記実施の形態７と同様に窪み５０を形成しても良い。また、前記実施の形態８のように金属板８Ａの第２部分８Ａ２を複数個に分割しても良い。さらに、前記実施の形態９のように金属板８Ａ，８Ｂの裏面に突起５３を設けても良い。
次に、図６７は図６５の半導体装置２の半導体チップ４ＰＬの最上層を示した全体平面図、図６８は図６７の半導体チップ４ＰＬの最上の配線層を示した全体平面図、図６９は図６７の半導体チップ４ＰＬのゲート電極層を示した全体平面図、図７０は図６７のＹ１５−Ｙ１５線の断面図である。なお、図６７のＸ４−Ｘ４線の断面図は図１７と同じである。また、図６７のＹ３−Ｙ３線の断面図は図１６と同じである。さらに、図６７のＹ４−Ｙ４線の断面図は図１９および図２０と同じである。
前記と同様に、半導体チップ４ＰＬの平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。この半導体チップ４ＰＬの主面の第２方向Ｙの中央には、上記ショットキーバリアダイオードＳＢＤの形成領域が第１方向Ｘに沿って所定の間隔毎に形成されている。各ショットキーバリアダイオードＳＢＤの形成領域は、第２方向Ｙに延在するゲートフィンガ部１９Ｇ２，１９Ｇ３の隣接間に配置されている。
このショットキーバリアダイオードＳＢＤの形成領域の第２方向Ｙの上下には、上記パワーＭＯＳＱＬ１を形成する複数の単位トランジスタセルがショットキーバリアダイオードＳＢＤの形成領域を挟むように配置されている。見方を変えると、半導体チップ４ＰＬの主面のパワーＭＯＳＱＬ１の複数の単位トランジスタセルの形成領域は、上記ショットキーバリアダイオードＳＢＤの形成領域の配置により、第２方向Ｙの上下に、ほぼ均等に２分割されている。
これにより、ショットキーバリアダイオードＳＢＤの形成領域を半導体チップ４ＰＬの一方の辺に偏らせて配置した場合よりも、ショットキーバリアダイオードＳＢＤから最も遠いパワーＭＯＳＱＬ１の単位トランジスタセルまでの距離を短くすることができる。
特にパワーＭＯＳＱＬ１の複数の単位トランジスタセルの形成領域を、半導体チップ４ＰＬの短方向で２分割することにより、ショットーバリアダイオードＳＢＤの形成領域を半導体チップ４ＰＬの長手方向中央に、半導体チップ４ＰＬの短方向に沿って延在配置した場合よりも、ショットキーバリアダイオードＳＢＤから最も遠いパワーＭＯＳＱＬ１の単位トランジスタセルまでの距離を短くできる。
上記のようにソース電極用のパッド１５Ｓ１は、ロウサイド用のパワーＭＯＳＱＬ２のソース電極と、ショットキーバリアダイオードＳＢＤのアノード電極との共通電極となっている。すなわち、パッド１５Ｓ１を形成するソース配線１９Ｓの上記バリアメタル層（例えばチタンタングステン）は、ショットキーバリアダイオードＳＢＤの形成領域において、絶縁膜３２に形成されたコンタクトホール３３ｃを通じてエピタキシャル層４Ｓ２の主面と接触しており、そのバリアメタル層とエピタキシャル層４Ｓ２との接触部にショットキーバリアダイオードＳＢＤが形成されている。ここでは、エピタキシャル層４Ｓ２の不純物濃度が、ショットキーバリアダイオードＳＢＤのリーク電流を低減するため、やや低い濃度（例えば５×１０１５／ｃｍ３程度）に設定されている。
また、半導体チップ４ＰＬの裏面電極ＢＥは、ロウサイド用のパワーＭＯＳＱＬ２のドレイン電極と、ショットキーバリアダイオードＳＢＤのカソード電極との共通電極となっている。これ以外の構成は、前記実施の形態１で説明した構成と同じである。
（実施の形態１１）
本実施の形態１１では、ロウサイド用のパワーＭＯＳが形成された半導体チップ４ＰＬのゲート配線１９Ｇの配置の変形例について説明する。
前記実施の形態１〜１０では、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの主面に、複数の縦長のゲートフィンガ部１９Ｇ３を半導体チップ４ＰＬの長手方向に沿って配置する場合について説明した。
ただし、ゲートフィンガ部１９Ｇ３の配置は、これに限定されるものではなく、複数の横長のゲートフィンガ部１９Ｇ３を、半導体チップ４ＰＬの短方向に沿って配置しても良い。この場合、半導体チップ４ＰＬのソース配線１９Ｓがゲートフィンガ部１９Ｇ３によって半導体チップ４ＰＬの短方向に沿って複数の部分に区分けされるようになり、半導体チップ４ＰＬの短方向に沿って複数のソース電極用のパッド１５Ｓ１が配置されるようになる。
この構成の場合、半導体チップ４ＰＬの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部１９Ｇ３を配置できる。また、同じ分割数でも半導体チップ４ＰＬの短方向に区切った方が多結晶シリコンで形成されるゲート電極２２Ｇ３の長さを短くできる。これらにより、ロウサイド用のパワーＭＯＳＱＬ１のゲート抵抗を低減できるので、ロウサイド用のパワーＭＯＳＱＬ１のスイッチング損失を低減でき、ロウサイド用のパワーＭＯＳＱＬ１のスイッチング速度を向上させることができる。
しかし、図２５に示したように、半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１と、リード配線７ＬＢとを複数のワイヤＷＢで接続する構成の場合は、複数の縦長のゲートフィンガ部１９Ｇ３を半導体チップ４ＰＬの長手方向に沿って配置することが必須である。
これは、ワイヤ接続の場合に、半導体チップ４ＰＬにおいて複数の横長のゲートフィンガ部１９Ｇ３を半導体チップ４ＰＬの短方向に沿って配置する構成を採用すると、上記アルミ拡がり抵抗が大きくなってしまうからである。アルミ拡がり抵抗が大きくなる理由は、以下のとおりである。
すなわち、ワイヤＷＢの場合、半導体チップ４ＰＬの短方向に沿って配置されたソース電極用のパッド１５Ｓ１のうち、リード配線７ＬＢに最も近いパッド１５Ｓ１部分に接続しなければならないので、ワイヤＷＢの接続位置から最も遠い位置にあるパッド１５Ｓ１までの距離が長くなる上、ソース配線１９Ｓにおける電流の流れがゲートフィンガ部１９Ｇ３によって阻害されるからである。
ワイヤＷＢをリード配線７ＬＢに最も近いパッド１５Ｓ１部分に接続しなければならない理由は、上記のように、ワイヤＷＢの場合、半導体チップ４ＰＬの短方向に沿って並ぶパッド１５Ｓ１のうち、リード配線７ＬＢから遠い方向にあるパッド１５Ｓ１に接続すると、ワイヤＷＢのループが高くなりワイヤＷＢの一部がパッケージＰＡから露出してしまうからである。
これに対して、本実施の形態では、上記したように半導体チップ４ＰＬのソース電極用のパッド１５Ｓ１とリード配線７ＬＢとを金属板８Ｂによって電気的に接続するので、アルミ拡がり抵抗を低減できる。このため、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの主面に、複数の横長のゲートフィンガ部１９Ｇ３を、半導体チップ４ＰＬの短方向に沿って配置することができる。
図７１は本実施の形態１１の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図７２は図７１の金属板８Ａ，８Ｂを外した状態のパッケージＰＡの内部を透かして見せた全体平面図である。また、図７３は図７１および図７２の半導体装置２の半導体チップ４ＰＨ，４ＰＬの最上の配線層を示した全体平面図、図７４は図７３の半導体チップ４ＰＨ，４ＰＬのゲート電極層と金属板８Ａ，８Ｂとの位置関係を示した全体平面図、図７５は図７３の半導体チップ４ＰＨ，４ＰＬのゲート電極層を示した全体平面図、図７６は図７５の領域Ｋの拡大平面図である。なお、図７１のＸ１５−Ｘ１５線の断面図は図３７と同じである。また、図７１のＹ１６−Ｙ１６線の断面図は図３８と同じである。
本実施の形態１１では、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの主面に、複数の横長のゲートフィンガ部１９Ｇ３が、半導体チップ４ＰＬの短方向に沿って配置されている。これにより、半導体チップ４ＰＬの長い方向に低抵抗なアルミニウム等からなるゲートフィンガ部１９Ｇ３を配置できる。また、同じ分割数でも半導体チップ４ＰＬの短方向に区切った方が多結晶シリコンで形成されるゲート電極２２Ｇ３の長さを短くできる。これらにより、ロウサイド用のパワーＭＯＳＱＬ１のゲート抵抗を低減できるので、ロウサイド用のパワーＭＯＳＱＬ１のスイッチング損失を低減でき、ロウサイド用のパワーＭＯＳＱＬ１のスイッチング速度を向上させることができる。
本実施の形態１１では、図７２および図７３に示すように、半導体チップ４ＰＬの主面のソース電極用のパッド１５Ｓ１が平面櫛歯状に形成されている。ただし、本実施の形態１１では、ソース電極用のパッド１５Ｓ１は、櫛歯の歯に当たる部分が、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に延在している。
また、本実施の形態１１では、図７３に示すように、半導体チップ４ＰＬの複数のゲートフィンガ部１９Ｇ３が、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って延びる横長の形状に形成されており、パッケージＰＡ内の半導体チップ４ＰＨ，４ＰＬの各々のゲートフィンガ部１９Ｇ３が互いに平行に沿うような配置になっている。
半導体チップ４ＰＬのゲートフィンガ部１９Ｇ３は、半導体チップ４ＰＬの主面の短方向（第２方向Ｙ）を複数部分に分割するように、半導体チップ４ＰＬの短方向に沿って所定の間隔毎に複数配置されている。そして、半導体チップ４ＰＬの各ゲートフィンガ部１９Ｇ３は、半導体チップ４ＰＬの短辺のうち、ゲートパッド部１９Ｇ１が配置されている側の短辺に沿って延在するゲートフィンガ部１９Ｇ２の一部から、その向かい側の短辺のゲートフィンガ部１９Ｇ２に向かって半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って延在し、その向かい側の短辺のゲートフィンガ１９Ｇ２から離れた位置で終端している。このため、図７４に示すように、金属板８Ｂの長手方向の一方の短辺（図７１および図７４の右側の短辺）は、ゲートフィンガ部１９Ｇ３と交差（直交）している。
なお、半導体チップ４ＰＬの各ゲートフィンガ部１９Ｇ３が、半導体チップ４ＰＬの短辺のうち、ゲートパッド部１９Ｇ１が配置されている側の短辺に沿って延在するゲートフィンガ部１９Ｇ２の一部から延在している理由は、以下のとおりである。
すなわち、半導体チップ４ＰＬの短辺のうち、ゲートパッド部１９Ｇ１から離れている側の短辺に沿って延在するゲートフィンガ部１９Ｇ２の一部から延在すると、ゲートパッド部１９Ｇ１からゲートフィンガ部１９Ｇ３までの距離が長くなりゲート電流の供給速度が低くなるからである。
本実施の形態１１の場合、ゲート配線１９Ｇやソース配線１９Ｓの下層のゲート電極層では、図７５および図７６に示すように、ゲート配線２２Ｇ２が、半導体チップ４ＰＬの主面の短方向（第２方向Ｙ）を複数に分割するように、半導体チップ４ＰＬの短方向に沿って所定の間隔毎に複数配置されている。各ゲート配線２２Ｇ２は、その長手方向（第１方向Ｘ）の両端が半導体チップ４ＰＬの外周のゲート配線２２Ｇ１と接続されている。
本実施の形態１１においても、半導体チップ４ＰＬのゲート電極２２Ｇ３は、ゲート配線２２Ｇ１，２２Ｇ２と一体的に形成され、その配置は、例えばストライプ状に配置されている。ただし、本実施の形態１１では、複数のゲート配線２２Ｇ２で区分けされた各領域において、半導体チップ４ＰＬの短方向（第２方向Ｙ）に沿って帯状に延びるゲート電極２２Ｇ３が、半導体チップ４ＰＬの長手方向（第１方向Ｘ）に沿って所望の間隔毎に複数並んで配置されている。ただし、この場合もゲート電極２２Ｇ３の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。
これ以外の構成は前記実施の形態１，３と同じである。なお、本実施の形態１１においても、金属板８Ｂの穴４７Ｂの形状を、前記実施の形態２，４〜６のようにしても良い。また、半導体チップ４ＰＬ，４ＰＨの外周に、前記実施の形態７と同様に窪み５０を形成しても良い。また、前記実施の形態８のように金属板８Ａの第２部分８Ａ２を複数個に分割しても良い。また、前記実施の形態９のように金属板８Ａ，８Ｂの裏面に突起５３を設けても良い。さらに、前記実施の形態１０のように半導体チップ４ＰＬにショットキーバリアダイオードＳＢＤを設けても良い。
（実施の形態１２）
本実施の形態１２では、本実施の形態１〜１１で説明した半導体装置２の製造方法の一例を図７７のフロー図に沿って説明する。なお、ここでは、前記実施の形態３で説明した半導体装置２の製造方法を一例として説明する。
まず、半導体ウエハを用意する（工程１００）。半導体ウエハは、例えばシリコン単結晶を母材とする平面略円形状の半導体薄板からなり、その厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。
続いて、ウエハプロセス（前工程を経て）半導体ウエハに複数の半導体チップの領域を形成する。なお、ここで言う半導体チップは、上記半導体チップ４Ｄ，４ＰＨ，４ＰＬのことであるが、それぞれの半導体チップ４Ｄ，４ＰＨ，４ＰＬは別々の半導体ウエハに形成される。また、上記ウエハプロセスは、基板４Ｓ１上にエピタキシャル層４Ｓ２を形成した半導体ウエハを出発材料として、例えば不純物導入工程、導体膜や絶縁膜の堆積工程、導体膜や絶縁膜のエッチング工程および電極配線の形成工程等を経て、半導体ウエハ上の複数の半導体チップの各々にパッドを形成するまでの工程を言う。
その後、半導体チップ４ＰＨ，４ＰＬが形成されている半導体ウエハについては、例えば無電解メッキ処理を施すことにより、半導体ウエハの複数の半導体チップ４ＰＨ，４ＰＬのパッド１２Ｇ，１２Ｓ１，１２Ｓ２，１２Ｓ３，１５Ｇ１，１５Ｓ１，１５Ｓ２の表面に、例えばニッケルおよび金のメッキ層を下層から順に形成する。これにより、パッド１２Ｇ，１２Ｓ１，１２Ｓ２，１２Ｓ３，１５Ｇ１，１５Ｓ１，１５Ｓ２の表面に上記金属層２１を形成する（工程１０１）。
次いで、ダイシングテープを用意する（工程１０２）。このダイシングテープの接着面に半導体ウエハの裏面を貼り付ける（工程１０３）。続いて、ダイシングテープに貼り付けられた半導体ウエハをダイシング装置に搬入し、個々の半導体チップに分離する（工程１０４）。その後、半田ペーストを用意する（工程１０５Ａ）。半田ペーストは、例えば鉛−錫−銀−銅合金を主材料として形成されている。
また、リードフレーム（配線基板、フレーム体）を用意する（工程１０６）。図７８は、上記リードフレーム７の一例の平面図である。リードフレーム７は、例えば４２アロイ等からなり、例えば５６個（４列×１４連）の単位領域ＬＵが配置されている。各単位領域ＬＵには、１つの半導体装置２を構成するのに必要なダイパッド７Ｄ１〜７Ｄ３、リード７Ｌおよびリード配線７ＬＢが一体的に配置されている。
次いで、リードフレーム７の各単位領域ＬＵのダイパッド７Ｄ３上に、上記半田ペーストを介して半導体チップ４Ｄを搭載する。続いて、リードフレーム７の各単位領域ＬＵのダイパッド７Ｄ１上に、上記半田ペーストを介して半導体チップ４ＰＨを搭載する。その後、リードフレーム７の各単位領域ＬＵのダイパッド７Ｄ２上に、上記半田ペーストを介して半導体チップ４ＰＬを搭載する（ダイボンディング工程１０７）。半導体チップ４Ｄ，４ＰＨ，４ＰＬの搭載順序は種々変更可能である。
図７９は、上記ダイボンディング工程後のリードフレーム７の単位領域ＬＵの拡大平面図である。リードフレーム７の単位領域ＬＵのダイパッド７Ｄ１〜７Ｄ３上には、半導体チップ４ＰＨ，４ＰＬ，４Ｄがその主面を上に向け、かつ、その裏面をダイパッド７Ｄ１〜７Ｄ３に対向させた状態で上記半田ペーストを介して搭載されている。
次いで、半田ペーストを用意する（工程１０８Ａ）。この半田ペーストは、上記工程１０５Ａで用意したものと同じである。工程１０５Ａ，１０８Ａで用意された半田ペーストは、上記接着層１１ａ〜１１ｃを形成する材料である。
また、金属板フレーム（フレーム体）を用意する（工程１０９）。図８０は、上記金属板フレーム８の一例の平面図である。金属板フレーム８は、例えば銅等からなり、例えば１６個（１列×１６連）の単位領域ＭＵが配置されている。各単位領域ＭＵには、１つの半導体装置２を構成するのに必要な金属板８Ａ，８Ｂが一体的に配置されている。
本実施の形態１２では、金属板８Ａ，８Ｂと金属フレーム８とを一体的に接続する吊り部８Ａ３，８Ｂ４が、金属板８Ａ，８Ｂの第１部分８Ａ１，８Ｂ１（半導体チップ４ＰＨ，４ＰＬの主面内に平面的に重なる部分でパッド１２Ｓ１，１２Ｓ２，１５ｓ１が接続される部分）の各々から離れた位置に形成されている。これにより、吊り部８Ａ３，８Ｂ４を切断した時にその切断面に切り屑（バリ）が残されていたとしても、吊り部８Ａ３，８Ｂ４の位置が半導体チップ４ＰＨ，４ＰＬから遠ざかるので、上記切り屑に起因する不具合の発生を低減または防止することができる。
また、本実施の形態１２では、金属板フレーム８の単位領域ＭＵ内での金属板８Ａ，８Ｂが、互いの長辺を沿わせた状態で、その長辺に交差（直交）する方向（第２方向Ｙ）に沿って並んで配置されている。しかも、金属板フレーム８の各単位領域ＭＵ内での金属板８Ａ，８Ｂの配置（平面位置関係および隣接間距離）は、半導体チップ４ＰＨ，４ＰＬ上に搭載後の金属板８Ａ，８Ｂの配置（平面位置関係および隣接間距離）と同じになっている。
次いで、金属板フレーム８の一組の金属板８Ａ，８Ｂの吊り部８Ａ３，８Ｂ４を切断した後、その一組の金属板８Ａ，８Ｂを真空吸着して、上記リードフレーム７の単位領域ＬＵのダイパッド７Ｄ１〜７Ｄ３上の半導体チップ４ＰＨ，４ＰＬの直上に移送する。この時、本実施の形態１２では、金属板フレーム８の各単位領域ＭＵ内での金属板８Ａ，８Ｂの配置状態（平面位置関係および隣接間距離）を維持したまま、分離後の金属板８Ａ，８Ｂを半導体チップ４ＰＨ，４ＰＬの直上に移送する。
続いて、金属板８Ａ，８Ｂと半導体チップ４ＰＨ，４ＰＬとの平面位置を合わせた後、半導体チップ４ＰＨ，４ＰＨ上に、上記半田ペーストを介して金属板８Ａ，８Ｂの両方を一括して搭載する。このような金属板ボンディング工程をリードフレーム７の単位領域ＬＵ毎に実施し、リードフレーム７の全ての単位領域ＬＵの半導体チップ４ＰＨ，４ＰＬ上に金属板８ａ，８Ｂを搭載する（工程１１０）。このように、本実施の形態１２では、金属板Ａ，８Ｂの両方を半導体チップ４ＰＨ，４ＰＬ上に一括して搭載することができるので、金属板８Ａ，８Ｂを別々に搭載する場合に比べて、金属板８Ａ，８Ｂの搭載工程の簡略化と時間短縮とを実現することができる。
図８１は、金属板８Ａ，８Ｂ搭載後のリードフレーム７の単位領域ＬＵの拡大平面図を示している。金属板８Ａの第１部分８Ａ１の裏面は、上記半田ペーストを介して半導体チップ４ＰＨの主面のソース電極用のパッド１２Ｓ１，１２Ｓ２に接着され、金属板８Ａの第２部分８Ａ２の先端部分の裏面は、上記半田ペーストを介してダイパッド７Ｄ２に接着されている。また、金属板８Ｂの第１部分８Ｂ１の裏面は、上記半田ペーストを介して半導体チップ４ＰＬの主面のソース電極用のパッド１５Ｓ１に接着され、金属板８Ｂの第２部分８Ｂ２および第３部分８Ｂ３の先端部分の裏面は、上記半田ペーストを介してリード配線７ＬＢに接着されている。
次いで、リードフレーム７の各単位領域ＬＵの半導体チップ４ＰＨ，４ＰＬ上に半田ペーストを介して金属板８Ａ，８Ｂを搭載した後、例えば３５０度の熱処理を加える。これにより、半導体チップ４ＰＨ，４ＰＬ，４Ｄとダイパッド７Ｄ１〜７Ｄ３との間の半田ペーストと、半導体チップ４ＰＨ，４ＰＬと金属板８Ａ，８Ｂとの間の半田ペーストと、金属板８Ａとダイパッド７Ｄ２との間の半田ペーストと、金属板８Ｂとリード配線７ＬＤとの間の半田ペーストを一括して溶融し、半導体チップ４ＰＨ，４ＰＬ，４Ｄをダイパッド７Ｄ１〜７Ｄ３に固着（接合）する。また、これと同時に、金属板８Ａ，８Ｂを半導体チップ４ＰＨ，４ＰＬ、ダイパッド７Ｄ２およびリード配線７ＬＢに固着（接合）する（リフロ工程１１１Ａ）。このように、本実施の形態１２では、半導体チップ４ＰＨ，４ＰＬ，４Ｄをダイパッド７Ｄ１〜７Ｄ３に固着すると同時に、金属板８Ａ，８Ｂを半導体チップ４ＰＨ，４ＰＬに固着することができるので、半導体装置２の製造時間を短縮することができる。また、熱処理等を低減できるので、半導体装置２の信頼性および歩留まりを向上させることができる。
次いで、洗浄処理を施す（工程１１２）。ここでは、上記リフロ工程１１１で生じたフラックスをアルコール溶液等に浸漬することで除去した後、プラズマ洗浄処理を施すことで半導体チップ４Ｄのパッド１３Ａ〜１３Ｆ等やリードフレーム７のリード７Ｌにおけるワイヤ接続部の金属面を表出させる。
続いて、ワイヤＷＡを用意し（工程１１３）、リードフレーム７の各単位領域ＬＵ毎に、半導体チップ４Ｄのパッド１３Ａ〜１３Ｆと、リードフレーム７のリード７ＬとをワイヤＷＡによって接続する（ワイヤボンディング工程１１４）。図８２は、ワイヤＷＡ接続後のリードフレーム７の単位領域ＬＵの拡大平面図を示している。ワイヤＷＡは、超音波振動を用いてパッド１３Ａ〜１３Ｆに接続する。
ここで、ワイヤＷＡを接続した後に金属板８Ａ，８Ｂを半導体チップ４ＰＨ，４ＰＬに接続することも考えられるが、そのようにすると、金属板８Ａ，８Ｂの搭載接続時に金属板８Ａ，８ＢがワイヤＷＡに接触してワイヤＷＡが変形してしまうおそれがある。また、金属板８Ａ，８Ｂの接続後の上記洗浄処理工程１１２の際にワイヤＷＡにストレスが加わり信頼性や歩留まりの観点から好ましくない。
これに対して、本実施の形態１２では、上記金属板８Ａ，８Ｂの接続工程１１１後（上記洗浄処理工程１１２後）に、ワイヤＷＡを接続することにより、金属板８Ａ，８Ｂの接触に起因するワイヤＷＡの変形不良を防止できる。また、金属板８Ａ，８Ｂの接続後の上記洗浄処理の際にはワイヤＷＡが形成されていないので、洗浄処理工程１１２時にワイヤＷＡにストレスが加わることもない。このため、半導体装置２の信頼性および歩留まりを確保することができる。
次いで、パッケージＰＡ形成用の樹脂を用意する（工程１１５）。この樹脂は、例えばエポキシ系樹脂を主材料とするものである。続いて、その樹脂を用いて、リードフレーム７の複数の単位領域ＬＵの半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板８Ａ，８Ｂをトランスファーモールド法によって一括して封止する（モールド工程１１６）。図８３は、モールド工程１１６後のリードフレーム７の単位領域ＬＵの拡大平面図を示している。ここでは、リードフレーム７の複数の単位領域ＬＵを一括して封止するが、リードフレーム７の各単位領域ＬＵのパッケージＰＡは互いに分離している。
なお、リードフレーム７の複数の単位領域ＬＵを一体的な樹脂封止体で封止し、後にこれを個々の単位領域ＬＵ毎に切断して、個々のパッケージＰＡを得る方法もある。
次いで、パッケージＰＡに対して熱処理を施した後（キュアベーク処理工程１１７）、パッケージＰＡ形成用の樹脂バリ等を除去し、さらに、パッケージＰＡから露出するリードフレーム７（リード７Ｌ）の表面に、例えば錫（Ｓｎ）およびビスマス（Ｂｉ）を下層から順にメッキする（工程１１８）。続いて、パッケージＰＡの表面の所望の位置に、例えばレーザ等によりマーク等を形成した後（工程１１９）、パッケージＰＡから露出するリード７Ｌを切断することにより、リードフレーム７から個々のパッケージＰＡを切り出す（工程１２０）。このようにして半導体装置２を製造する。
（実施の形態１３）
本実施の形態１３においては、上記接着層１１ａ〜１１ｃの材料として、上記半田ペーストに代えて銀ペーストを用いる場合の半導体装置の製造方法について説明する。
図８４は、本実施の形態１３の半導体装置２の製造フロー図である。
本実施の形態１３においては、工程１０５Ｂ，１０８Ｂにおいて銀ペーストを用意し、ダイボンディングの工程１０７および金属板ボンディングの工程１１０においては、上記半田ペーストに代えて銀ペーストを用いる。
金属板ボンディングの工程１１０の後、図７７のリフロ工程１１１Ａに代えてキュアベークを施す（工程１１１Ｂ）。
このキュアベークの工程１１１Ｂでは、例えば１８０度〜２００度程度の熱処理を施すことにより、上記銀ペースト中のエポキシ系樹脂を硬化させて、半導体チップ４ＰＨ，４ＰＬ，４Ｄをダイパッド７Ｄ１〜７Ｄ３に固着（接合）すると同時に、金属板８Ａ，８Ｂを半導体チップ４ＰＨ，４ＰＬ、ダイパッド７Ｄ２およびリード配線７ＬＢに固着（接合）する。
この場合、図７７の洗浄処理の工程１１２を無くすことができる。このため、半導体装置２の製造時間を前記実施の形態１２の場合よりも短縮できる。また、半導体装置２の信頼性および歩留まりを向上させることができる。また、半導体装置２のコストを低減できる。
これ以外の工程の順序や内容は前記実施の形態１２と同じである。
（実施の形態１４）
本実施の形態１４では、半導体装置２の他の製造方法の一例を図７７（または図８２）の製造フロー図に沿って図８５〜図９４により説明する。
本実施の形態１４では、前記実施の形態１２，１３と同様に、工程１００から工程１０７を経て、リードフレーム７の各単位領域ＬＵのダイパッド７Ｄ１〜７Ｄ３上に、上記半田ペーストまたは銀ペーストを介して半導体チップ４ＰＨ，４ＰＬ，４Ｄを搭載した後、金属板ボンディングの工程１１０において、以下のようにする。
まず、図８５〜図８７に示すように、リードフレーム７のダイパッド７Ｄ１，７Ｄ２上に搭載された半導体チップ４ＰＨ，４ＰＬの主面上に、上記半田ペーストまたは銀ペースト等からなる接着層１１ｂを介して金属板５５Ａ，５５Ｂを搭載する。
図８５は本実施の形態１４の半導体装置の製造工程中のリードフレーム７の１つの単位領域の拡大平面図、図８６は図８５のＸ１６−Ｘ１６線の断面図、図８７は図８５のＹ１６−Ｙ１６線の断面図を示している。
金属板５５Ａ，５５Ｂは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属によって形成されている。金属板５５Ａ，５５Ｂの平面形状は、例えば共に単純な長方形状に形成されている。金属板５５Ａ，５５Ｂの厚さは互いに等しいが、平面寸法が異なっており、半導体チップ４ＰＬ上の金属板５５Ｂの平面積（長手方向および短方向の寸法）の方が、半導体チップ４ＰＨ上の金属板５５Ａの平面積（長手方向および短方向の寸法）よりも大きい。
金属板５５Ａ，５５Ｂは、その長手方向が半導体チップ４ＰＨ，４ＰＬの長手方向と一致するように、半導体チップ４ＰＨ，４ＰＬの主面上に搭載されている。金属板５５Ａの裏面は、接着層１１ｂを介して半導体チップ４ＰＨの主面のソース電極用のパッド１２Ｓ１，１２Ｓ２に接着されている。一方、金属板５５Ｂの裏面は、接着層１１ｂを介して半導体チップ４ＰＬの主面のソース電極用の１５Ｓ１に接着されている。
一方の金属板５５Ａは、その平面寸法（平面積）が、半導体チップ４ＰＨの平面寸法（平面積）またはソース電極用のパッド１２Ｓ１，１２Ｓ２の配置領域の総面積よりも小さく形成されており、金属板５５Ａの外周が半導体チップ４ＰＨの外周の外側に、はみ出さず半導体チップ４ＰＨの主面内に収まった状態で搭載されている。
また、他方の金属板５５Ｂも、その平面寸法（平面積）が半導体チップ４ＰＬの平面寸法（平面積）またはソース電極用のパッド１５Ｓ１の配置領域の平面積よりも小さく形成されており、金属板５５Ｂの外周が半導体チップ４ＰＬの外側に、はみ出さず半導体チップ４ＰＬの主面内に収まった状態で搭載されている。
これは、上記した半導体チップ４ＰＨ，４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）とが接着層１１ｂの材料によって導通してしまう問題を考慮した構成である。すなわち、金属板５５Ａ，５５Ｂが半導体チップ４ＰＨ，４ＰＬの外側に、はみ出さないことにより、接着層１１ｂの材料が半導体チップ４ＰＨ，４ＰＬの側面側に漏れ難くすることができるので、接着層１１ｂの材料による半導体チップ４ＰＨ，４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
このような金属板５５Ａ，５５Ｂの搭載工程においては、金属板５５Ａ，５５Ｂを別々に吸引して別々に半導体チップ４ＰＨ，４ＰＬの主面上に搭載しても良いが、前記実施の形態１２，１３と同様に、金属板５５Ａ，５５Ｂを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム７の単位領域ＬＵ毎に一括して半導体チップ４ＰＨ，４ＰＬの主面上に搭載しても良い。これにより、金属板５５Ａ，５５Ｂを別々に搭載する場合に比べて、金属板５５Ａ，５５Ｂの搭載工程の簡略化と時間短縮とを実現することができる。
なお、この段階の半導体チップ４ＰＨとダイパッド７Ｄ１との間および半導体チップ４ＰＬとダイパッド７Ｄ２との間の接着層１１ａは、上記半田ペーストまたは銀ペーストによって形成されている。
続いて、図８８〜図９０に示すように、リードフレーム７の単位領域ＬＵの半導体チップ４ＰＨ，４ＰＬの主面上の金属板５５Ａ，５５Ｂ上に、上記半田ペーストまたは銀ペースト等からなる接着層１１ｃを介して金属板５６Ａ，５６Ｂ，５６Ｃを搭載する。
図８８は本実施の形態１４の半導体装置の製造工程中のリードフレーム７の１つの単位領域の拡大平面図、図８９は図８８のＸ１７−Ｘ１７線の断面図、図９０は図８８のＹ１７−Ｙ１７線の断面図を示している。
金属板５６Ａは、金属板５５Ａとダイパッド７Ｄ２とを電気的に接続する部材である。金属板５６Ａの一端の裏面は接着層１１ｃを介して金属板５５Ａに接着され、金属板５６Ａの他端の裏面は接着層１１ｃを介してダイパッド７Ｄ２に接着されている。
また、金属板５６Ｂ，５６Ｃは、金属板５５Ｂとリード配線７ＬＢとを電気的に接続する部材である。金属板５６Ｂ，５６Ｃの一端の裏面は、裏面は接着層１１ｃを介して金属板５５Ｂに接着され、金属板５６Ｂ，５６Ｃの他端の裏面は接着層１１ｃを介してリード配線７ＬＢに接着されている。
この金属板５５Ｂ側の２つの金属板５６Ｂ，５６Ｃは、互いに交差するように配置されている。すなわち、金属板５６Ｂは、半導体チップ４ＰＬの短辺から半導体チップ４ＰＬの長手方向に沿って延在するように配置され、金属板５６Ｃは、半導体チップ４ＰＬの長辺から半導体チップ４ＰＬの短方向に沿って延在するように配置されている。
ただし、これら３つの金属板５６Ａ〜５６Ｃは、全く同一構成のものである。すなわち、金属板５６Ａ〜５６Ｃの材料は、上記金属板５５Ａ，５５Ｂと同じである。また、金属板５６Ａ〜５６Ｃの外形および寸法（長手方向および短方向の寸法、厚さ）は、平面的にも立体的にも互いに同じである。
前記実施の形態１〜１３では、半導体チップ４ＰＨ，４ＰＬの大きさに合わせて別々の外形および寸法の金属板８Ａ，８Ｂを用意しなければならないのに対して、本実施の形態１４では、半導体チップ４ＰＨ，４ＰＬの大きさに関わらず、金属板５６Ａ〜５６Ｃを共通化することができる。これにより、半導体チップ４ＰＨとダイパッド７Ｄ２とを金属板で接続し、半導体チップ４ＰＬとリード配線７ＬＢとを金属板で接続する構成を有する半導体装置２の製造工程を簡略化することができる。
また、本実施の形態１４では、金属板８Ａ，８Ｂを、半導体チップ４ＰＨ，４ＰＬに直接接する金属板５５Ａ，５５Ｂと、ダイパッド７Ｄ２やリード７Ｌに直接接する金属板５６Ａ〜５６Ｃとに分けていることにより、一体型の金属板８Ａ，８Ｂに比べて、位置合わせ制度を緩和することができる。
また、このような金属板５６Ａ，５６Ｂ，５６Ｃは、第１部分５６Ａ１，５６Ｂ１，５６Ｃ１と、第２部分５６Ａ２，５６Ｂ２，５６Ｃ２とを一体的に有している。
第１部分５６Ａ１，５６Ｂ１，５６Ｃ１は、導電性の接着層１１ｂを介して金属板８Ａ，８Ｂと接合される長方形状の部分である。この第１部分５６Ａ１，５６Ｂ１，５６Ｃ１は、図８９および図９０に示すように、断面で見ると、半導体チップ４ＰＨ，４ＰＬの主面に沿うように平坦に形成されている。
第２部分５６Ａ２，５６Ｂ２，５６Ｃ２は、第１部分５６Ａ１，５６Ｂ１，５６Ｃ１から各々の方向に半導体チップ４ＰＨ，４ＰＬの辺を跨いで延在し、ダイパッド７Ｄ２またはリード配線７ＬＢの一部に重なる部分である。この第２部分５６Ａ２，５６Ｂ２，５６Ｃ２は、図８９および図９０に示すように、断面で見ると、半導体チップＰＬと、リード配線７ＬＢとの間で、半導体チップ４ＰＬの主面から遠ざかるように第１部分５６Ａ１，５６Ｂ１，５６Ｃ１の高さよりも高くなっている。これにより、金属板５６Ａ２，５６Ｂ２，５６Ｃ２の裏面を、半導体チップ４ＰＨ，４ＰＬの主面から離すことができる。このため、金属板５６Ａ，５６Ｂ，５６Ｃの裏面の接着層１１ｃの材料が半導体チップ４ＰＨ，４ＰＬの側面側に漏れ難くすることができるので、接着層１１ｃの材料による半導体チップ４ＰＨ，４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
また、この第２部分５６Ａ２，５６Ｂ２，５６Ｃ２の最上部の側面に、金属板５６Ａ〜５６Ｃをフレームに支持する吊り部を設けても良い。これにより、その吊り部の切断面に切り屑が残されていたとしても、吊り部の位置がパッド１２Ｓ１，１２Ｓ２、ダイパッド７Ｄ２またはリード配線７ＬＢから遠ざけることができるので、上記切り屑に起因するパッド１２Ｓ１，１２Ｓ２の損傷や金属板５６Ａ〜５６Ｃのダイパッド７Ｄ２およびリード配線７ＬＢに対する傾き不良の発生を低減または防止することができる。
なお、ここで言う高さは、ダイパッド７Ｄ１〜７Ｄ３の裏面を基準としてそこからパッケージＰＡの厚さ方向（半導体チップ４ＰＨ，４ＰＬの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。
このような金属板５６Ａ〜５６Ｃの搭載工程においては、金属板５６Ａ〜５６Ｃを別々に吸引して別々に金属板５５Ａ，５５Ｂ上に搭載しても良いが、前記実施の形態１２，１３と同様に、金属板５６Ａ〜５６Ｃを予め搭載状態と同じ配置で準備しておいて一括して吸引し、リードフレーム７の単位領域ＬＵ毎に一括して金属板５５Ａ，５５Ｂ上に搭載しても良い。これにより、金属板５６Ａ〜５６Ｃを別々に搭載する場合に比べて、金属板５６Ａ〜５５Ｃの搭載工程の簡略化と時間短縮とを実現することができる。
次いで、接着層１１ａ，１１ｂ，１１ｃとして半田ペーストを用いた場合は、前記実施の形態１２で説明したリフロ工程１１１Ａを施した後、洗浄工程１１２を施す。一方、接着層１１ａ，１１ｂ，１１ｃとして銀ペーストを用いた場合は、前記実施の形態１３で説明したキュアベーク工程１１１Ｂを施す。
ここでは、前記実施の形態１２，１３と同様に、リフロ工程１１１Ａまたはキュアベーク工程１１１Ｂにより、半導体チップ４ＰＨ，４ＰＬ，４Ｄをダイパッド７Ｄ１〜７Ｄ３に固着（接合）し、金属板５５Ａ，５５Ｂを半導体チップ４ＰＨ，４ＰＬに固着（接合）し、金属板５６Ａ〜５６Ｃを金属板５５Ａ，５５Ｂ、ダイパッド７Ｄ２およびリード配線７ＬＢに固着（接合）する。これにより、半導体装置２の製造時間を短縮することができる。また、熱処理等を低減できるので、半導体装置２の信頼性および歩留まりを向上させることができる。
続いて、ワイヤＷＡを用意し（工程１１３）、前記実施の形態１２，１３と同様に、リードフレーム７の各単位領域ＬＵ毎に、半導体チップ４Ｄのパッド１３Ａ〜１３Ｆと、リードフレーム７のリード７ＬとをワイヤＷＡによって接続する（ワイヤボンディング工程１１４）。
図９１は、本実施の形態１４の場合のワイヤＷＡ接続後のリードフレーム７の単位領域ＬＵの拡大平面図を示している。ここでも、上記金属板５５Ａ，５５Ｂ，５６Ａ〜５６Ｃの接続工程１１１Ａ，１１１Ｂの後（上記洗浄処理工程１１２の後）に、ワイヤＷＡを接続する。これにより、金属板５５Ａ，５５Ｂ，５６Ａ〜５６Ｃの接触に起因するワイヤＷＡの変形不良を防止できる。また、金属板５５Ａ，５５Ｂ，５６Ａ〜５６Ｃの接続後の上記洗浄処理の際にはワイヤＷＡが形成されておらず、洗浄処理工程１１２時にワイヤＷＡにストレスが加わることもないので、半導体装置２の信頼性および歩留まりを確保することができる。
次いで、前記実施の形態１２，１３と同様に、パッケージＰＡ形成用の樹脂を用意した後（工程１１５）、その樹脂を用いて、リードフレーム７の複数の単位領域ＬＵの半導体チップ４Ｄ，４ＰＨ，４ＰＬおよび金属板５５Ａ，５５Ｂ，５６Ａ〜５６Ｃをトランスファーモールド法によって一括して封止する（モールド工程１１６）。
次いで、前記実施の形態１２，１３と同様に、キュアベーク処理工程１１７、メッキ処理工程１１８、マーキング工程１１９およびフレーム切断工程１２０を経て半導体装置２を製造する。
図９２は、本実施の形態１４の半導体装置２のパッケージＰＡの内部を透かして見せた全体平面図、図９３は図９２のＸ１８−Ｘ１８線の断面図、図９４は図９２のＹ１８−Ｙ１８線の断面図をそれぞれ示している。
ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨの主面のソース電極用のパッド１２Ｓ１，１２Ｓ２は、金属板５５Ａ，５６Ａを通じてダイパッド７Ｄ２に電気的に接続されている。
一方、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの主面のソース電極用のパッド１５Ｓ１は、金属板５５Ｂ，５６Ｂ，５６Ｃを通じてリード配線７ＬＢに電気的に接続されている。
上記金属板５５Ａ，５５Ｂの厚さは、上記金属板５６Ａ〜５６Ｃの厚さよりも厚い。これは、金属板５５Ａ，５５Ｂには、半導体チップ４ＰＨ，４ＰＬのソース電極用のパッド１２Ｓ１，１２Ｓ２，１５Ｓ１における上記アルミ拡がり抵抗を低減する機能を持たせているためである。
また、金属板５５Ａ，５５Ｂは、金属板５６Ａ〜５６Ｃを、半導体チップ４ＰＨ，４ＰＬの主面から金属板５５Ａ，５５Ｂの厚さ分だけ遠ざける機能も有している。これにより、金属板５６Ａ，５６Ｂ，５６Ｃの裏面を、半導体チップ４ＰＨ，４ＰＬの主面および側面から遠ざけることができるので、金属板５６Ａ，５６Ｂ，５６Ｃの裏面の接着層１１ｃの材料が半導体チップ４ＰＨ，４ＰＬの側面側に漏れ難くすることができる。このため、接着層１１ｃの材料による半導体チップ４ＰＨ，４ＰＬの主面（ソースＳ）と裏面（ドレインＤ）との導通不良を低減できる。
これ以外の構成は前記実施の形態１１と同じである。なお、本実施の形態１４においても、前記実施の形態１〜１１で説明した構成を採用しても良い。
例えば前記実施の形態１で説明したのと同様に、半導体チップ４ＰＬのゲートフィンガ部１９Ｇ３の配置を縦長（半導体チップ４ＰＬの短方向に長い形状）にしても良い。
また、前記応力緩和の観点から金属板５５Ａ，５５Ｂ，５６Ａ〜５６Ｃに、その主裏面間を貫通する穴を設けても良い。この場合の穴の形状は、前記実施の形態２〜６等で説明したいずれのものでも良い。
また、前記応力緩和の観点から、前記実施の形態２等で説明したのと同様に、金属板５５Ａ，５５Ｂの外周や金属板５６Ａ〜５６Ｃの第１部分５６Ａ１，５６Ｂ１，５６Ｃ１の外周に、前記窪み４５を形成しても良い。
また、前記応力緩和の観点から、前記実施の形態７で説明したのと同様に、半導体チップ４ＰＬ，４ＰＨの外周に、前記窪み５０を形成しても良い。
また、前記応力緩和の観点から、前記実施の形態２，８等で説明したのと同様に、金属板５６Ａ〜５６Ｃの第２部分５６Ａ２，５６Ｂ２，５６Ｃ２に前記スリット４６を設けて複数個に分割しても良い。
また、前記実施の形態９で説明したのと同様に、金属板５５Ａ，５５Ｂの裏面（半導体チップ４ＰＨ，４ＰＬの主面との対向面）や金属板５６Ａ〜５６Ｃの裏面（金属板５５Ａ，５５Ｂとの対向面）に、前記突起５３を設けても良い。
さらに、前記実施の形態１０で説明したのと同様に、半導体チップ４ＰＬにショットキーバリアダイオードＳＢＤを設けても良い。
（実施の形態１５）
図９５は図６４の半導体装置２の他の例のパッケージＰＡの内部を透かして見せた全体平面図、図９６は図９５の金属板８Ａ，８Ｂを外した状態のパッケージＰＡの内部を透かして見せた全体平面図、図９７は図９５の半導体装置２の半導体チップ４ＰＬの最上層を示した全体平面図、図９８は図９７の半導体チップ４ＰＬの最上の配線層を示した全体平面図である。
なお、図９５のＹ６−Ｙ６線の断面図は図３８と同じである。また、図９５のＸ１３−Ｘ１３線の断面図は図６１と同じである。また、図９５のＹ１３−Ｙ１３線の断面図は図６２と同じである。
また、図９７のＸ４−Ｘ４線の断面図は図１７と同じである。また、図９７のＹ３−Ｙ３線の断面図は図１６と同じである。また、図９７のＹ４−Ｙ４線の断面図は図１９および図２０と同じである。さらに、図９７のＹ１５−Ｙ１５線の断面図は図７０と同じである。また、図９７の半導体チップ４ＰＬのゲート電極層は図６９と同じなので説明を省略する。
金属板８Ａの外形は、前記実施の形態８の図５９で説明したものと同じである。金属板８Ａの裏面（半導体チップ４ＰＨの主面との対向面）には、前記実施の形態９の図６０〜図６３で説明したのと同様に突起５３が形成されている。
金属板８Ｂについては、前記実施の形態９の図６０〜図６２等で説明したものと同じである。
本実施の形態１５で異なるのは、図９６に示すように、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの最上層のパッド１５Ｓ１が複数個（ここでは、例えば５個）に分割されていることである。
各パッド１５Ｓ１は、半導体チップ４ＰＬの短方向に沿う長さが、半導体チップ４ＰＬの長手方向に沿う長さよりも長い長方形状とされており、半導体チップ４ＰＬの長手方向に沿って並んで配置されている。各パッド１５Ｓ１の表面には上記と同様に金属層２１が形成されている。
ただし、各パッド１５Ｓ１は、最上層では保護膜１８によって分離されているものの、前記実施の形態１〜１０と同様に、図９８に示すように、最上の配線層のソース配線１９Ｓにより一体的に接続されている。
すなわち、本実施の形態１５においても、ゲートフィンガ部１９Ｇ３の配置自体は、前記実施の形態１〜１０と同様であり、ソース配線１９Ｓを複数個に分離してしまうものではない。ゲートフィンガ部１９Ｇ３の一端は、半導体チップ４ＰＬの一方の長辺（パッド１５Ｇが配置されている側の長辺）のゲートフィンガ部１９Ｇ２に一体的に接続されているが、ゲートフィンガ部１９Ｇ３の他端（先端）は、半導体チップ４ＰＬの他方の長辺のゲートフィンガ部１９Ｇ２に接続されておらず、そのゲートフィンガ部１９Ｇ２の手前で終端している。このため、ソース配線１９Ｓの平面形状は前記実施の形態１〜１０と同様に平面櫛歯状に形成されている。
ただし、前記したように、金属板８Ｂを用いる構造の場合、ソース配線１９Ｓのアルミ拡がり抵抗を下げることができる。また、半導体チップ４ＰＬの外周近傍にワイヤ接続用のパッド領域を配置する必要もない。
そこで、本実施の形態１５においては、半導体チップ４ＰＬのソース用のパッド１５Ｓ１を複数個に分割し、各ゲートフィンガ部１９Ｇ３の先端を可能な限り、その先端の延長線上にあるゲートフィンガ部１９Ｇ２に近づけるようにしている。
すなわち、本実施の形態１５においては、ロウサイド側の半導体チップ４ＰＬにおける各ゲートフィンガ部１９Ｇ３の終端位置を、前記実施の形態１〜１０の場合よりも遠い位置まで延ばしているので、各ゲートフィンガ部１９Ｇ３の長さを前記実施の形態１〜１０の場合よりも長くすることができる。
このため、半導体チップ４ＰＬのロウサイド用のパワーＭＯＳＱＬ１のゲート抵抗を低減できるので、スイッチング速度を向上させることができる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば前記実施の形態１〜１５では、トレンチゲート構成のパワーＭＯＳ構成とした場合について説明したが、これに限定されるものではなくプレーナ型のパワーＭＯＳを用いても良い。この場合、基板の主面上にゲート絶縁膜を介してゲート電極が配置される。ゲート電極が対向する基板の主面部分にチャネルが形成される。すなわち、動作電流は基板の主面（基板の厚さ方向に対して交差する面）に沿って流れる部分を有する。
また、前記実施の形態１〜１５では、１つの負荷ＬＤに１つの半導体装置２が接続されている場合について説明したが、これに限定されるものではなく、例えば１つの負荷ＬＤに対して複数個の半導体装置２が並列に接続される場合もある。このような回路システムでは、入力電源電位Ｖｉｎ、基準電位ＧＮＤおよび制御回路３は、複数個の半導体装置２に共通とする。このような回路システムでは、パワーＭＯＳＱＨ１，ＱＬ１およびドライバ回路ＤＲ１，ＤＲ２がそれぞれ別々にパッケージングされていると、システム全体の小型化が阻害される。これに対して、本実施の形態で説明した構成では、パワーＭＯＳＱＨ１，ＱＬ１、ドライバ回路ｄｒ，ＤＲ２が同一のパッケージＰＡに収容されているので、システム全体を小型にすることができる。
また、前記実施の形態１１等では、ロウサイド側の半導体チップ４ＰＬの主面のパッド１５Ｓ１を櫛歯状に形成した場合について説明したが、これに限定されるものではなく、前記実施の形態１５と同様に（同様の理由で）、最上層のパッド１５Ｓ１を複数に分割しても良い。この場合、複数のパッド１５Ｓ１の各々は、半導体チップ４ＰＬの長手方向に沿って長い長方形状に形成されており、その各々の長辺が沿う状態で半導体チップ４ＰＬの短方向に沿って並んで配置される。ただし、この場合も各パッド１５Ｓ１は、最上層では保護膜１８によって分離されているものの、前記実施の形態１５と同様に、最上の配線層のソース配線１９Ｓにより一体的に接続されている。このような構成によれば、前記実施の形態１１の場合よりもロウサイド側の半導体チップ４ＰＬにおける各ゲートフィンガ部１９Ｇ３の長さを前記実施の形態１１の場合よりも長くすることができる。このため、半導体チップ４ＰＬのロウサイド用のパワーＭＯＳＱＬ１のゲート抵抗をさらに低減できるので、スイッチング速度をさらに向上させることができる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータまたはゲーム機等のような電子機器の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばネットワーク電源システムに用いるＤＣ−ＤＣコンバータにも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置を有する非絶縁型ＤＣ−ＤＣコンバータの一例の回路図である。 図１の非絶縁型ＤＣ−ＤＣコンバータの基本動作波形図である。 図１の半導体装置の外観を形成するパッケージの主面側の全体平面図である。 図３のパッケージの裏面側の全体平面図である。 図３および図４のパッケージの側面図である。 図１のパッケージの内部を透かして見せた全体平面図である。 図６のＸ１−Ｘ１線の断面図である。 図６のＹ１−Ｙ１線の断面図である。 図１のパッケージの内部構成の説明図である。 図６の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 図６の金属板および半導体チップを外した状態のパッケージの内部を透かして見せた全体平面図である。 図６のハイサイド用の電界効果トランジスタが形成された半導体チップの最上層を示した全体平面図である。 図１２の半導体チップの最上の配線層を示した全体平面図である。 図１２の半導体チップのゲート電極層を示した全体平面図である。 図１４の半導体チップの領域Ａの拡大平面図である。 図１２のＸ２−Ｘ２線の断面図である。 図１２のＹ２−Ｙ２線の断面図である。 図１６の半導体チップに形成された単位トランジスタセルの拡大断面図である。 図１２のＸ３−Ｘ３線の最上層および最上の配線層の断面図である。 図１９に金属板およびボンディングワイヤを付加して示した断面図である。 図６のロウサイド用の電界効果トランジスタが形成された半導体チップの最上層を示した全体平面図である。 図２１の半導体チップの最上の配線層を示した全体平面図である。 図２１の半導体チップのゲート電極層を示した全体平面図である。 図２３の半導体チップの領域Ｂの拡大平面図である。 本発明者が検討した半導体装置の全体平面図である。 本実施の形態の半導体装置と図２５の半導体装置との電圧変換効率を比較して示したグラフ図である。 本実施の形態の半導体装置と図２５の半導体装置との損失を比較して示したグラフ図である。 本発明者が検討した他の半導体装置の全体平面図である。 本発明者が検討した他の半導体装置の全体平面図である。 本発明者が検討したさらに他の半導体装置の全体平面図である。 図３の半導体装置を有する非絶縁型ＤＣ−ＤＣコンバータを構成する電子部品の実装例の要部平面図である。 図３１の非絶縁型ＤＣ−ＤＣコンバータを矢印Ｆで示す方向から見た側面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図３３のＸ５−Ｘ５線の断面図である。 図３３のＹ５−Ｙ５線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図３６のＸ６−Ｘ６線の断面図である。 図３６のＹ６−Ｙ６線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図３９のＸ７−Ｘ７線の断面図である。 図３９のＹ７−Ｙ７線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図４２のＸ８−Ｘ８線の断面図である。 図４２のＹ８−Ｙ８線の断面図である。 本発明者が検討した金属板の全体平面図である。 図４５のＸ９−Ｘ９線の断面図である。 図４５の矢印Ｊの方向から見た側面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図４８のＸ１０−Ｘ１０線の断面図である。 図４８のＹ１０−Ｙ１０線の断面図である。 図４８等の金属板の要部側面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図５２の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 図５２のＸ１１−Ｘ１１線の断面図である。 図５２のＹ１１−Ｙ１１線の断面図である。 図５２の半導体装置のハイサイド用の電界効果トランジスタが形成された半導体チップの製造工程中の要部断面図である。 図５６に続く半導体チップの製造工程中の要部断面図である。 図５７に続く半導体チップの製造工程中の要部断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見せた全体平面図である。 図６０のＸ１３−Ｘ１３線の断面図である。 図６０のＹ１３−Ｙ１３線の断面図である。 図６０の金属板の要部拡大断面図である。 本発明の他の実施の形態である半導体装置を有する非絶縁型ＤＣ−ＤＣコンバータの一例の回路図である。 図６４の半導体装置のパッケージの内部を透かして見せた全体平面図である。 図６５の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 図６５の半導体装置のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上層を示した全体平面図である。 図６７のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上の配線層を示した全体平面図である。 図６７のロウサイドスイッチ用のパワートランジスタが形成された半導体チップのゲート電極層を示した全体平面図である。 図７０は図６７のＹ１５−Ｙ１５線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージＰＡの内部を透かして見せた全体平面図である。 図７１の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 図７１および図７２の半導体装置の半導体チップの最上の配線層を示した全体平面図である。 図７３の半導体チップのゲート電極層と金属板との位置関係を示した全体平面図である。 図７３の半導体チップのゲート電極層を示した全体平面図である。 図７５の領域Ｋの拡大平面図である。 本発明の一実施の形態である半導体装置の製造工程のフロー図である。 図７７の半導体装置の製造工程で用いるリードフレームの一例の平面図である。 図７７の半導体装置のダイボンディング工程後のリードフレームの単位領域の拡大平面図である。 図７７の半導体装置の製造工程で用いる金属板フレームの一例の平面図である。 図７７の半導体装置の金属板ボンディング工程後のリードフレームの単位領域の拡大平面図である。 図７７の半導体装置のワイヤボンディング工程後のリードフレームの単位領域の拡大平面図である。 図７７の半導体装置のモールド工程後のリードフレームの単位領域の拡大平面図である。 本発明の他の実施の形態である半導体装置の製造工程のフロー図である。 本発明のさらに他の実施の形態である半導体装置の製造工程中のリードフレームの１つの単位領域の拡大平面図である。 図８５のＸ１６−Ｘ１６線の断面図である。 図８５のＹ１６−Ｙ１６線の断面図である。 図８５に続く半導体装置の製造工程中のリードフレームの１つの単位領域の拡大平面図である。 図８８のＸ１７−Ｘ１７線の断面図である。 図８８のＹ１７−Ｙ１７線の断面図である。 図８８に続く半導体装置のワイヤボンディング工程後のリードフレームの単位領域の拡大平面図である。 図８５〜図９１を用いて説明した半導体装置の製造方法で製造された半導体装置のパッケージ内部を透かして見せた全体平面図である。 図９２のＸ１８−Ｘ１８線の断面図である。 図９２のＹ１８−Ｙ１８線の断面図である。 図６４の半導体装置の他の例のパッケージの内部を透かして見せた全体平面図である。 図９５の金属板を外した状態のパッケージの内部を透かして見せた全体平面図である。 図９５の半導体装置のロウサイドスイッチ用のパワートランジスタが形成された半導体チップの最上層を示した全体平面図である。 図９７の半導体チップのロウサイドスイッチ用のパワートランジスタが形成された最上の配線層を示した全体平面図である。
符号の説明
１ 非絶縁型ＤＣ−ＤＣコンバータ
２ 半導体装置
３ 制御回路
４Ｄ 半導体チップ（第３半導体チップ）
４ＰＨ 半導体チップ（第１半導体チップ）
４ＰＬ 半導体チップ（第２半導体チップ）
４Ｓ 半導体基板
４Ｓ１ 半導体層
４Ｓ２ エピタキシャル層
７ リードフレーム
７Ｄ１，７Ｄ２，７Ｄ３ ダイパッド（チップ搭載部）
７Ｌ，７Ｌ１，７Ｌ２，７Ｌ３，７Ｌ４，７Ｌ５ リード（外部端子）
７ＬＢ リード配線（配線部）
８ 金属板フレーム
８Ａ 金属板（第１金属板）
８Ａ１ 第１部分
８Ａ２ 第２部分
８Ａ３ 吊り部
８Ｂ 金属板（第２金属板）
８Ｂ１ 第１部分
８Ｂ２ 第２部分
８Ｂ３ 第３部分
８Ｂ４ 第４部分
８Ｃ 金属板
８Ｄ 金属板
８Ｅ 金属板
８Ｅ１ 第１部分
８Ｅ２ 第２部分
８Ｅ３ 第３部分
８Ｅ４ 第４部分
９ メッキ層
１１ａ〜１１ｃ 接着層
１２Ｇ ボンディングパッド
１２Ｓ１，１２Ｓ２ ボンディングパッド（第１ソース電極領域）
１２Ｓ３ ボンディングパッド（第２ソース電極領域）
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ ボンディングパッド
１５Ｇ ボンディングパッド
１５Ｓ１ ボンディングパッド（第３ソース電極領域）
１５Ｓ２ ボンディングパッド（第４ソース電極領域）
１８ 保護膜
１９Ｇ ゲート配線
１９Ｇ１ ゲートパッド部
１９Ｇ２，１９Ｇ３ ゲートフィンガ部
１９Ｓ ソース配線
２０ａ〜２０ｄ 開口部
２１，２１ａ，２１ｂ 金属層
２２Ｇ１，２２Ｇ２ ゲート配線
２２Ｇ３ ゲート電極
２５ フィールド絶縁膜
２６ 半導体領域
２７ 半導体領域
３０ 溝
３１ ゲート絶縁膜
３２ 絶縁膜
３３ａ，３３ｂ，３３ｃ コンタクトホール
３５ 半導体領域
３８ 配線基板
３９ａ〜３９ｅ 配線
４０Ｌ リード
４５ 窪み
４６ スリット
４７Ａ，４７Ｂ，４７Ｃ 穴
４８Ａ 凹み
４８Ｂ 凹み
５０ 窪み
５１ ダイシングテープ
５２Ａ ダイシングソー
５２Ｂ ダイシングソー
５３ 突起
５５Ａ 金属板（第１金属板）
５５Ｂ 金属板（第２金属板）
５６Ａ 金属板（第３金属板）
５６Ｂ 金属板（第４金属板）
５６Ｃ 金属板（第５金属板）
ＬＤ 負荷
ＱＨ１，ＱＬ１ パワーＭＯＳ・ＦＥＴ（パワートランジスタ）
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｌ コイル
ＤＲ１，ＤＲ２ ドライバ回路
Ｄ ドレイン
Ｓ ソース
ＩＭ 位置決め用のテーパ
ＶＩＮ 入力電源
ＥＴ１ 端子（第１電源端子）
ＥＴ２ 端子（第２電源端子）
Ｎ 出力ノード
Ｄｐ１，Ｄｐ２ 寄生ダイオード
Ｔｏｎ パルス幅
Ｔ パルス周期
ＰＡ パッケージ（封止体）
ＰＢ，ＰＣ，ＰＤ，ＰＥ，ＰＦ，ＰＧ パッケージ
ＰＷＬ１ ｐ型ウエル
ＢＥ 裏面電極
ＷＡ ボンディングワイヤ
ＷＢ ボンディングワイヤ
ＣＡ，ＣＢ，ＣＣ チップ部品
ＳＢＤ ショットキーバリアダイオード
ＬＵ 単位領域
ＭＵ 単位領域

Claims (6)

  1. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）第１、第２、第３チップ搭載部と、前記第１、第２、第３チップ搭載部の周囲に配置され、相対的に高い電源電位を供給する第１電源端子および相対的に低い電源電位を供給する第２電源端子を有する複数の外部端子とを単位領域に一体的に持つリードフレームを用意する工程、
    （ｂ）前記リードフレームの前記第１、第２、第３チップ搭載部に、それぞれ半田ペーストを介して第１、第２、第３半導体チップを搭載する工程、
    （ｃ）前記第１、第２半導体チップの電極に、それぞれ半田ペーストを介して第１、第２金属板を搭載する工程、
    （ｄ）前記（ｂ）、（ｃ）工程後、前記半田ペーストに熱を加えて溶融し、前記第１、第２、第３半導体チップをそれぞれ前記第１、第２、第３チップ搭載部に接合するとともに、前記第１、第２金属板をそれぞれ前記第１、第２半導体チップの電極に接合する工程、
    （ｅ）前記（ｄ）工程後、前記第３半導体チップの電極にボンディングワイヤを接続する工程、
    （ｆ）前記（ｅ）工程後、前記第１、第２、第３チップ搭載部の一部、前記複数の外部端子の一部、前記ボンディングワイヤおよび前記第１、第２、第３半導体チップを封止体によって封止する工程。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１金属板は、前記第１半導体チップに形成された第１電界効果トランジスタのソースと、前記第２半導体チップに形成された第２電界効果トランジスタのドレインとを電気的に接続し、
    前記第２金属板は、前記第２半導体チップに形成された第２電界効果トランジスタのソースと、前記第２電源端子とを電気的に接続することを特徴とする半導体装置の製造方法。
  3. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）第１、第２、第３チップ搭載部と、前記第１、第２、第３チップ搭載部の周囲に配置され、相対的に高い電源電位を供給する第１電源端子および相対的に低い電源電位を供給する第２電源端子を有する複数の外部端子とを単位領域に一体的に持つリードフレームを用意する工程、
    （ｂ）前記リードフレームの前記第１、第２、第３チップ搭載部に、それぞれ第１、第２、第３半導体チップを搭載する工程、
    （ｃ）前記第１、第２半導体チップの電極に、それぞれ第１、第２金属板を一括して搭載する工程、
    （ｄ）前記（ａ），（ｂ），（ｃ）工程後、前記第３半導体チップの電極にボンディングワイヤを接続する工程、
    （ｅ）前記（ｄ）工程後、前記第１、第２、第３チップ搭載部の一部、前記複数の外部端子の一部、前記ボンディングワイヤおよび前記第１、第２、第３半導体チップを封止体によって封止する工程。
  4. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）第１、第２、第３チップ搭載部と、前記第１、第２、第３チップ搭載部の周囲に配置され、相対的に高い電源電位を供給する第１電源端子および相対的に低い電源電位を供給する第２電源端子を有する複数の外部端子とを単位領域に一体的に持つリードフレームを用意する工程、
    （ｂ）前記リードフレームの前記第１、第２、第３チップ搭載部に、それぞれ第１、第２、第３半導体チップを搭載する工程、
    （ｃ）前記第１、第２半導体チップの電極に、それぞれ第１、第２金属板を搭載する工程、
    （ｄ）前記（ａ），（ｂ），（ｃ）工程後、前記第１金属板に第３金属板を搭載し、前記第２金属板に第４、第５金属板を搭載する工程、
    （ｅ）前記（ｄ）工程後、前記第３半導体チップの電極にボンディングワイヤを接続する工程、
    （ｆ）前記（ｅ）工程後、前記第１、第２、第３チップ搭載部の一部、前記複数の外部端子の一部、前記ボンディングワイヤおよび前記第１、第２、第３半導体チップを封止体によって封止する工程を有し、
    前記第３、第４、第５金属板は、同一構成であることを特徴とする半導体装置の製造方法。
  5. 以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）第１、第２、第３チップ搭載部と、前記第１、第２、第３チップ搭載部の周囲に配置され、相対的に高い電源電位を供給する第１電源端子および相対的に低い電源電位を供給する第２電源端子を有する複数の外部端子とを単位領域に一体的に持つリードフレームを用意する工程、
    （ｂ）前記リードフレームの前記第１、第２、第３チップ搭載部に、それぞれ銀ペーストを介して第１、第２、第３半導体チップを搭載する工程、
    （ｃ）前記第１、第２半導体チップの電極に、それぞれ銀ペーストを介して第１、第２金属板を搭載する工程、
    （ｄ）前記（ｂ）、（ｃ）工程後、前記銀ペーストに熱を加えて前記銀ペースト中の樹脂を硬化させ、前記第１、第２、第３半導体チップをそれぞれ前記第１、第２、第３チップ搭載部に接合するとともに、前記第１、第２金属板をそれぞれ前記第１、第２半導体チップの電極に接合する工程、
    （ｅ）前記（ｄ）工程後、前記第３半導体チップの電極にボンディングワイヤを接続する工程、
    （ｆ）前記（ｅ）工程後、前記第１、第２、第３チップ搭載部の一部、前記複数の外部端子の一部、前記ボンディングワイヤおよび前記第１、第２、第３半導体チップを封止体によって封止する工程。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１金属板は、前記第１半導体チップに形成された第１電界効果トランジスタのソースと、前記第２半導体チップに形成された第２電界効果トランジスタのドレインとを電気的に接続し、
    前記第２金属板は、前記第２半導体チップに形成された第２電界効果トランジスタのソースと、前記第２電源端子とを電気的に接続することを特徴とする半導体装置の製造方法。
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