JP4565879B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
ところで、このＤＣ−ＤＣコンバータには、その出力に上記ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと並列にショットキーバリアダイオードが電気的に接続されているものがある。すなわち、順方向電圧ＶＦがローサイドスイッチ用のパワーＭＯＳ・ＦＥＴの寄生（ボディー）ダイオードよりも低いショットキーバリアダイオードを、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続し、ＤＣ−ＤＣコンバータのデットタイム（ハイサイドスイッチおよびローサイドスイッチ用の両方のパワーＭＯＳ・ＦＥＴがターンオフした期間）中に流れる電流をショットキーバリアダイオードに転流させることにより、ダイオード導通損失の低減と、逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失の低減とを図り、ＤＣ−ＤＣコンバータのデットタイム中の損失を低減させ電圧変換効率の向上を図っている。発明者が検討したＤＣ−ＤＣコンバータでは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴ、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴ、それらのパワーＭＯＳ・ＦＥＴの動作を制御する制御用ＩＣ（Integrated circuit）および上記ショットキーバリアダイオードがそれぞれ別々の半導体チップに形成され、さらにその各々の半導体チップが別々のパッケージに封止されている。
ＤＣ−ＤＣコンバータについては、例えば特開２００２−２１７４１６号公報に記載があり、ハイサイドスイッチを横型のパワーＭＯＳ・ＦＥＴで形成し、ローサイドスイッチを縦型のパワーＭＯＳ・ＦＥＴで形成する技術が開示されている（特許文献１参照）。
また、例えば特開２００１−２５２３９号公報には、制御回路とドライバ回路とパワーＭＯＳ・ＦＥＴとを１チップ化したＤＣ−ＤＣコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている（特許文献２参照）。
特開２００２−２１７４１６号公報 特開２００１−２５２３９号公報
ところで、上記のようにハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴ、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴ、制御用ＩＣおよびショットキーバリアダイオードがそれぞれ別々の半導体チップに形成され、さらにその各々の半導体チップが別々のパッケージに封止されている構成では、以下の課題があることを本発明者は見出した。
すなわち、パッケージを別々にする上記構成では、デットタイム中におけるショットキーバリアダイオードへの負荷電流の転流が、ショットキーバリアダイオードのカソードとＤＣ−ＤＣコンバータの出力とを電気的に接続する配線およびショットキーバリアダイオードのアノードと接地用の配線とを電気的に接続する配線のインダクタンスにより阻害される結果、寄生ダイオードよりも順方向電圧の低いショットキーバリアダイオードを接続したにもかかわらず、ダイオード導通損失の低減や逆回復時間の高速化によるダイオードリカバリー損失の低減の上で充分な効果が得られないという問題がある。
また、上記の配線のインダクタンスに起因してデットタイム中にショットキーバリアダイオードに流れる負荷電流が小さくなり、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴのボディダイオードにも負荷電流が流れると、ＤＣ−ＤＣコンバータの出力側の電位がボディダイオードの順方向電圧分だけ負電位に落ち、パワーＭＯＳ・ＦＥＴに電気的に接続されている制御用ＩＣの出力も負電位になる結果、制御用ＩＣ内で寄生のｎｐｎバイポーラトランジスタがオンしてしまい、制御用ＩＣの消費電流が増加する問題がある。そして、その状態が進み制御用ＩＣのＣＭＯＳ（Complementary MOS）インバータのｐチャネル型のＭＯＳ・ＦＥＴのソース電極（ＢＯＯＴ）側と、ＤＣ−ＤＣコンバータの出力との間の電位が規定の電位値より低くなると、ＤＣ−ＤＣコンバータの保護回路機能が自動的に働き、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴの動作を停止させるという誤動作が生じる問題がある。この他、ＤＣ−ＤＣコンバータを含むシステムが、ＣＰＵ等のような負荷回路に複数のＤＣ−ＤＣコンバータが電気的に接続されることで全体的なシステムが構築される場合、個々のＤＣ−ＤＣコンバータに別パッケージでショットキーバリアダイオードを接続すると、全体的なシステムの小型化が阻害されてしまう問題もある。
本発明の目的は、半導体装置の電源変換効率を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第１電位の供給用の第１電源端子と、前記第１電位よりも低い第２電位の供給用の第２電源端子と、前記第１、第２電源端子の間に直列に接続された第１、第２電界効果トランジスタと、これら第１、第２電界効果トランジスタの入力と電気的に接続され、その第１、第２電界効果トランジスタの動作を制御する制御回路と、前記第１、第２電界効果トランジスタを結ぶ配線に接続された出力配線部と、前記出力配線部と前記第２電源端子との間に、前記第２電界効果トランジスタに並列に接続されたショットキーバリアダイオードとを備え、前記第１電界効果トランジスタと、前記第２電界効果トランジスタと、前記制御回路と、前記ショットキーバリアダイオードとをそれぞれ別々の半導体チップに形成し、前記別々の半導体チップを１つの封止体に封止したものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、前記第１電界効果トランジスタと、前記第２電界効果トランジスタと、前記制御回路と、前記ショットキーバリアダイオードとをそれぞれ別々の半導体チップに形成し、前記別々の半導体チップを１つの封止体に封止したことにより、前記ショットキーバリアダイオードのアノードと前記出力配線部とを電気的に接続する配線部分および前記ショットキーバリアダイオードのカソードと前記第２電源端子とを電気的に接続する配線部分の長さを短くでき、その配線部分のインダクタンスを低減できるので、デットタイム中におけるダイオード導通損失やダイオードリカバリー損失を低減させることができ、半導体装置の電圧変換効率を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態では電界効果トランジスタを代表するＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる非絶縁型ＤＣ−ＤＣコンバータである。図１は、その非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。非絶縁型ＤＣ−ＤＣコンバータ1は、制御回路２、ドライバ回路（第１、第２制御回路）３ａ，３ｂ、パワーＭＯＳ（第１、第２電界効果トランジスタ）Ｑ１，Ｑ２、ショットキーバリアダイオード（第１ダイオード）Ｄ１、コイルＬ１およびコンデンサＣ１等のような素子を有している。
制御回路２は、パワーＭＯＳＱ１，Ｑ２の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２は、パワーＭＯＳＱ１，Ｑ２とは別にパッケージングされている。この制御回路２の出力（制御信号用の端子）は、ドライバ回路３ａ，３ｂの入力に電気的に接続されている。ドライバ回路３ａ，３ｂの出力は、それぞれパワーＭＯＳＱ１、Ｑ２のゲートに電気的に接続されている。ドライバ回路３ａ，３ｂは、制御回路２から供給された制御信号によって、それぞれパワーＭＯＳＱ１，Ｑ２のゲートの電位を制御し、パワーＭＯＳＱ１，Ｑ２の動作を制御する回路である。ドライバ回路３ａ，３ｂは、例えばＣＭＯＳインバータ回路によって形成されている。ドライバ回路３ａの回路図の一例を図２に示す。ドライバ回路３ａは、ｐチャネル型のパワーＭＯＳＱ３とｎチャネル型のパワーＭＯＳＱ４とが直列に相補接続された回路構成を有している。ドライバ回路３ａは、制御用の入力信号ＩＮ１に基づいて制御され、パワーＭＯＳＱ１を介して、出力信号ＯＵＴ１のレベルを制御している。なお、符合のＧはゲート、Ｄはドレイン、Ｓはソースを示している。また、ドライバ回路３ｂの動作はドライバ回路３ａとほぼ同じなので説明を省略する。
図１に示した上記パワーＭＯＳＱ１，Ｑ２は、入力用電源電位（第１電源電位）Ｖｉｎ供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２電源電位）ＧＮＤ供給用の端子（第２電源端子）との間に直列に接続されている。すなわち、パワーＭＯＳＱ１は、そのソース・ドレイン経路が、端子ＥＴ１と出力ノード（出力端子）Ｎ１との間に直列に接続されるように設けられ、パワーＭＯＳＱ２は、そのソース・ドレイン経路が出力ノードＮ１と接地電位ＧＮＤ供給用の端子との間に直列に接続されるように設けられている。入力電源電位Ｖｉｎは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（パワーＭＯＳＱ１，Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
パワーＭＯＳＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＯＳＱ１は、そのチャネルが半導体チップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーＭＯＳＱ１では、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなるにつれスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルが半導体チップの主面（半導体チップの厚さ方向に対して交差する面）に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量（ゲート寄生容量）を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗（オン抵抗）を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約２．５倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＯＳＱ２は、パワーＭＯＳＱ１と同様にチャネルが半導体チップの厚さ方向に沿って形成される縦型のパワーＭＯＳにより形成されている。これは、例えば次の理由からである。図３は、非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートの一例を示している。Ｔｏｎはハイサイドスイッチ用のパワーＭＯＳＱ１のオン時のパルス幅、Ｔはパルス周期を示している。この図３に示すように、ローサイド用のパワーＭＯＳＱ２は、そのオン時間（電圧をかけている間の時間）が、ハイサイドスイッチ用のパワーＭＯＳＱ１のオン時間よりも長い。このため、パワーＭＯＳＱ２では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーＭＯＳＱ２を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。
図１の非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する出力ノードＮ１が設けられている。出力ノードＮ１は、出力配線を介してコイルＬ１と電気的に接続され、さらに出力配線を介して負荷回路４と電気的に接続されている。この出力ノードＮ１とコイルＬ１とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記パワーＭＯＳＱ２の寄生ダイオードＤｐよりも順方向電圧Ｖｆが低いショットキーバリアダイオードＤ１がパワーＭＯＳＱ２と並列になるように電気的に接続されている。ショットキーバリアダイオードＤ１のアノードは基準電位ＧＮＤ供給用の端子と電気的に接続され、カソードは、上記コイル１と出力ノードＮ１とを結ぶ出力配線に電気的に接続されている。このようにショットキーバリアダイオードＤ１を接続することにより、パワーＭＯＳＱ２をオフにした時のデットタイムの電圧降下を小さくし、ダイオードの導通損失の低減ができる。また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失の低減ができる。
上記コイルＬ１と負荷回路４とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記コンデンサＣ１が電気的に接続されている。負荷回路４は、上記電子機器のＣＰＵ（Central Processing Unit）またはＤＳＰ(Digital Signal Processor)等を例示できる。また、図１の端子ＥＴ２，ＥＴ３は、それぞれドライバ回路３ａ，３ｂへの電源電圧供給用の端子である。
このような回路では、パワーＭＯＳＱ１，Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１がオンの時、パワーＭＯＳＱ１のドレインに電気的に接続された端子ＥＴ１からパワーＭＯＳＱ１を通じて出力ノードＮ１に電流（第１電流）Ｉ１が流れ、ハイサイドスイッチ用のパワーＭＯＳＱ１がオフの時、コイルＬ１の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイドスイッチ用のパワーＭＯＳＱ２をオンすることで、電圧降下を少なくすることができる。上記電流Ｉ１は、例えば２０Ａ程度の大電流である。
次に、本発明者が検討した非絶縁型ＤＣ−ＤＣコンバータのパッケージング構成の一例を図４に示す。この非絶縁型ＤＣ−ＤＣコンバータ５０Ａでは、ハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２、ドライバ回路３ａ，３ｂおよびショットキーバリアダイオードＤ１がそれぞれ別々の半導体チップ５ａ〜５ｄに形成され、それぞれ別々のパッケージ６ａ〜６ｄに封止されている。そして、各パッケージ６ａ〜６ｄ間は、パッケージ６ａ〜６ｄを搭載する配線基板の配線を通じて電気的に接続されている。しかし、このようなパッケージ構成では、以下の問題があることを本発明者は見出した。
第１の問題は、ショットキーバリアダイオードＤ１を別パッケージにしたことにより、ショットキーバリアダイオードＤ１のカソードとＤＣ−ＤＣコンバータの出力配線とを電気的に接続する配線の経路やショットキーバリアダイオードＤ１のアノードと接地用の配線とを電気的に接続する配線の経路が長くなり、それらの配線に寄生するインダクタンスＬｋ，Ｌａが増大する結果、ショットキーバリアダイオードＤ１を接続したことによる電圧変換効率の向上効果が小さくなってしまうという問題である。すなわち、非絶縁型ＤＣ−ＤＣコンバータ１のデットタイム（両パワーＭＯＳＱ１，Ｑ２がターンオフした期間）中におけるショットキーバリアダイオードＤ１への負荷電流の転流が、上記配線のインダクタンスＬｋ，Ｌａにより阻害される結果、寄生ダイオードＤｐよりも順方向電圧Ｖｆの低いショットキーバリアダイオードＤ１を接続したにもかかわらず、ダイオード導通損失の低減や逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失の低減の上で充分な効果が得られないという問題である。近年、非絶縁型ＤＣ−ＤＣコンバータでは、負荷回路４の駆動電流の増大に伴い非絶縁型ＤＣ−ＤＣコンバータに必要とされる駆動電流が増大している上、定電圧を安定的に供給する観点やコイルＬ１やコンデンサＣ１の小型化（素子個数を低減させて全体的な寸法を縮小）する観点から非絶縁型ＤＣ−ＤＣコンバータの動作周波数も高くなってきているので、上記配線のインダクタンスＬｋ，Ｌａに起因する問題は益々顕著な問題となる。
第２の問題は、上記ショットキーバリアダイオードＤ１への負荷電流の転流が配線のインダクタンスＬｋ，Ｌａにより阻害されることに起因して、ドライバ回路３ａ，３ｂが形成されたドライバチップ（半導体チップ５ｃ）で生じる問題である。この問題を図５および図６により説明する。図５はドライバ回路３，３ｂとその出力段とを含む非絶縁型ＤＣ−ＤＣコンバータの回路の説明図、図６はドライバ回路３ａが形成された半導体チップ５ｃの寄生素子の動作の説明図をそれぞれ示している。図５の端子ＥＴ４は上記基準電位ＧＮＤ供給用の端子であり、端ＥＴ５は非絶縁型ＤＣ−ＤＣコンバータ１の出力端子である。端子ＥＴ６（ＢＯＯＴ）はハイサイドスイッチ用のパワーＭＯＳＱ１のゲートを制御するための、ブートストラップ回路用の端子であり、パワーＭＯＳＱ１のソースの電位が基準電位ＧＮＤに対して高い値（浮いている）なので、その電圧に対して端子ＥＴ６から電圧を供給している。符号のＵＶＬは、端子ＥＴ５と端子ＥＴ６との間の電圧が、ある一定の基準電圧に達していない場合に、異常状態と判断し、非絶縁型ＤＣ−ＤＣコンバータ１の出力の発生を自動的に停止する機能を持つ保護回路である。また、符号のＧＨは、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲートを示している。また、図６の半導体基板ＳＵＢは、上記半導体チップ５ｃの基板部であり、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＮＩＳＯは、ｎ型の半導体領域、ＰＷはｐ型の半導体領域（ｐウエル）、ＣＨＮはｐチャネル型のパワーＭＯＳＱ３のチャネルが形成されるｎ型の半導体領域、ＣＨＰはｎチャネル型のパワーＭＯＳＱ４のチャネルが形成されるｐ型の半導体領域、ＰＲ１はｐチャネル型のパワーＭＯＳＱ３のソース・ドレイン用のＰ+型の半導体領域、ＮＲ１はｎチャネル型のパワーＭＯＳＱ４のソース・ドレイン用のｎ+型の半導体領域をそれぞれ示している。
このような構成では、両パワーＭＯＳＱ１，Ｑ２のデットタイム時に、負荷電流はショットキーバリアダイオードＤ１を通じて供給される。しかし、重負荷時に、上記のように配線のインダクタンスＬｋ，Ｌａに起因してショットキーバリアダイオードＤ１に流れる負荷電流が小さくなり、ローサイドスイッチ用のパワーＭＯＳＱ２の寄生ダイオード（ボディダイオード）Ｄｐにも負荷電流が流れると、非絶縁型ＤＣ−ＤＣコンバータ１の出力側の端子ＥＴ５（ＶＳＷＨ）の電位が寄生ダイオードＤｐの順方向電圧Ｖｆ分だけ負電位に落ち、パワーＭＯＳＱ１に電気的に接続されているドライバチップ（制御用ＩＣ）の出力も負電位になる結果、半導体チップ５ｃ内で寄生のｎｐｎ型のバイポーラトランジスタＱｐがオンしてしまい、ドライバチップの消費電流が増加する問題がある。さらに、端子ＥＴ６（ＢＯＯＴ）から電荷を引き抜く量が大きくなり、端子ＥＴ５と端子ＥＴ６との間の電位が規定の電位値より低くなると、上記保護回路ＵＶＬが自動的に動作し、パワーＭＯＳＱ１の動作を停止させるという誤動作が生じる問題がある。
第３の問題は、ショットキーバリアダイオードＤ１が別パッケージなのでシステムが大形化する問題である。特に１つの負荷回路４に複数の非絶縁型ＤＣ−ＤＣコンバータが電気的に接続されることで全体的なシステムが構築される場合、個々の非絶縁型ＤＣ−ＤＣコンバータに別パッケージでショットキーバリアダイオードＤ１が接続されると、全体的なシステムの小型化が阻害されてしまう問題がある。
第４の問題は、ハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２、ドライバ回路３ａ，３ｂおよびショットキーバリアダイオードＤ１を別々のパッケージ６ａ〜６ｄに収容したことにより、各半導体チップ５ａ〜５ｄ（パッケージ６ａ〜６ｄ）間の配線経路が長くなり、その配線部に寄生するインダクタンスが増大する結果、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が低下するという問題である。図７は非絶縁型ＤＣ−ＤＣコンバータ５０Ａに寄生するインダクタンス成分を示した等価回路である。符号ＬｄＨ，Ｌｇｈ，ＬｓＨ，ＬｄＬ，ＬｇＬ，ＬｓＬは、パワーＭＯＳＱ１，Ｑ２のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またＶｇＨはパワーＭＯＳＱ１をオンにするためのゲート電圧、符号のＶｇＬはパワーＭＯＳＱ２をオンにするためのゲート電圧を示している。ハイサイドスイッチ用のパワーＭＯＳＱ１のソース側に寄生するインダクタンスＬｓＨとゲート側に寄生するＬｇＨ、ローサイドスイッチ用のパワーＭＯＳＱ２のソース側に寄生するインダクタンスＬｓＬの影響により非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が低下する。特に寄生のインダクタンスＬｓＨが増加すると、ハイサイドスイッチ用のパワーＭＯＳＱ１のターンオン損失およびターンオフ損失（特にターンオン損失）が著しく大きくなり、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの電圧変換効率が著しく低下する。ターンオン損失およびターンオフ損失は、周波数および出力電流に比例するので、上記のように非絶縁型ＤＣ−ＤＣコンバータ５０Ａの大電流化および高周波化が進むにつれ損失成分が大きくなる。
次に、寄生のインダクタンスＬｓＨが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失およびターンオフ損失が増加する原因について説明する。図８は非絶縁型ＤＣ−ＤＣコンバータ５０Ａの回路動作の説明図、図９は図８の回路動作時のデバイス断面の説明図である。
ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電圧がしきい値電圧を超え、パワーＭＯＳＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって電流（第１電流）Ｉ１が流れ始めると、寄生のインダクタンスＬｓＨにより、逆起電力（ＬｓＨ×ｄｉ/ｄｔ）が発生し、出力ノードＮ１に比べ、ハイサイドスイッチ用のパワーＭＯＳＱ１のソース電位が高くなる。パワーＭＯＳＱ１のゲート電圧は、ドライバ回路３ａにより、出力ノードＮ１を基準に与えられるので、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲートと接続されるゲート電極Ｇ１とソース領域ＳＲ１との間に印加される電圧は、ゲート電圧ＶｇＨよりも低くなる。このため、ハイサイドスイッチ用のパワーＭＯＳＱ１のチャネル抵抗Ｒ１が充分に下がらないので、電流Ｉ１の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化および高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化および高周波化により逆起電力（ＬｓＨ×ｄｉ/ｄｔ）が増加するからである。
また、ハイサイドスイッチ用のパワーＭＯＳＱ１は、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの出力（負荷回路４の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、ドライバ回路３ａとパワーＭＯＳＱ１との間には、寄生のインダクタンスＬｇＨが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。
一方、ローサイドスイッチ用のパワーＭＯＳＱ２では、上記のようなスイッチング損失がパワーＭＯＳＱ１よりは生じ難い構成になっている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱ１をオフすると、ローサイドスイッチ用のパワーＭＯＳＱ２に並列に接続されているショットキーバリアダイオードＤ１を通じて出力側に電流（第２電流）Ｉ２１が流れ、また、寄生ダイオードＤｐを通じて基準電位ＧＮＤからパワーＭＯＳＱ２のドレイン領域ＤＲ２に向かって電流（第２電流）Ｉ２２が流れる。この状態で、ローサイドスイッチ用のパワーＭＯＳＱ２のゲートと接続されるゲート電極Ｇ２にゲート電圧ＶｇＬを印加しオンすると、パワーＭＯＳＱ２のソース領域ＳＲ２からパワーＭＯＳＱ２のチャネル領域を通じてドレイン領域ＤＲ２に向かって電流（第３電流）Ｉ２３が流れるが、その前に既に上記電流Ｉ２１，Ｉ２２が流れており、電流Ｉ２３が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスＬｓＬによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。しかし、上記のようにショットキーバリアダイオードＤ１のアノードおよびカソード側に寄生するインダクタンスＬａ，Ｌｋが大きいと、ショットキーバリアダイオードＤ１側に流れる電流Ｉ２１が小さくなり、順方向電圧が寄生ダイオードＤｐよりも小さいショットキーバリアダイオードＤ１を接続したことによる効果が充分に得られない。なお、ハイサイドスイッチ用のパワーＭＯＳＱ１においても、同様に寄生ダイオードＤｐが存在するが、ハイサイドスイッチ用のパワーＭＯＳＱ１側の寄生ダイオードＤｐは、それぞれパワーＭＯＳＱ１のソース領域ＳＲ１側にアノード、パワーＭＯＳＱ１のドレイン領域ＤＲ１側にカソードが形成されており、パワーＭＯＳＱ１のドレイン領域ＤＲ１からソース領域ＳＲ１に向かって流れる電流（第１電流）Ｉ１と同じ向きに対して順方向に接続されていない。このため、ゲート電圧ＶｇＨを印加しオンする前にパワーＭＯＳＱ１に電流が流れておらず、単位時間当たりの電流変化量が小さくならないことからスイッチング損失が生じる。
また、パワーＭＯＳＱ２は、非絶縁型ＤＣ−ＤＣコンバータ５０Ａの整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、上記のようにパワーＭＯＳＱ２のオン時間は、パワーＭＯＳＱ１よりも長いので、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、パワーＭＯＳＱ２と基準電位ＧＮＤが供給される端子（第２電源端子）ＥＴ４との間には、寄生のインダクタンスＬｓＬによって生じる配線抵抗（配線インピーダンス）のため、オン抵抗は増加し、電流変換効率は低下する。
そこで、本実施の形態１では、図１０に例示するように、非絶縁型ＤＣ−ＤＣコンバータ１を構成するハイサイドスイッチ用のパワーＭＯＳＱ１、ローサイドスイッチ用のパワーＭＯＳＱ２、ドライバ回路３ａ，３ｂおよびショットキーバリアダイオードＤ１をそれぞれ別々の半導体チップ５ａ〜５ｄ（第１〜第４半導体チップ）に形成し、その複数の半導体チップ５ａ〜５ｄを同一のパッケージ６に収容する構成とした。まず、ローサイドスイッチ用のパワーＭＯＳＱ２とショットキーバリアダイオードＤ１とを同一パッケージ６内に収容することにより、それぞれを別パッケージに収容する構成に比べて、パワーＭＯＳＱ２とショットキーバリアダイオードＤ１間の配線を短くすることができるので、その配線に寄生するインダクタンスＬａ，Ｌｋを低減できる。このため、ショットキーバリアダイオードＤ１の効果を充分に発揮できるので、ダイオード導通損失および逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、ショットキーバリアダイオードＤ１の効果を充分に発揮できるので、ドライバ回路３ａ，３ｂが形成された半導体チップ５ｃ内で寄生のｎｐｎ型のバイポーラトランジスタＱｐがオンしてしまうのを抑制または防止でき、半導体チップ５ａ内の回路の消費電流の増大を抑制または防止できる。さらに、端子ＥＴ６からの電荷の引き抜きを抑え、端子ＥＴ５と端子ＥＴ６との間の電位が規定の電位値より低くなってしまうのを抑制または防止でき、保護回路ＵＶＬの動作によるパワーＭＯＳＱ１の停止動作（誤動作）を抑制または防止できるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作信頼性を向上させることができる。しかも、ショットキーバリアダイオードＤ１が同一パッケージ６内に収容されているのでシステムを小型化することができる。
また、半導体チップ５ａ〜５ｄを同一のパッケージ６内に収容したことにより、それぞれを別パッケージに収容する構成した比べて、各半導体チップ５ａ〜５ｄの配線経路を短くすることができるので、その配線に寄生するインダクタンスＬｄＨ，Ｌｇｈ，ＬｓＨ，ＬｄＬ，ＬｇＬ，ＬｓＬを低減できる。このため、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、非絶縁型ＤＣ−ＤＣコンバータ１を小型化することができる。
ここで、小型化やインダクタンス低減のみに着目した場合、ローサイドスイッチ用のパワーＭＯＳＱ２とショットキーバリアダイオードＤ１とを同一の半導体チップに形成した方が好ましいと考えることもできる。しかし、この場合、それぞれの素子特性を充分に引き出すことができない。特にショットキーバリアダイオードＤ１側では耐圧確保のためにエピタキシャル層の厚さをある程度必要とするので、ショットキーバリアダイオードＤ１が形成される半導体チップにローサイドスイッチ用のパワーＭＯＳＱ２を設けると、ローサイドスイッチ用のパワーＭＯＳＱ２の性能が低下してしまう。また、製造プロセスが複雑になり、半導体チップの製造に時間がかかる上、コストが増大する問題もある。このような観点から本実施の形態１では、ローサイドスイッチ用のパワーＭＯＳＱ２と、ショットキーバリアダイオードＤ１とを、それぞれ別体の半導体チップ５ｂ，５ｄに分けて形成している。これにより、ローサイドスイッチ用のパワーＭＯＳＱ２とショットキーバリアダイオードＤ１とを同一の半導体チップに形成する場合に比べて、それぞれの素子特性を充分に引き出すことができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作特性を向上させることができる。また、非絶縁型ＤＣ−ＤＣコンバータ１の製造プロセスを容易にすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の製造時間を短縮でき、また、コストを低減できる。
また、同様に、小型化やインダクタンス低減のみに着目すれば、ハイサイドスイッチ用のパワーＭＯＳＱ１とローサイドスイッチ用のパワーＭＯＳＱ２とを同一の半導体チップに形成した方が好ましいと考えられるが、この場合も同様に、各々のトランジスタを同一の半導体チップに形成すると、それぞれの素子特性が充分に引き出されない。また、製造プロセスが複雑になり半導体チップの製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用のパワーＭＯＳＱ２は、上記のようにハイサイドスイッチ用のパワーＭＯＳＱ１に比べてオン時間が長いため発熱し易い。したがって、両パワーＭＯＳＱ１，Ｑ２を同一の半導体チップに形成してしまうと、ローサイドスイッチ用のパワーＭＯＳＱ２の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用のパワーＭＯＳＱ１に悪影響を及ぼすことも懸念される。このような観点から本実施の形態１では、ハイサイドスイッチ用のパワーＭＯＳＱ１と、ローサイドスイッチ用のパワーＭＯＳＱ２と、ドライバ回路３ａ，３ｂとを、それぞれ別体の半導体チップ５ａ〜５ｃに分けて形成している。これにより、ハイサイドスイッチ用のパワーＭＯＳＱ１とローサイドスイッチ用のパワーＭＯＳＱ２とドライバ回路３ａ、３ｂとを同一の半導体チップに形成する場合に比べて、それぞれの素子特性を充分に引き出すことができる。また、非絶縁型ＤＣ−ＤＣコンバータ１の製造プロセスを容易にすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の製造時間を短縮でき、また、コストを低減できる。また、ハイサイドスイッチ用のパワーＭＯＳＱ１およびドライバ回路３ａ，３ｂがローサイドスイッチ用のパワーＭＯＳの動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
なお、ドライバ回路３ａ，３ｂは、互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点から同一の半導体チップ５ｃに形成している。
ところで、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させるには、上記のようにショットキーバリアダイオードＤ１をパワーＭＯＳＱ１，Ｑ２およびドライバ回路３ａ，３ｂと同一のパッケージ６に収容することが重要であるが、ただ単純に同一のパッケージ６に収容しただけでは、電圧変換効率を向上させる上で充分な効果が得られない。そこで、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させる上で重要なパッケージ６内の具体的な構成例について説明する。
図１１はパッケージ６の主面側の全体平面図、図１２は図１１のパッケージ６の側面図、図１３は図１１のパッケージ６の裏面側の全体平面図、図１４は図１１のパッケージ６の外観斜視図をぞれぞれ示している。
本実施の形態１のパッケージ６は、例えばＱＦＮ（Quad Flat Non-leaded package）構成とされている。ただし、ＱＦＮに限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Out-line Package）等のようなフラットパッケージ構成としても良い。
パッケージ６を構成する樹脂封止体ＭＢは、その外観が薄板状に形成されている。樹脂封止体ＭＢは、例えばエポキシ系の樹脂からなる。また、樹脂封止体ＭＢの材料として低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。樹脂封止体ＭＢの形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。この樹脂封止体ＭＢの裏面からは、例えば平面略矩形状の３つのダイパッド（第１〜第３チップ搭載部）７ａ１，７ａ２，７ａ３の裏面が露出されている。また、樹脂封止体ＭＢの四側面および裏面外周からは、樹脂封止体ＭＢの外周に沿って複数のリード（外部端子）７ｂの一部が露出されている。ダイパッド７ａ１，７ａ２，７ａ３およびリード７ｂは、例えば４２アロイ等のような金属材料を主材料として形成されており、その厚さは、例えば２００μｍ程度である。ダイパッド７ａ１，７ａ２，７ａ３およびリード７ｂの他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。後述のように、ダイパッド７ａ１，７ａ２の主面には、それぞれ上記半導体チップ５ａ，５ｂが搭載されている。また、ダイパッド７ａ３の主面には、上記半導体チップ５ｃ，５ｄが搭載されている。ダイパッド７ａ３の１つの角部には位置決め用のテーパＴＲ１（インデックスマーク）が形成されている。このテーパＴＲ１は、例えばパッケージ６を出荷するときの向き合わせやパッケージ６に商標等を印す時にパッケージ６の主裏面の区別をする時に使用されるもので、例えばエッチングにより形成されている。パワーＭＯＳＱ１，Ｑ２が形成された半導体チップ５ａ，５ｂを搭載するダイパッド７ａ１，７ａ２は、第１、第２電源端子から電流Ｉ１，Ｉ２が供給される部分であるため、テーパＴＲ１を形成すると外形寸法が小さくなり電流特性に影響を及ぼす虞がある。これに対して、ダイパッド７ａ３にはダイナミックな電流が流れず、電位は固定されているため、電流特性をあまり気にする必要がないので、位置決め用のテーパＴＲ１はダイパッド７ａ３の一部に形成することが好ましい。
なお、この構造ではダイパッド７ａ１〜７ａ３の裏面（半導体チップ５ａ、５ｂ、５ｃが搭載された面の反対側の面）も、リード７ｂの裏面（配線基板の端子と接合される接合面）も、パッケージ６の搭載面（パッケージ６を配線基板に搭載するときに配線基板に対向する面）に存在する。
次に、図１５はパッケージ６の内部を透かして見たときのパッケージ６の主面側の全体平面図、図１６は図１５のＹ１−Ｙ１線の断面図、図１７は図１５のＸ１−Ｘ１線の断面図をそれぞれ示している。なお、図１５は平面図であるが、図面を見易くするために、ダイパッド７ａ１〜７ａ３、リード７ｂおよび配線部７ｃにハッチングを付した。
パッケージ６内には、上記した３つのダイパッド７ａ１〜７ａ３（第１〜第３チップ搭載部）と、そのダイパッド７ａ１〜７ａ３上に後述のように搭載された複数の半導体チップ５ａ〜５ｄと、半導体チップ５ａ〜５ｄのボンディングパッド（以下、単にパッドという）ＢＰ１〜ＢＰ１１を各部に電気的に接続するボンディングワイヤ（以下、単にワイヤという）ＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６とが封止されている。
ダイパッド７ａ１〜７ａ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。半導体チップ５ａ〜５ｃの動作時に発生した熱は、主に半導体チップ５ａ〜５ｃの裏面からダイパッド７ａ１〜７ａ３を通じてその裏面側から外部に放熱されるようになっている。このため、各々のダイパッド７ａ１〜７ａ３は、半導体チップ５ａ〜５ｃの面積よりも大きく形成されている。これにより、非絶縁型ＤＣ−ＤＣコンバータ１の放熱性を向上させることができ、動作安定性を向上させることができる。ダイパッド７ａ１〜７ａ３およびリード７ｂの裏面側の外周一部は、その厚さが薄くなるようにハーフエッチング領域が形成されている。これは、ダイパッド７ａ１〜７ａ３およびリード７ｂと樹脂封止体ＭＢとの密着性を向上させてダイパッド７ａ１〜７ａ３およびリード７ｂの剥離や変形不良を低減または防止するためである。
図１５の左上のダイパッド７ａ１上には、上記ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａがその主面を上に向けた状態で配置されている。この半導体チップ５ａの主面には、パワーＭＯＳＱ１のソース電極用のパッドＢＰ１およびゲート電極用のパッドＢＰ２が配置されている。このソース電極用のパッドＢＰ１は、複数本のワイヤＷＡ１を通じてダイパッド７ａ２と電気的に接続されているとともに、複数本のワイヤＷＢ１を通じて半導体チップ５ｃのドライバ回路３ａのソース電極用のパッドＢＰ３と電気的に接続されている。また、上記ゲート電極用のパッドＢＰ２は、複数本のワイヤＷＢ２を通じて半導体チップ５ｃのドライバ回路３ａの出力（ドレイン）電極用のパッドＢＰ４と電気的に接続されている。さらに、半導体チップ５ａの裏面はパワーＭＯＳＱ１のドレインと接続されるドレイン電極となっており、ダイパッド７ａ１を通じてダイパッド７ａ１の外周に一体的に形成された複数のリード７ｂ１（７ｂ）と電気的に接続されている。このリード７ｂ１は上記端子ＥＴ１と電気的に接続される。なお、ワイヤＷＡ１は、第１方向Ｘに隣接するワイヤＷＡ１が上下のパッドＢＰ１に交互に接続されるように、千鳥配置されている。
ハイサイドスイッチ用のパワーＭＯＳＱ１が形成された半導体チップ５ａは、図１５の第１方向Ｘの長さが、これに直交する第２方向Ｙの長さよりも長い長方形に形成されている。この半導体チップ５ａは、ダイパッド７ａ１の中央からダイパッド７ａ２に近づくようにずれて配置されている。すなわち、半導体チップ５ａは、ダイパッド７ａ２の一辺に隣接するダイパッド７ａ１の一辺に寄せて配置されている。このように、半導体チップ５ａをダイパッド７ａ２に寄せて配置することにより、パワーＭＯＳＱ１のソース電極用のパッドＢＰ１とダイパッド７ａ２とを電気的に接続するワイヤＷＡ１の長さを短くすることができるので、パワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとの間に生じる寄生のインダクタンスＬｓＨを低減できる。また、半導体チップ５ａは、その長辺がダイパッド７ａ２の隣接長辺に沿うように配置されている。これにより、半導体チップ５ａのソース電極用のパッドＢＰ１とダイパッド７ａ２との対向長さを確保できるので、上記ワイヤＷＡ１を複数本配置することがで、パワーＭＯＳＱ１のソースと、パワーＭＯＳＱ２のドレインとの間のインダクタンスＬｓＨを低減できる。また、半導体チップ５ａを長方形に形成したことにより、図１５の第２方向Ｙに延在するポリシリコンで形成されたゲート配線パターンの長さを短くすることができるので、パワーＭＯＳＱ１のゲート抵抗を低減できる。さらに、半導体チップ５ａは、半導体チップ５ａ，５ｃ間の距離が、半導体チップ５ａ，５ｂ間の距離よりも短くなるように、特に半導体チップ５ａのゲート電極用のパッドＢＰ２と、半導体チップ５ｃの出力電極用のパッドＢＰ４との距離が近づくように配置されている。これは、ハイサイドスイッチ用のパワーＭＯＳＱ１では、そのゲートのインダクタンスの増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、半導体チップ５ａを半導体チップ５ｃに近づけて配置することにより、パワーＭＯＳＱ１のゲート電極用のパッドＢＰ２と、ドライバ回路３ａの出力電極用のパッドＢＰ４とを電気的に接続するワイヤＷＢ２の長さを短くすることができるので、パワーＭＯＳＱ１のゲートに寄生するインダクタンスＬｇＨを低減でき、パワーＭＯＳＱ１のスイッチング損失を低減できる。以上のような半導体チップ５ａの配置によりパワーＭＯＳＱ１のスイッチング損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
また、半導体チップ５ａのソース電極用のパッドＢＰ１には、２種類のワイヤＷＡ１，ＷＢ１が電気的に接続されている。すなわち、半導体チップ５ａのソース電極用のパッドＢＰ１と電気的に接続されるワイヤを、ダイパッド７ａ２と接続されるワイヤＷＡ１とドライバ回路３ａのソースに接続されるワイヤＷＢ１とに分けている。これにより、パワーＭＯＳＱ１のソースから、ダイパッド７ａ２を通じて出力端子に流れる電流Ｉ１と、ドライバ回路３ａに向かって流れる電流との経路を分散できるため、それぞれのワイヤＷＡ１，ＷＢ１に生じる電流負荷を低減できる。このため、パワーＭＯＳＱ１とドライバ回路３ａとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。
また、上記ワイヤＷＡ１，ＷＢ１，ＷＢ２は、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ１は、ワイヤＷＢ１，ＷＢ２よりも太いものが使用されている。これにより、パワーＭＯＳＱ１のソース側の配線インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、電圧変換効率を向上させることができる。
図１５の下側の最も大面積のダイパッド７ａ２上には、上記ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂと、上記ショットキーバリアダイオードＤ１が形成された半導体チップ５ｄとがその主面を上に向けた状態で配置されている。半導体チップ５ｂの主面には、パワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａ，ＢＰ５ｂおよびゲート電極用のパッドＢＰ６が配置されている。このソース電極用のパッドＢＰ５ａは、複数本のワイヤＷＡ２を通じてリード７ｂ２（７ｂ）と電気的に接続され、パッドＢＰ５ｂは、複数本のワイヤＷＢ３を通じて半導体チップ５ｃのドライバ回路３ｂのソース電極用のパッドＢＰ７と電気的に接続されている。また、上記ゲート電極用のパッドＢＰ６は、複数本のワイヤＷＢ４を通じて半導体チップ５ｃのドライ回路３ｂの出力（ドレイン）電極用のパッドＢＰ８と電気的に接続されている。さらに、半導体チップ５ｂの裏面はパワーＭＯＳＱ２のドレイン電極となっており、ダイパッド７ａ２を通じてダイパッド７ａ２の外周に一体的に形成された複数のリード７ｂ３（７ｂ）と電気的に接続されている。このリード７ｂ３は出力用の上記端子ＥＴ５と電気的に接続される。一方、半導体チップ５ｄの主面には、ショットキーバリアダイオードＤ１のアノード電極用のパッド（ワイヤが接続される領域）ＢＰ９が配置されている。このアノード電極用のパッドＢＰ９は、複数本のワイヤＷＡ３を通じてと半導体チップ５ｂのソース電極用のパッドＢＰ５ａと電気的に接続されている。半導体チップ５ｄの裏面は、ショットキーバリアダイオードＤ１のカソード電極となっており、ダイパッド７ａ２を通じてリード７ｂ３と電気的に接続されている。
ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂは、図１５の第１方向Ｘの長さが、第２方向Ｙの長さよりも長い長方形に形成されている。この半導体チップ５ｂは、半導体チップ５ａと沿うように配置されているが、半導体チップ５ｂから離間され、リード７ｂ２に近づくようにダイパッド７ａ２の中央からずれて配置されている。すなわち、半導体チップ５ｂは、出力用の端子ＥＴ５が接続されるリード７ｂ３よりも、基準電位ＧＮＤが供給される端子ＥＴ４が接続されるリード７ｂ２に近接するダイパッド７ａ２の角部（図１５の左側角部）に寄せて配置されている。そして、半導体チップ５ｂの第２方向Ｙの長さは、複数のリード７ｂ２が接続されたフレーム部の第２方向Ｙの長さとほぼ等しく、また、半導体チップ５ｂの第１方向Ｘの長さは、複数のリード７ｂ２が接続されたフレーム部の第１方向Ｘの長さとほぼ等しくなるようにされている。このような構成にすることより、パワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａとリード７ｂ２とを電気的に接続するワイヤＷＡ２の長さを短くすることができる。また、半導体チップ５ａの互いに交差する長辺と短辺の２辺が、複数のリード７ｂ２の配置形状（平面Ｌ字状）に沿うように配置され、特にパワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａが、複数のリード７ｂ２の配置形状に沿って延びるような形状とされている。これにより、パッド５ａと複数のリード７ｂ２の一群との対向長さを長く確保することができるので、上記ワイヤＷＡ２を複数本配置することができる。さらに、複数のリード７ｂは、ダイパッド７ａ３の互いに直交する２つの辺に沿って配置され、かつ、その２つの辺に沿って延びる平面Ｌ字状の配線部７ｃに接続されている。このように複数のリード７ｂを配線部７ｃにまとめて接続したことにより、複数のリード７ｂが分割されているよりも体積が増加するため、配線抵抗を低減でき、基準電位ＧＮＤを強化できる。このような構成は、ローサイドスイッチ用のパワーＭＯＳＱ２のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、上記のような構成にすることにより、パワーＭＯＳＱ２のソース側のオン抵抗を低減できるので、パワーＭＯＳＱ２の導通損失を低減できる。また、ワイヤＷＡ２に生じる寄生のインピーダンスのばらつきを低減できるので、ワイヤＷＡ２に流れる電流の大きさのばらつきも低減できる。これらにより、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、基準電位ＧＮＤの強化が可能となり、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
また、上記のようにローサイドスイッチ用のパワーＭＯＳＱ２は動作時の発熱量が最も高いので、最も面積の大きいダイパッド７ａ２に搭載されている。これにより、パワーＭＯＳＱ２で発生した熱の放散性を向上させることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
ショットキーバリアダイオードＤ１が形成された半導体チップ５ｄは、最もチップサイズの大きい半導体チップ５ｂが搭載されたダイパッド７ａ２に搭載されている。これは次のような理由からである。まず、ショットキーバリアダイオードＤ１を大面積のダイパッド７ａ２に搭載することにより、ショトキーバリアダイオードＤ１のカソード電極が大面積のダイパッド７ａ２を通じて出力配線やパワーＭＯＳＱ１のドレイン電極と電気的に接続されるようになるので、上記カソードに寄生するインダクタンスＬｋを大幅に低減できる。また、ショットキーバリアダイオードＤ１が形成された半導体チップ５ｄをパワーＭＯＳＱ２が形成された半導体チップ５ｂに近づけて配置できるので、ショットキーバリアダイオードＤ１のアノード電極用のパッドＢＰ９とパワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａとを電気的に接続するワイヤＷＡ３の長さを短くすることができ、アノードに寄生するインダクタンスＬａを低減できる。また、ショットキーバリアダイオードＤ１のアノード電極用のパッドＢＰ９は、パワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａに沿って延びるような形状とされている。これにより、パッドＢＰ９とパッドＢＰ５ａの対向長さを長く確保できるので、上記ワイヤＷＡ３を複数本配置することができる。しかも、半導体チップ５ｄを半導体チップ５ｂの短辺に沿って配置しているので、半導体チップ５ｄを半導体チップ５ｂが配置されたダイパッド７ａ２に配置したからといって半導体チップ５ｂのローサイドスイッチ用のパワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａとリード７ｂ２とを電気的に接続するワイヤＷＡ２の本数を減らすこともないので、パワーＭＯＳＱ２のオン抵抗を低減させることもない。以上ような構成にすることにより、インダクタンスＬａ，Ｌｋを低減できるので、上記したようにショットキーバリアダイオードＤ１の効果を充分に発揮でき、ダイオード導通損失および逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、インダクタンスＬａ，Ｌｋを低減できるので、ノイズを低減することもできる。
また、半導体チップ５ｄのアノード電極用のパッドＢＰ９と半導体チップ５ｂのパッドＢＰ５ａとをワイヤＷＡ３によって電気的に接続することにより、発熱量の高いパワーＭＯＳＱ２で発生した熱を、あまり発熱しないショットキーバリアダイオードＤ１側に分散させることができる。これにより、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率および動作安定性を向上させることができる。
さらに、半導体チップ５ｄのアノード電極用のパッドＢＰ９は、その面積が半導体チップ５ｄの主面のパッドＢＰ９の周辺の絶縁膜で覆われた領域の面積よりも小さくなるように形成されている。すなわち、樹脂封止体ＭＢとの密着性の低いメタルで形成されたパッドＢＰ９の面積をワイヤＷＡ３の接続に必要な最低限の領域とすることにより、樹脂封止体ＭＢの密着性を向上させることができる。
また、上記ワイヤＷＡ２，ＷＡ３，ＷＢ３，ＷＢ４は、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ２，ＷＡ３は、ワイヤＷＢ３，ＷＢ４よりも太いものが使用されている。パワーＭＯＳＱ２のソースに電気的に接続されるワイヤとして太いワイヤＷＡ２を使用することにより、パワーＭＯＳＱ２のソース側の配線抵抗を低減できるので、パワーＭＯＳＱ２のオン抵抗を低減でき、電圧変換効率を向上させることができる。また、ショットキーバリアダイオードＤ１のアノードに電気的に接続されるワイヤとして太いワイヤＷＡ３を使用することにより、ショットキーバリアダイオードＤ１のアノード側の配線抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減でき、電圧変換効率を向上させることができる。
さらに図１５の右上の最も小面積のダイパッド７ａ３には、上記ドライバ回路３ａ，３ｂが形成された半導体チップ５ｃがその主面を上に向けた状態で配置されている。この半導体チップ５ｃの主面には、上記のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８の他に、ドライバ回路３ａ，３ｂの各々の信号入力（ゲート）電極用のパッドＢＰ１０およびソース電極用のパッドＢＰ１１が配置されている。このゲート電極用のパッドＢＰ１０は、複数本のワイヤＷＢ５を通じてリード７ｂ４（７ｂ）と電気的に接続されている。ソース電極用のパッドＢＰ１１は、複数本のワイヤＷＢ６を通じて、ダイパッド７ａ３と一体形成されたリード７ｂ５（７ｂ）と電気的に接続されている。
このドライバ回路３ａ，３ｂが形成された半導体チップ５ｃも平面矩形状に形成されており、パワーＭＯＳＱ１，Ｑ２と接続されるパッドＢＰ３，ＢＰ４,ＢＰ７，ＢＰ８が、半導体チップ５ｃの主面において、半導体チップ５ａ，５ｂのそれぞれと隣接する側の２辺に沿って配置されている。これにより、ワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４の長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスＬｇＨ，ＬｓＨ，ＬｇＬ，ＬｓＬをさらに低減することができる。また、上記のように、半導体チップ５ａでは、オン抵抗よりもスイッチング損失を低減したいことから、上記のように半導体チップ５ｃと半導体チップ５ａとの距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置している点に付け加えて、上記ワイヤＷＢ１，ＷＢ２，ＷＢ３，ＷＢ４についても、パワーＭＯＳＱ１のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢ１，ＷＢ２は、パワーＭＯＳＱ２のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢ３，ＷＢ４よりも短く形成されている。
上記半導体チップ５ａ〜５ｃは、各々の特性の違いから外形サイズ（面積）は異なり、半導体チップ５ａの外形サイズは半導体チップ５ｃの外形サイズよりも大きく形成され、半導体チップ５ｂの外形サイズは半導体チップ５ａの外形サイズよりも大きく形成されている。ドライバ回路３ａ、３ｂを有する半導体チップ５ｃは、パワーＭＯＳＱ１、Ｑ２のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、パワーＭＯＳＱ１、Ｑ２には、電流Ｉ１，Ｉ２が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位セル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ５ａ，５ｂの外形サイズは、半導体チップ５ｃの外形サイズよりも大きく形成している。さらに、図３に示したように、ローサイドスイッチ用のパワーＭＯＳＱ２は、ハイサイドスイッチ用のパワーＭＯＳＱ１よりもオン時間が長いため、パワーＭＯＳＱ２のオン抵抗は、パワーＭＯＳＱ１のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ５ｂの外形サイズは、半導体チップ５ａの外形サイズよりも大きく形成している。
なお、上記ワイヤＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６は、例えば超音波熱圧着ボンディング法により接続されるが、ダイパッド７ａ１〜７ａ３やリード７ｂのワイヤボンディング部に超音波エネルギーが上手く伝わらないとボンディング不良となる虞があるため、上記ハーフエッチング領域を避けてワイヤボンディングされている。これにより、ボンディング不良を低減または防止することができる。
また、半導体チップ５ｃに接続されるワイヤＷＢ１〜ＷＢ６に細いワイヤが使用されている理由は、太いワイヤを使用すると必然的にパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１等も大きくしなければならず、チップサイズが増大し、コストが高くなるからである。
次に、図１８は上記半導体チップ５ａの拡大平面図、図１９は図１８のＸ２−Ｘ２線の断面図、図２０は半導体チップ５ａの要部断面図、図２１は図１８のＹ２−Ｙ２線の断面図を示している。
半導体チップ５ａは半導体基板９、この半導体基板９の主面（パッドＢＰ１，ＢＰ２の形成面側）に形成された複数のトランジスタ素子、半導体基板９の主面上において絶縁層１０および配線層１１ａ，１１ｂの夫々を複数段積み重ねた多層配線層、この配線層１１を覆うようにして形成された表面保護膜（最終保護膜）１２等を有している。半導体基板９は、例えばｎ+型のシリコン（Ｓｉ）単結晶からなる。絶縁層１０は、例えば酸化シリコン（ＳｉＯ2）膜からなる。配線層１１ａ，１１ｂは、例えばアルミニウム（Ａｌ）のような金属材料からなり、ここでは最上の配線層である。表面保護膜１２は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ3Ｎ4）膜またはそれらの積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。
半導体チップ５ａは、互いに反対側に位置する主面（回路形成面）５ａｘおよび裏面（裏面電極形成面）５ａｙを有している。半導体チップ５ａの主面５ａｘ側には集積回路およびパッドＢＰ１，ＢＰ２が形成され、裏面５ａｙにはドレイン領域ＤＲと電気的に接続されたドレイン電極１３が形成されている。集積回路は、主に、半導体基板９の主面５ａｘに形成されたトランジスタ素子および配線層１１ａ，１１ｂによって構成されている。ドレイン電極１３は、例えば金（Ａｕ）等の金属が蒸着されて形成されており、上記のようにダイパッド７ａ２と接続される。表面保護膜１２には、配線層１１ａ，１１ｂの一部が露出されるような開口部１４が形成されている。その開口部１４から露出された配線層１１ａ，１１ｂの部分が上記パワーＭＯＳＱ１のソース電極用のパッドＢＰ１およびゲート電極用のパッドＢＰ２とされている。
ソース電極用のパッドＢＰ１は、半導体チップ５ａの幅方向に２つ形成されており、各々のパッドＢＰ２は互いに向かい合うように半導体チップ５ａの長手方向（第１方向Ｘ）に沿って延在した状態で形成されている。ゲート電極用のパッドＢＰ２は、半導体チップ５の一方の短辺の近傍に配置されている。ゲート電極用のパッドＢＰ３の平面形状は、例えば正方形であり、その平面寸法は、例えば２８０μｍ×２８０μｍ程度である。ゲート電極用のパッドＢＰ２が形成される配線層１１ｂは、それと一体的に形成された配線部１１ｂ１，１１ｂ２を有している。配線部１１ｂ１は、パッドＢＰ２から半導体チップ５の長手方向に沿って延在するパターンであり、上記２つのパッドＢＰ１の間に配置されている。一方の配線部１１ｂ２は、半導体チップ５の外周に沿って延在するパターンであり、２つのパッドＢＰ１を取り囲むように配置されている。配線部１１ｂ１，１１ｂ２の幅は、例えば２５μｍ程度である。このような構成にすることにより、ソース電極用のパッドＢＰ１を上記ダイパッド７ａ２に寄せて、かつ、一対の長辺に沿うように配置することができる。これにより、ソース電極用のパッドＢＰ１とダイパッド７ａ２とを電気的に接続するワイヤＷＡ１の長さを短くすることができる上、より多くのワイヤＷＡ１を並べて配置することができるため、寄生のインダクタンスＬｓＨを低減できる。また、ゲート電極用の配線部１１ｂ１において、半導体チップ５ａの一方の端部（パッドＢＰ２と接続している辺と反対側の端部）は、配線１１ｂ２の一部と繋がらないように形成することで、パワーＭＯＳＱ１のソース領域ＳＲ１を分離しないで形成できる。すなわち、ソース領域ＳＲ１を分離しないで形成することで、オン抵抗を低減することができる。
上記半導体基板９の主面には、例えばｎ型のシリコン単結晶からなるエピタキシャル層１４ｅｐが形成されている。このエピタキシャル層１４ｅｐには、ｎ-型の半導体領域１５ｎ１と、その上のｐ型の半導体領域１５ｐ１と、その上のｎ+型の半導体領域１５ｎ２と、半導体基板９の主面から上記ｐ型の半導体領域１５ｐ１に接続されるように延びるｐ+型の半導体領域１５ｐ２とが形成されている。そして、このような半導体基板９およびエピタキシャル層１４ｅｐには、例えばトレンチゲート構造のｎチャネル型の縦型のパワーＭＯＳＱ１が形成されている。
パワーＭＯＳＱ１は、ソース領域ＳＲ１としての機能を持つ上記ｎ+型の半導体領域１５ｎ２と、ドレイン領域ＤＲ１としての機能を持つ上記ｎ-型の半導体領域１５ｎ１と、チャネル形成領域ＣＨ１としての機能を持つ上記ｐ型の半導体領域１５ｐと、エピタキシャル層１４ｅｐの厚さ方向に掘られた溝１６の内壁面に形成されたゲート絶縁膜１７と、溝１６内にゲート絶縁膜１７を介して埋め込まれたゲート電極Ｇ１とを有している。ゲート電極Ｇ１は、例えば低抵抗な多結晶シリコンで形成される。このようなトレンチゲート構造とすることにより、パワーＭＯＳＱ１の単位領域の微細化及び高集積化が可能となっている。
各セルのゲート電極Ｇ１は、これと一体形成された多結晶シリコンからなるゲート配線ＧＬを通じてフィールド絶縁膜ＦＬＤ上に引き出され、コンタクトホール１８を通じて上記配線層１１ｂと電気的に接続されている。ゲート電極Ｇ１およびゲート配線ＧＬ表面は上記絶縁層（キャップ絶縁層）１０で覆われており、配線層１１ａとの絶縁が図られている。配線層１１ａは、ソース用のｎ+型の半導体領域１５ｎ２の他、ｐ+型の半導体領域１５ｐ２を通じてチャネル形成用のｐ型の半導体領域１５ｐ１とも電気的に接続されている。パワーＭＯＳＱ１の動作時の上記電流Ｉ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１との間を溝１６の深さ方向に沿って（ドリフト層の厚さ方向に流れる）、かつゲート絶縁膜１７の側面に沿って流れる。このような縦型のパワーＭＯＳＱ１は、チャネルが半導体基板の主面に対して水平な方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート電極Ｇ１とドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。なお、ＰＷＬはｐ-型のウエルである。
次に、ローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂの素子構成については、半導体チップ５ａとほぼ同じであるため省略する。ただし、ローサイドスイッチ用のパワーＭＯＳＱ２のしきい値電圧はハイサイドスイッチ用のパワーＭＯＳＱ１のしきい値電圧よりも高い値で制御する。これは、ハイサイドスイッチ用のパワーＭＯＳＱ１からローサイドスイッチ用のパワーＭＯＳＱ２にスイッチを切り換えるときに、電流（貫通電流）が端子ＥＴ１から端子ＥＴ４に向かって流れてしまう現象（セルフ・ターンオン）が生じるのを抑制するための構成であり、上記のようにすることにより、貫通電流の経路を抑制または遮断することができるので、上記セルフ・ターンオンを抑制または防止することができる。
次に、制御用のドライバ回路３ａ，３ｂが形成された半導体チップ５ｃについて説明する。半導体チップ５ｃの回路構成およびデバイス断面構成は、図５および図６で説明したのと同じである。ドライバ回路３ａの基本構成例を図２２に示す。なお、ドライバ回路３ｂのデバイス構成は、ドライバ回路３ａとほぼ同じなので、ドライバ回路３ａを説明することでドライバ回路３ｂの説明は省略する。
ドライバ回路３ａは、ｎ型のウエルＮＷＬ１に形成されたｐチャネル型の横型（チャネルが半導体基板ＳＵＢの主面に対して水平方向に形成されるタイプ）のパワーＭＯＳＱ３と、ｐ型のウエルＰＷＬ１に形成されたｎチャネル型の横型のパワーＭＯＳＱ４とを有している。パワーＭＯＳＱ３は、ソース領域ＳＲ３と、ドレイン領域ＤＲ３と、ゲート絶縁膜２０ｐと、ゲート電極Ｇ３とを有している。ソース領域ＳＲ３およびドレイン領域ＤＲ３は、ｐ-型の半導体領域２１ａと、ｐ+型の半導体領域２１ｂとを有している。パワーＭＯＳＱ４は、ソース領域ＳＲ４と、ドレイン領域ＤＲ４と、ゲート絶縁膜２０ｎと、ゲート領域Ｇ４とを有している。ソース領域ＳＲ４およびドレイン領域ＤＲ４は、ｎ-型の半導体領域２２ａと、ｎ+型の半導体領域２２ｂとを有している。また、ドレイン領域ＤＲ３，ＤＲ４は、出力用の端子ＥＴ７に接続され、出力用の端子ＥＴ７を介してハイサイドスイッチ用のパワーＭＯＳＱ１のゲートと電気的に接続される。また、ソース領域ＳＲ４は、端子ＥＴ８に接続され、この端子ＥＴ８を介してハイサイドスイッチ用のパワーＭＯＳＱ１のソースと電気的に接続される。
次に、ショットキーバリアダイオードＤ１が形成された半導体チップ５ｄについて説明する。図２３は、半導体チップ５ｄの要部断面図を示している。図２３の左側は素子領域ＤＲを、右側は周辺領域ＰＲをそれぞれ示している。半導体基板２３は、例えばｎ+型のシリコン単結晶からなる。この半導体基板２３の主面上には、例えばｎ型のシリコン単結晶からなるエピタキシャル層２４が形成されている。そして、そのエピタキシャル層２４の主面上にはそれと接触するように配線層２５が形成されている。配線層２５は、例えばチタンタングステン（ＴｉＷ）等のようなバリアメタル層２５ａと、例えばアルミニウム（Ａｌ）等のようなメタル層２５ｂとを下層から順に積み重ねた構成を有している。ショットキーバリアダイオードＤ１は、素子領域ＤＲにおいて上記バリアメタル層２５ａとエピタキシャル層２４との接触部に形成されている。素子領域ＤＲの外周の周辺領域ＰＲには、フィールド絶縁膜ＦＬＤが形成されている。フィールド絶縁膜ＦＬＤの素子領域ＤＲ側の端部下層には、ｐ型のウエルＰＷＬ２が形成されている。また、フィールド絶縁膜ＦＬＤ上には、例えばＰＳＧ（Phospho Silicate Glass）等のような絶縁膜２６が堆積されている。配線層２５は、表面保護膜２７によって覆われている。表面保護膜２７の構成は、上記表面保護膜１２と同じである。表面保護膜２７の一部には開口部２８が形成されており、配線層２５の一部が露出されている。その配線層２５の露出部分は、上記したパッドＢＰ９となっている。一方、半導体基板２３の主面とは反対側の裏面にはカソード電極２２９が形成されている。カソード電極２９は、例えば金（Ａｕ）等が蒸着法等により被着されることで形成されている。
次に、図２４は上記パッケージ６の実装状態の一例の平面図、図２５は図２４のパッケージ６の側面図をそれぞれ示している。なお、図２４では配線基板３０の配線の様子が分かるようにパッケージ６を透かして見せている。
配線基板３０は、例えばプリント配線基板からなり、その主面には、パッケージ６，３１，３２およびチップ部品３３，３４が搭載されている。パッケージ３１には、上記制御回路２が形成され、パッケージ３２には、上記負荷回路４が形成されている。チップ部品３３には、上記コイルＬ１が形成され、チップ部品３４には、上記コンデンサＣ１が形成されている。パッケージ３１のリード３１ａは、配線基板３０の配線３０ａを通じてパッケージ６のリード７ｂ（７ｂ４）と電気的に接続されている。パッケージ６のリード７ｂ１は、配線基板３０の配線３０ｂと電気的に接続されている。パッケージ６の出力のリード（出力端子）７ｂ３は、配線基板３０の配線（出力配線）３０ｃを通じてチップ部品３３のコイルＬ１の一端に電気的に接続されている。チップ部品３３のコイルＬ１の他端は、配線基板３０の配線（出力配線）３０ｄを通じて負荷回路４と電気的に接続されている。パッケージ６の基準電位ＧＮＤ用のリード７ｂ２は、配線基板３０の配線３０ｅを通じて複数のチップ部品３４のコンデンサＣ１の一端と電気的に接続されている。チップ部品３４のコンデンサＣ１の他端は、配線基板３０の配線３０ｄを通じて負荷回路４と電気的に接続されている。
次に、図２６は本実施の形態１のパッケージ６を含む非絶縁型ＤＣ−ＤＣコンバータ１の回路システム構成の一例を示している。この回路システムでは、１つの負荷回路４に対して複数個のパッケージ６が並列に接続されている。入力電源電位Ｖｉｎ、基準電位ＧＮＤおよび制御回路２は複数個のパッケージ６に共通となっている。このような回路システムでは、パワーＭＯＳＱ１，Ｑ２、ドライバ回路３ａ，３ｂ，ショットキーバリアダイオードＤ１がそれぞれ別々にパッケージングされている構成（図４参照）であると、システム全体の小型化が阻害される。これに対して、本実施の形態１では、パワーＭＯＳＱ１，Ｑ２、ドライバ回路３ａ，３ｂ，ショットキーバリアダイオードＤ１が同一のパッケージ６に収容されているので、システム全体を小型にすることができる。
次に、本実施の形態１のパッケージ６の組立方法を図１７の組み立てフロー図を用いて説明する。
まず、４種類の半導体ウエハおよびダイシングテープを用意する（工程１００ａ，１００ｂ）。４種類の半導体ウエハの主面には、それぞれ半導体チップ５ａ〜５ｄが複数個形成されている。続いて、各半導体ウエハの裏面にダイシングテープを貼り付け、ダイシングブレードにより各半導体ウエハからそれぞれ半導体チップ５ａ〜５ｄを切り出す（工程１０１，１０２）。
次いで、リードフレームおよびダイボンドペーストを用意する（工程１０３ａ，１０３ｂ）。図２８および図２９にリードフレーム７の単位領域の要部平面図の一例を示す。図２８はリードフレーム７の主面を示し、図２９はリードフレーム７の裏面を示している。リードフレーム７は、図２８の左右方向に沿って延びる２つの枠体部７ｆ１と、２つの枠体部２ｆ１間を橋渡すように枠体部７ｆ１に対して直交する方向に延びる枠体部７ｆ２と、枠体部７ｆ１，７ｆ２の内周から単位領域の中央に向かって延びる複数のリード７ｂと、この複数のリード７ｂと一体成形されそのリード７ｂを通じて枠体部７ｆ１，７ｆ２に支持されている３つのダイパッド７ａ１〜７ａ３およびＬ字状の配線部７ｃとを有している。リード７ｂおよびダイパッド７ａ１〜７ａ３の裏面側の外周には、ハーフエッチング領域が形成されており、他の部分よりも薄くされている。なお、図２９では図面を見易くするため上記ハーフエッチング領域に斜線のハッチングを付した。また、ダイボンドペーストとしては、例えば銀（Ａｇ）ペーストを用いた。
続いて、上記リードフレーム７の各単位領域のダイパッド７ａ１〜７ａ３の主面上に、ダイボンドペーストを介して上記半導体チップ５ａ〜５ｄを搭載した後、熱処理を施しダイボンドペーストをキュアし、図３０の工程Ｓ１に示すように、半導体チップ５ａ〜５ｄをダイパッド７ａ１〜７ａ３上に固着する（工程１０４，１０５）。小さな半導体チップ５ｄ，５ｃ，５ａ，５ｂの順に搭載することで生産性の向上を図ることもできる。
次いで、２種類のワイヤＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６を用意する（工程１０６ａ，１０６ｂ）。ワイヤＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６は、いずれも例えば金（Ａｕ）からなるが、ワイヤＷＡ１〜ＷＡ３は、例えば５０μｍの太さの太いワイヤであり、ワイヤＷＢ１〜ＷＢ６は、例えば３０μｍ太さの細いワイヤである。続いて、２種のワイヤＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６を超音波熱圧着法によりボンディングする（工程１０６）。ここで、太いワイヤＷＡ１〜ＷＡ３のボンディング処理では、細いワイヤＷＢ１〜ＷＢ６のボンディング処理時よりも大きな荷重を必要とするので、先に細いワイヤＷＢ１〜ＷＢ６をボンディングした後に、太いワイヤＷＡ１〜ＷＡ３をボンディングするとその時の大きな荷重により細いワイヤＷＢ１〜ＷＢ６が断線してしまう虞がある。特に発明者の検討によればダイパッド７ａ１〜７ａ３が分離している場合に上記のワイヤ断線不良が発生し易い。そこで、本実施の形態１のワイヤボンディング工程では、図３０の工程Ｓ２，Ｓ３で示すように、太いワイヤＷＡ１〜ＷＡ３のボンディングを行った後、細いワイヤＷＢ１〜ＷＢ６のボンディングを行う。これにより、細いワイヤＷＢ１〜ＷＢ６の断線不良を抑制または防止できる。
次いで、封止用樹脂および封止用テープを用意する（工程１０７ａ，１０７ｂ）。続いて、トランスファーモールド法により樹脂封止（モールド）工程を行う（工程１０８）。トランスファ・モールディング法は、ポット、ランナー、樹脂注入ゲートおよびキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナーおよび樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体ＭＢを形成する方法である。ＱＦＮ型のパッケージ６の製造においては、複数の製品形成領域（デバイス形成領域、製品取得領域）を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールド法や、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファモールド法が採用されている。本実施形態１では、例えば個別方式のトランスファモールド法を採用している。
この樹脂封止工程では、例えば次のようにする。まず、樹脂成形金型の下型の金型面上に封止用テープを配置した後、その封止用テープ上にリードフレーム７を配置し、複数のリード７ｂの一部およびダイパッド７ａ１〜７ａ３の裏面が封止用テープに密着するように樹脂成形金型の型締め（クランプ）を行う。樹脂封止工程の前にリードフレーム７の裏面に封止用テープを貼り付けておく理由は、本実施の形態１のように１つのパッケージ６内に複数のダイパッド７ａ１〜７ａ３を持つような構成のものの樹脂封止工程では、図２８に示す３つのダイパッド７ａ１〜７ａ３の境界を形成するスリットの交点部分Ｚにおいて樹脂漏れが生じ易く、その交点部分Ｚを通じてダイパッド７ａ１〜７ａ３の裏面（パッケージ６を配線基板に実装するときの実装面）側に入り込んだ樹脂（樹脂バリ）がパッケージ６の実装を邪魔して実装不良を招くのを防止するためである。本実施の形態１では、上記のような樹脂漏れが生じないように、封止工程に先立って３つのダイパッドの裏面側（３つのダイパッドの境界を形成するスリットを含む）に封止用テープをしっかりと貼り付け上記交点部分Ｚ等から封止用樹脂がダイパッド７ａ１〜７ａ３の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ６の実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド７ａ１〜７ａ３等にしっかりと接着されていることが好ましいので、そのうような観点から封止用テープの粘着強度は、例えば０．５Ｎ以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケル（Ｎｉ）/パラジウム（Ｐｄ）/金（Ａｕ）フラッシュめっきの施されたリードフレーム７が使用されている。これは、Ｐｄ（パラジウム）めっき製のリードフレーム７の場合、パッケージ６を配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀（Ａｇ）ぺーストを塗布しておくことが必要なのに対してそのようなＡｇペースト材が塗布されていなくてもワイヤを接続できる等の利点を有しているからである。ところで、Ｐｄめっき製のリードフレーム７の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Ｐｄめっき製のリードフレーム７の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム７にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたＰｄめっき膜も剥離してしまうため問題である。すなわち、Ｐｄめっき製のリードフレーム７を使用できない可能性がある。これに対して、本実施の形態１では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な利点を持つＰｄめっき製のリードフレーム７を使用できる。
続いて、上金型（キャビティ）内に封止用樹脂を注入し、ダイパッド７ａ１〜７ａ３の一部と、複数のリード７ｂの一部とが樹脂封止体ＭＢ（封止部材）から露出するように半導体チップ５ａ〜５ｃおよび複数のワイヤＷＡ１〜ＷＡ３，ＷＢ１〜ＷＢ６を樹脂封止して樹脂封止体ＭＢを形成する。本実施の形態１では、上記のように、ダイパッド７ａ１〜７ａ３およびリード７ｂの裏面の周辺部にハーフエッチ領域を形成している。このように、ハーフエッチ領域（斜めのハッチングを付した領域）を形成することでダイパッド７ａ１〜７ａ３およびリード７ｂと樹脂封止体ＭＢとの密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード７ｂは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード７ｂの先端側の裏面外周部分もハーフエッチし、リード７ｂの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード７ｂの先端側外周部を押さえ込むようになるので、リード７ｂが変形したり剥離したりするのを抑制または防止することができるようになっている。
上記のような樹脂封止工程後、注入した封止用樹脂を硬化し（レジンキュア工程１０８）、マーク工程１０９を行った後に、リードフレーム７から個々の製品部分を分割する（工程１１０）。
（実施の形態２）
図３１は本実施の形態２のパッケージ６の構成例の平面図、図３２は図３１の金属板配線を除いて示したパッケージ６の構成例の平面図、図３３は図３１のＹ３−Ｙ３線の断面図、図３４は図３１のＸ３−Ｘ３線の断面図を示している。なお、図３１および図３２でも、図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。
本実施の形態２では、パッドと各部とを電気的に接続する配線の一部がワイヤに代えて金属板配線３６とされている。すなわち、半導体チップ５ａのパワーＭＯＳＱ１のソース電極用のパッドＢＰ１は、１つの金属板配線３６を通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ｂのパワーＭＯＳＱ２のソース電極用のパッドＢＰ５は、１つの金属板配線３６を通じて、リード７ｂ２（７ｂ）と電気的に接続されている。この金属板配線３６は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなり、バンプ電極３７を介してパッドＢＰ１，ＢＰ５やリード７ｂと電気的に接続されている。バンプ電極３７は、例えば鉛（Ｐｂ）／錫（Ｓｎ）または金（Ａｕ）等のような金属からなる。バンプ電極３７に代えて導電性樹脂を用いても良い。金属板配線３６もその全体が樹脂封止体ＭＢにより覆われている。
このように本実施の形態２によれば、ワイヤに代えて金属板配線３６を用いたことにより、配線経路に寄生するインダクタンスをさらに低減できるので、スイッチング損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を実施の形態１よりもさらに向上させることができる。
また、ショットキーバリアダイオードＤ１のアノード電極を大面積の金属板配線３６で基準電位ＧＮＤに電気的に接続するようになるので、アノード側の配線抵抗およびアノード電極側に寄生するインダクタンスＬａを大幅に低減できる。したがって、前記実施の形態１の場合よりもショットキーバリアダイオードＤ１の効果を充分に発揮でき、ダイオード導通損失および逆回復時間（ｔｒｒ）の高速化によるダイオードリカバリー損失を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。また、インダクタンスＬｋ，Ｌａを低減できるので、ノイズをさらに低減することもできる。
ここで、配線経路に寄生するインダクタンスのみ着目した場合、ドライバ回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ｂｐ０，ＢＰ１１と各部とを電気的に接続するワイヤＷＢ１〜ＷＢ６も金属板配線３６で形成した方が好ましい。しかし、ドライバ回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１の開口部は、例えば９０μｍと狭く、ワイヤＷＢ１〜ＷＢ６の代わりに金属板配線３６を接続するとなると金属板配線３６も幅の狭いものを使用せざるを得ず、ワイヤと比べても寄生インダクタンスを低減する上で充分な効果が得られないことが予想される。また、例えば１００μｍ以下の金属板配線３６を製造するのは困難であり、ワイヤと比べ接続するのが困難でもあるため、製品コストの増加や製品歩留まりの低下が懸念される。そこで、本実施の形態１では、ドライバ御回路３ａ，３ｂの複数のパッドＢＰ３，ＢＰ４，ＢＰ７，ＢＰ８，ＢＰ１０，ＢＰ１１と各部とをワイヤＷＢ１〜ＷＢ６で接続する構成を採用している。
ただし、上記のようにパワーＭＯＳＱ１，Ｑ２とドライバ回路３ａ，３ｂとを結ぶ配線経路では、その配線経路での寄生インダクタンスを低減するため、複数本のワイヤＷＢ１，ＷＢ２を並べて接続している。すなわち、この部分では、例えば２００μｍ幅の幅広の金属板配線３６を使用できるので、ワイヤＷＢ１，ＷＢ２に代えて金属板配線３６を使用することができる。このようにパワーＭＯＳＱ１，Ｑ２とドライバ回路３ａ，３ｂとの間については、双方を金属板配線３６で電気的に接続することにより、寄生するインダクタンスを低減することができるので、スイッチング損失を低減することができる。
（実施の形態３）
図３５は本実施の形態３のパッケージ６の上面の平面図、図３６および図３７は、それぞれ図３５のＹ４−Ｙ４線およびＸ４−Ｘ４線の断面図をそれぞれ示している。なお、パッケージ６内の様子は図３１で示したのと同じである。また、図３５では図面を見易くするためパッケージ３５の上面にハッチングを付した。パッケージ６の上面は、パッケージ６の搭載面（配線基板と対向する面）とは反対側の面である。
本実施の形態３では、前記実施の形態２と同様にパッドと各部とが金属板配線３６によって接続されている。ただし、その金属板配線３６の一部が樹脂封止体ＭＢから露出されている。金属板配線３６は、特に半導体チップ５ａ，５ｂの熱発生源であるパワーＭＯＳＱ１，Ｑ２の形成領域を覆うように配置されている。ここでは、半導体チップ５ａ，５ｂを覆う２つの金属板配線３６の両方がパッケージ６の上面から露出している場合が例示されているが、発熱量が相対的に高いローサイドスイッチ用のパワーＭＯＳＱ２が形成された半導体チップ５ｂ側の金属板配線３６のみを露出させるような構成としても良い。また、パッケージ６の上面に放熱フィンを載せ金属板配線３６の露出面に接合することにより、放熱性をさらに向上させることもできる。
本実施の形態３によれば、前記実施の形態１，２で得られた効果の他に、金属板配線３６に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べてパッケージ６の組み立て工程を低減でき、パッケージ６の組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
（実施の形態４）
ＤＣ−ＤＣコンバータの大電流化および高周波化に起因する他の問題として動作時の熱の問題がある。特に、前記実施の形態１〜３での説明では、半導体チップ５ａ，５ｂを１つのパッケージ６に収容する構成なので、高い放熱性が必要となる。本実施の形態４では、その放熱性を考慮した構成について説明する。
図３８は、本実施の形態４のパッケージ６の断面図を示している。ここでは、リード７ｂが前記実施の形態１〜３のリード７ｂの場合に対して逆成型されている。この構造ではダイパッド７ａ１，７ａ２の裏面（半導体チップ５ａ，５ｂが搭載された面の反対側の面）がパッケージ６の上面に露出され、リード７ｂの裏面（配線基板の端子と接合される接合面）側がパッケージ６の搭載面に露出されている。
また、図３９は、図３８のパッケージ６を配線基板３０に搭載した状態の一例の断面図を示している。パッケージ６の裏面（搭載面）のリード７ｂは、例えば鉛／錫半田等のような接着材３８を介して配線基板３０の端子と接合されている。パッケージ６の上面、すなわち、ダイパッド７ａ１，７ａ２の裏面には、例えばシリコーンゴム等のような高い熱伝導性を有する絶縁シート３９を介して放熱フィン（ヒートシンク）４０が接合されている。この構成では、半導体チップ５ａ，５ｂで発生した熱は、半導体チップ５ａ，５ｂの裏面からダイパッド７ａ１，７ａ２を通じて放熱フィン４０に伝わり放熱されるようになっている。これにより、１つのパッケージ６内に２つの半導体チップ５ａ，５ｂを有するような構成において、非絶縁型ＤＣ−ＤＣコンバータ１が大電流化および高周波化されても、高い放熱性を得ることができる。ここでは、風冷式のヒートシンクを例示したが、例えば放熱体に冷却流水を流すことができるような流路を持つ液冷式のヒートシンクを用いても良い。
（実施の形態５）
図４０は本実施の形態５のパッケージ６の構成の一例を示す平面図、図４１は図４０のＸ５−Ｘ５線の断面図をそれぞれ示している。なお、本実施の形態５でも図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。また、図４０のＹ５−Ｙ５線の断面は図１６と同じである。
本実施の形態５では、パワーＭＯＳＱ２が形成された半導体チップ５ｂが、ショットキーバリアダイオードＤ１が形成された半導体チップ５ｄよりも出力用のリード７ｂ３の一群（端子ＥＴ５側）に近づくように配置されている。また、基準電位ＧＮＤの供給に寄与する配線部７ｃが配線部７ｃ１，７ｃ２に分割されている。そして、ショットキーバリアダイオードＤ１のアノード電極用のパッドＢＰ９は、複数のワイヤＷＡ３を通じて配線部７ｃ１と電気的に接続され、パワーＭＯＳＱ２のソース電極用のパッドＢＰ５ａは、複数のワイヤＷＡ２を通じて配線部７ｃ２と電気的に接続されている。すなわち、本実施の形態５では、パッケージ６内において基準電位ＧＮＤが半導体チップ５ｄ用の基準電位ＧＮＤと半導体チップ５ｂ用の基準電位ＧＮＤとに分離されている。
これにより、パッケージ６の熱抵抗測定（検査工程）および選別を容易にすることができる。熱抵抗測定は、順方向電圧Ｖｆが温度依存性を持つことを利用して半導体チップ５ｂ，５ｄと各部との電気的な接続の良否を判別する測定方法である。この測定において、ショットキーバリアダイオードＤ１用の基準電位ＧＮＤとパワーＭＯＳＱ２の基準電位ＧＮＤとが一緒であると、ショットキーバリアダイオードＤ１側の順方向電圧ＶｆとパワーＭＯＳＱ２側の順方向電圧Ｖｆとが一緒に測定されてしまうが、通常、ショットキーバリアダイオードＤ１の順方向電圧Ｖｆの方が低いので、ショットキーバリアダイオードＤ１側の順方向電圧Ｖｆが見えてしまいパワーＭＯＳＱ２側の順方向電圧Ｖｆを充分に測定することができず、パワーＭＯＳＱ２側の接続性に問題があっても測定時に顕在化されない場合が生じる虞がある。そこで、本実施の形態５では、パッケージ６の内部では、ショットキーバリアダイオードＤ１とパワーＭＯＳＱ２とで基準電位ＧＮＤを分けることにより、ショットキーバリアダイオードＤ１とパワーＭＯＳＱ２との順方向電圧Ｖｆを分離した状態で測定することができるので、その測定を容易にできる。また、その測定精度を向上させることができるので、検査工程の信頼性を向上させることができる。したがって、パッケージ６の信頼性を向上させることができる。
（実施の形態６）
図４２は本実施の形態６のパッケージ６の構成例の平面図、図４３は図４２の金属板配線およびワイヤを除いて示したパッケージ６の構成例の平面図、図４４は図４２のＹ６−Ｙ６線の断面図、図４５は図４２のＸ６−Ｘ６線の断面図をそれぞれ示している。なお、図４２および図４３でも、図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。
本実施の形態６は、前記実施の形態２，５の構成を組み合わせた場合の一例を説明するものである。すなわち、前記実施の形態５の構成において一部のワイヤを金属板配線３６に代えた場合の一例を説明するものである。半導体チップ５ａのパワーＭＯＳＱ１のソース電極用のパッドＢＰ１は、１つの金属板配線３６を通じて、ダイパッド７ａ２と電気的に接続されている。また、半導体チップ５ｂのパワーＭＯＳＱ２のソース電極用のパッドＢＰ５は、１つの金属板配線３６を通じて、配線部７ｃ２と電気的に接続され、これを通じてリード７ｂ２（７ｂ）と電気的に接続されている。さらに、半導体チップ５ｄのショットキーバリアダイオードＤ１のアノード電極用のパッドＢＰ９は、１つの金属板配線３６を通じて、配線部７ｃ１と電気的に接続され、これを通じてリード７ｂ２（７ｂ）と電気的に接続されている。
このような本実施の形態６によれば、前記実施の形態２，５と同様の効果をえることができる。
（実施の形態７）
本実施の形態７では、前記実施の形態１で説明した第２の問題の対策例を説明する。図４６は本実施の形態７の非絶縁型ＤＣ−ＤＣコンバータ１の構成例の説明図を示している。本実施の形態７では、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電極（ドライバ回路３ａの出力）と基準電位ＧＮＤと間にショットキーバリアダイオード（第２ショットキーバリアダイオード）Ｄ２が電気的に接続されている。このショットキーバリアダイオードＤ２のアノード電極は、基準電位ＧＮＤに電気的に接続され、カソード電極はハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電極（ドライバ回路３ａの出力）と電気的に接続されている。このショットキーバリアダイオードＤ２が形成された半導体チップ５ｅは、他の半導体チップ５ａ〜５ｄと一緒にパッケージ６内に収容されている。
図４７および図４８は図４６のパッケージ６の構成における半導体チップ５ｃの寄生素子の動作状態の説明図をそれぞれ示している。図４７はドライバ回路３ａのパワーＭＯＳＱ３がオフでパワーＭＯＳＱ４がオンの時の過渡状態時の寄生素子の状態を示し、図４８はパワーＭＯＳＱ３がオフでパワーＭＯＳＱ４がオンの時の定常状態時の寄生素子の状態を示している。
上記のように、両パワーＭＯＳＱ１，Ｑ２のデットタイム時に、負荷電流はショットキーバリアダイオードＤ１を通じて供給されるが、重負荷時に、上記のように配線のインダクタンスＬｋ，Ｌａに起因してショットキーバリアダイオードＤ１に流れる負荷電流が小さくなり、ローサイドスイッチ用のパワーＭＯＳＱ２の寄生ダイオード（ボディダイオード）Ｄｐにも負荷電流が流れると、非絶縁型ＤＣ−ＤＣコンバータ１の出力側の端子ＥＴ５（ＶＳＷＨ）の電位が寄生ダイオードＤｐの順方向電圧Ｖｆ分だけ負電位に落ち、何ら対策を施さないと、パワーＭＯＳＱ１に電気的に接続されている半導体チップ５ｃ（ドライバチップ、制御用ＩＣ）の出力も負電位になる。この結果、半導体チップ５ｃ内で寄生のｎｐｎ型のバイポーラトランジスタＱｐがオンしてしまい、ドライバチップの消費電流が増加する問題がある。これに対して、本実施の形態７では、上記のように端子ＥＴ５（ＶＳＷＨ）が負電位に落ちるが、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート電極と基準電位ＧＮＤとの間に、例えば０．３Ｖ程度の順方向電圧Ｖｆを持つショットキーバリアダイオードＤ２を上記のように電気的に接続したことにより、ハイサイドスイッチ用のパワーＭＯＳＱ１のゲート（ＧＨ）の電位を−０．３Ｖ程度に上昇させることができるので、半導体チップ５ｃ内の寄生のバイポーラトランジスタＱｐがオンするのを防止することができる。このため、半導体チップ５ｃでの消費電流の増大を抑制でき、半導体チップ５ｃが消費する損失を低減できる。また、端子ＥＴ６（ＢＯＯＴ）から電荷が引き抜かれないようにすることができるので、保護回路機能によるハイサイドスイッチ用のパワーＭＯＳＱ１の自動停止（誤動作）も防止することができる。
次に、図４９は本実施の形態７の具体的なパッケージ６の構成例の平面図、図５０は図４９のＹ７−Ｙ７線の断面図をそれぞれ示している。なお、図４９でも図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。また、図４９のＹ１−Ｙ１線の断面は図１６と同じであり、図４９のＸ１−Ｘ１線の断面は図１７と同じである。また、図５０では図面を見易くするためワイヤを除いている。
ショットキーバリアダイオードＤ２が形成された半導体チップ５ｅは、ダイパッド７ａ４（第４チップ搭載部）上に搭載されている。半導体チップ５ｅの裏面はカソード電極となっておりダイパッド７ａ４と電気的に接続されている。ダイパッド７ａ４は、ワイヤＷＡ４を通じて、パワーＭＯＳＱ１が形成された半導体チップ５ａのパッドＢＰ２と電気的に接続されている。すなわち、ショットキーバリアダイオードＤ２のカソード電極はパワーＭＯＳＱ１のゲート電極と電気的に接続されている。一方、半導体チップ５ｅの主面にはアノード電極用のパッドＢＰ１２が形成されている。このパッドＢＰ１２は、ワイヤＷＡ５を通じてダイパッド７ａ３と電気的に接続されている。ダイパッド７ａ３には基準電位ＧＮＤが供給される。すなわち、ショットキーバリアダイオードＤ２のアノード電極は基準電位ＧＮＤと電気的に接続されている。このように、ショットキーバリアダイオードＤ２を用いることにより、必要な順方向電圧Ｖｆを小さな面積で得ることができる。また、ショットキーバリアダイオードＤ２はパッケージ６の外に取り付けても上記と同様の効果をえることができるが、パッケージ６内に収容することにより、ショットキーバリアダイオードＤ２のアノードおよびカソードに寄生するインダクタンスを低減できるので、そのショットキーバリアダイオードＤ２の挿入効果を向上させることができる。
（実施の形態８）
図５１は本実施の形態８のパッケージ６の構成例の平面図、図５２は図５１のＹ８−Ｙ８線の断面図をそれぞれ示している。なお、図５１でも図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。また、図５１のＹ１−Ｙ１線の断面は図１６と同じであり、図５１のＸ１−Ｘ１線の断面は図１７と同じである。また、図５２でも図面を見易くするためワイヤを除いている。
本実施の形態８では、半導体チップ５ｅがダイパッド７ａ３上に搭載されている。すなわち、半導体チップ５ｅの主面のアノード電極用のパッドＢＰ１２は、バンプ電極３７を通じてダイパッド７ａ３と電気的に接続されている。これにより、ショットキーバリアダイオードＤ２のアノードはダイパッド７ａ３を通じて基準電位ＧＮＤと電気的に接続されている。一方、半導体チップ５ｅの裏面のカソード電極２９は、ワイヤＷＡ４を通じて半導体チップ５ａのパッドＢＰ１と電気的に接続されている。これにより、ショットキーバリアダイオードＤ２のカソード電極はワイヤＷＡ４を通じてパワーＭＯＳＱ１のゲート電極と電気的に接続されている。
本実施の形態８によれば、前記実施の形態７で得られた効果の他に、以下の効果を得ることができる。すなわち、ショットキーバリアダイオードＤ２を前記実施の形態７の場合よりも半導体チップ５ａ，５ｃに近づけることができるので、ショットキーバリアダイオードＤ２のアノードおよびカソード側に寄生するインダクタンスを低減できる。特にショットキーバリアダイオードＤ２のアノード電極を大面積のダイパッド７ａ３を介して基準電位ＧＮＤと電気的に接続することにより、ショットキーバリアダイオードＤ２のアノード側に寄生するインダクタンスを低減できる。したがって、ショットキーバリアダイオードＤ２の挿入効果をさらに向上させることができる。
（実施の形態９）
図５３は本実施の形態９のパッケージ６の構成例の平面図、図５４は図５３のＹ９−Ｙ９線の断面図をそれぞれ示している。なお、図５３でも図面を見易くするため、封止部材ＭＢを透かして示すとともに、ダイパッド７ａ１，７ａ２、リード７ｂおよび配線部７ｃにハッチングを付した。また、図５３のＹ１−Ｙ１線の断面は図１６と同じであり、図５３のＸ１−Ｘ１線の断面は図１７と同じである。また、図５４でも図面を見易くするためワイヤを除いている。
本実施の形態９では、半導体チップ５ｅが半導体チップ５ａのパッドＢＰ１上に搭載されている。すなわち、半導体チップ５ｅの裏面のカソード電極は、半導体チップ５ａのパッドＢＰ１と直接接触した状態で電気的に接続されている。これにより、ショットキーバリアダイオードＤ２のカソード電極はパワーＭＯＳＱ１のゲート電極と電気的に接続されている。一方、半導体チップ５ｅの主面のアノード電極用のパッドＢＰ１２は、ワイヤＷＡ５を通じてダイパッド７ａ３と電気的に接続されている。これにより、ショットキーバリアダイオードＤ２のアノードはダイパッド７ａ３を通じて基準電位ＧＮＤと電気的に接続されている。
本実施の形態９によれば、前記実施の形態７，８で得られた効果の他に、以下の効果を得ることができる。すなわち、半導体チップ５ｅを前記実施の形態８の場合よりもさらに半導体チップ５ａ，５ｃに近づけることができるので、ショットキーバリアダイオードＤ２のアノードおよびカソード側に寄生するインダクタンスを大幅に低減できる。特に、ショットキーバリアダイオードＤ２のカソード電極２９を半導体チップ５ａのパッドＢＰ１に直接接続するので、ショットキーバリアダイオードＤ２のカソード側に寄生するインダクタンスをさらに低減できる。したがって、ショットキーバリアダイオードＤ２の挿入効果をさらに向上させることができる。また、ショットキーバリアダイオードＤ２を挿入したからといってリードフレーム７のパターンの設計変更を必要としないので、半導体装置の製造を容易にすることができ、製品コストも低減できる。さらに、ショットキーバリアダイオードＤ２の形成された半導体チップ５ｅとパワーＭＯＳＱ１の形成された半導体チップ５ａとで半導体チップを分けているので、各々の素子特性を充分に引き出すことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばＢＧＡ（Ball Grid Array）パッケージ構造を採用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の一例の回路図である。 図１の半導体装置の制御回路の一例の回路図である。 図1の半導体装置の動作時のタイミングチャートの一例の説明図である。 本発明者が検討した半導体装置のパッケージング構成例の説明図である。 半導体装置の回路の説明図である。 制御用チップが形成された半導体チップにおける寄生動作の説明図である。 図４の半導体装置に寄生するインダクタンス成分を示した等価回路である。 半導体装置の回路動作の説明図である。 図８の回路動作時のデバイス断面の説明図である。 本発明の一実施の形態である半導体装置の構成例の説明図である。 図１０の半導体装置の主面側の全体平面図である。 図１１の半導体装置の側面図である。 図１１の半導体装置の裏面側の全体平面図である。 図１１の半導体装置の外観斜視図である。 図１１の半導体装置のパッケージ内部を透かして見たときのパッケージ主面側の全体平面図である。 図１５のＹ１−Ｙ１線の断面図である。 図１５のＸ１−Ｘ１線の断面図である。 図１１の半導体装置を構成する第１半導体チップの主面側の全体平面図である。 図１８のＸ２−Ｘ２線の断面図である。 図１８の第１半導体チップの要部断面図である。 図１８のＹ２−Ｙ２線の断面図である。 図１１の半導体装置を構成する第３半導体チップの要部断面図である。 図１１の半導体装置を構成する第４半導体チップの要部断面図である。 図１１の半導体装置の実装状態の一例の平面図である。 図２４の半導体装置の側面図である。 図１１の半導体装置を含む回路システム構成の一例を示す回路図である。 図１１の半導体装置の組立工程を示すフロー図である。 図１１の半導体装置の組立工程で用いるリードフレームの単位領域の主面側の一例の要部平面図である。 図２８のリードフレームの単位領域の裏面側の平面図である。 図１１の半導体装置の組立工程中におけるリードフレームの単位領域の平面図である。 本発明の他の実施の形態である半導体装置の構成例を示す平面図である。 図３１の半導体装置の金属配線板を除いて示した構成例の平面図である。 図３１のＹ３−Ｙ３線の断面図である。 図３１のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態である半導体装置の上面の平面図である。 図３５のＹ４−Ｙ４線の断面図である。 図３５のＸ４−Ｘ４線の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 図３８の変形例の半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の構成例の平面図である。 図４０のＸ５−Ｘ５線の断面図である。 本発明の他の実施の形態である半導体装置の構成例を示す平面図である。 図４２の金属配線板およびボンディングワイヤを除いて示した半導体装置の構成例の平面図である。 図４２のＹ６−Ｙ６線の断面図である。 図４２のＸ６−Ｘ６線の断面図である。 本発明の他の実施の形態である半導体装置の構成例の説明図である。 図４６の半導体装置の構成における第３半導体チップの寄生素子の動作状態の説明図である。 図４６の半導体装置の構成における第３半導体チップの寄生素子の動作状態の説明図である。 本発明の他の実施の形態である半導体装置の構成例の平面図である。 図４９のＹ７−Ｙ７線の断面図である。 本発明の他の実施の形態である半導体装置の構成例の平面図である。 図５１のＹ８−Ｙ８線の断面図である。 本発明の他の実施の形態である半導体装置の構成例の平面図である。 図５３のＹ９−Ｙ９線の断面図である。
符号の説明
１ 非接触型ＤＣ−ＤＣコンバータ
２ 制御回路
３ａ ドライバ回路（第１制御回路）
３ｂ ドライバ回路（第２制御回路）
４ 負荷回路
５ａ 半導体チップ（第１半導体チップ）
５ｂ 半導体チップ（第２半導体チップ）
５ｃ 半導体チップ（第３半導体チップ）
５ｄ 半導体チップ（第４半導体チップ）
５ｅ 半導体チップ（第５半導体チップ）
６ パッケージ
６ａ〜６ｄ パッケージ
７ リードフレーム
７ａ１ ダイパッド（第１チップ搭載部）
７ａ２ ダイパッド（第２チップ搭載部）
７ａ３ ダイパッド（第３チップ搭載部）
７ａ４ ダイパッド（第４チップ搭載部）
７ｂ，７ｂ１〜７ｂ５ リード
７ｃ，７ｃ１，７ｃ２ 配線部
９ 半導体基板
１０ 絶縁層
１１ 配線層
１２ 表面保護膜
１３ ドレイン電極
１４ｅｐ エピタキシャル層
１５ｎ１ ｎ-型の半導体領域
１５ｎ２ ｎ+型の半導体領域
１５ｐ１ ｐ型の半導体領域
１５ｐ２ ｐ+型の半導体領域
１６ 溝
１７ ゲート絶縁膜
１８ コンタクトホール
２０ｐ，２０ｎ ゲート絶縁膜
２１ａ ｐ-型の半導体領域
２１ｂ ｐ+型の半導体領域
２３ 半導体基板
２４ エピタキシャル層
２５ 配線層
２５ａ バリアメタル層
２５ｂ メタル層
２６ 絶縁膜
２７ 表面保護膜
２８ 開口部
２９ カソード電極
３０ 配線基板
３０ａ〜３０ｅ 配線
３１，３２ パッケージ
３３，３４ チップ部品
３６ 金属配線
３７ バンプ電極
３８ 接着材
３９ 絶縁シート
４０ 放熱フィン
５０Ａ 非絶縁型ＤＣ−ＤＣコンバータ
Ｑ１ パワーＭＯＳ・ＦＥＴ（第１電界効果トランジスタ）
Ｑ２ パワーＭＯＳ・ＦＥＴ（第２電界効果トランジスタ）
Ｑ３ パワーＭＯＳ・ＦＥＴ
Ｑ４ パワーＭＯＳ・ＦＥＴ
Ｑｐ バイポーラトランジスタ
Ｄ１ ショットキーバリアダイオード（第１ショットキーバリアダイオード）
Ｄ２ ショットキーバリアダイオード（第２ショットキーバリアダイオード）
Ｄｐ 寄生ダイオード
Ｌ１ コイル
Ｃ１ コンデンサ
Ｎ１ 出力ノード（出力端子）
Ｖｉｎ 入力用電源電位
ＧＮＤ 基準電位
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン
ＩＮ１ 入力信号
ＯＵＴ１ 出力信号
ＥＴ１ 端子（第１電源端子）
ＥＴ２，ＥＴ３ 端子
ＥＴ４ 端子（第２電源端子）
ＥＴ５ 端子
ＥＴ６ 端子
ＥＴ７ 端子
ＥＴ８ 端子
Ｉ１，Ｉ２ 電流
ＵＶＬ 保護回路
ＳＵＢ 半導体基板
ＮＩＳＯ ｎ型の半導体領域
ＰＷ ｐ型の半導体領域
ＣＨＮ ｎ型の半導体領域
ＣＨＰ ｐ型の半導体領域
ＰＲ１ ｐ+型の半導体領域
ＮＲ１ ｎ+型の半導体領域
Ｇ１ ゲート電極
ＳＲ１，ＳＲ２，ＳＲ３ ソース領域
ＤＲ１，ＤＲ２，ＤＲ３ ドレイン領域
ＭＢ 樹脂封止体
ＢＰ１〜ＢＰ５，ＢＰ５ａ，ＢＰ５ｂ，ＢＰ６〜ＢＰ１２ ボンディングパッド
ＷＡ１〜ＷＡ５ ボンディングワイヤ
ＷＢ１〜ＷＢ６ ボンディングワイヤ
ＦＬＤ フィールド絶縁膜
ＰＷＬ ｐ-型のウエル
ＰＷＬ１ ｐ型のウエル
ＮＷＬ１ ｎ型のウエル
ＤＲ 素子領域
ＰＲ 周辺領域

Claims (27)

  1. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第２チップ搭載部上に配置され、第１ショットキーバリアダイオードを有する第４半導体チップと、
    前記第１、第２、第３及び第４半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部とを封止する封止体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれの動作を制御し、
    前記第３半導体チップは、前記第３半導体チップと前記第１半導体チップの距離が前記第３半導体チップと前記第２半導体チップの距離より近くなるように配置され、
    前記第４半導体チップの第１ショットキーバリアダイオードは、カソードが前記出力端子に電気的に接続され、アノードが前記第２電源端子に電気的に接続されて、前記第２電界効果トランジスタに対して並列になるように電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第４半導体チップの主面のアノード用の電極はワイヤを介して前記第２半導体チップのソース用の電極と電気的に接続されており、
    前記第２半導体チップの主面のソース用の電極はワイヤを介して前記第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極におけるワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第２電界効果トランジスタのソースが電気的に接続された前記第２電源端子と、前記第１ショットキーバリアダイオードのアノードが電気的に接続された前記第２電源端子とが互いに分離されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第４半導体チップの主面のアノード用の電極および前記第２半導体チップの主面のソース用の電極は、それぞれワイヤを介して、互いに分離されている各々の第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極におけるワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第３半導体チップの制御回路は、前記第１電界効果トランジスタの動作を制御する第１制御回路と、前記第２電界効果トランジスタの動作を制御する第２制御回路とを有することを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記第１制御回路の出力に第２ショットキーバリアダイオードのカソードを電気的に接続し、前記第２電源端子に前記第２ショットキーバリアダイオードのアノードを電気的に接続して、前記第１制御回路の出力と前記第２電源端子との間に前記第２ショットキーバリアダイオードを電気的に接続したことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第５半導体チップが搭載され、前記第２ショットキーバリアダイオードのカソードが電気的に接続される第４チップ搭載部と、
    （ｃ）前記第４チップ搭載部を前記第１制御回路の出力に電気的に接続するワイヤと、
    （ｄ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含むことを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのカソードを前記第１制御回路の出力に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのアノードが、前記第３チップ搭載部を介して前記第２電源端子と電気的に接続された状態で、前記第３チップ搭載部上に搭載されていることを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのカソードが、前記第１半導体チップの前記第１電界効果トランジスタのゲート電極と電気的に接続された状態で、前記第１半導体チップ上に搭載されていることを特徴とする半導体装置。
  10. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と、
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第２チップ搭載部上に配置され、第１ショットキーバリアダイオードを有する第４半導体チップと、
    前記第１、第２、第３及び第４半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部とを封止する封止体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力電源電位を外部に出力する出力端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第２半導体チップは、前記出力端子よりも前記第２電源端子に近い位置に配置され、
    前記第４半導体チップの第１ショットキーバリアダイオードは、カソードが前記出力端子に電気的に接続され、アノードが前記第２電源端子に電気的に接続されて、前記第２電界効果トランジスタに対して並列になるように電気的に接続されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、前記第４半導体チップの主面のアノード用の電極はワイヤを介して前記第２半導体チップのソース用の電極と電気的に接続されており、
    前記第２半導体チップの主面のソース用の電極はワイヤを介して前記第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極において、前記ワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  12. 請求項１０記載の半導体装置において、前記第２電界効果トランジスタのソースが電気的に接続された前記第２電源端子と、前記第１ショットキーバリアダイオードのアノードが電気的に接続された前記第２電源端子とが別体に形成されて互いに分離されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第４半導体チップの主面のアノード用の電極および前記第２半導体チップの主面のソース用の電極は、それぞれワイヤを介して、別体に形成されて互いに分離されている各々の第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極において、前記ワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  14. 請求項１０記載の半導体装置において、前記第３半導体チップの制御回路は、前記第１電界効果トランジスタの動作制御用の第１制御回路と、前記第２電界効果トランジスタの動作制御用の第２制御回路とを有することを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第１制御回路の出力に第２ショットキーバリアダイオードのカソードを電気的に接続し、前記第２電源端子に前記第２ショットキーバリアダイオードのアノードを電気的に接続して、前記第１制御回路の出力と前記第２電源端子との間に前記第２ショットキーバリアダイオードを電気的に接続したことを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第５半導体チップが搭載され、前記第２ショットキーバリアダイオードのカソードが電気的に接続される第４チップ搭載部と、
    （ｃ）前記第４チップ搭載部を前記第１制御回路の出力に電気的に接続するワイヤと、
    （ｄ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含むことを特徴とする半導体装置。
  17. 請求項１５記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのカソードを前記第１制御回路の出力に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのアノードが、前記第３チップ搭載部を介して前記第２電源端子と電気的に接続された状態で、前記第３チップ搭載部上に搭載されていることを特徴とする半導体装置。
  18. 請求項１５記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのカソードが、前記第１半導体チップの前記第１電界効果トランジスタのゲート電極と電気的に接続された状態で、前記第１半導体チップ上に搭載されていることを特徴とする半導体装置。
  19. それぞれが所定の間隔を持って配置された第１チップ搭載部、第２チップ搭載部及び第３チップ搭載部と、
    前記第１、第２及び第３チップ搭載部の周囲に配置された複数の外部端子と
    前記第１チップ搭載部上に配置され、第１電界効果トランジスタを有する第１半導体チップと、
    前記第２チップ搭載部上に配置され、第２電界効果トランジスタを有する第２半導体チップと、
    前記第３チップ搭載部上に配置され、前記第１及び第２電界効果トランジスタの動作を制御する制御回路を含む第３半導体チップと、
    前記第２チップ搭載部上に配置され、第１ショットキーバリアダイオードを有する第４半導体チップと、
    前記第１、第２、第３及び第４半導体チップと、前記第１、第２及び第３チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
    前記複数の外部端子は、入力用電源電位を供給する第１電源端子と、前記入力用電源電位よりも低い電位を供給する第２電源端子と、前記第３半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力用端子とを有し、
    前記第１電界効果トランジスタは、そのソース・ドレイン経路が前記第１電源端子と前記出力端子との間に直列接続され、
    前記第２電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第２電源端子との間に直列接続され、
    前記第３半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第１及び第２電界効果トランジスタのそれぞれのゲートを制御し、
    前記第１の半導体チップは、その一辺が、前記第２チップ搭載部の一辺に隣接する前記第１チップ搭載部の一辺に寄せられて配置され、
    前記第４半導体チップの第１ショットキーバリアダイオードは、カソードが前記出力端子に電気的に接続され、アノードが前記第２電源端子に電気的に接続されて、前記第２電界効果トランジスタに対して並列になるように電気的に接続されていることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、前記第４半導体チップの主面のアノード用の電極はワイヤを介して前記第２半導体チップのソース用の電極と電気的に接続されており、
    前記第２半導体チップの主面のソース用の電極はワイヤを介して前記第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極において、前記ワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  21. 請求項１９記載の半導体装置において、前記第２電界効果トランジスタのソースが電気的に接続された前記第２電源端子と、前記第１ショットキーバリアダイオードのアノードが電気的に接続された前記第２電源端子とが別体に形成されて互いに分離されていることを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、
    前記第４半導体チップの主面のアノード用の電極および前記第２半導体チップの主面のソース用の電極は、それぞれワイヤを介して、別体に形成されて互いに分離されている各々の第２電源端子と電気的に接続されており、
    前記第４半導体チップの主面のアノード用の電極において、前記ワイヤが接続される領域の面積は、前記第４半導体チップの主面の前記ワイヤが接続される領域の周辺の絶縁膜で覆われた領域の面積よりも小さいことを特徴とする半導体装置。
  23. 請求項１９記載の半導体装置において、前記第３半導体チップの制御回路は、前記第１電界効果トランジスタの動作制御用の第１制御回路と、前記第２電界効果トランジスタの動作制御用の第２制御回路とを有することを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、前記第１制御回路の出力に第２ショットキーバリアダイオードのカソードを電気的に接続し、前記第２電源端子に前記第２ショットキーバリアダイオードのアノードを電気的に接続して、前記第１制御回路の出力と前記第２電源端子との間に前記第２ショットキーバリアダイオードを電気的に接続したことを特徴とする半導体装置。
  25. 請求項２４記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第５半導体チップが搭載され、前記第２ショットキーバリアダイオードのカソードが電気的に接続される第４チップ搭載部と、
    （ｃ）前記第４チップ搭載部を前記第１制御回路の出力に電気的に接続するワイヤと、
    （ｄ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含むことを特徴とする半導体装置。
  26. 請求項２４記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのカソードを前記第１制御回路の出力に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのアノードが、前記第３チップ搭載部を介して前記第２電源端子と電気的に接続された状態で、前記第３チップ搭載部上に搭載されていることを特徴とする半導体装置。
  27. 請求項２４記載の半導体装置において、
    さらに、前記封止体は、
    （ａ）前記第２ショットキーバリアダイオードを有する第５半導体チップと、
    （ｂ）前記第２ショットキーバリアダイオードのアノードを前記第２電源端子に電気的に接続するワイヤとを含み、
    前記第５半導体チップは、前記第２ショットキーバリアダイオードのカソードが、前記第１半導体チップの前記第１電界効果トランジスタのゲート電極と電気的に接続された状態で、前記第１半導体チップ上に搭載されていることを特徴とする半導体装置。
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