JP3575339B2 - Ｄｃ−ｄｃコンバータ - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 64
- 230000001360 synchronised effect Effects 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 37
- 230000003071 parasitic effect Effects 0.000 claims description 19
- 239000013641 positive control Substances 0.000 claims description 6
- 239000013642 negative control Substances 0.000 claims description 5
- 238000000926 separation method Methods 0.000 description 32
- 238000010586 diagram Methods 0.000 description 29
- 238000002955 isolation Methods 0.000 description 16
- 230000007257 malfunction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000009499 grossing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- OHVLMTFVQDZYHP-UHFFFAOYSA-N 1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-2-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]ethanone Chemical compound N1N=NC=2CN(CCC=21)C(CN1CCN(CC1)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)=O OHVLMTFVQDZYHP-UHFFFAOYSA-N 0.000 description 1
- KZEVSDGEBAJOTK-UHFFFAOYSA-N 1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-2-[5-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]-1,3,4-oxadiazol-2-yl]ethanone Chemical compound N1N=NC=2CN(CCC=21)C(CC=1OC(=NN=1)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)=O KZEVSDGEBAJOTK-UHFFFAOYSA-N 0.000 description 1
- HMUNWXXNJPVALC-UHFFFAOYSA-N 1-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)C(CN1CC2=C(CC1)NN=N2)=O HMUNWXXNJPVALC-UHFFFAOYSA-N 0.000 description 1
- VZSRBBMJRBPUNF-UHFFFAOYSA-N 2-(2,3-dihydro-1H-inden-2-ylamino)-N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]pyrimidine-5-carboxamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C(=O)NCCC(N1CC2=C(CC1)NN=N2)=O VZSRBBMJRBPUNF-UHFFFAOYSA-N 0.000 description 1
- LDXJRKWFNNFDSA-UHFFFAOYSA-N 2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-1-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]ethanone Chemical compound C1CN(CC2=NNN=C21)CC(=O)N3CCN(CC3)C4=CN=C(N=C4)NCC5=CC(=CC=C5)OC(F)(F)F LDXJRKWFNNFDSA-UHFFFAOYSA-N 0.000 description 1
- WZFUQSJFWNHZHM-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)CC(=O)N1CC2=C(CC1)NN=N2 WZFUQSJFWNHZHM-UHFFFAOYSA-N 0.000 description 1
- JQMFQLVAJGZSQS-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]-N-(2-oxo-3H-1,3-benzoxazol-6-yl)acetamide Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)CC(=O)NC1=CC2=C(NC(O2)=O)C=C1 JQMFQLVAJGZSQS-UHFFFAOYSA-N 0.000 description 1
- IHCCLXNEEPMSIO-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperidin-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C1CCN(CC1)CC(=O)N1CC2=C(CC1)NN=N2 IHCCLXNEEPMSIO-UHFFFAOYSA-N 0.000 description 1
- YJLUBHOZZTYQIP-UHFFFAOYSA-N 2-[5-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]-1,3,4-oxadiazol-2-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C1=NN=C(O1)CC(=O)N1CC2=C(CC1)NN=N2 YJLUBHOZZTYQIP-UHFFFAOYSA-N 0.000 description 1
- YLZOPXRUQYQQID-UHFFFAOYSA-N 3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)-1-[4-[2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidin-5-yl]piperazin-1-yl]propan-1-one Chemical compound N1N=NC=2CN(CCC=21)CCC(=O)N1CCN(CC1)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F YLZOPXRUQYQQID-UHFFFAOYSA-N 0.000 description 1
- CONKBQPVFMXDOV-QHCPKHFHSA-N 6-[(5S)-5-[[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]methyl]-2-oxo-1,3-oxazolidin-3-yl]-3H-1,3-benzoxazol-2-one Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)C[C@H]1CN(C(O1)=O)C1=CC2=C(NC(O2)=O)C=C1 CONKBQPVFMXDOV-QHCPKHFHSA-N 0.000 description 1
- WTFUTSCZYYCBAY-SXBRIOAWSA-N 6-[(E)-C-[[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]methyl]-N-hydroxycarbonimidoyl]-3H-1,3-benzoxazol-2-one Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)C/C(=N/O)/C1=CC2=C(NC(O2)=O)C=C1 WTFUTSCZYYCBAY-SXBRIOAWSA-N 0.000 description 1
- DFGKGUXTPFWHIX-UHFFFAOYSA-N 6-[2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]piperazin-1-yl]acetyl]-3H-1,3-benzoxazol-2-one Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)N1CCN(CC1)CC(=O)C1=CC2=C(NC(O2)=O)C=C1 DFGKGUXTPFWHIX-UHFFFAOYSA-N 0.000 description 1
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 1
- NIPNSKYNPDTRPC-UHFFFAOYSA-N N-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 NIPNSKYNPDTRPC-UHFFFAOYSA-N 0.000 description 1
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 1
- 229960001948 caffeine Drugs 0.000 description 1
- RYYVLZVUVIJVGH-UHFFFAOYSA-N trimethylxanthine Natural products CN1C(=O)N(C)C(=O)C2=C1N=CN2C RYYVLZVUVIJVGH-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
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Description
【０００１】
【発明の属する技術分野】
本発明は、小電力のアナログ回路と大電力のアナログ回路を１チップに構成した半導体集積回路を持つスイッチングＤＣ−ＤＣコンバータ、特に大電力アナログ回路が小電力アナログ回路に及ぼすノイズを抑制するようにしたＤＣ−ＤＣコンバータに関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図２８はスイッチングＤＣ−ＤＣコンバータの一形式である降圧型ＤＣ−ＤＣコンバータの回路構成例を示す。同図ａ）において、Ｖｉｎは直流の入力電圧、Ｃｉｎは入力電圧Ｖｉｎの平滑用のコンデンサ、１は入力電圧Ｖｉｎを断続する主スイッチング半導体素子としての主スイッチングトランジスタで、この例ではＰチャネルＭＯＳＦＥＴからなる。
【０００３】
１１は主スイッチングトランジスタ１のオフ時にその電流を転流させるためのフライホイールダイオード、ＬとＣｏｕｔはそれぞれこのＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを平滑にするためのコイルとコンデンサである。
【０００４】
また３は入力電圧Ｖｉｎを電源とし、出力電圧Ｖｏｕｔを検出しつつ、この電圧Ｖｏｕｔを一定にするようにトランジスタ１をオン／オフするタイミングを定める制御信号３ａを出力する制御回路、２は入力電圧Ｖｉｎを電源とし、制御回路３からの制御信号３ａに応じて、主スイッチングトランジスタ１のゲートに印加するドライブ信号２ａを生成し、トランジスタ１を直接オン／オフ駆動するゲートドライバ（単にドライバとも記す）である。
【０００５】
なお、４は制御回路３に付加される各種の受動部品で、例えば制御回路３内に作られる定電圧電源の出力を平滑化するためのコンデンサや、制御回路３内の発振器の周波数を決定するための抵抗及びコンデンサ等からなる。
【０００６】
図２８のｂ）は同図ａ）のフライホイールダイオード１１を、この例ではＮチャネルＭＯＳＦＥＴからなる同期整流トランジスタ１２に置き換えたいわゆる同期整流型コンバータの回路の同図ａ）と異なる部分のみを示す。
【０００７】
同期整流トランジスタ１２は、ドライバ２からのドライブ信号２ｂにより、主スイッチングトランジスタ１に対するオン／オフの駆動に同期してそれぞれオフ／オンに駆動され、主スイッチングトランジスタ１のオフ時にその電流を転流させる役割を持つ。
【０００８】
トランジスタのオン電圧はダイオードのオン電圧より小さくすることができるので、フライホイールダイオード１１の代わりに同期整流トランジスタ１２を用いることにより、スイッチングＤＣ−ＤＣコンバータの効率を高めることができる。
【０００９】
図２９は、図２８，ａ）の回路の主スイッチングトランジスタ１，ドライバ２，制御回路３を１チップの半導体集積回路（以下ＩＣとも略記する）１００として構成した場合の回路構成例を示す。
【００１０】
【発明が解決しようとする課題】
しかし，図２９に示す回路接続では，重負荷時にコンバータの動作が不安定となる。これは、負荷電流の増加によりスイッチングノイズが増加することで、制御回路が誤動作するためであると考えられ、スイッチング周波数が高周波化されるとコンバータ動作が不可能になる場合もある。
【００１１】
さらに、図２８，ｂ）に示した同期整流トランジスタ１２を１チップＩＣ１００に含めようとした場合、この同期整流トランジスタ１２のスイッチングに伴うノイズも加わるため、事情がより悪化する。
【００１２】
本発明の課題は、主スイッチングトランジスタ，ドライバ，制御回路等を１チップとしたＩＣを持つスイッチングＤＣ−ＤＣコンバータにおいて、コンバータの重負荷時や高速スイッチング時に制御回路へ及ぶスイッチングノイズの影響を低減し、安定したコンバータの動作を確保することができるＤＣ−ＤＣコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のＤＣ−ＤＣコンバータでは、
（電源ラインＬＳ１，グランドラインＬＧ１を介して入力される入力電圧Ｖｉｎの）直流電源を周期的にオン／オフして（コイルＬ等を介し）負荷側に出力する主スイッチング半導体素子（主スイッチングトランジスタ１）と、前記直流電源から給電され、前記主スイッチング半導体素子が負荷側に出力した出力電圧（Ｖｏｕｔ）を検出しつつ前記主スイッチング半導体素子のオン／オフのタイミングを定める制御信号（３ａ）を出力する制御回路（３）と、同じく前記直流電源から給電され、前記制御信号に応じて前記主スイッチング半導体素子をオン／オフするドライブ信号（２ａ）を、前記主スイッチング半導体素子の制御電極（ゲートなど）に印加する第１のドライブ回路（ドライバ２）とを少なくとも１チップとした半導体集積回路（１チップＩＣ１００）を持つスイッチングＤＣ−ＤＣコンバータにおいて、
前記直流電源からの給電路のうち、前記制御回路及びその付帯回路（受動部品４からなる回路）のみへの給電を行う配線部分としての正及び負の制御回路用配電線（ＬＳ２及びＬＧ２）と少なくとも前記主スイッチング半導体素子及び前記第 1 のドライブ回路とを含む主回路への正及び負の供電路である電源ライン（ＬＳ１及びＬＧ１）の間のそれぞれ、もしくはいずれかに、前記制御回路へのノイズ電流の流入を抑制するための前記半導体集積回路の外部又は内部に設けた抵抗〔分離抵抗（フィルタ抵抗）Ｒｄ１，Ｒｄ２〕を挿入するようにする。
【００１４】
また請求項２のＤＣ−ＤＣコンバータでは、請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記主回路内に、前記主スイッチング半導体素子の負荷側の主電極（ドレインなど）に一方の主電極（ドレインなど）が接続され、前記主スイッチング半導体素子のオン／オフに同期してそれぞれオフ／オンされて、前記主スイッチング半導体素子のオフ時に負荷電流を転流させる同期整流用のスイッチング半導体素子（同期整流トランジスタ１２）と、前記直流電源から給電され、前記同期整流用スイッチング半導体素子を前記のようにオフ／オンするドライブ信号（２ｂ）を、前記同期整流用スイッチング半導体素子の制御電極（ゲートなど）に印加する第２のドライブ回路（ドライバ２）とを含めるようにする。
【００１５】
また請求項３のＤＣ−ＤＣコンバータでは、請求項１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記抵抗を経ずに前記制御回路及びその付帯回路に通じる正，負の、少なくともその一方に制御回路用配電線を含む給電線の線間に、前記制御回路へのノイズ電流を分流させるための前記半導体集積回路の外部又は内部に設けたコンデンサ（フィルタコンデンサＣｄ）を挿入するようにする。
【００１６】
また請求項４のＤＣ−ＤＣコンバータでは、請求項１ないし３のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
前記制御回路用配電線が前記半導体集積回路の内部に設けた前記抵抗から前記制御回路へ至る間に、前記半導体集積回路の外部へ通じる端子を経由しないようにする。
【００１７】
また請求項５のＤＣ−ＤＣコンバータでは、請求項３又は４に記載のＤＣ−ＤＣコンバータにおいて、
前記コンデンサが前記半導体集積回路の寄生容量からなるようにする。
【００１８】
即ち本発明は、比較的大電流を必要としてスイッチング動作を行い、ノイズを発生しやすい主スイッチングトランジスタ１やドライバ２、さらには同期整流トランジスタ１２が、直接または低インピーダンスを介して接続されている電源ラインＬＳ１及び（又は）グランドラインＬＧ１と、
アナログ回路が内蔵されてノイズの影響を受けやすい、受動部品４からなる付帯回路を含む制御回路３への直接の給電線である正の制御回路用配電線ＬＳ２及び（又は）負の制御回路用配電線ＬＧ２との間に、
それぞれ分離抵抗（フィルタ抵抗）Ｒｄ１及び（又は）Ｒｄ２を挿入することにより、さらには付帯回路を含む制御回路３に並列にフィルタコンデンサＣｄを接続することにより、スイッチング素子（トランジスタ１，１２）やドライバ２等のノイズ発生源側から制御回路３及びその付帯回路へ流れ込むノイズ電流を抑制し、制御回路３の安定動作を可能とするものである。
【００１９】
【発明の実施の形態】
図１は、少なくとも主スイッチングトランジスタ１，ゲートドライバ２，制御回路３を含む１チップＩＣ１００を用いてスイッチングＤＣ−ＤＣコンバータを構成する場合における、電源（具体的には電源に近い電源ラインＬＳ１及びグランドラインＬＧ１）から制御回路３に至る給電路の本発明に基づく接続の形態の種類を示す。
【００２０】
なお、図１には示していないが、この制御回路３には図２８で述べた受動部品４からなる制御回路３の付帯回路が含まれているものとする。またここで便宜上、主スイッチングトランジスタ１，その負荷回路，ドライバ２等を含む、比較的大電流が流れる低インピーダンスの回路を主回路という。
【００２１】
図１の１）は直流電源と、ドライバ２及び（又は）主スイッチングトランジスタ１とを直接結ぶ、この例では正の給電路である電源ラインＬＳ１と、制御回路３に直接向かう正の給電の配線部分としての制御回路用配電線ＬＳ２との間に分離抵抗Ｒｄ１を挿入し、
また主スイッチングトランジスタ１に比較的低インピーダンスで接続されるべき図外の負荷回路等及び（又は）ドライバ２と直流電源とを直接結ぶ、この例では負の給電路であるグランドラインＬＧ１と、制御回路３に直接向かう負の給電の配線部分としての制御回路用配電線ＬＧ２との間に分離抵抗Ｒｄ２を挿入して制御回路３を主回路側からノイズ的に分離する（換言すれば、主回路側から制御回路３に流入するノイズ電流を抑制する）例を示す。
【００２２】
なお、分離抵抗Ｒｄ１，Ｒｄ２をフィルタ抵抗とも呼ぶ。
同図の２）は同図の１）の分離抵抗Ｒｄ２を省略し、分離抵抗Ｒｄ１のみにより制御回路３を主回路側からノイズ的に分離する例を示す。
同図の３）は同図の１）の分離抵抗Ｒｄ１を省略し、分離抵抗Ｒｄ２のみにより制御回路３を主回路側からノイズ的に分離する例を示す。
同図の４）は同図の１）の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続することにより、分離抵抗Ｒｄ１，Ｒｄ２を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をコンデンサＣｄにバイパスさせるようにした例を示す。
【００２３】
同図の５）は同図の２）の制御回路用配電線ＬＳ２と、同配電線ＬＧ２又はこの配電線ＬＧ２が同電位状態に接続されたグランドラインＬＧ１との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続し、分離抵抗Ｒｄ１を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をコンデンサＣｄにバイパスさせるようにした例を示す。
【００２４】
また、同図の６）は同図の３）の制御回路用配電線ＬＧ２と、同配電線ＬＳ２又はこの配電線ＬＳ２が同電位状態に接続された電源ラインＬＳ１との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続し、分離抵抗Ｒｄ２を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をフィルタコンデンサＣｄにバイパスさせるようにした例を示す。
【００２５】
ここでフィルタ抵抗（分離抵抗）Ｒｄ１，Ｒｄ２及びフィルタコンデンサＣｄからなるローパスフィルタの理論的な特性を述べる。いま、ＩＣ全体に供給される電源電圧中に含まれる周波数ｆのノイズ成分の電圧をＶｎ０とし、制御回路３に直接加わる周波数ｆのノイズ成分の電圧をＶｎ１とすると、フィルタコンデンサＣｄとフィルタ抵抗Ｒｄにより構成されるフィルタの利得は一般に、次式（１）で表され、カットオフ周波数ｆｃ は次式（２）で表される。
【００２６】
【数１】
但し、フィルタ抵抗Ｒｄはフィルタ抵抗（分離抵抗）Ｒｄ１とＲｄ２との和で、このフィルタ抵抗のいずれか一方しか使用しないときは、使用しないフィルタ抵抗を０とする。
【００２７】
フィルタ抵抗Ｒｄの値を制御回路３のノイズ周波数におけるインピーダンスより充分大きく、フィルタコンデンサＣｄのノイズ周波数におけるインピーダンスを制御回路３のノイズ周波数におけるインピーダンスより充分小さく、且つ（２）式を用いてフィルタコンデンサＣｄとフィルタ抵抗Ｒｄを選定することにより、制御回路３に流入するノイズのカットを行うことができる。
【００２８】
なお、図２８，ｂ）で述べたようにスイッチングＤＣ−ＤＣコンバータを同期整流型コンバータとして構成し、フライホイールダイオード１１の代わりに用いる同期整流トランジスタ１２を１チップＩＣ１００に組込むようにした場合についても、図１の１）の一点鎖線部に示すように同期整流トランジスタ１２が主スイッチングトランジスタ１と共に主回路に加わるのみで、フライホイールダイオードを用いる通常のＤＣ−ＤＣコンバータと同期整流型コンバータとは、ノイズの発生量は別として、制御回路３を主回路のノイズ発生源側から分離する回路接続の方法には異なるところはなく、図１の１）〜６）の接続の形態を同様に適用することができる。特にノイズの発生量が多い同期整流型コンバータには本発明は制御回路３の誤動作防止に有効である。
【００２９】
なお、これらのいずれの接続の形態においても、分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣｄを１チップＩＣ１００に内蔵させることも、或いはこのＩＣ１００に外付とすることもいずれの結線方法も可能である。
またフィルタコンデンサＣｄとしては独立のコンデンサを用いる代わりにＩＣの寄生容量を用いることにより、独立のコンデンサＣｄを削除することもできる。
【００３０】
分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣｄ等を１チップＩＣ１００に内蔵させた場合、外付け部品の削減となり、制御システム全体の小型化に有効である。さらに制御回路３に直接向かう給電の配線がＩＣ１００内で完成されることになるため、ＩＣ端子が削減される。
以下では図１の１）〜６）の接続の形態を、同期整流型コンバータの場合を含め、それぞれ発明の実施の形態１〜６として説明する。
【００３１】
〔実施の形態１〕
〔実施例１−１（分離抵抗外付，非同期整流）〕
図２は本発明の実施の形態１（つまり図１の１）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３２】
この図においては、図２８のａ）で述べたと同じ基本構成のスイッチングＤＣ−ＤＣコンバータの制御回路３，ドライバ２，主スイッチングトランジスタ１を１チップＩＣ１００として一体に構成している。
【００３３】
そして、ドライバ２および主スイッチングトランジスタ１の電源ラインＬＳ１へ制御回路３の正の制御回路用配電線ＬＳ２をＩＣ１００の外部に設けた分離抵抗Ｒｄ１を介して接続すると共に、主スイッチングトランジスタ１の負荷側の主端子（この例ではドレイン）に接続されたコイルＬ，コンデンサＣｏｕｔ，図外の負荷回路等の低インピーダンス回路やドライバ２の帰路となるグランドラインＬＧ１へ、制御回路３の負の制御回路用配電線ＬＧ２をＩＣ１００の外部に設けた分離抵抗Ｒｄ２を介して接続することにより、主回路側と制御回路３のノイズ的な分離を図り、主回路側から制御回路３へ流入するノイズ電流を抑制している。
【００３４】
なお以下の各実施例において、スイッチングＤＣ−ＤＣコンバータの入力電圧Ｖｉｎは５Ｖ、出力電圧Ｖｏｕｔは２．５Ｖ、スイッチング周波数は３ＭＨｚである。
【００３５】
なお、グランドラインＬＧ１側の分離抵抗Ｒｄ２を使用した場合、制御回路３が検出する出力電圧Ｖｏｕｔ内に分離抵抗Ｒｄ２の直流電圧降下が含まれることになるが、実際上、分離抵抗Ｒｄ２の値は１０Ω程度、制御回路３から分離抵抗Ｒｄ２に流れる直流電流は数ｍＡ程度であるため、分離抵抗Ｒｄ２の直流電圧降下は出力電圧Ｖｏｕｔに対して無視することができる。
【００３６】
〔実施例１−２（分離抵抗内蔵，非同期整流）〕
図３は本発明の実施の形態１の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３７】
この図においては、図２の分離抵抗Ｒｄ１とＲｄ２を１チップＩＣ１００に内蔵するように構成したものである。図から明らかなように正の制御回路用配電線ＬＳ２はＩＣ１００内で分離抵抗Ｒｄ１に接続され、ＩＣ１００の外部に通じる端子を減らすことができる。
【００３８】
〔実施例１−３（分離抵抗外付，同期整流）〕
図４は本発明の実施の形態１の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３９】
この図においては、図２のフライホイールダイオード１１を同期整流トランジスタ１２に置換えて同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流トランジスタ１２を１チップＩＣ１００に内蔵するように構成したものである。
【００４０】
同期整流型ＤＣ−ＤＣコンバータにおいてはフライホイールダイオード１１を用いた通常のＤＣ−ＤＣコンバータに比べてノイズが増加するので、本発明の回路接続方法が特に有効になる。
【００４１】
〔実施例１−４（分離抵抗内蔵，同期整流）〕
図５は本発明の実施の形態１の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４２】
この図においては、図３のフライホイールダイオード１１を同期整流トランジスタ１２に置換えて同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流トランジスタ１２を１チップＩＣ１００に内蔵するように構成したものである。
【００４３】
〔実施の形態２〕
〔実施例２−１（分離抵抗外付、非同期整流）〕
図６は本発明の実施の形態２（つまり図１の２）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４４】
この図においては、図２の構成においてＩＣ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４５】
〔実施例２−２（分離抵抗内蔵、非同期整流）〕
図７は本発明の実施の形態２の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４６】
同図においては図３の構成において、ＩＣ１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４７】
〔実施例２−３（分離抵抗外付、同期整流）〕
図８は本発明の実施の形態２の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４８】
同図においては図４の構成において、ＩＣ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４９】
〔実施例２−４（分離抵抗内蔵、同期整流）〕
図９は本発明の実施の形態２の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５０】
同図においては図５の構成において、ＩＣ１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００５１】
〔実施の形態３〕
〔実施例３−１（分離抵抗外付、非同期整流）〕
図１０は本発明の実施の形態３（つまり図１の３）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５２】
この図においては、図２の構成においてＩＣ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５３】
〔実施例３−２（分離抵抗内蔵、非同期整流）〕
図１１は本発明の実施の形態３の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５４】
この図においては、図３の構成においてＩＣ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５５】
〔実施例３−３（分離抵抗外付、同期整流）〕
図１２は本発明の実施の形態３の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５６】
この図においては、図４の構成においてＩＣ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５７】
〔実施例３−４（分離抵抗内蔵、同期整流）〕
図１３は本発明の実施の形態３の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５８】
この図においては、図５の構成においてＩＣ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５９】
〔実施の形態４〕
〔実施例４−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図１４は本発明の実施の形態４（つまり図１の４）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６０】
この図においては、図２の構成において制御回路３の正の制御回路用配電線ＬＳ２と負の制御回路用配電線ＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６１】
なお、フィルタコンデンサＣｄにＩＣ１００の寄生容量を利用する場合、制御回路３の制御回路用配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある配線部分と、制御回路用配電線ＬＧ２又はこの配電線ＬＧ２と同等の電位にある配線部分がそれぞれＩＣ１００の寄生容量の図外のＩＣ１００の外部に出る２つの端子に接続されるものとする。このことは以下に述べるフィルタコンデンサ外付の他の実施例についても同様である。
【００６２】
〔実施例４−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図１５は本発明の実施の形態４の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６３】
この図においては、図３の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６４】
なお、フィルタコンデンサＣｄにＩＣ１００の寄生容量を利用する場合、制御回路３の制御回路用配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある配線部分と、制御回路用配電線ＬＧ２又はこの配電線ＬＧ２と同等の電位にある配線部分がそれぞれＩＣ１００の寄生容量の図外のＩＣ内部の２つの端子に接続されるものとする。このことは以下に述べるフィルタコンデンサ内蔵の他の実施例についても同様である。
【００６５】
〔実施例４−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図１６は本発明の実施の形態４の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６６】
この図においては、図４の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６７】
〔実施例４−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図１７は本発明の実施の形態４の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６８】
この図においては、図５の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６９】
〔実施の形態５〕
〔実施例５−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図１８は本発明の実施の形態５（つまり図１の５）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７０】
この図においては、図６の構成において制御回路３の制御回路用配電線ＬＳ２と主回路側のグランドラインＬＧ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７１】
但しこの場合、厳密にはフィルタコンデンサＣｄの分離抵抗の存在しない負極側の接続端は制御回路用配電線ＬＧ２とすることが望ましいが、コンデンサＣｄのグランドラインＬＧ１への接続点と制御回路３の負の給電端子との間のインピーダンスが小さければ、図１８の接続法もコンデンサＣｄの負極側を配電線ＬＧ２へ接続した場合と同等であり、本発明に包含される。
【００７２】
〔実施例５−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図１９は本発明の実施の形態５の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７３】
この図においては、図７の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７４】
〔実施例５−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図２０は本発明の実施の形態５の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７５】
この図においては、図８の構成において制御回路３の制御回路用配電線ＬＳ２と、制御回路用配電線ＬＧ２と同等の電位にある主回路側のグランドラインＬＧ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７６】
〔実施例５−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図２１は本発明の実施の形態５の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７７】
この図においては、図９の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７８】
〔実施の形態６〕
〔実施例６−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図２２は本発明の実施の形態６（つまり図１の６）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７９】
この図においては、図１０の構成において制御回路３の制御回路用配電線ＬＧ２と、制御回路用配電線ＬＳ２と同等の電位にある主回路側の電源ラインＬＳ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８０】
この場合も、厳密にはフィルタコンデンサＣｄの分離抵抗の存在しない正極側の接続端は制御回路用配電線ＬＳ２とすることが望ましいが、コンデンサＣｄの電源ラインＬＳ１への接続点と制御回路３の正の給電端子との間のインピーダンスが小さければ、図２２の接続法もコンデンサＣｄの正極側を配電線ＬＳ２へ接続した場合と同等であり、本発明に包含される。
【００８１】
〔実施例６−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図２３は本発明の実施の形態６の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８２】
この図においては、図１１の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８３】
〔実施例６−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図２４は本発明の実施の形態６の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８４】
この図においては、図１２の構成において制御回路３の制御回路用配電線ＬＧ２と、制御回路用配電線ＬＳ２と同等の電位にある主回路側の電源ラインＬＳ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８５】
〔実施例６−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図２５は本発明の実施の形態６の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８６】
この図においては、図１３の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８７】
【発明の効果】
図２６は、図２〜１３の回路構成の実施により実現された、制御回路３の出力に現れるノイズの削減率を示している。この図から分離抵抗Ｒｄ（＝Ｒｄ１＋Ｒｄ２）を接続することによりノイズが除去されることが確認できる。
【００８８】
接続する分離抵抗Ｒｄは１０Ωまでが効果的であり、１０Ωでノイズを約９５％削減できた。そして制御回路３の誤動作が解消され、コンバータが安定動作した。
【００８９】
また、図２７は、図１４〜２５に示す回路の制御回路３に混入するノイズの減衰利得を示す。但し、この図は周波数１００ＭＨｚのノイズの場合を示す。この図より、フィルタ抵抗（分離抵抗）ＲｄおよぴコンデンサＣｄを接続することによりノイズが除去されることが確認できる。
接続する抵抗・コンデンサの時定数ＣｄＲｄは、Ｃｄ・Ｒｄ＝４×１０−９ｓ程度でノイズの影響がなく制御回路３が正常動作し、コンバータが安定動作した。
【００９０】
このように本発明によれば、制御回路，ドライバ，主スイッンチングトランジスタ等を１チップとしたＩＣを持ち、少なくとも前記主スイッチング半導体素子及び前記第 1 のドライブ回路とを含む主回路の直流電源を全ての給電源として作動するスイッチングＤＣ−ＤＣコンバータにおいて、付帯回路を含む制御回路へ直接通じる正及び（又は）負の給電用配線部分（制御回路用配電線ＬＳ２，ＬＧ２）と主回路への正及び負の供電路である電源ライン（ＬＳ１及びＬＧ１）の間のそれぞれ、もしくはいずれかに分離抵抗を挿入し、さらに必要に応じ付帯回路を含む制御回路に並列にフィルタコンデンサを接続するようにしたので、
主回路側から制御回路に流入するノイズ電流が抑制され、ノイズの影響による制御回路の誤動作、特に重負荷時，高速スイッチング時の誤動作を回避し、ＤＣ−ＤＣコンバータの動作を安定させることができる。さらに、分離抵抗やフィルタコンデンサをＩＣに内蔵することにより、ＩＣの端子の削減や制御システムの小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の種類を示す概略の回路図
【図２】本発明の実施の形態１の第１の実施例としての要部の構成を示す回路図
【図３】本発明の実施の形態１の第２の実施例としての要部の構成を示す回路図
【図４】本発明の実施の形態１の第３の実施例としての要部の構成を示す回路図
【図５】本発明の実施の形態１の第４の実施例としての要部の構成を示す回路図
【図６】本発明の実施の形態２の第１の実施例としての要部の構成を示す回路図
【図７】本発明の実施の形態２の第２の実施例としての要部の構成を示す回路図
【図８】本発明の実施の形態２の第３の実施例としての要部の構成を示す回路図
【図９】本発明の実施の形態２の第４の実施例としての要部の構成を示す回路図
【図１０】本発明の実施の形態３の第１の実施例としての要部の構成を示す回路図
【図１１】本発明の実施の形態３の第２の実施例としての要部の構成を示す回路図
【図１２】本発明の実施の形態３の第３の実施例としての要部の構成を示す回路図
【図１３】本発明の実施の形態３の第４の実施例としての要部の構成を示す回路図
【図１４】本発明の実施の形態４の第１の実施例としての要部の構成を示す回路図
【図１５】本発明の実施の形態４の第２の実施例としての要部の構成を示す回路図
【図１６】本発明の実施の形態４の第３の実施例としての要部の構成を示す回路図
【図１７】本発明の実施の形態４の第４の実施例としての要部の構成を示す回路図
【図１８】本発明の実施の形態５の第１の実施例としての要部の構成を示す回路図
【図１９】本発明の実施の形態５の第２の実施例としての要部の構成を示す回路図
【図２０】本発明の実施の形態５の第３の実施例としての要部の構成を示す回路図
【図２１】本発明の実施の形態５の第４の実施例としての要部の構成を示す回路図
【図２２】本発明の実施の形態６の第１の実施例としての要部の構成を示す回路図
【図２３】本発明の実施の形態６の第２の実施例としての要部の構成を示す回路図
【図２４】本発明の実施の形態６の第３の実施例としての要部の構成を示す回路図
【図２５】本発明の実施の形態６の第４の実施例としての要部の構成を示す回路図
【図２６】図２〜図１３の回路構成のノイズ削減効果を示す特性図
【図２７】図１４〜図２５の回路構成のノイズ減衰利得を示す特性図
【図２８】従来のスイッチングＤＣ−ＤＣコンバータの構成例を示す回路図
【図２９】図２８の回路の主スイッチングトランジスタ，ドライバ，制御回路を１チップＩＣとした場合の回路図
【符号の説明】
１ 主スイッチングトランジスタ
２ ドライバ
２ａ，２ｂ ドライブ信号
３ 制御回路
３ａ 制御信号
４ 受動部品
１１ フライホイールダイオード
１２ 同期整流トランジスタ
１００ １チップＩＣ
Ｒｄ，Ｒｄ１，Ｒｄ２ 分離抵抗（フィルタ抵抗）
Ｃｄ フィルタコンデンサ
ＬＳ１ 電源ライン
ＬＳ２ 制御回路用配電線
ＬＧ１ グランドライン
ＬＧ２ 制御回路用配電線
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｌ コイル
Ｃｉｎ，Ｃｏｕｔ 平滑コンデンサ
【発明の属する技術分野】
本発明は、小電力のアナログ回路と大電力のアナログ回路を１チップに構成した半導体集積回路を持つスイッチングＤＣ−ＤＣコンバータ、特に大電力アナログ回路が小電力アナログ回路に及ぼすノイズを抑制するようにしたＤＣ−ＤＣコンバータに関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図２８はスイッチングＤＣ−ＤＣコンバータの一形式である降圧型ＤＣ−ＤＣコンバータの回路構成例を示す。同図ａ）において、Ｖｉｎは直流の入力電圧、Ｃｉｎは入力電圧Ｖｉｎの平滑用のコンデンサ、１は入力電圧Ｖｉｎを断続する主スイッチング半導体素子としての主スイッチングトランジスタで、この例ではＰチャネルＭＯＳＦＥＴからなる。
【０００３】
１１は主スイッチングトランジスタ１のオフ時にその電流を転流させるためのフライホイールダイオード、ＬとＣｏｕｔはそれぞれこのＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔを平滑にするためのコイルとコンデンサである。
【０００４】
また３は入力電圧Ｖｉｎを電源とし、出力電圧Ｖｏｕｔを検出しつつ、この電圧Ｖｏｕｔを一定にするようにトランジスタ１をオン／オフするタイミングを定める制御信号３ａを出力する制御回路、２は入力電圧Ｖｉｎを電源とし、制御回路３からの制御信号３ａに応じて、主スイッチングトランジスタ１のゲートに印加するドライブ信号２ａを生成し、トランジスタ１を直接オン／オフ駆動するゲートドライバ（単にドライバとも記す）である。
【０００５】
なお、４は制御回路３に付加される各種の受動部品で、例えば制御回路３内に作られる定電圧電源の出力を平滑化するためのコンデンサや、制御回路３内の発振器の周波数を決定するための抵抗及びコンデンサ等からなる。
【０００６】
図２８のｂ）は同図ａ）のフライホイールダイオード１１を、この例ではＮチャネルＭＯＳＦＥＴからなる同期整流トランジスタ１２に置き換えたいわゆる同期整流型コンバータの回路の同図ａ）と異なる部分のみを示す。
【０００７】
同期整流トランジスタ１２は、ドライバ２からのドライブ信号２ｂにより、主スイッチングトランジスタ１に対するオン／オフの駆動に同期してそれぞれオフ／オンに駆動され、主スイッチングトランジスタ１のオフ時にその電流を転流させる役割を持つ。
【０００８】
トランジスタのオン電圧はダイオードのオン電圧より小さくすることができるので、フライホイールダイオード１１の代わりに同期整流トランジスタ１２を用いることにより、スイッチングＤＣ−ＤＣコンバータの効率を高めることができる。
【０００９】
図２９は、図２８，ａ）の回路の主スイッチングトランジスタ１，ドライバ２，制御回路３を１チップの半導体集積回路（以下ＩＣとも略記する）１００として構成した場合の回路構成例を示す。
【００１０】
【発明が解決しようとする課題】
しかし，図２９に示す回路接続では，重負荷時にコンバータの動作が不安定となる。これは、負荷電流の増加によりスイッチングノイズが増加することで、制御回路が誤動作するためであると考えられ、スイッチング周波数が高周波化されるとコンバータ動作が不可能になる場合もある。
【００１１】
さらに、図２８，ｂ）に示した同期整流トランジスタ１２を１チップＩＣ１００に含めようとした場合、この同期整流トランジスタ１２のスイッチングに伴うノイズも加わるため、事情がより悪化する。
【００１２】
本発明の課題は、主スイッチングトランジスタ，ドライバ，制御回路等を１チップとしたＩＣを持つスイッチングＤＣ−ＤＣコンバータにおいて、コンバータの重負荷時や高速スイッチング時に制御回路へ及ぶスイッチングノイズの影響を低減し、安定したコンバータの動作を確保することができるＤＣ−ＤＣコンバータを提供することにある。
【００１３】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のＤＣ−ＤＣコンバータでは、
（電源ラインＬＳ１，グランドラインＬＧ１を介して入力される入力電圧Ｖｉｎの）直流電源を周期的にオン／オフして（コイルＬ等を介し）負荷側に出力する主スイッチング半導体素子（主スイッチングトランジスタ１）と、前記直流電源から給電され、前記主スイッチング半導体素子が負荷側に出力した出力電圧（Ｖｏｕｔ）を検出しつつ前記主スイッチング半導体素子のオン／オフのタイミングを定める制御信号（３ａ）を出力する制御回路（３）と、同じく前記直流電源から給電され、前記制御信号に応じて前記主スイッチング半導体素子をオン／オフするドライブ信号（２ａ）を、前記主スイッチング半導体素子の制御電極（ゲートなど）に印加する第１のドライブ回路（ドライバ２）とを少なくとも１チップとした半導体集積回路（１チップＩＣ１００）を持つスイッチングＤＣ−ＤＣコンバータにおいて、
前記直流電源からの給電路のうち、前記制御回路及びその付帯回路（受動部品４からなる回路）のみへの給電を行う配線部分としての正及び負の制御回路用配電線（ＬＳ２及びＬＧ２）と少なくとも前記主スイッチング半導体素子及び前記第 1 のドライブ回路とを含む主回路への正及び負の供電路である電源ライン（ＬＳ１及びＬＧ１）の間のそれぞれ、もしくはいずれかに、前記制御回路へのノイズ電流の流入を抑制するための前記半導体集積回路の外部又は内部に設けた抵抗〔分離抵抗（フィルタ抵抗）Ｒｄ１，Ｒｄ２〕を挿入するようにする。
【００１４】
また請求項２のＤＣ−ＤＣコンバータでは、請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記主回路内に、前記主スイッチング半導体素子の負荷側の主電極（ドレインなど）に一方の主電極（ドレインなど）が接続され、前記主スイッチング半導体素子のオン／オフに同期してそれぞれオフ／オンされて、前記主スイッチング半導体素子のオフ時に負荷電流を転流させる同期整流用のスイッチング半導体素子（同期整流トランジスタ１２）と、前記直流電源から給電され、前記同期整流用スイッチング半導体素子を前記のようにオフ／オンするドライブ信号（２ｂ）を、前記同期整流用スイッチング半導体素子の制御電極（ゲートなど）に印加する第２のドライブ回路（ドライバ２）とを含めるようにする。
【００１５】
また請求項３のＤＣ−ＤＣコンバータでは、請求項１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記抵抗を経ずに前記制御回路及びその付帯回路に通じる正，負の、少なくともその一方に制御回路用配電線を含む給電線の線間に、前記制御回路へのノイズ電流を分流させるための前記半導体集積回路の外部又は内部に設けたコンデンサ（フィルタコンデンサＣｄ）を挿入するようにする。
【００１６】
また請求項４のＤＣ−ＤＣコンバータでは、請求項１ないし３のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
前記制御回路用配電線が前記半導体集積回路の内部に設けた前記抵抗から前記制御回路へ至る間に、前記半導体集積回路の外部へ通じる端子を経由しないようにする。
【００１７】
また請求項５のＤＣ−ＤＣコンバータでは、請求項３又は４に記載のＤＣ−ＤＣコンバータにおいて、
前記コンデンサが前記半導体集積回路の寄生容量からなるようにする。
【００１８】
即ち本発明は、比較的大電流を必要としてスイッチング動作を行い、ノイズを発生しやすい主スイッチングトランジスタ１やドライバ２、さらには同期整流トランジスタ１２が、直接または低インピーダンスを介して接続されている電源ラインＬＳ１及び（又は）グランドラインＬＧ１と、
アナログ回路が内蔵されてノイズの影響を受けやすい、受動部品４からなる付帯回路を含む制御回路３への直接の給電線である正の制御回路用配電線ＬＳ２及び（又は）負の制御回路用配電線ＬＧ２との間に、
それぞれ分離抵抗（フィルタ抵抗）Ｒｄ１及び（又は）Ｒｄ２を挿入することにより、さらには付帯回路を含む制御回路３に並列にフィルタコンデンサＣｄを接続することにより、スイッチング素子（トランジスタ１，１２）やドライバ２等のノイズ発生源側から制御回路３及びその付帯回路へ流れ込むノイズ電流を抑制し、制御回路３の安定動作を可能とするものである。
【００１９】
【発明の実施の形態】
図１は、少なくとも主スイッチングトランジスタ１，ゲートドライバ２，制御回路３を含む１チップＩＣ１００を用いてスイッチングＤＣ−ＤＣコンバータを構成する場合における、電源（具体的には電源に近い電源ラインＬＳ１及びグランドラインＬＧ１）から制御回路３に至る給電路の本発明に基づく接続の形態の種類を示す。
【００２０】
なお、図１には示していないが、この制御回路３には図２８で述べた受動部品４からなる制御回路３の付帯回路が含まれているものとする。またここで便宜上、主スイッチングトランジスタ１，その負荷回路，ドライバ２等を含む、比較的大電流が流れる低インピーダンスの回路を主回路という。
【００２１】
図１の１）は直流電源と、ドライバ２及び（又は）主スイッチングトランジスタ１とを直接結ぶ、この例では正の給電路である電源ラインＬＳ１と、制御回路３に直接向かう正の給電の配線部分としての制御回路用配電線ＬＳ２との間に分離抵抗Ｒｄ１を挿入し、
また主スイッチングトランジスタ１に比較的低インピーダンスで接続されるべき図外の負荷回路等及び（又は）ドライバ２と直流電源とを直接結ぶ、この例では負の給電路であるグランドラインＬＧ１と、制御回路３に直接向かう負の給電の配線部分としての制御回路用配電線ＬＧ２との間に分離抵抗Ｒｄ２を挿入して制御回路３を主回路側からノイズ的に分離する（換言すれば、主回路側から制御回路３に流入するノイズ電流を抑制する）例を示す。
【００２２】
なお、分離抵抗Ｒｄ１，Ｒｄ２をフィルタ抵抗とも呼ぶ。
同図の２）は同図の１）の分離抵抗Ｒｄ２を省略し、分離抵抗Ｒｄ１のみにより制御回路３を主回路側からノイズ的に分離する例を示す。
同図の３）は同図の１）の分離抵抗Ｒｄ１を省略し、分離抵抗Ｒｄ２のみにより制御回路３を主回路側からノイズ的に分離する例を示す。
同図の４）は同図の１）の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続することにより、分離抵抗Ｒｄ１，Ｒｄ２を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をコンデンサＣｄにバイパスさせるようにした例を示す。
【００２３】
同図の５）は同図の２）の制御回路用配電線ＬＳ２と、同配電線ＬＧ２又はこの配電線ＬＧ２が同電位状態に接続されたグランドラインＬＧ１との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続し、分離抵抗Ｒｄ１を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をコンデンサＣｄにバイパスさせるようにした例を示す。
【００２４】
また、同図の６）は同図の３）の制御回路用配電線ＬＧ２と、同配電線ＬＳ２又はこの配電線ＬＳ２が同電位状態に接続された電源ラインＬＳ１との線間に（換言すれば制御回路３に並列に）、さらにフィルタコンデンサＣｄを接続し、分離抵抗Ｒｄ２を介してなおも主回路側から制御回路３へ流入する周波数の高いノイズ成分をフィルタコンデンサＣｄにバイパスさせるようにした例を示す。
【００２５】
ここでフィルタ抵抗（分離抵抗）Ｒｄ１，Ｒｄ２及びフィルタコンデンサＣｄからなるローパスフィルタの理論的な特性を述べる。いま、ＩＣ全体に供給される電源電圧中に含まれる周波数ｆのノイズ成分の電圧をＶｎ０とし、制御回路３に直接加わる周波数ｆのノイズ成分の電圧をＶｎ１とすると、フィルタコンデンサＣｄとフィルタ抵抗Ｒｄにより構成されるフィルタの利得は一般に、次式（１）で表され、カットオフ周波数ｆｃ は次式（２）で表される。
【００２６】
【数１】
【００２７】
フィルタ抵抗Ｒｄの値を制御回路３のノイズ周波数におけるインピーダンスより充分大きく、フィルタコンデンサＣｄのノイズ周波数におけるインピーダンスを制御回路３のノイズ周波数におけるインピーダンスより充分小さく、且つ（２）式を用いてフィルタコンデンサＣｄとフィルタ抵抗Ｒｄを選定することにより、制御回路３に流入するノイズのカットを行うことができる。
【００２８】
なお、図２８，ｂ）で述べたようにスイッチングＤＣ−ＤＣコンバータを同期整流型コンバータとして構成し、フライホイールダイオード１１の代わりに用いる同期整流トランジスタ１２を１チップＩＣ１００に組込むようにした場合についても、図１の１）の一点鎖線部に示すように同期整流トランジスタ１２が主スイッチングトランジスタ１と共に主回路に加わるのみで、フライホイールダイオードを用いる通常のＤＣ−ＤＣコンバータと同期整流型コンバータとは、ノイズの発生量は別として、制御回路３を主回路のノイズ発生源側から分離する回路接続の方法には異なるところはなく、図１の１）〜６）の接続の形態を同様に適用することができる。特にノイズの発生量が多い同期整流型コンバータには本発明は制御回路３の誤動作防止に有効である。
【００２９】
なお、これらのいずれの接続の形態においても、分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣｄを１チップＩＣ１００に内蔵させることも、或いはこのＩＣ１００に外付とすることもいずれの結線方法も可能である。
またフィルタコンデンサＣｄとしては独立のコンデンサを用いる代わりにＩＣの寄生容量を用いることにより、独立のコンデンサＣｄを削除することもできる。
【００３０】
分離抵抗Ｒｄ１，Ｒｄ２やフィルタコンデンサＣｄ等を１チップＩＣ１００に内蔵させた場合、外付け部品の削減となり、制御システム全体の小型化に有効である。さらに制御回路３に直接向かう給電の配線がＩＣ１００内で完成されることになるため、ＩＣ端子が削減される。
以下では図１の１）〜６）の接続の形態を、同期整流型コンバータの場合を含め、それぞれ発明の実施の形態１〜６として説明する。
【００３１】
〔実施の形態１〕
〔実施例１−１（分離抵抗外付，非同期整流）〕
図２は本発明の実施の形態１（つまり図１の１）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３２】
この図においては、図２８のａ）で述べたと同じ基本構成のスイッチングＤＣ−ＤＣコンバータの制御回路３，ドライバ２，主スイッチングトランジスタ１を１チップＩＣ１００として一体に構成している。
【００３３】
そして、ドライバ２および主スイッチングトランジスタ１の電源ラインＬＳ１へ制御回路３の正の制御回路用配電線ＬＳ２をＩＣ１００の外部に設けた分離抵抗Ｒｄ１を介して接続すると共に、主スイッチングトランジスタ１の負荷側の主端子（この例ではドレイン）に接続されたコイルＬ，コンデンサＣｏｕｔ，図外の負荷回路等の低インピーダンス回路やドライバ２の帰路となるグランドラインＬＧ１へ、制御回路３の負の制御回路用配電線ＬＧ２をＩＣ１００の外部に設けた分離抵抗Ｒｄ２を介して接続することにより、主回路側と制御回路３のノイズ的な分離を図り、主回路側から制御回路３へ流入するノイズ電流を抑制している。
【００３４】
なお以下の各実施例において、スイッチングＤＣ−ＤＣコンバータの入力電圧Ｖｉｎは５Ｖ、出力電圧Ｖｏｕｔは２．５Ｖ、スイッチング周波数は３ＭＨｚである。
【００３５】
なお、グランドラインＬＧ１側の分離抵抗Ｒｄ２を使用した場合、制御回路３が検出する出力電圧Ｖｏｕｔ内に分離抵抗Ｒｄ２の直流電圧降下が含まれることになるが、実際上、分離抵抗Ｒｄ２の値は１０Ω程度、制御回路３から分離抵抗Ｒｄ２に流れる直流電流は数ｍＡ程度であるため、分離抵抗Ｒｄ２の直流電圧降下は出力電圧Ｖｏｕｔに対して無視することができる。
【００３６】
〔実施例１−２（分離抵抗内蔵，非同期整流）〕
図３は本発明の実施の形態１の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３７】
この図においては、図２の分離抵抗Ｒｄ１とＲｄ２を１チップＩＣ１００に内蔵するように構成したものである。図から明らかなように正の制御回路用配電線ＬＳ２はＩＣ１００内で分離抵抗Ｒｄ１に接続され、ＩＣ１００の外部に通じる端子を減らすことができる。
【００３８】
〔実施例１−３（分離抵抗外付，同期整流）〕
図４は本発明の実施の形態１の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００３９】
この図においては、図２のフライホイールダイオード１１を同期整流トランジスタ１２に置換えて同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流トランジスタ１２を１チップＩＣ１００に内蔵するように構成したものである。
【００４０】
同期整流型ＤＣ−ＤＣコンバータにおいてはフライホイールダイオード１１を用いた通常のＤＣ−ＤＣコンバータに比べてノイズが増加するので、本発明の回路接続方法が特に有効になる。
【００４１】
〔実施例１−４（分離抵抗内蔵，同期整流）〕
図５は本発明の実施の形態１の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４２】
この図においては、図３のフライホイールダイオード１１を同期整流トランジスタ１２に置換えて同期整流型ＤＣ−ＤＣコンバータとし、且つ同期整流トランジスタ１２を１チップＩＣ１００に内蔵するように構成したものである。
【００４３】
〔実施の形態２〕
〔実施例２−１（分離抵抗外付、非同期整流）〕
図６は本発明の実施の形態２（つまり図１の２）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４４】
この図においては、図２の構成においてＩＣ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４５】
〔実施例２−２（分離抵抗内蔵、非同期整流）〕
図７は本発明の実施の形態２の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４６】
同図においては図３の構成において、ＩＣ１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４７】
〔実施例２−３（分離抵抗外付、同期整流）〕
図８は本発明の実施の形態２の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００４８】
同図においては図４の構成において、ＩＣ１００の外付の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００４９】
〔実施例２−４（分離抵抗内蔵、同期整流）〕
図９は本発明の実施の形態２の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５０】
同図においては図５の構成において、ＩＣ１００の内蔵の分離抵抗Ｒｄ２を省略し、制御回路３の制御回路用配電線ＬＧ２を主回路側のグランドラインＬＧ１、又はこのラインＬＧ１と同等の電位にある配線部分に接続するようにしたものである。
【００５１】
〔実施の形態３〕
〔実施例３−１（分離抵抗外付、非同期整流）〕
図１０は本発明の実施の形態３（つまり図１の３）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５２】
この図においては、図２の構成においてＩＣ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５３】
〔実施例３−２（分離抵抗内蔵、非同期整流）〕
図１１は本発明の実施の形態３の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５４】
この図においては、図３の構成においてＩＣ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５５】
〔実施例３−３（分離抵抗外付、同期整流）〕
図１２は本発明の実施の形態３の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５６】
この図においては、図４の構成においてＩＣ１００の外付の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５７】
〔実施例３−４（分離抵抗内蔵、同期整流）〕
図１３は本発明の実施の形態３の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００５８】
この図においては、図５の構成においてＩＣ１００の内蔵の分離抵抗Ｒｄ１を省略し、制御回路３の制御回路用配電線ＬＳ２を主回路側の電源ラインＬＳ１、又はこのラインＬＳ１と同等の電位にある配線部分に接続するようにしたものである。
【００５９】
〔実施の形態４〕
〔実施例４−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図１４は本発明の実施の形態４（つまり図１の４）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６０】
この図においては、図２の構成において制御回路３の正の制御回路用配電線ＬＳ２と負の制御回路用配電線ＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６１】
なお、フィルタコンデンサＣｄにＩＣ１００の寄生容量を利用する場合、制御回路３の制御回路用配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある配線部分と、制御回路用配電線ＬＧ２又はこの配電線ＬＧ２と同等の電位にある配線部分がそれぞれＩＣ１００の寄生容量の図外のＩＣ１００の外部に出る２つの端子に接続されるものとする。このことは以下に述べるフィルタコンデンサ外付の他の実施例についても同様である。
【００６２】
〔実施例４−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図１５は本発明の実施の形態４の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６３】
この図においては、図３の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６４】
なお、フィルタコンデンサＣｄにＩＣ１００の寄生容量を利用する場合、制御回路３の制御回路用配電線ＬＳ２又はこの配電線ＬＳ２と同等の電位にある配線部分と、制御回路用配電線ＬＧ２又はこの配電線ＬＧ２と同等の電位にある配線部分がそれぞれＩＣ１００の寄生容量の図外のＩＣ内部の２つの端子に接続されるものとする。このことは以下に述べるフィルタコンデンサ内蔵の他の実施例についても同様である。
【００６５】
〔実施例４−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図１６は本発明の実施の形態４の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６６】
この図においては、図４の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６７】
〔実施例４−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図１７は本発明の実施の形態４の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００６８】
この図においては、図５の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００６９】
〔実施の形態５〕
〔実施例５−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図１８は本発明の実施の形態５（つまり図１の５）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７０】
この図においては、図６の構成において制御回路３の制御回路用配電線ＬＳ２と主回路側のグランドラインＬＧ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７１】
但しこの場合、厳密にはフィルタコンデンサＣｄの分離抵抗の存在しない負極側の接続端は制御回路用配電線ＬＧ２とすることが望ましいが、コンデンサＣｄのグランドラインＬＧ１への接続点と制御回路３の負の給電端子との間のインピーダンスが小さければ、図１８の接続法もコンデンサＣｄの負極側を配電線ＬＧ２へ接続した場合と同等であり、本発明に包含される。
【００７２】
〔実施例５−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図１９は本発明の実施の形態５の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７３】
この図においては、図７の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７４】
〔実施例５−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図２０は本発明の実施の形態５の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７５】
この図においては、図８の構成において制御回路３の制御回路用配電線ＬＳ２と、制御回路用配電線ＬＧ２と同等の電位にある主回路側のグランドラインＬＧ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７６】
〔実施例５−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図２１は本発明の実施の形態５の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７７】
この図においては、図９の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００７８】
〔実施の形態６〕
〔実施例６−１（フィルタ抵抗・コンデンサ外付、非同期整流）〕
図２２は本発明の実施の形態６（つまり図１の６）の接続の形態）の第１の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００７９】
この図においては、図１０の構成において制御回路３の制御回路用配電線ＬＧ２と、制御回路用配電線ＬＳ２と同等の電位にある主回路側の電源ラインＬＳ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８０】
この場合も、厳密にはフィルタコンデンサＣｄの分離抵抗の存在しない正極側の接続端は制御回路用配電線ＬＳ２とすることが望ましいが、コンデンサＣｄの電源ラインＬＳ１への接続点と制御回路３の正の給電端子との間のインピーダンスが小さければ、図２２の接続法もコンデンサＣｄの正極側を配電線ＬＳ２へ接続した場合と同等であり、本発明に包含される。
【００８１】
〔実施例６−２（フィルタ抵抗・コンデンサ内蔵、非同期整流）〕
図２３は本発明の実施の形態６の第２の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８２】
この図においては、図１１の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８３】
〔実施例６−３（フィルタ抵抗・コンデンサ外付、同期整流）〕
図２４は本発明の実施の形態６の第３の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８４】
この図においては、図１２の構成において制御回路３の制御回路用配電線ＬＧ２と、制御回路用配電線ＬＳ２と同等の電位にある主回路側の電源ラインＬＳ１との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の外部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８５】
〔実施例６−４（フィルタ抵抗・コンデンサ内蔵、同期整流）〕
図２５は本発明の実施の形態６の第４の実施例としてのスイッチングＤＣ−ＤＣコンバータの要部の回路構成を示す。
【００８６】
この図においては、図１３の構成において制御回路３の制御回路用配電線ＬＳ２とＬＧ２との線間に（換言すれば受動部品４を含む制御回路３に並列に）、１チップＩＣ１００の内部で独立の容量又は１チップＩＣ１００に寄生する容量をフィルタコンデンサＣｄとして接続するようにしたものである。
【００８７】
【発明の効果】
図２６は、図２〜１３の回路構成の実施により実現された、制御回路３の出力に現れるノイズの削減率を示している。この図から分離抵抗Ｒｄ（＝Ｒｄ１＋Ｒｄ２）を接続することによりノイズが除去されることが確認できる。
【００８８】
接続する分離抵抗Ｒｄは１０Ωまでが効果的であり、１０Ωでノイズを約９５％削減できた。そして制御回路３の誤動作が解消され、コンバータが安定動作した。
【００８９】
また、図２７は、図１４〜２５に示す回路の制御回路３に混入するノイズの減衰利得を示す。但し、この図は周波数１００ＭＨｚのノイズの場合を示す。この図より、フィルタ抵抗（分離抵抗）ＲｄおよぴコンデンサＣｄを接続することによりノイズが除去されることが確認できる。
接続する抵抗・コンデンサの時定数ＣｄＲｄは、Ｃｄ・Ｒｄ＝４×１０−９ｓ程度でノイズの影響がなく制御回路３が正常動作し、コンバータが安定動作した。
【００９０】
このように本発明によれば、制御回路，ドライバ，主スイッンチングトランジスタ等を１チップとしたＩＣを持ち、少なくとも前記主スイッチング半導体素子及び前記第 1 のドライブ回路とを含む主回路の直流電源を全ての給電源として作動するスイッチングＤＣ−ＤＣコンバータにおいて、付帯回路を含む制御回路へ直接通じる正及び（又は）負の給電用配線部分（制御回路用配電線ＬＳ２，ＬＧ２）と主回路への正及び負の供電路である電源ライン（ＬＳ１及びＬＧ１）の間のそれぞれ、もしくはいずれかに分離抵抗を挿入し、さらに必要に応じ付帯回路を含む制御回路に並列にフィルタコンデンサを接続するようにしたので、
主回路側から制御回路に流入するノイズ電流が抑制され、ノイズの影響による制御回路の誤動作、特に重負荷時，高速スイッチング時の誤動作を回避し、ＤＣ−ＤＣコンバータの動作を安定させることができる。さらに、分離抵抗やフィルタコンデンサをＩＣに内蔵することにより、ＩＣの端子の削減や制御システムの小型化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の種類を示す概略の回路図
【図２】本発明の実施の形態１の第１の実施例としての要部の構成を示す回路図
【図３】本発明の実施の形態１の第２の実施例としての要部の構成を示す回路図
【図４】本発明の実施の形態１の第３の実施例としての要部の構成を示す回路図
【図５】本発明の実施の形態１の第４の実施例としての要部の構成を示す回路図
【図６】本発明の実施の形態２の第１の実施例としての要部の構成を示す回路図
【図７】本発明の実施の形態２の第２の実施例としての要部の構成を示す回路図
【図８】本発明の実施の形態２の第３の実施例としての要部の構成を示す回路図
【図９】本発明の実施の形態２の第４の実施例としての要部の構成を示す回路図
【図１０】本発明の実施の形態３の第１の実施例としての要部の構成を示す回路図
【図１１】本発明の実施の形態３の第２の実施例としての要部の構成を示す回路図
【図１２】本発明の実施の形態３の第３の実施例としての要部の構成を示す回路図
【図１３】本発明の実施の形態３の第４の実施例としての要部の構成を示す回路図
【図１４】本発明の実施の形態４の第１の実施例としての要部の構成を示す回路図
【図１５】本発明の実施の形態４の第２の実施例としての要部の構成を示す回路図
【図１６】本発明の実施の形態４の第３の実施例としての要部の構成を示す回路図
【図１７】本発明の実施の形態４の第４の実施例としての要部の構成を示す回路図
【図１８】本発明の実施の形態５の第１の実施例としての要部の構成を示す回路図
【図１９】本発明の実施の形態５の第２の実施例としての要部の構成を示す回路図
【図２０】本発明の実施の形態５の第３の実施例としての要部の構成を示す回路図
【図２１】本発明の実施の形態５の第４の実施例としての要部の構成を示す回路図
【図２２】本発明の実施の形態６の第１の実施例としての要部の構成を示す回路図
【図２３】本発明の実施の形態６の第２の実施例としての要部の構成を示す回路図
【図２４】本発明の実施の形態６の第３の実施例としての要部の構成を示す回路図
【図２５】本発明の実施の形態６の第４の実施例としての要部の構成を示す回路図
【図２６】図２〜図１３の回路構成のノイズ削減効果を示す特性図
【図２７】図１４〜図２５の回路構成のノイズ減衰利得を示す特性図
【図２８】従来のスイッチングＤＣ−ＤＣコンバータの構成例を示す回路図
【図２９】図２８の回路の主スイッチングトランジスタ，ドライバ，制御回路を１チップＩＣとした場合の回路図
【符号の説明】
１ 主スイッチングトランジスタ
２ ドライバ
２ａ，２ｂ ドライブ信号
３ 制御回路
３ａ 制御信号
４ 受動部品
１１ フライホイールダイオード
１２ 同期整流トランジスタ
１００ １チップＩＣ
Ｒｄ，Ｒｄ１，Ｒｄ２ 分離抵抗（フィルタ抵抗）
Ｃｄ フィルタコンデンサ
ＬＳ１ 電源ライン
ＬＳ２ 制御回路用配電線
ＬＧ１ グランドライン
ＬＧ２ 制御回路用配電線
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｌ コイル
Ｃｉｎ，Ｃｏｕｔ 平滑コンデンサ
Claims (5)
- 直流電源を周期的にオン／オフして負荷側に出力する主スイッチング半導体素子と、前記直流電源から給電され、前記主スイッチング半導体素子が負荷側に出力した出力電圧を検出しつつ前記主スイッチング半導体素子のオン／オフのタイミングを定める制御信号を出力する制御回路と、同じく前記直流電源から給電され、前記制御信号に応じて前記主スイッチング半導体素子をオン／オフするドライブ信号を、前記主スイッチング半導体素子の制御電極に印加する第１のドライブ回路とを少なくとも１チップとした半導体集積回路を持つスイッチングＤＣ−ＤＣコンバータにおいて、
前記直流電源からの給電路のうち、前記制御回路及びその付帯回路のみへの給電を行う配線部分としての正及び負の制御回路用配電線と少なくとも前記主スイッチング半導体素子及び前記第 1 のドライブ回路とを含む主回路への正及び負の供電路である電源ラインの間のそれぞれ、もしくはいずれかに、前記制御回路へのノイズ電流の流入を抑制するための前記半導体集積回路の外部又は内部に設けた抵抗を挿入したことを特徴とするＤＣ−ＤＣコンバータ。 - 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
前記主回路内に、前記主スイッチング半導体素子の負荷側の主電極に一方の主電極が接続され、前記主スイッチング半導体素子のオン／オフに同期してそれぞれオフ／オンされて、前記主スイッチング半導体素子のオフ時に負荷電流を転流させる同期整流用のスイッチング半導体素子と、前記直流電源から給電され、前記同期整流用スイッチング半導体素子を前記のようにオフ／オンするドライブ信号を、前記同期整流用スイッチング半導体素子の制御電極に印加する第２のドライブ回路とを含めたことを特徴とするＤＣ−ＤＣコンバータ。 - 請求項１又は２に記載のＤＣ−ＤＣコンバータにおいて、
前記抵抗を経ずに前記制御回路及びその付帯回路に通じる正，負の、少なくともその一方に制御回路用配電線を含む給電線の線間に、前記制御回路へのノイズ電流を分流させるための前記半導体集積回路の外部又は内部に設けたコンデンサを挿入したことを特徴とするＤＣ−ＤＣコンバータ。 - 請求項１ないし３のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
前記制御回路用配電線が前記半導体集積回路の内部に設けた前記抵抗から前記制御回路へ至る間に、前記半導体集積回路の外部へ通じる端子を経由しないようにしたことを特徴とするＤＣ−ＤＣコンバータ。 - 請求項３又は４に記載のＤＣ−ＤＣコンバータにおいて、
前記コンデンサが前記半導体集積回路の寄生容量からなることを特徴とするＤＣ−ＤＣコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433999A JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
| DE60006744T DE60006744T2 (de) | 1999-07-08 | 2000-06-21 | Gleichstrom-Gleichstromwandler |
| EP00305259A EP1067658B1 (en) | 1999-07-08 | 2000-06-21 | DC-DC converter |
| US09/611,636 US6316922B1 (en) | 1999-07-08 | 2000-07-07 | DC-DC converter which supresses power supply noise in low power circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433999A JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001025239A JP2001025239A (ja) | 2001-01-26 |
| JP3575339B2 true JP3575339B2 (ja) | 2004-10-13 |
Family
ID=16322954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19433999A Expired - Lifetime JP3575339B2 (ja) | 1999-07-08 | 1999-07-08 | Ｄｃ−ｄｃコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6316922B1 (ja) |
| EP (1) | EP1067658B1 (ja) |
| JP (1) | JP3575339B2 (ja) |
| DE (1) | DE60006744T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731163B2 (en) * | 2002-03-08 | 2004-05-04 | Texas Instruments Incorporated | Miller de-compensation for differential input, differential output amplifier |
| JP3919624B2 (ja) * | 2002-07-24 | 2007-05-30 | 三菱電機株式会社 | パワーデバイス駆動回路 |
| JP4658481B2 (ja) | 2004-01-16 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4489485B2 (ja) | 2004-03-31 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置 |
| CN1684348B (zh) * | 2004-04-16 | 2010-10-20 | 深圳赛意法微电子有限公司 | 具有便于驱动器与变换器电路配合使用的控制接口的驱动器 |
| JP4565879B2 (ja) | 2004-04-19 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4578889B2 (ja) * | 2004-08-16 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4682985B2 (ja) * | 2005-07-06 | 2011-05-11 | パナソニック株式会社 | ブラシレスｄｃモータおよびそれを搭載した電気機器 |
| JP4916745B2 (ja) | 2006-03-28 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7586367B2 (en) * | 2007-04-25 | 2009-09-08 | Freescale Semiconductor, Inc. | Current sensor device |
| JP4405529B2 (ja) | 2007-05-15 | 2010-01-27 | 株式会社東芝 | 半導体装置 |
| JP5107839B2 (ja) | 2008-09-10 | 2012-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102008055157A1 (de) * | 2008-12-23 | 2010-06-24 | Infineon Technologies Ag | Ansteuerschaltung für eine Leistungshalbleiteranordnung und Leistungshalbleiteranordnung |
| JP5418817B2 (ja) * | 2009-04-23 | 2014-02-19 | サンケン電気株式会社 | Ｄｃ−ｄｃ変換装置 |
| JP5232848B2 (ja) * | 2010-11-15 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9048747B2 (en) | 2011-11-23 | 2015-06-02 | Zahid Ansari | Switched-mode power supply startup circuit, method, and system incorporating same |
| US10027268B2 (en) | 2012-06-08 | 2018-07-17 | Mitsubishi Electric Corporation | Motor incorporating power converter, and air conditioner, water heater, and ventilation blower incorporating the motor |
| JP5943795B2 (ja) * | 2012-09-26 | 2016-07-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| EP2911281B1 (en) | 2014-02-24 | 2019-04-10 | Nxp B.V. | Electronic device |
| WO2021005820A1 (ja) * | 2019-07-09 | 2021-01-14 | 株式会社村田製作所 | 電源システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4806842A (en) * | 1988-05-09 | 1989-02-21 | National Semiconductor Corporation | Soft start for five pin switching regulators |
| US5014178A (en) * | 1990-05-14 | 1991-05-07 | Power Integrations, Inc. | Self powering technique for integrated switched mode power supply |
| JP3131364B2 (ja) * | 1994-11-28 | 2001-01-31 | シャープ株式会社 | チョッパ型レギュレータ回路およびチョッパ型レギュレータｉｃ |
| US5966003A (en) * | 1997-05-15 | 1999-10-12 | Fujitsu Limited | DC-DC converter control circuit |
-
1999
- 1999-07-08 JP JP19433999A patent/JP3575339B2/ja not_active Expired - Lifetime
-
2000
- 2000-06-21 EP EP00305259A patent/EP1067658B1/en not_active Expired - Lifetime
- 2000-06-21 DE DE60006744T patent/DE60006744T2/de not_active Expired - Lifetime
- 2000-07-07 US US09/611,636 patent/US6316922B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1067658A3 (en) | 2001-05-30 |
| DE60006744T2 (de) | 2004-05-27 |
| US6316922B1 (en) | 2001-11-13 |
| DE60006744D1 (de) | 2004-01-08 |
| EP1067658B1 (en) | 2003-11-26 |
| JP2001025239A (ja) | 2001-01-26 |
| EP1067658A2 (en) | 2001-01-10 |
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Legal Events
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| A977 | Report on retrieval |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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