JP4091467B2 - Ｍｏｓ型ｆｅｔを用いた逆流阻止回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、電源供給の停止を避けるために電源装置を複数台設置し、この複数台の電源装置を冗長運転する場合、一方の電源装置から他方の電源相装置へ電流が流れ込まないようにするための逆流阻止回路に関するものである。
【０００２】
【従来の技術】
従来、電源供給装置の冗長運転を行うような場合、図８に示すように、負荷２５に接続した第１、第２の電源装置２１、２２の後段に逆流防止素子としてダイオード２３、２４を挿入して、一方の電源装置から他方の電源装置へ電流が流れ込まないようにしていた。
【０００３】
【特許文献１】
特開平６−７０５４４号公報
【特許文献２】
特開平１０−２４０３５９号公報
【０００４】
【発明が解決しようとする課題】
図８に示すようにダイオードを利用した場合、ダイオードは、低いものでも、順方向に０．３Ｖ〜０．６Ｖの電圧降下を有するものであって、一般には、０．５Ｖ〜１．０Ｖの電圧降下を有している。この電圧降下による電力損失が装置の電力効率を悪化させる大きな要因となっていた。
特に最近では、集積回路等の電源の低電圧化が進んでいるため、前述したダイオードの電圧降下による電力損失の割合が増大しているという問題点があった。電力損失の割合が増大すれば発熱量も増大し、より大型のヒートシンクを必要としたり、耐熱性の高い部品や温度特性の少ない部品を必要としたりして、装置の大型化や製造原価の増大などを招くという問題点があった。
【０００５】
ＤＣ−ＤＣコンバータ回路などの交流回路では、ＭＯＳ−ＦＥＴのゲートに同期信号を印加して整流を行う同期整流回路があり、電力の低損失化がなされているが、突合せダイオード等の直流電源回路には適用できず、直流回路におけるダイオードの順方向の電圧降下による電力損失の低減は困難であった。
また、交流回路で利用される同期整流回路においても、ＭＯＳ−ＦＥＴを駆動するための信号生成回路が複雑であるという問題点があった。
【０００６】
本発明は、直流電源回路における順方向の電圧降下を低くすることにより、電力損失を低減することを第１の目的とし、また、同期整流回路の前記信号生成回路を不要とすることにより、交流回路におけるＭＯＳ−ＦＥＴを利用した整流回路の簡素化を図ることを第２の目的とする。
【０００７】
【課題を解決するための手段】
本発明は、以上のような問題点を解決するためになされたもので、入力電圧と出力電圧を比較増幅する差動増幅器の出力によりＭＯＳ型ＦＥＴ１の導通・非導通を制御するようにしたものである。具体的には、前記ＭＯＳ型ＦＥＴのドレイン端子を入力端子に、ソース端子を出力端子に、ゲート端子を、ゲート抵抗器を介してバイアス端子に接続し、前記ＦＥＴのゲート端子−ソース端子間に前記差動増幅器を構成する一方のトランジスタのコレクタ端子−エミッタ端子を接続し、前記ＦＥＴのドレイン端子に前記差動増幅器を構成する他方のトランジスタのエミッタ端子を接続し、この他方のトランジスタのベース端子と前記一方のトランジスタのベース端子の間を、ベース抵抗器を介して接続し、このベース抵抗器を、他の抵抗器を介して前記バイアス端子に接続し、前記他方のトランジスタのベース端子−エミッタ端子の間に逆並列にダイオードを接続し、コレクタ端子はコレクタ抵抗器を介して前記バイアス端子に接続したことを特徴とする逆流阻止回路である。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図面に基づき説明する。
図１は、本発明の第１実施例で、正電源用の逆流阻止回路を示すものである。この図１において、１はＭＯＳ型のＦＥＴ(ｐチャネル型)で、ドレイン端子が入力端子１１に、ソース端子が出力端子１２に接続されている。
ＦＥＴ１のゲート端子は、ゲート抵抗器としての抵抗器８を介してバイアス端子１３に接続されるとともに、ゲート端子−ソース端子間に制御用の一方のトランジスタ(ＰＮＰ型)３のコレクタ端子−エミッタ端子が接続されている。
一方、ＦＥＴ１のドレイン端子には、他方のトランジスタ(ＰＮＰ型)２のエミッタ端子が接続され、このトランジスタ２のベース端子と前記トランジスタ３のベース端子の間は、ベース抵抗器としての抵抗器６と抵抗器９を介して接続されている。これらの抵抗器６と抵抗器９の間には、他の抵抗器としての抵抗器１０を介してバイアス端子１３に接続されている。
【０００９】
前記トランジスタ２のベース端子−エミッタ端子の間には、逆並列にダイオード４が接続されるとともに、コレクタ端子は、コレクタ抵抗器としての抵抗器７を介してバイアス端子１３に接続されている。これらのトランジスタ２および３は、差動増幅器として動作する。前記トランジスタ３のエミッタ端子−コレクタ端子の間には、ＦＥＴ１に過大なゲート電圧が印加されるのを防止するツェナーダイオード５が接続されている。
【００１０】
以上のような構成において、入力端子１１に正常な電圧Ｅinが印加されている場合は、ＦＥＴ１のドレイン端子−ソース端子間は、内部ダイオード１４を介して導通状態となる。ここで、ソース端子には、入力電圧Ｅinより内部ダイオード１４の電圧降下の分だけ低い電圧が発生し、図２(ａ)に示すように、Ｅin＞Ｅoutとなるため、トランジスタ２、３のベース電流ＩB1とＩB2は、ＩB1 ＞ＩB2となり、トランジスタ２がオン、トランジスタ３がオフとなる。ここで、ＦＥＴ１のゲート端子は抵抗器８を介してバイアス端子１３に接続されており、ソース端子に対して負の電圧が印加されているのでＦＥＴ１が導通し、図２(ｃ)に示すように、入力端子電流Ｉ0が流れる。また、Ｅin＞Ｅoutであるため、ダイオード電流ＩD1は、図２(ｂ)に示すように流れない。
【００１１】
入力端子１１に印加される電圧Ｅinが低下して、Ｅin＜Ｅoutとなると、トランジスタ２、３のベース電流ＩB1とＩB2は、ＩB1＜ＩB2となり、トランジスタ２がオフ、トランジスタ３がオンとなる。すると、ＦＥＴ１のゲート端子−ソース端子間がショートするので、ＦＥＴ１は非導通となって、電流が逆流することを阻止する。
このＦＥＴ１が導通から非導通に切り替わるとき、入力端子１１への印加電圧が、出力端子１２の電圧に比べて、トランジスタ３のベース−エミッタ間の電圧降下とダイオード４の順方向の電圧降下の合計以上に低下すると、トランジスタ３のベースから抵抗器９および６、ダイオード４を介して、図２(ｂ)に示すように、入力端子１１側に流れるダイオード電流ＩD1が発生する。この電流ＩD1は、ＩB2に比べて大きな電流を流すことができるため、トランジスタ３を急激(高速)に導通させることができ、ＦＥＴ１の電流逆流阻止の応答時間を極めて短くすることができる。
また、入力端子電流Ｉ0は、Ｅinの低下にしたがって下落し、トランジスタ３によりゲート端子−ソース端子間がショートしてＦＥＴ１が非導通となるまで、出力端子１２側から電流が流れ込んで、図２(ｃ)に示すとおり、瞬間的に大きくマイナスとなるが、この逆回復時間が極めて短く済む。そして、入力端子電流は、図２(ｃ)に示すように、ダイオード電流ＩD1と略同じ値のマイナスの電流となる。
【００１２】
次に、図３は、図１の正電源用の逆流阻止回路を負電源用の逆流阻止回路に変更したもので、各素子の配置構成は図１の回路と同じである。相違点は、ダイオード４とツェナーダイオード５の向きを逆に変更し、ＦＥＴ１をｎチャネル型に変更し、トランジスタ３とトランジスタ２をＮＰＮ型に変更したものである。
動作については、図１の逆流阻止回路と逆特性となるだけなので省略する。
【００１３】
次に、図４は、本発明の第２実施例を示すもので、図１の正電源用の逆流阻止回路を基本とし、ＦＥＴ１と抵抗器８の間にドライブ回路を挿入して高速逆流阻止回路としたものである。具体的には、ＦＥＴ１のソース端子−ゲート端子の間にトランジスタ(ＮＰＮ型)１６のコレクタ端子−エミッタ端子を接続し、ＦＥＴ１のゲート端子−バイアス端子１３の間にトランジスタ(ＰＮＰ型)１５のエミッタ端子−コレクタ端子を、バイアス端子１３側に抵抗器１７を介して接続し、トランジスタ１５、１６のベース端子を抵抗器８に接続したものである。
【００１４】
このドライブ回路は、入力電圧Ｅinの低下にしたがって、トランジスタ３のコレクタ電流がトランジスタ１５および１６のベース端子の流れることにより、トランジスタ１６のコレクタ端子−エミッタ端子を介して、ＦＥＴ１のゲート端子−ソース端子間を加速的にショートさせてＦＥＴ１を非導通とすることができる。
【００１５】
次に、図５は、図４の正電源用の高速逆流阻止回路を負電源用の高速逆流阻止回路に変更したもので、各素子の配置構成は図４の回路と同じである。相違点は、ダイオード４とツェナーダイオード５の向きを逆に変更し、ＦＥＴ１をｎチャネル型に変更し、トランジスタ３、トランジスタ２およびトランジスタ１５をＮＰＮ型に変更し、トランジスタ１６ＰＮＰ型に変更したものである。動作については、図４逆流阻止回路と逆特性となるだけなので省略する。
【００１６】
次に、図６および図７は、本発明の第３実施例を示すもので、図４の正電源用および図５の負電源用の高速逆流阻止回路を基本とし、ＦＥＴ１のドレイン端子の直前にインダクタ１８を挿入したものである。このインダクタ１８を挿入することにより、入力電圧Ｅinの低下からＦＥＴ１の非導通までの逆方向電流を緩和することができる。
【００１７】
以上の実施例では、トランジスタ２のベース端子とトランジスタ３のベース端子が抵抗器６と抵抗器９を介して接続されているが、いずれか一方の抵抗器を省いてもよい。
また、ツェナーダイオード５は、ＦＥＴ１に過大なゲート電圧が印加されるのを防止するためのもので、そのような危険がなければ設けなくてもよい。
【００１８】
【発明の効果】
本発明は、以上のように、入力端子と出力端子の電圧差で動作する差動増幅器を構成するトランジスタでＦＥＴの導通・非導通を制御するようにしたので、直流回路においても順方向の電圧降下の少ないＭＯＳ型のＦＥＴを利用して逆流防止をすることができ、電圧降下による電力損失を可及的に減少することができ、電力効率を向上させることができる。また、電力損失が減少することにより、発熱量も減少し、ヒートシンクの小型化あるいは不要化することができ、耐熱性や温度特性の面でもより安価な部品を利用することができ、装置の不要な大型化も抑えることができるという効果を有するものである。またさらに、交流回路においても、同期整流回路の信号生成回路が不要となり、ＭＯＳ型のＦＥＴを利用した整流回路の簡素化を図ることができるという効果を有するものである。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すもので、正電源用の逆流阻止回路の回路図である。
【図２】図１の逆流阻止回路の特性を示すもので、(ａ)は入出力電圧を示す特性図、(ｂ)はダイオード４の電流を示す特性図、(ｃ)は入力端子１１の電流を示す特性図である。
【図３】図１の正電源用の逆流阻止回路を負電源用に変更した逆流阻止回路の回路図である。
【図４】図１の逆流阻止回路にドライブ回路を追加して高速化した正電源用の逆流阻止回路の回路図である。
【図５】図３の逆流阻止回路にドライブ回路を追加して高速化した負電源用の逆流阻止回路の回路図である。
【図６】図４の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した正電源用の逆流阻止回路の回路図である。
【図７】図５の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した負電源用の逆流阻止回路の回路図である。
【図８】従来のダイオードを利用した逆流阻止回路を示すブロック図である。
【符号の説明】
１…ＦＥＴ、２、３…トランジスタ、４…ダイオード、５…ツェナーダイオード、６、７、８、９、１０…抵抗器、１１…入力端子、１２…出力端子、１３…バイアス端子、１４…ＦＥＴの内部ダイオード、１５、１６…トランジスタ、１７…抵抗器、１８…インダクタ、２１…第１の電源、２２…第２の電源、２３、２４…ダイオード、２５…負荷。
【発明の属する技術分野】
本発明は、例えば、電源供給の停止を避けるために電源装置を複数台設置し、この複数台の電源装置を冗長運転する場合、一方の電源装置から他方の電源相装置へ電流が流れ込まないようにするための逆流阻止回路に関するものである。
【０００２】
【従来の技術】
従来、電源供給装置の冗長運転を行うような場合、図８に示すように、負荷２５に接続した第１、第２の電源装置２１、２２の後段に逆流防止素子としてダイオード２３、２４を挿入して、一方の電源装置から他方の電源装置へ電流が流れ込まないようにしていた。
【０００３】
【特許文献１】
特開平６−７０５４４号公報
【特許文献２】
特開平１０−２４０３５９号公報
【０００４】
【発明が解決しようとする課題】
図８に示すようにダイオードを利用した場合、ダイオードは、低いものでも、順方向に０．３Ｖ〜０．６Ｖの電圧降下を有するものであって、一般には、０．５Ｖ〜１．０Ｖの電圧降下を有している。この電圧降下による電力損失が装置の電力効率を悪化させる大きな要因となっていた。
特に最近では、集積回路等の電源の低電圧化が進んでいるため、前述したダイオードの電圧降下による電力損失の割合が増大しているという問題点があった。電力損失の割合が増大すれば発熱量も増大し、より大型のヒートシンクを必要としたり、耐熱性の高い部品や温度特性の少ない部品を必要としたりして、装置の大型化や製造原価の増大などを招くという問題点があった。
【０００５】
ＤＣ−ＤＣコンバータ回路などの交流回路では、ＭＯＳ−ＦＥＴのゲートに同期信号を印加して整流を行う同期整流回路があり、電力の低損失化がなされているが、突合せダイオード等の直流電源回路には適用できず、直流回路におけるダイオードの順方向の電圧降下による電力損失の低減は困難であった。
また、交流回路で利用される同期整流回路においても、ＭＯＳ−ＦＥＴを駆動するための信号生成回路が複雑であるという問題点があった。
【０００６】
本発明は、直流電源回路における順方向の電圧降下を低くすることにより、電力損失を低減することを第１の目的とし、また、同期整流回路の前記信号生成回路を不要とすることにより、交流回路におけるＭＯＳ−ＦＥＴを利用した整流回路の簡素化を図ることを第２の目的とする。
【０００７】
【課題を解決するための手段】
本発明は、以上のような問題点を解決するためになされたもので、入力電圧と出力電圧を比較増幅する差動増幅器の出力によりＭＯＳ型ＦＥＴ１の導通・非導通を制御するようにしたものである。具体的には、前記ＭＯＳ型ＦＥＴのドレイン端子を入力端子に、ソース端子を出力端子に、ゲート端子を、ゲート抵抗器を介してバイアス端子に接続し、前記ＦＥＴのゲート端子−ソース端子間に前記差動増幅器を構成する一方のトランジスタのコレクタ端子−エミッタ端子を接続し、前記ＦＥＴのドレイン端子に前記差動増幅器を構成する他方のトランジスタのエミッタ端子を接続し、この他方のトランジスタのベース端子と前記一方のトランジスタのベース端子の間を、ベース抵抗器を介して接続し、このベース抵抗器を、他の抵抗器を介して前記バイアス端子に接続し、前記他方のトランジスタのベース端子−エミッタ端子の間に逆並列にダイオードを接続し、コレクタ端子はコレクタ抵抗器を介して前記バイアス端子に接続したことを特徴とする逆流阻止回路である。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図面に基づき説明する。
図１は、本発明の第１実施例で、正電源用の逆流阻止回路を示すものである。この図１において、１はＭＯＳ型のＦＥＴ(ｐチャネル型)で、ドレイン端子が入力端子１１に、ソース端子が出力端子１２に接続されている。
ＦＥＴ１のゲート端子は、ゲート抵抗器としての抵抗器８を介してバイアス端子１３に接続されるとともに、ゲート端子−ソース端子間に制御用の一方のトランジスタ(ＰＮＰ型)３のコレクタ端子−エミッタ端子が接続されている。
一方、ＦＥＴ１のドレイン端子には、他方のトランジスタ(ＰＮＰ型)２のエミッタ端子が接続され、このトランジスタ２のベース端子と前記トランジスタ３のベース端子の間は、ベース抵抗器としての抵抗器６と抵抗器９を介して接続されている。これらの抵抗器６と抵抗器９の間には、他の抵抗器としての抵抗器１０を介してバイアス端子１３に接続されている。
【０００９】
前記トランジスタ２のベース端子−エミッタ端子の間には、逆並列にダイオード４が接続されるとともに、コレクタ端子は、コレクタ抵抗器としての抵抗器７を介してバイアス端子１３に接続されている。これらのトランジスタ２および３は、差動増幅器として動作する。前記トランジスタ３のエミッタ端子−コレクタ端子の間には、ＦＥＴ１に過大なゲート電圧が印加されるのを防止するツェナーダイオード５が接続されている。
【００１０】
以上のような構成において、入力端子１１に正常な電圧Ｅinが印加されている場合は、ＦＥＴ１のドレイン端子−ソース端子間は、内部ダイオード１４を介して導通状態となる。ここで、ソース端子には、入力電圧Ｅinより内部ダイオード１４の電圧降下の分だけ低い電圧が発生し、図２(ａ)に示すように、Ｅin＞Ｅoutとなるため、トランジスタ２、３のベース電流ＩB1とＩB2は、ＩB1 ＞ＩB2となり、トランジスタ２がオン、トランジスタ３がオフとなる。ここで、ＦＥＴ１のゲート端子は抵抗器８を介してバイアス端子１３に接続されており、ソース端子に対して負の電圧が印加されているのでＦＥＴ１が導通し、図２(ｃ)に示すように、入力端子電流Ｉ0が流れる。また、Ｅin＞Ｅoutであるため、ダイオード電流ＩD1は、図２(ｂ)に示すように流れない。
【００１１】
入力端子１１に印加される電圧Ｅinが低下して、Ｅin＜Ｅoutとなると、トランジスタ２、３のベース電流ＩB1とＩB2は、ＩB1＜ＩB2となり、トランジスタ２がオフ、トランジスタ３がオンとなる。すると、ＦＥＴ１のゲート端子−ソース端子間がショートするので、ＦＥＴ１は非導通となって、電流が逆流することを阻止する。
このＦＥＴ１が導通から非導通に切り替わるとき、入力端子１１への印加電圧が、出力端子１２の電圧に比べて、トランジスタ３のベース−エミッタ間の電圧降下とダイオード４の順方向の電圧降下の合計以上に低下すると、トランジスタ３のベースから抵抗器９および６、ダイオード４を介して、図２(ｂ)に示すように、入力端子１１側に流れるダイオード電流ＩD1が発生する。この電流ＩD1は、ＩB2に比べて大きな電流を流すことができるため、トランジスタ３を急激(高速)に導通させることができ、ＦＥＴ１の電流逆流阻止の応答時間を極めて短くすることができる。
また、入力端子電流Ｉ0は、Ｅinの低下にしたがって下落し、トランジスタ３によりゲート端子−ソース端子間がショートしてＦＥＴ１が非導通となるまで、出力端子１２側から電流が流れ込んで、図２(ｃ)に示すとおり、瞬間的に大きくマイナスとなるが、この逆回復時間が極めて短く済む。そして、入力端子電流は、図２(ｃ)に示すように、ダイオード電流ＩD1と略同じ値のマイナスの電流となる。
【００１２】
次に、図３は、図１の正電源用の逆流阻止回路を負電源用の逆流阻止回路に変更したもので、各素子の配置構成は図１の回路と同じである。相違点は、ダイオード４とツェナーダイオード５の向きを逆に変更し、ＦＥＴ１をｎチャネル型に変更し、トランジスタ３とトランジスタ２をＮＰＮ型に変更したものである。
動作については、図１の逆流阻止回路と逆特性となるだけなので省略する。
【００１３】
次に、図４は、本発明の第２実施例を示すもので、図１の正電源用の逆流阻止回路を基本とし、ＦＥＴ１と抵抗器８の間にドライブ回路を挿入して高速逆流阻止回路としたものである。具体的には、ＦＥＴ１のソース端子−ゲート端子の間にトランジスタ(ＮＰＮ型)１６のコレクタ端子−エミッタ端子を接続し、ＦＥＴ１のゲート端子−バイアス端子１３の間にトランジスタ(ＰＮＰ型)１５のエミッタ端子−コレクタ端子を、バイアス端子１３側に抵抗器１７を介して接続し、トランジスタ１５、１６のベース端子を抵抗器８に接続したものである。
【００１４】
このドライブ回路は、入力電圧Ｅinの低下にしたがって、トランジスタ３のコレクタ電流がトランジスタ１５および１６のベース端子の流れることにより、トランジスタ１６のコレクタ端子−エミッタ端子を介して、ＦＥＴ１のゲート端子−ソース端子間を加速的にショートさせてＦＥＴ１を非導通とすることができる。
【００１５】
次に、図５は、図４の正電源用の高速逆流阻止回路を負電源用の高速逆流阻止回路に変更したもので、各素子の配置構成は図４の回路と同じである。相違点は、ダイオード４とツェナーダイオード５の向きを逆に変更し、ＦＥＴ１をｎチャネル型に変更し、トランジスタ３、トランジスタ２およびトランジスタ１５をＮＰＮ型に変更し、トランジスタ１６ＰＮＰ型に変更したものである。動作については、図４逆流阻止回路と逆特性となるだけなので省略する。
【００１６】
次に、図６および図７は、本発明の第３実施例を示すもので、図４の正電源用および図５の負電源用の高速逆流阻止回路を基本とし、ＦＥＴ１のドレイン端子の直前にインダクタ１８を挿入したものである。このインダクタ１８を挿入することにより、入力電圧Ｅinの低下からＦＥＴ１の非導通までの逆方向電流を緩和することができる。
【００１７】
以上の実施例では、トランジスタ２のベース端子とトランジスタ３のベース端子が抵抗器６と抵抗器９を介して接続されているが、いずれか一方の抵抗器を省いてもよい。
また、ツェナーダイオード５は、ＦＥＴ１に過大なゲート電圧が印加されるのを防止するためのもので、そのような危険がなければ設けなくてもよい。
【００１８】
【発明の効果】
本発明は、以上のように、入力端子と出力端子の電圧差で動作する差動増幅器を構成するトランジスタでＦＥＴの導通・非導通を制御するようにしたので、直流回路においても順方向の電圧降下の少ないＭＯＳ型のＦＥＴを利用して逆流防止をすることができ、電圧降下による電力損失を可及的に減少することができ、電力効率を向上させることができる。また、電力損失が減少することにより、発熱量も減少し、ヒートシンクの小型化あるいは不要化することができ、耐熱性や温度特性の面でもより安価な部品を利用することができ、装置の不要な大型化も抑えることができるという効果を有するものである。またさらに、交流回路においても、同期整流回路の信号生成回路が不要となり、ＭＯＳ型のＦＥＴを利用した整流回路の簡素化を図ることができるという効果を有するものである。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すもので、正電源用の逆流阻止回路の回路図である。
【図２】図１の逆流阻止回路の特性を示すもので、(ａ)は入出力電圧を示す特性図、(ｂ)はダイオード４の電流を示す特性図、(ｃ)は入力端子１１の電流を示す特性図である。
【図３】図１の正電源用の逆流阻止回路を負電源用に変更した逆流阻止回路の回路図である。
【図４】図１の逆流阻止回路にドライブ回路を追加して高速化した正電源用の逆流阻止回路の回路図である。
【図５】図３の逆流阻止回路にドライブ回路を追加して高速化した負電源用の逆流阻止回路の回路図である。
【図６】図４の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した正電源用の逆流阻止回路の回路図である。
【図７】図５の逆流阻止回路にインダクタンスを追加して過渡期の逆方向電流を緩和した負電源用の逆流阻止回路の回路図である。
【図８】従来のダイオードを利用した逆流阻止回路を示すブロック図である。
【符号の説明】
１…ＦＥＴ、２、３…トランジスタ、４…ダイオード、５…ツェナーダイオード、６、７、８、９、１０…抵抗器、１１…入力端子、１２…出力端子、１３…バイアス端子、１４…ＦＥＴの内部ダイオード、１５、１６…トランジスタ、１７…抵抗器、１８…インダクタ、２１…第１の電源、２２…第２の電源、２３、２４…ダイオード、２５…負荷。
Claims (4)
- 入力電圧と出力電圧を比較増幅する差動増幅器の出力によりＭＯＳ型ＦＥＴの導通・非導通を制御するようにした逆流阻止回路であって、前記ＭＯＳ型ＦＥＴのドレイン端子を入力端子に、ソース端子を出力端子に、ゲート端子を、ゲート抵抗器を介してバイアス端子に接続し、前記ＦＥＴのゲート端子−ソース端子間に前記差動増幅器を構成する一方のトランジスタのコレクタ端子−エミッタ端子を接続し、前記ＦＥＴのドレイン端子に前記差動増幅器を構成する他方のトランジスタのエミッタ端子を接続し、この他方のトランジスタのベース端子と前記一方のトランジスタのベース端子の間を、ベース抵抗器を介して接続し、このベース抵抗器を、他の抵抗器を介して前記バイアス端子に接続し、前記他方のトランジスタのベース端子−エミッタ端子の間に逆並列にダイオードを接続し、コレクタ端子はコレクタ抵抗器を介して前記バイアス端子に接続したことを特徴とする逆流阻止回路。
- ＦＥＴのゲート端子を、ゲート抵抗器を介して、バイアス端子に接続したラインにおける前記ゲート端子とゲート抵抗器の接続点に、高速逆流阻止回路としてのドライブ回路を挿入し、このドライブ回路は、前記ＦＥＴのソース端子とゲート端子に、それぞれエミッタ端子とコレクタ端子を接続した前記一方のトランジスタと、前記ＦＥＴのドレイン端子にエミッタ端子を接続し、コレクタ端子にコレクタ抵抗器を介して前記バイアス端子を接続した他方のトランジスタと、これら一方のトランジスタと、他方のトランジスタのベース端子にそれぞれ接続されたベース抵抗器と、これらのベース抵抗器の接続点と前記バイアス端子の間に接続された他の抵抗器とからなることを特徴とする請求項１記載の逆流阻止回路。
- ＦＥＴのドレイン端子と、差動増幅器を構成する他方のトランジスタのエミッタ端子間にインダクタを挿入したことを特徴とする請求項１または２記載の逆流阻止回路。
- 差動増幅器を構成する一方のトランジスタのエミッタ端子−コレクタ端子の間に、ＦＥＴに過大なゲート電圧が印加されるのを防止するツェナーダイオードを接続したことを特徴とする請求項１、２または３記載の逆流阻止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003109965A JP4091467B2 (ja) | 2003-04-15 | 2003-04-15 | Ｍｏｓ型ｆｅｔを用いた逆流阻止回路 |
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