KR101062265B1 - 강압형 스위칭 레귤레이터 - Google Patents

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Abstract

본 발명은 고전압 입력이 가능하고, 칩 면적을 작게 할 수 있으며 응답 속도도 빠르게 할 수 있는 강압형 스위칭 레귤레이터를 제공한다.
스위칭 트랜지스터(M1)의 온/오프 제어를 수행하는 제1 드라이브 회로(3)의 플러스측 전원 입력단에 다이오드(D2)를 통하여 제1 전원 회로(4)로부터의 전원 전압(VL)을 입력하고, 제1 드라이브 회로(3)의 마이너스측 전원 입력단을 접속부(LX)에 접속하고, 또한 제1 드라이브 회로(3)의 플러스측 전원 입력단과 접속부(LX)의 사이에 부트스트랩(bootstrap) 콘덴서(C1)를 접속하여 제1 드라이브 회로(3)의 전원 전압을 저내압 트랜지스터의 내전압(耐電厭) 이하로 되도록 하였다.
Figure R1020080115113
스위칭 레귤레이터, 제어 회로, 드라이브 회로, 전원 회로, 연산 증폭 회로

Description

강압형 스위칭 레귤레이터{STEP-DOWN SWITCHING REGULATOR}
본 발명은 강압형 DC－DC 컨버터를 이루는 강압형 스위칭 레귤레이터에 관한 것으로, 특히 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 칩에 집적할 수 있는 반도체에 의해 구성된 강압형 스위칭 레귤레이터에 관한 것이다.
종래의 스위칭 레귤레이터에서는 입력 전압이 큰 경우, 이 입력 전압 이상의 내압을 갖춘 트랜지스터를 사용하여 회로를 구성하고 있었다. 그러나, 이와 같은 고내압 트랜지스터는 저내압 트랜지스터에 비하여, 소자 사이즈가 크고 전류 구동 능력이 낮으며 또한 응답 속도가 늦기 때문에, 고성능의 스위칭 레귤레이터를 구성하는 것이 곤란하였다.
또한, 스위칭 레귤레이터를 구성하는 소자 중에서 가장 큰 전류가 흐르고 또한 고속 동작이 요구되는 스위칭 소자에는, PMOS 트랜지스터보다 특성이 뛰어난 NMOS 트랜지스터를 사용함으로써 고효율을 얻을 수 있다.
그러나, 강압형 스위칭 레귤레이터의 스위칭 소자에 NMOS 트랜지스터를 사용하면, 이 NMOS 트랜지스터의 드레인이 입력 전압에 직접 접속되고, 또한 이 NMOS 트랜지스터가 온하였을 때에 소스 전압이 입력 전압 근처까지 상승하기 때문에, 이 NMOS 트랜지스터를 온시키기 위한 게이트 전압은 입력 전압보다 높은 전압이 필요하였다.
이와 같은 문제를 해결하기 위하여, 부트스트랩(bootstrap) 콘덴서를 이용하여 입력 전압 이상의 전압을 생성하고, 이 생성된 전압을 이용하여 스위칭 소자인 NMOS 트랜지스터의 온/오프를 제어하는 방법이 있었다(예를 들면, 일본 특허 공개 공보 평 7－222439호, 일본 특허 공보 제3775240호 참조).
그러나, 스위칭 소자에 NMOS 트랜지스터를 사용한다 하여도, 스위칭 레귤레이터를 구성하는 트랜지스터를 모두 고내압 트랜지스터로 하면, 칩 면적이 커지고 또한 응답 속도가 늦은 문제를 개선할 수 없었다.
본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로서, 고전압 입력이 가능하고, 또한 칩 면적을 작게 할 수 있으며 응답 속도도 빠르게 할 수 있는 강압형 스위칭 레귤레이터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 아래의 (1) 내지 (15)와 같은 스위칭 레귤레이터를 제공한다.
(1) 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터로 구성되고, 입력 단자에 입력된, 상기 저내압 MOS 트랜지스터의 내전압 이상이고 상기 고내압 MOS 트랜지스터의 내전압 미만인 입력 전압을, 미리 정해진 정전압으로 강압하여 출력 단자로부터 출력하는, 인덕터를 사용한 비절연 방식의 강압형 스위칭 레귤레이터에 있어서,
게이트에 입력된 제어 신호에 따라 스위칭을 실행하여 상기 인덕터에 대하여 상기 입력 전압에 의한 충전을 수행하는 고내압의 NMOS 트랜지스터로 이루어지는 스위칭 소자와,
상기 스위칭 소자가 오프하여 상기 인덕터로의 충전이 정지되면, 상기 인덕 터의 방전을 수행하는 정류 소자와,
상기 저내압 MOS 트랜지스터의 내전압 이하인 제1 전원 전압을 생성하여 출력하는 전원 회로부와,
입력된 제어 신호에 따라 상기 스위칭 소자의 온/오프 제어를 수행하는 제1 드라이브 회로부와,
상기 제1 드라이브 회로에 병렬로 접속되고, 일단이 상기 스위칭 소자와 상기 인덕터의 접속부에 접속되고, 타단에 상기 전원 회로부로부터의 제1 전원 전압이 입력되는 콘덴서와,
상기 출력 단자로부터 출력되는 전압이 상기 미리 정해진 정전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 신호를 생성하여 상기 제1 드라이브 회로부에 출력하는 제어 회로부
를 구비하고,
상기 제1 드라이브 회로부는 상기 콘덴서로부터 전원 공급되고, 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(2) 상기 (1)에 있어서,
상기 콘덴서는 다이오드를 통하여 상기 전원 회로부로부터의 제1 전원 전압이 입력되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(3) 상기 (1)에 있어서,
상기 제어 회로부로부터 입력된 제어 신호에 따라 스위칭을 실행하고, 상기 제1 전원 전압과 상기 콘덴서의 접속을 제어하는 스위치 회로부를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(4) 상기 (3)에 있어서,
상기 제1 전원 전압과 상기 스위치 회로부의 접속부에 부하 회로를 접속하고, 이 부하 회로는 상기 전원 회로부와 상기 콘덴서로부터 전원 공급되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(5) 상기 (3)에 있어서,
게이트에 입력된 제어 신호에 따라 스위칭을 수행하는 고내압의 NMOS 트랜지스터로 이루어지고, 상기 정류 소자를 이루는 동기 정류용 스위칭 소자와,
상기 제어 회로부로부터 입력된 제어 신호에 따라 상기 동기 정류용 스위칭 소자의 온/오프 제어를 수행하는 제2 드라이브 회로부
를 구비하고,
상기 제어 회로부는 상기 스위치 회로부에 대하여 상기 동기 정류용 스위칭 소자와 동기하여 상기 스위칭 소자와 상반되는 스위칭 동작을 실행하도록 하고, 상기 제2 드라이브 회로부는 상기 전원 회로부와 상기 콘덴서로부터 전원 공급되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(6) 상기 (5)에 있어서,
상기 제2 드라이브 회로부는 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(7) 상기 (1) 내지 (6) 중 어느 하나에 있어서, 상기 전원 회로부는,
미리 정해진 정전압을 생성하여 출력하는 정전압 회로와,
상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고, 드레인에 상기 입력 전압이 입력되고, 소스가 상기 제1 전원 전압을 출력하는 출력단을 이루는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 제1 소스 팔로워 회로를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(8) 상기 (7)에 있어서,
상기 전원 회로부는 상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고, 드레인에 상기 입력 전압이 입력되고, 소스가 상기 저내압 MOS 트랜지스터의 내전압 이하인 제2 전원 전압을 출력하는 출력단을 이루는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 제2 소스 팔로워 회로를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(9) 상기 (8)에 있어서,
상기 제2 전원 전압을 전원으로 하여 동작하여 미리 정해진 제2 기준 전압을 생성하여 출력하는 제2 기준 전압 생성 회로부를 구비하고, 상기 제어 회로부는 상기 출력 단자로부터 출력되는 전압에 비례한 전압이 상기 제2 기준 전압이 되도록 상기 제어 신호를 생성하여 출력하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(10) 상기 (9)에 있어서,
상기 제2 기준 전압 생성 회로부는 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(11) 상기 (8)에 있어서,
상기 전원 회로부는 상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고, 드레인에 상기 입력 전압이 입력되고, 소스가 상기 저내압 MOS 트랜지스터의 내전압 이하인 미리 정해진 전원 전압을 출력하는 출력단을 이루는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 소스 팔로워 회로를 하나 이상 더 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(12) 상기 (7)에 있어서, 상기 정전압 회로는,
미리 정해진 제1 기준 전압을 생성하여 출력하는 제1 기준 전압 발생 회로와,
상기 정전압 회로의 출력 전압에 비례한 전압을 생성하여 출력하는 비례 전압 생성 회로와,
상기 비례 전압 생성 회로로부터의 비례 전압이 상기 제1 기준 전압이 되도록 상기 정전압을 출력하는 연산 증폭 회로
를 구비하고,
상기 제1 기준 전압 발생 회로 및 연산 증폭 회로는 각각 상기 고내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(13) 상기 (7)에 있어서,
상기 소스 팔로워 회로는 고내압의 디플리션(depletion)형 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(14) 상기 (13)에 있어서,
상기 전원 회로부는 출력하는 상기 전원 전압을 상기 저내압 MOS 트랜지스터 의 내전압 이하가 되도록 클램프하는 클램프 회로를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
(15) 상기 (14)에 있어서,
상기 클램프 회로는 상기 전원 회로부의 출력단과 접지 전압의 사이에 접속된 제너 다이오드(zener diode)로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
본 발명의 강압형 스위칭 레귤레이터에 의하면, 스위칭 소자를 온/오프 제어하는 제1 드라이브 회로부의 전원 전압을 저내압 트랜지스터의 내전압 이하가 되도록 하므로, 제1 드라이브 회로부를 저내압 트랜지스터로 구성할 수 있어 칩 면적을 작게 할 수 있고, 고속 응답을 가능하게 할 수 있다.
또한, 상기 콘덴서를 충전하는 전원 회로부는 정전압 회로의 출력 전압을 고내압 NMOS 트랜지스터의 소스 팔로워 회로로 출력하는 구성으로 하기 때문에, 상기 정전압 회로의 위상 보상을 간단하게 실행할 수 있고, 전원 회로부로부터 출력하는 전원 전압을 용이하게 상승시킬 수 있다. 또, 소스 팔로워 회로에 고내압의 디플리션형 NMOS 트랜지스터를 사용함으로써, 정전압 회로의 출력 전압과 전원 회로부로부터 출력되는 전원 전압을 거의 동일한 전압으로 할 수 있다. 또한, 소스 팔로워 회로의 출력단에 클램프 회로를 마련함으로써, 대기 상태 등으로 정전압 회로가 동작하지 않는 경우에도 전원 회로부로부터 출력되는 전원 전압이 너무 상승하는 것을 억제할 수 있다.
또한, 상기 콘덴서로부터 전원 회로부를 향하는 역류 방지용으로 스위치 회로부를 마련하였으므로, 다이오드를 사용한 경우보다 효율을 향상시킬 수 있고, 스위치 회로부가 온하여 도통 상태가 되었을 때, 전원 회로부의 출력 가능 전류 이상의 부하이어도 단시간내에 구동시킬 수 있다. 또, 상기 콘덴서의 일단을 전원 회로부의 소스 팔로워 회로의 출력단에 직접 접속함으로써, 스위칭 수단이 필요없도록 할 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
제1 실시예.
도 1은 본 발명의 제1 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면이다.
도 1에 있어서, 스위칭 레귤레이터(1)는 입력 단자(IN)에 입력된 입력 전압(VH)을 미리 정해진 정전압으로 변환하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 비동기 정류 방식의 강압형 스위칭 레귤레이터이며, 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 칩상에 집적한 반도체로 제조된다.
스위칭 레귤레이터(1)는 입력 전압(VH)의 출력을 제어하기 위한 스위칭 동작을 수행하는 NMOS 트랜지스터로 이루어지는 스위칭 트랜지스터(M1)와 정류용의 다이오드(D1)를 구비한다.
또한, 스위칭 레귤레이터(1)는 출력 전압(Vout)이 상기 미리 정해진 정전압이 되도록 스위칭 트랜지스터(M1)의 스위칭 제어를 실행하는, 예를 들면 PWM 제어 를 수행하기 위한 PWM 펄스 신호인 펄스 신호(CP1)를 생성하여 출력하는 제어 회로(2)와, 제어 회로(2)로부터의 펄스 신호(CP1)에 따라 스위칭 트랜지스터(M1)를 온/오프 제어하는 버퍼 회로를 이루는, 저내압 트랜지스터로 구성된 제1 드라이브 회로(3)와, 인덕터(L1)와, 출력 콘덴서(Co)와, 제1 전원 회로(4)와, 부트스트랩 콘덴서(C1)와, 다이오드(D2)를 구비한다.
또한, 스위칭 트랜지스터(M1)는 스위칭 소자를 이루고, 다이오드(D1)는 정류 소자를 이루며, 제1 드라이브 회로(3)는 제1 드라이브 회로부를 이루고, 제1 전원 회로(4)는 전원 회로부를 이루며, 제어 회로(2)는 제어 회로부를 각각 이룬다. 또, 스위칭 레귤레이터(1)에 있어서, 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 스위칭 트랜지스터(M1) 및/또는 다이오드(D1), 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
입력 전압(VH)은 고내압 MOS 트랜지스터의 내전압 이하이고, 저내압 MOS 트랜지스터의 내전압 이상의 전압이기 때문에, 스위칭 트랜지스터(M1)에는 고내압의 NMOS 트랜지스터를 사용한다. 입력 단자(IN)와 다이오드(D1)의 캐소드의 사이에 스위칭 트랜지스터(M1)가 접속되고, 다이오드(D1)의 애노드는 접지 전압(Vss)에 접속된다. 스위칭 트랜지스터(M1)와 다이오드(D1)의 접속부를 LX로 하면, 접속부(LX)와 출력 단자(OUT)의 사이에 인덕터(L1)가 접속되고, 출력 단자(OUT)와 접지 전압(Vss)의 사이에 출력 콘덴서(Co)가 접속된다.
제1 전원 회로(4)는 저내압 MOS 트랜지스터의 내전압보다 작은 미리 정해진 전원 전압(VL)을 생성하여 출력하고, 이 전원 전압(VL)은 다이오드(D2)를 통하여 제1 드라이브 회로(3)의 플러스측 전원 입력단에 입력된다. 또한 전원 전압(VL)은 제1 전원 전압을 이룬다. 다이오드(D2)의 캐소드과 접속부(LX)의 사이에는 부트스트랩(bootstrap) 콘덴서(C1)가 접속되고, 제1 드라이브 회로(3)의 마이너스측 전원 입력단은 접속부(LX)에 접속된다. 또, 제1 드라이브 회로(3)의 입력단에는 제어 회로(2)로부터의 펄스 신호(CP1)가 입력되고, 제1 드라이브 회로(3)의 출력단은 스위칭 트랜지스터(M1)의 게이트에 접속된다.
이와 같은 구성에 있어서, 출력 전압(Vout)이 0 V인 경우, 부트스트랩 콘덴서(C1)는 다이오드(D2)를 통하여 제1 전원 회로(4)로부터의 전원 전압(VL)에 의해 충전되고, 제1 드라이브 회로(3)의 플러스측 전원 입력단과 마이너스측 전원 입력단의 사이에는 전원 전압(VL)에서 다이오드(D2)의 순방향 전압을 뺀 전압이 인가된다.
펄스 신호(CP1)가 고레벨이 되면, 제1 드라이브 회로(3)의 출력 신호도 고레벨이 되어 스위칭 트랜지스터(M1)가 온하여 도통 상태가 된다. 이 때문에, 접속부(LX)의 전압이 상승하여 인덕터(L1)를 통하여 출력 전압(Vout)도 상승한다. 이 때, 부트스트랩 콘덴서(C1)의 제1 드라이브 회로(3)의 플러스측 전원 입력단에 접속된 단부의 전압도 상승하여 전원 전압(VL) 이상이 되기 때문에, 다이오드(D2)는 오프한다. 이 때문에, 제1 드라이브 회로(3)에 대한 전원 공급은 부트스트랩 콘덴서(C1)만으로 수행된다.
다음에, 펄스 신호(CP1)가 저레벨이 되면, 스위칭 트랜지스터(M1)는 오프하 여 차단 상태가 된다. 이 때문에, 인덕터(L1)로의 전류는 접지 전압(Vss)으로부터 다이오드(D1)를 통하여 공급되고, 접속부(LX)의 전압은 접지 전압(Vss)보다 다이오드(D1)의 순방향 전압만큼 작은 전압이 된다. 이 때문에, 부트스트랩 콘덴서(C1)는 다시 다이오드(D2)를 통하여 전원 전압(VL)으로 충전된다.
다음에, 재차 펄스 신호(CP1)가 고레벨이 되면, 제1 드라이브 회로(3)의 출력단이 고레벨로 되어 스위칭 트랜지스터(M1)가 온하여 도통 상태가 되며 접속부(LX)의 전압을 상승시킨다. 이하, 이와 같은 동작이 반복되어 제1 드라이브 회로(3)의 플러스측 전원 입력단에 입력되는 전압은 전원 전압(VL) 이상이 되지 않는다.
이와 같이, 본 제1 실시예에 따른 강압형 스위칭 레귤레이터는 제1 드라이브 회로(3)의 플러스측 전원 입력단에 입력되는 전압이 전원 전압(VL) 이상이 되지 않도록 할 수 있기 때문에, 제1 드라이브 회로(3)를 구성하는 트랜지스터에 저내압 트랜지스터를 사용할 수 있어 칩 면적을 작게 할 수 있고, 고속 응답이 가능하도록 할 수 있다.
제2 실시예.
상기 제1 실시예에 있어서, 제1 전원 회로(4)의 회로 구성에 따라서는 다이오드(D2)를 없앨 수 있고, 이와 같이 한 것을 본 발명의 제2 실시예로 한다.
도 2는 본 발명의 제2 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면이다. 또한 도 2에서는 도 1과 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 1과의 차이점만 설명한다.
도 2가 도 1과 상이한 점은 도 1의 제1 전원 회로(4)의 회로를 도 2와 같이 함으로써 도 1의 다이오드(D2)를 삭제한 것이고, 이에 따라 도 1의 제1 전원 회로(4)를 제1 전원 회로(4a)로 하고, 도 1의 스위칭 레귤레이터(1)를 스위칭 레귤레이터(1a)로 하였다.
도 2에 있어서, 스위칭 레귤레이터(1a)는 입력 단자(IN)에 입력된 입력 전압(VH)을 미리 정해진 정전압으로 변환하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 비동기 정류 방식의 강압형 스위칭 레귤레이터이며, 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 칩상에 집적한 반도체로 제조된다.
스위칭 레귤레이터(1a)는 스위칭 트랜지스터(M1), 정류용의 다이오드(D1), 제어 회로(2), 제1 드라이브 회로(3), 인덕터(L1), 출력 콘덴서(Co), 제1 전원 회로(4a) 및 부트스트랩 콘덴서(C1)를 구비한다.
제1 전원 회로(4a)는 저내압 MOS 트랜지스터의 내전압보다 작은 미리 정해진 전원 전압(VL)을 생성하여 출력하고, 이 전원 전압(VL)은 제1 드라이브 회로(3)의 플러스측 전원 입력단에 입력된다. 출력 전압(VL)과 접속부(LX)의 사이에 콘덴서(C1)가 접속된다.
제1 전원 회로(4a)는 연산 증폭 회로(11), 미리 정해진 제1 기준 전압(Vr1)을 생성하여 출력하는 제1 기준 전압 발생 회로(12), NMOS 트랜지스터(M4) 및 저항(R1, R2)으로 구성된다.
또한, 제1 전원 회로(4a)는 전원 회로부를 이루고, 연산 증폭 회로(11), 제1 기준 전압 발생 회로(12) 및 저항(R1, R2)은 정전압 회로를 이루며, NMOS 트랜지스 터(M4)는 제1 소스 팔로워 회로를 이룬다. 또, 스위칭 레귤레이터(1a)에 있어서, 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 스위칭 트랜지스터(M1) 및/또는 다이오드(D1), 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
제1 전원 회로(4a)에 있어서, 연산 증폭 회로(11) 및 제1 기준 전압 발생 회로(12)는 각각 입력 전압(VH)을 전원으로 하여 동작하고, 고내압 MOS 트랜지스터로 각각 구성된다. 제1 기준 전압 발생 회로(12)로부터의 제1 기준 전압(Vr1)은 연산 증폭 회로(11)의 비반전 입력단에 입력되고, 연산 증폭 회로(11)의 출력단은 NMOS 트랜지스터(M4)의 게이트에 접속된다. 또, 연산 증폭 회로(11)의 출력단과 접지 전압(Vss)의 사이에 저항(R1 및 R2)이 직렬로 접속되고, 저항(R1)과 저항(R2)의 접속부는 연산 증폭 회로(11)의 반전 입력단에 접속된다.
NMOS 트랜지스터(M4)는 고내압 MOS 트랜지스터이며, 드레인은 입력 전압(VH)에 접속된다. 연산 증폭 회로(11), 제1 기준 전압 발생 회로(12) 및 저항(R1, R2)은 정전압 회로를 형성하고 있으므로, NMOS 트랜지스터(M4)의 게이트에는 정전압이 입력되고, NMOS 트랜지스터(M4)의 소스로부터 전원 전압(VL)이 출력된다. 즉, 제1 전원 회로(4a)는 상기 정전압 회로의 출력단에 고내압 NMOS 트랜지스터의 소스 팔로워 회로를 마련한 구성이 된다.
이와 같이, 본 제2 실시예에 따른 강압형 스위칭 레귤레이터는 상기 제1 실시예와 동일한 효과를 얻을 수 있고, 도 1의 다이오드(D2)를 없앨 수 있어 회로 면 적의 축소화를 도모할 수 있다. 또한, 제1 전원 회로(4a)의 출력단을 고내압 NMOS 트랜지스터의 소스 팔로워 회로로 하였으므로, 연산 증폭 회로(11)를 주파수 특성이 떨어지는 고내압 트랜지스터로 구성하여도, 상기 정전압 회로의 위상을 간단하게 보상할 수 있어 응답 속도도 향상시킬 수 있다.
제3 실시예.
상기 제1 및 제2의 각 실시예에서는 비동기 정류 방식의 강압형 스위칭 레귤레이터의 경우를 예로 하여 나타냈지만, 본 발명은 동기 정류 방식의 강압형 스위칭 레귤레이터에도 적용할 수 있고, 이와 같이 한 것을 본 발명의 제3 실시예로 한다.
도 3은 본 발명의 제3 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면이다. 또한 도 3에서는 도 2와 동일한 부분은 동일한 부호로 나타낸다.
도 3에 있어서, 스위칭 레귤레이터(1b)는 입력 단자(IN)에 입력된 입력 전압(VH)을 미리 정해진 정전압으로 변환하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 동기 정류 방식의 강압형 스위칭 레귤레이터이며, 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 칩상에 집적한 반도체로 제조된다.
스위칭 레귤레이터(1b)는 입력 전압(Vin)의 출력을 제어하기 위한 스위칭 동작을 수행하는 NMOS 트랜지스터로 이루어지는 스위칭 트랜지스터(M1), 및 NMOS 트랜지스터로 이루어지는 동기 정류용 트랜지스터(M2)를 구비한다.
또, 스위칭 레귤레이터(1b)는 출력 전압(Vout)이 상기 미리 정해진 정전압이 되도록 스위칭 트랜지스터(M1) 및 동기 정류용 트랜지스터(M2)의 스위칭 제어를 수 행하기 위한, 예를 들면 PWM 제어를 수행하기 위한 PWM 펄스 신호인 펄스 신호(CP1~CP3)를 각각 생성하여 출력하는 제어 회로(2b)와, 제어 회로(2b)로부터의 펄스 신호(CP1)에 따라 스위칭 트랜지스터(M1)를 온/오프 제어하는 버퍼 회로를 이루는, 저내압 트랜지스터로 구성된 제1 드라이브 회로(3)와, 제어 회로(2b)로부터의 펄스 신호(CP2)에 따라 동기 정류용 트랜지스터(M2)를 온/오프 제어하는 버퍼 회로를 이루는, 저내압 트랜지스터로 구성된 제2 드라이브 회로(21)를 구비한다. 또한, 스위칭 레귤레이터(1b)는 인덕터(L1), 출력 콘덴서(Co), 제1 전원 회로(4b), 미리 정해진 제2 기준 전압(Vr2)을 생성하여 출력하는 제2 기준 전압 발생 회로(22), 부트스트랩 콘덴서(C1) 및 제어 회로(2b)로부터의 펄스 신호(CP3)에 따라 온/오프하는 PMOS 트랜지스터(M3)를 구비한다.
또, 제1 전원 회로(4b)는 연산 증폭 회로(11)와 미리 정해진 제1 기준 전압(Vr1)을 생성하여 출력하는 제1 기준 전압 발생 회로(12), NMOS 트랜지스터(M4, M5) 및 저항(R1, R2)으로 구성된다.
또한, 동기 정류용 트랜지스터(M2)는 동기 정류용 스위칭 소자를 이루고, 제어 회로(2b) 및 제2 기준 전압 발생 회로(22)는 제어 회로부를 이루며, 제1 전원 회로(4b)는 전원 회로부를 이루고, 제2 기준 전압 발생 회로(22)는 제2 기준 전압 발생 회로부를 이루며, 제2 드라이브 회로(21)는 제2 드라이브 회로부를 이루고, NMOS 트랜지스터(M5)는 제2 소스 팔로워 회로를 이루며, PMOS 트랜지스터(M3)는 스위치 회로부를 이룬다. 또, 스위칭 레귤레이터(1b)에 있어서, 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라 서는, 스위칭 트랜지스터(M1) 및/또는 동기 정류용 트랜지스터(M2), 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
입력 단자(IN)와 접지 전압(Vss)의 사이에는 스위칭 트랜지스터(M1) 및 동기 정류용 트랜지스터(M2)가 직렬로 접속되고, 스위칭 트랜지스터(M1)와 동기 정류용 트랜지스터(M2)의 접속부를 LX로 한다. 접속부(LX)와 출력 단자(OUT)의 사이에 인덕터(L1)가 접속되고, 출력 단자(OUT)와 접지 전압(Vss)의 사이에 출력 콘덴서(Co)가 접속된다.
제1 전원 회로(4b)는 저내압 MOS 트랜지스터의 내전압보다 작은 미리 정해진 전원 전압(VL1 및 VL2)을 각각 생성하여 출력하고, 상기 전원 전압(VL1)은 제2 드라이브 회로(21)의 플러스측 전원 입력단에 입력되고, 게이트에 제어 회로(2b)로부터의 펄스 신호(CP3)가 입력된 PMOS 트랜지스터(M3)를 통하여 제1 드라이브 회로(3)의 플러스측 전원 입력단에 입력된다. 또한 전원 전압(VL1)은 제1 전원 전압을 이루고, 전원 전압(VL2)은 제2 전원 전압을 이룬다.
제1 드라이브 회로(3)의 플러스측 전원 입력단과 접속부(LX)의 사이에는 부트스트랩 콘덴서(C1)가 접속되고, 제1 드라이브 회로(3)의 마이너스측 전원 입력단은 접속부(LX)에 접속되며, 제2 드라이브 회로(21)의 마이너스측 전원 입력단은 접지 전압(Vss)에 접속된다. 또, 제1 드라이브 회로(3)의 입력단에는 제어 회로(2b)로부터의 펄스 신호(CP1)가 입력되고, 제1 드라이브 회로(3)의 출력단은 스위칭 트랜지스터(M1)의 게이트에 접속된다. 제2 드라이브 회로(21)의 입력단에는 제어 회로(2b)로부터의 펄스 신호(CP2)가 입력되고, 제2 드라이브 회로(21)의 출력단은 동 기 정류용 트랜지스터(M2)의 게이트에 접속된다.
제1 전원 회로(4b)에 있어서, 연산 증폭 회로(11) 및 제1 기준 전압 발생 회로(12)는 각각 입력 전압(VH)을 전원으로 하여 동작하고, 고내압 MOS 트랜지스터로 각각 구성된다. 제1 기준 전압 발생 회로(12)로부터의 제1 기준 전압(Vr1)은 연산 증폭 회로(11)의 비반전 입력단에 입력되고, 연산 증폭 회로(11)의 출력단은 NMOS 트랜지스터(M4 및 M5)의 각 게이트에 각각 접속된다. 또, 연산 증폭 회로(11)의 출력단과 접지 전압(Vss)의 사이에 저항(R1 및 R2)이 직렬로 접속되고, 저항(R1)과 저항(R2)의 접속부는 연산 증폭 회로(11)의 반전 입력단에 접속된다.
NMOS 트랜지스터(M4 및 M5)는 각각 고내압 MOS 트랜지스터이며, 각 드레인은 각각 입력 전압(VH)에 접속된다. 연산 증폭 회로(11), 제1 기준 전압 발생 회로(12) 및 저항(R1, R2)은 정전압 회로를 형성하고 있으므로, NMOS 트랜지스터(M4 및 M5)의 각 게이트에는 각각 동일한 정전압이 입력되고, NMOS 트랜지스터(M4)의 소스로부터 전원 전압(VL1)이 출력되고, NMOS 트랜지스터(M5)의 소스로부터 전원 전압(VL2)이 출력된다. 즉, 제1 전원 회로(4b)는 상기 정전압 회로의 출력단에 고내압 NMOS 트랜지스터의 소스 팔로워 회로를 2개 마련한 구성이 된다.
제1 전원 회로(4b)의 출력단을 고내압 NMOS 트랜지스터의 소스 팔로워 회로로 함으로써, 연산 증폭 회로(11)를 주파수 특성이 떨어지는 고내압 트랜지스터로 구성하여도, 상기 정전압 회로 부분의 위상을 간단하게 보상할 수 있어 응답 속도도 향상시킬 수 있다. 또, 고내압 NMOS 트랜지스터의 소스 팔로워 회로만을 추가함으로써, 도 3에 나타낸 바와 같이 출력하는 전원 전압을 간단하게 상승시킬 수 있 는 것도 이 회로 방식의 장점이다. 또한 전원 전압(VL1 및 VL2)은 각각 저내압 MOS 트랜지스터의 내전압 이하가 되도록 설정된다.
제2 기준 전압 발생 회로(22)는 전원 전압(VL2)을 전원으로 하여 동작하고, 제2 기준 전압(Vr2)은 스위칭 레귤레이터(1b)의 기준 전압으로서 사용되고, 회로내의 각종 바이어스 전류 생성용 등에 사용된다. 제2 기준 전압 발생 회로(22)를 저내압 트랜지스터로 구성할 수 있기 때문에, 회로 면적의 축소화, 저소비 전류화, 및 고속 응답 등 고성능화를 도모할 수 있다.
이와 같은 구성에 있어서, 도 4는 펄스 신호(CP1~CP3)의 파형예를 나타낸 타이밍도이며, 도 4를 이용하여 도 3의 회로의 동작에 대하여 설명한다.
펄스 신호(CP1)가 고레벨일 때는, 펄스 신호(CP2)는 저레벨이고, 펄스 신호(CP3)는 고레벨이다. 즉, 스위칭 트랜지스터(M1)와 동기 정류용 트랜지스터(M2)는 상보적으로 온/오프 동작을 실행하고, 스위칭 트랜지스터(M1)와 PMOS 트랜지스터(M3)도 상보적으로 온/오프 동작을 실행한다.
펄스 신호(CP1)가 고레벨인 기간은 스위칭 트랜지스터(M1)가 온하여 도통 상태가 되고, 동기 정류용 트랜지스터(M2)와 PMOS 트랜지스터(M3)는 각각 오프하여 차단 상태가 된다. 이와 같은 상태에서는 부트스트랩 콘덴서(C1)의 제1 드라이브 회로(3)의 플러스측 전원 입력단에 접속된 단부의 전압은 전원 전압(VL1) 이상으로 상승하고, 부트스트랩 콘덴서(C1)에 축적된 전하로 제1 드라이브 회로(3)에 대한 전원 공급을 수행한다.
한편, 펄스 신호(CP1)가 저레벨인 기간은 스위칭 트랜지스터(M1)가 오프하여 차단 상태가 되고, 동기 정류용 트랜지스터(M2)와 PMOS 트랜지스터(M3)가 각각 온하여 도통 상태가 된다. 이 때문에, 접속부(LX)의 전압은 거의 접지 전압(Vss)이 되므로, 부트스트랩 콘덴서(C1)는 제1 전원 회로(4b)에 의해 전원 전압(VL1)까지 충전된다. 도 1의 다이오드(D2)를 PMOS 트랜지스터(M3)로 교체함으로써, 다이오드(D2)로 인한 전압 강하가 작아져 그 만큼 부트스트랩 콘덴서(C1)에는 많은 전하가 축적되기 때문에 효율을 향상시킬 수 있다.
펄스 신호(CP2)가 고레벨이 되어 제2 드라이브 회로(21)의 출력단이 고레벨로 이행할 때에, 동기 정류용 트랜지스터(M2)의 게이트 용량을 순식간에 충전하기 때문에 제2 드라이브 회로(21)의 소비 전류는 일순간 제1 전원 회로(4b)의 출력 가능 전류 이상이 되지만, PMOS 트랜지스터(M3)가 온하고 있으므로, 부트스트랩 콘덴서(C1)로부터도 제2 드라이브 회로(21)에 대하여 전원 공급된다. 이 때문에, 제1 전원 회로(4b)로부터 출력되는 전원 전압(VL1)의 대폭적인 저하를 억제할 수 있다. 마찬가지로, 제1 드라이브 회로(3)의 출력 신호가 고레벨로 이행하는 경우에도, 제1 드라이브 회로(3)의 소비 전류가 일순간 증가하지만, 제1 드라이브 회로(3)에 대한 전원 공급은 원래 부트스트랩 콘덴서(C1)로부터 공급되고 있기 때문에, 제1 전원 회로(4b)의 출력 전압(VL1)에 영향을 미치지 않는다.
이와 같이, 본 제3 실시예에 따른 강압형 스위칭 레귤레이터는 동기 정류형의 강압형 스위칭 레귤레이터에 대해서도 상기 제1 실시예의 경우와 동일한 효과를 얻을 수 있고, 부트스트랩 콘덴서(C1)의 충전용 스위칭 수단으로서 다이오드(D2) 대신에 PMOS 트랜지스터(M3)를 사용하도록 함으로써, 충전용 스위칭 수단이 온 하 였을 때의 전압 강하가 작아져 효율을 향상시킬 수 있고, 부트스트랩 콘덴서(C1)측에서 제1 전원 회로(4b)측으로 전류를 공급할 수 있어 제2 드라이브 회로(21)와 같은, 단시간내에 제1 전원 회로(4b)의 출력 가능 전류를 상회하는 바와 같은 부하 회로를 접속하는 것이 가능하게 된다.
제4 실시예.
도 5는 본 발명의 제4 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면으로, 동기 정류 방식의 강압형 스위칭 레귤레이터의 다른 회로예를 나타낸 것이다. 또한 도 5에서는 도 3과 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 3과의 차이점만 설명한다.
도 5가 도 3과 상이한 점은 소스 팔로워의 고내압 NMOS 트랜지스터(M4 및 M5)를 고내압의 디플리션형 NMOS 트랜지스터(M4c 및 M5c)로 각각 교체하고, 제너 다이오드(zener diode)(ZD1과 ZD2)를 추가하고, 제1 기준 전압 발생 회로(12)를 제거하고, 제2 기준 전압(Vr2)을 연산 증폭 회로(11)의 비반전 입력단에 입력하도록 한 것이다. 이에 따라 도 3의 제1 전원 회로(4b)를 제1 전원 회로(4c)로 하고, 도 3의 스위칭 레귤레이터(1b)를 스위칭 레귤레이터(1c)로 하였다.
도 5에 있어서, 스위칭 레귤레이터(1c)는 입력 단자(IN)에 입력된 입력 전압(VH)을 미리 정해진 정전압으로 변환하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 동기 정류 방식의 강압형 스위칭 레귤레이터이며, 고내압 MOS 트랜지스터와 저내압 MOS 트랜지스터를 동일 칩상에 집적한 반도체로 제조된다.
스위칭 레귤레이터(1c)는 스위칭 트랜지스터(M1), 동기 정류용 트랜지스 터(M2), 제어 회로(2b), 제1 드라이브 회로(3), 제2 드라이브 회로(21), 인덕터(L1), 출력 콘덴서(Co), 제1 전원 회로(4c), 제2 기준 전압 발생 회로(22), 부트스트랩 콘덴서(C1) 및 PMOS 트랜지스터(M3)를 구비한다.
또, 제1 전원 회로(4c)는 연산 증폭 회로(11), 디플리션형의 NMOS 트랜지스터(M4c, M5c), 저항(R1, R2), 제너 다이오드(ZD1, ZD2)로 구성된다.
또한, 제1 전원 회로(4c)는 전원 회로부를 이루고, NMOS 트랜지스터(M4c)는 제1 소스 팔로워 회로를 이루며, NMOS 트랜지스터(M5c)는 제2 소스 팔로워 회로를 이루고, 제너 다이오드(ZD1 및 ZD2)는 클램프 회로를 이룬다. 또, 스위칭 레귤레이터(1c)에 있어서, 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋고, 경우에 따라서는, 스위칭 트랜지스터(M1) 및/또는 동기 정류용 트랜지스터(M2), 인덕터(L1) 및 출력 콘덴서(Co)를 제외한 각 회로를 하나의 IC에 집적하도록 하여도 좋다.
제1 전원 회로(4c)에 있어서, 연산 증폭 회로(11)는 입력 전압(VH)을 전원으로 하여 동작하고, 고내압 MOS 트랜지스터로 구성된다. 제2 기준 전압 발생 회로(22)로부터의 제2 기준 전압(Vr2)은 연산 증폭 회로(11)의 비반전 입력단에 입력되고, 연산 증폭 회로(11)의 출력단은 NMOS 트랜지스터(M4c 및 M5c)의 각 게이트에 각각 접속된다. 또, 연산 증폭 회로(11)의 출력단과 접지 전압(Vss)의 사이에 저항(R1 및 R2)이 직렬로 접속되고, 저항(R1)과 저항(R2)의 접속부는 연산 증폭 회로(11)의 반전 입력단에 접속된다.
NMOS 트랜지스터(M4c 및 M5c)는 각각 고내압 NMOS 트랜지스터이며, 각 드레 인은 각각 입력 전압(VH)에 접속된다. 연산 증폭 회로(11), 제2 기준 전압 발생 회로(22) 및 저항(R1, R2)은 정전압 회로를 형성하고 있으므로, NMOS 트랜지스터(M4c 및 M5c)의 각 게이트에는 각각 동일한 정전압이 입력된다. NMOS 트랜지스터(M4c)의 소스에는 제너 다이오드(ZD1)의 캐소드가 접속되고, 제너 다이오드(ZD1)의 애노드는 접지 전압(Vss)에 접속된다.
NMOS 트랜지스터(M4c)의 소스와 제너 다이오드(ZD1)의 캐소드의 접속부로부터 전원 전압(VL1)이 출력된다. 또, NMOS 트랜지스터(M5c)의 소스에는 제너 다이오드(ZD2)의 캐소드가 접속되고, 제너 다이오드(ZD2)의 애노드는 접지 전압(Vss)에 접속된다. NMOS 트랜지스터(M5c)의 소스와 제너 다이오드(ZD2)의 캐소드의 접속부로부터 전원 전압(VL2)이 출력된다. 즉, 제1 전원 회로(4c)는 상기 정전압 회로의 출력에 고내압 디플리션형 NMOS 트랜지스터의 소스 팔로워 회로를 2개 마련한 구성이 된다.
제1 전원 회로(4c)의 출력단을 고내압 디플리션형 NMOS 트랜지스터의 소스 팔로워 회로로 함으로써, 상기 정전압 회로의 출력 전압, 즉 연산 증폭 회로(11)의 출력 전압과 상기 소스 팔로워 회로의 출력 전압인 전원 전압(VL1, VL2)을 근사한 전압값으로 설정할 수 있다. 다만, 대기 상태와 같이 연산 증폭 회로(11)가 동작하지 않는 경우에는, 고내압 디플리션형 NMOS 트랜지스터(M4c 및 M5c)의 각 소스 전압인 출력 전압(VL1, VL2)이 연산 증폭 회로(11)의 출력 전압보다 커진다. 이 때문에, 제너 다이오드(ZD1과 ZD2)를 접속하여 전원 전압(VL1 및 VL2)이 각각 저내압 MOS 트랜지스터의 내전압 이상으로 상승하지 않도록 클램프한다. 또한 이와 같은 클램프 회로는 상기와 같이 제너 다이오드를 사용하는 회로 외의 회로를 이용할 수도 있다.
또한, 전원 투입시에 고내압 디플리션형 NMOS 트랜지스터(M5c)는 온한 상태로부터 동작하기 때문에, 연산 증폭 회로(11)의 비반전 입력단에 입력되는 제2 기준 전압(Vr2)이 0 V인 상태에서도, 제2 기준 전압 발생 회로(22)에 대한 전원 공급이 수행되므로, 제2 기준 전압 발생 회로(22)가 기동하여 제1 전원 회로(4c)를 기동시킬 수 있다. 이 결과, 상기 정전압 회로의 기준 전압으로서 고성능의 기준 전압을 사용할 수 있다. 또한 그 외의 동작에 대해서는 도 3의 경우와 동일하므로 설명을 생략한다.
이와 같이, 본 제4 실시예에 따른 강압형 스위칭 레귤레이터는 상기 제3 실시예의 경우와 동일한 효과를 얻을 수 있고, 제1 기준 전압 발생 회로(12)를 제거할 수 있어 회로 면적의 축소화 및 저소비 전류화를 도모할 수 있다.
또한, 상기 제2 실시예에 있어서, 고내압 NMOS 트랜지스터(M4) 대신에 고내압 디플리션형 NMOS 트랜지스터를 사용하여도 좋다. 이 경우, 도 5에 나타낸 바와 같이 고내압 디플리션형 NMOS 트랜지스터(M4)의 소스와 접지 전압(Vss)의 사이에 제너 다이오드(ZD1)를 추가하도록 하면 된다.
또, 상기 제2 실시예에 있어서, 상기 제3 실시예와 마찬가지로, 제1 드라이브 회로(3)의 플러스측 전원 입력단과 부트스트랩 콘덴서(C1)의 접속부를 PMOS 트랜지스터(M3)를 통하여 NMOS 트랜지스터(M4)의 소스에 접속하도록 하여도 좋다. 이 경우에도, PMOS 트랜지스터(M3)의 게이트에는 도 3 및 도 4에 나타낸 펄스 신 호(CP3)가 제어 회로(2)로부터 입력되도록 한다. 이와 같이 한 경우, PMOS 트랜지스터(M3)와 NMOS 트랜지스터(M4)의 접속부에 부하 회로를 접속하고, 이 부하 회로에는 제1 전원 회로(4a)와 부트스트랩 콘덴서(C1)로부터 전원 공급되도록 하여도 좋다.
또, 상기 제3 및 제4의 각 실시예에 있어서, 제1 전원 회로는 2개의 전원 전압(VL1 및 VL2)을 생성하여 출력하도록 하였지만, 이것은 일례이며, 3개 이상의 전원 전압을 생성하여 출력하도록 하여도 좋다. 이 경우, 출력하는 전원 전압의 수에 따라 소스 팔로워 회로를 구성하는 NMOS 트랜지스터를 마련하도록 하면 된다.
도 1은 본 발명의 제1 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면.
도 2는 본 발명의 제2 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면.
도 3은 본 발명의 제3 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면.
도 4는 도 3의 펄스 신호(CP1~CP3)의 파형예를 나타낸 타이밍도.
도 5는 본 발명의 제4 실시예에 따른 강압형 스위칭 레귤레이터의 회로예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 1c　 스위칭 레귤레이터 2, 2b　 제어 회로
3　 제1 드라이브 회로
4, 4a, 4b, 4c　 제1 전원 회로
11　 연산 증폭 회로
12　 제1 기준 전압 발생 회로
21　 제2 드라이브 회로
22　 제2 기준 전압 발생 회로
M1　 스위칭 트랜지스터 D1, D2　 다이오드
L1　 인덕터 Co　 출력 콘덴서
C1　 부트스트랩 콘덴서 R1, R2　 저항
M2　 동기 정류용 트랜지스터
M3　 PMOS 트랜지스터
M4, M5　 NMOS 트랜지스터
M4c, M5c　 디플리션형 NMOS 트랜지스터
ZD1, ZD2　 제너 다이오드

Claims (15)

  1. 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 강압하여 출력 단자로부터 출력하고, 상기 입력 전압을 초과하는 내전압을 갖는 고내압 MOS 트랜지스터와 상기 입력 전압 이하의 내전압을 갖는 저내압 MOS 트랜지스터로 구성되며, 인덕터를 사용한 비절연 방식의 강압형 스위칭 레귤레이터에 있어서,
    게이트에 입력된 제어 신호에 따라 스위칭을 실행하여 상기 인덕터에 대하여 상기 입력 전압에 의한 충전을 수행하며, 상기 입력 전압을 초과하는 내전압을 갖는 고내압의 NMOS 트랜지스터로 이루어지는 스위칭 소자와,
    상기 스위칭 소자가 오프하여 상기 인덕터로의 충전이 정지되면, 상기 인덕터의 방전을 수행하는 정류 소자와,
    상기 저내압 MOS 트랜지스터의 내전압 이하인 제1 전원 전압을 생성하여 출력하는 전원 회로부와,
    입력된 제어 신호에 따라 상기 스위칭 소자의 온/오프 제어를 수행하는 제1 드라이브 회로부와,
    상기 제1 드라이브 회로에 병렬로 접속되고, 일단이 상기 스위칭 소자와 상기 인덕터의 접속부에 접속되고, 타단에 상기 전원 회로부로부터의 제1 전원 전압이 입력되는 콘덴서와,
    상기 출력 단자로부터 출력되는 전압이 상기 미리 정해진 정전압이 되도록 상기 스위칭 소자의 스위칭 제어를 수행하는 제어 신호를 생성하여 상기 제1 드라이브 회로부에 출력하는 제어 회로부
    를 구비하고,
    상기 제1 드라이브 회로부는 상기 콘덴서로부터 전원 공급되고, 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  2. 제1항에 있어서, 상기 콘덴서는 다이오드를 통하여 상기 전원 회로부로부터의 제1 전원 전압이 입력되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  3. 제1항에 있어서, 상기 제어 회로부로부터 입력된 제어 신호에 따라 스위칭을 실행하고, 상기 제1 전원 전압과 상기 콘덴서의 접속을 제어하는 스위치 회로부를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  4. 제3항에 있어서, 상기 제1 전원 전압과 상기 스위치 회로부의 접속부에 부하 회로를 접속하고, 이 부하 회로는 상기 전원 회로부와 상기 콘덴서로부터 전원 공급되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  5. 제3항에 있어서,
    게이트에 입력된 제어 신호에 따라 스위칭을 수행하는, 상기 입력 전압을 초과하는 내전압을 갖는 고내압의 NMOS 트랜지스터로 이루어지고, 상기 정류 소자를 이루는 동기 정류용 스위칭 소자와,
    상기 제어 회로부로부터 입력된 제어 신호에 따라 상기 동기 정류용 스위칭 소자의 온/오프 제어를 수행하는 제2 드라이브 회로부
    를 구비하고,
    상기 제어 회로부는 상기 스위치 회로부에 대하여 상기 동기 정류용 스위칭 소자와 동기하여 상기 스위칭 소자와 상반되는 스위칭 동작을 실행하도록 하고, 상기 제2 드라이브 회로부는 상기 전원 회로부와 상기 콘덴서로부터 전원 공급되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  6. 제5항에 있어서, 상기 제2 드라이브 회로부는 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 전원 회로부는,
    미리 정해진 정전압을 생성하여 출력하는 정전압 회로와,
    상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고 드레인에 상기 입력 전압이 입력되고, 소스가 상기 제1 전원 전압을 출력하는 출력단을 이루는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 제1 소스 팔로워 회로
    를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  8. 제7항에 있어서, 상기 전원 회로부는 상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고 드레인에 상기 입력 전압이 입력되고, 소스가 상기 저내압 MOS 트랜지스터의 내전압 이하인 미리 정해진 제2 전원 전압을 출력하는 출력단을 이루 는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 제2 소스 팔로워 회로를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  9. 제8항에 있어서, 상기 제2 전원 전압을 전원으로 하여 동작하여 미리 정해진 제2 기준 전압을 생성하여 출력하는 제2 기준 전압 생성 회로부를 구비하고, 상기 제어 회로부는 상기 출력 단자로부터 출력되는 전압에 비례한 전압이 상기 제2 기준 전압이 되도록 상기 제어 신호를 생성하여 출력하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  10. 제9항에 있어서, 상기 제2 기준 전압 생성 회로부는 상기 저내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  11. 제8항에 있어서, 상기 전원 회로부는 상기 정전압 회로로부터의 출력 전압이 게이트에 입력되고 드레인에 상기 입력 전압이 입력되고, 소스가 상기 저내압 MOS 트랜지스터의 내전압 이하인 미리 정해진 전원 전압을 출력하는 출력단을 이루는 상기 고내압 MOS 트랜지스터의 NMOS 트랜지스터로 이루어지는 소스 팔로워 회로를 하나 이상 더 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  12. 제7항에 있어서, 상기 정전압 회로는,
    미리 정해진 제1 기준 전압을 생성하여 출력하는 제1 기준 전압 발생 회로 와,
    상기 정전압 회로의 출력 전압에 비례한 전압을 생성하여 출력하는 비례 전압 생성 회로와,
    상기 비례 전압 생성 회로로부터의 비례 전압이 상기 제1 기준 전압이 되도록 상기 정전압을 출력하는 연산 증폭 회로
    를 구비하고,
    상기 제1 기준 전압 발생 회로 및 연산 증폭 회로는 각각 상기 고내압 MOS 트랜지스터로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  13. 제7항에 있어서, 상기 소스 팔로워 회로는 상기 입력 전압을 초과하는 내전압을 갖는 고내압의 디플리션형 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  14. 제13항에 있어서, 상기 전원 회로부는 출력하는 상기 전원 전압을 상기 저내압 MOS 트랜지스터의 내전압 이하가 되도록 클램프하는 클램프 회로를 구비하는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
  15. 제14항에 있어서, 상기 클램프 회로는 상기 전원 회로부의 출력단과 접지 전압의 사이에 접속된 제너 다이오드(zener diode)로 구성되는 것을 특징으로 하는 강압형 스위칭 레귤레이터.
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