JP5169170B2 - 降圧型スイッチングレギュレータ - Google Patents
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Description
また、スイッチングレギュレータを構成する素子の中で、最も大きな電流が流れ、しかも高速動作が要求されるスイッチング素子には、PMOSトランジスタよりも特性の優れたNMOSトランジスタを使用することにより高効率が得られる。
このような問題を解決するために、ブートストラップコンデンサを用いて入力電圧以上の電圧を生成し、該生成した電圧を用いてスイッチング素子であるNMOSトランジスタのオン/オフを制御する方法があった(例えば、特許文献1及び2参照。)。
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行う高耐圧のNMOSトランジスタからなるスイッチング素子と、
該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記低耐圧MOSトランジスタの耐電圧以下である所定の第1の電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第1の電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン/オフ制御を行う第1のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように前記スイッチング素子のスイッチング制御を行う制御信号を生成して該第1のドライブ回路部に出力する制御回路部と、
を備え、
前記第1のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧MOSトランジスタで構成され、
前記電源回路部は、
所定の定電圧を生成して出力する定電圧回路と、
該定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが前記第1の電源電圧を出力する出力端をなす前記高耐圧MOSトランジスタのNMOSトランジスタからなる第1のソースフォロア回路と、
を備えるものである。
前記制御回路部から入力された制御信号に応じて該同期整流用スイッチング素子のオン/オフ制御を行う第2のドライブ回路部と、
を備え、
前記制御回路部は、前記スイッチ回路部に対して、前記同期整流用スイッチング素子と同期させて前記スイッチング素子と相反するスイッチング動作を行わせ、前記第2のドライブ回路部は、前記電源回路部と前記コンデンサから電源供給されるようにした。
所定の第1基準電圧を生成して出力する第1基準電圧発生回路と、
該定電圧回路の出力電圧に比例した電圧を生成して出力する比例電圧生成回路と、
該比例電圧生成回路からの比例電圧が前記第1基準電圧になるように前記定電圧を出力する演算増幅回路と、
を備え、
前記第1基準電圧発生回路及び演算増幅回路は、それぞれ前記高耐圧MOSトランジスタで構成されるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。
図1において、スイッチングレギュレータ1は、入力端子INに入力された入力電圧VHを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから出力する非同期整流方式の降圧型スイッチングレギュレータであり、高耐圧MOSトランジスタと低耐圧MOSトランジスタを同一チップ上に集積した半導体で製造されている。
スイッチングレギュレータ1は、入力電圧VHの出力制御を行うためのスイッチング動作を行うNMOSトランジスタからなるスイッチングトランジスタM1と、整流用のダイオードD1とを備えている。
パルス信号CP1がハイレベルになると、第1ドライブ回路3の出力信号もハイレベルになり、スイッチングトランジスタM1がオンして導通状態になる。このため、接続部LXの電圧が上昇し、インダクタL1を介して出力電圧Voutも上昇する。このとき、ブートストラップコンデンサC1における第1ドライブ回路3の正側電源入力端に接続された端部の電圧も上昇して電源電圧VL以上になることから、ダイオードD2はオフする。このため、第1ドライブ回路3への電源供給は、ブートストラップコンデンサC1だけから行われることになる。
次に、再度パルス信号CP1がハイレベルになると、第1ドライブ回路3の出力端がハイレベルになりスイッチングトランジスタM1がオンして導通状態になって、接続部LXの電圧を上昇させる。以下、このような動作が繰り返され、第1ドライブ回路3の正側電源入力端に入力される電圧は、電源電圧VL以上になることはない。
前記第1の実施の形態において、第1電源回路4の回路構成によってはダイオードD2をなくすことができ、このようにしたものを本発明の第2の実施の形態とする。
図2は、本発明の第2の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図2では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図2における図1との相違点は、図1の第1電源回路4の回路を図2のようにしたことによって図1のダイオードD2を削除したことにあり、これに伴って、図1の第1電源回路4を第1電源回路4aに、図1のスイッチングレギュレータ1をスイッチングレギュレータ1aにした。
スイッチングレギュレータ1aは、スイッチングトランジスタM1と、整流用のダイオードD1と、制御回路2と、第1ドライブ回路3と、インダクタL1と、出力コンデンサCoと、第1電源回路4aと、ブートストラップコンデンサC1とを備えている。
第1電源回路4aは、演算増幅回路11と、所定の第1基準電圧Vr1を生成して出力する第1基準電圧発生回路12と、NMOSトランジスタM4と、抵抗R1,R2とで構成されている。
前記第1及び第2の各実施の形態では、非同期整流方式の降圧型スイッチングレギュレータの場合を例にして示したが、本発明は同期整流方式の降圧型スイッチングレギュレータにも適用することができ、このようにしたものを本発明の第3の実施の形態とする。
図3は、本発明の第3の実施の形態における降圧型スイッチングレギュレータの回路例を示した図である。なお、図3では、図2と同じもの又は同様のものは同じ符号で示している。
スイッチングレギュレータ1bは、入力電圧Vinの出力制御を行うためのスイッチング動作を行うNMOSトランジスタからなるスイッチングトランジスタM1と、NMOSトランジスタからなる同期整流用トランジスタM2とを備えている。
なお、同期整流用トランジスタM2は同期整流用スイッチング素子を、制御回路2b及び第2基準電圧発生回路22は制御回路部を、第1電源回路4bは電源回路部を、第2基準電圧発生回路22は第2基準電圧発生回路部をそれぞれなし、第2ドライブ回路21は第2のドライブ回路部を、NMOSトランジスタM5は第2のソースフォロア回路を、PMOSトランジスタM3はスイッチ回路部をそれぞれなす。また、スイッチングレギュレータ1bにおいて、インダクタL1及び出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよく、場合によっては、スイッチングトランジスタM1及び/又は同期整流用トランジスタM2、インダクタL1並びに出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよい。
第1電源回路4bは、低耐圧MOSトランジスタの耐電圧より小さい所定の電源電圧VL1及びVL2をそれぞれ生成して出力し、該電源電圧VL1は第2ドライブ回路21の正側電源入力端に入力されると共に、ゲートに制御回路2bからのパルス信号CP3が入力されたPMOSトランジスタM3を介して第1ドライブ回路3の正側電源入力端に入力されている。なお、電源電圧VL1は第1の電源電圧を、電源電圧VL2は第2の電源電圧をそれぞれなす。
このような構成において、図4は、パルス信号CP1〜CP3の波形例を示したタイミングチャートであり、図4を用いて図3の回路の動作について説明する。
パルス信号CP1がハイレベルのときは、パルス信号CP2はローレベルで、パルス信号CP3はハイレベルである。すなわち、スイッチングトランジスタM1と同期整流用トランジスタM2は相補的にオン/オフ動作を行うと共に、スイッチングトランジスタM1とPMOSトランジスタM3も相補的にオン/オフ動作を行う。
図5は、本発明の第4の実施の形態における降圧型スイッチングレギュレータの回路例を示した図であり、同期整流方式の降圧型スイッチングレギュレータの他の回路例を示したものである。なお、図5では、図3と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図3との相違点のみ説明する。
図5における図3との相違点は、ソースフォロアの高耐圧NMOSトランジスタM4及びM5を、高耐圧のディプレッション型NMOSトランジスタM4c及びM5cにそれぞれ置き換え、ツェナーダイオードZD1とZD2を追加すると共に第1基準電圧発生回路12を削除して、第2基準電圧Vr2を演算増幅回路11の非反転入力端に入力するようにしたことにある。これに伴って、図3の第1電源回路4bを第1電源回路4cにし、図3のスイッチングレギュレータ1bをスイッチングレギュレータ1cにした。
スイッチングレギュレータ1cは、スイッチングトランジスタM1と、同期整流用トランジスタM2と、制御回路2bと、第1ドライブ回路3と、第2ドライブ回路21と、インダクタL1と、出力コンデンサCoと、第1電源回路4cと、第2基準電圧発生回路22と、ブートストラップコンデンサC1と、PMOSトランジスタM3とを備えている。
なお、第1電源回路4cは電源回路部を、NMOSトランジスタM4cは第1のソースフォロア回路を、NMOSトランジスタM5cは第2のソースフォロア回路をそれぞれなし、ツェナーダイオードZD1及びZD2はクランプ回路をなす。また、スイッチングレギュレータ1cにおいて、インダクタL1及び出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよく、場合によっては、スイッチングトランジスタM1及び/又は同期整流用トランジスタM2、インダクタL1並びに出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよい。
2,2b 制御回路
3 第1ドライブ回路
4,4a,4b,4c 第1電源回路
11 演算増幅回路
12 第1基準電圧発生回路
21 第2ドライブ回路
22 第2基準電圧発生回路
M1 スイッチングトランジスタ
D1,D2 ダイオード
L1 インダクタ
Co 出力コンデンサ
C1 ブートストラップコンデンサ
R1,R2 抵抗
M2 同期整流用トランジスタ
M3 PMOSトランジスタ
M4,M5 NMOSトランジスタ
M4c,M5c ディプレッション型NMOSトランジスタ
ZD1,ZD2 ツェナーダイオード
Claims (13)
- 高耐圧MOSトランジスタと低耐圧MOSトランジスタで構成され、入力端子に入力された、該低耐圧MOSトランジスタの耐電圧以上であると共に該高耐圧MOSトランジスタの耐電圧未満の入力電圧を、所定の定電圧に降圧して出力端子から出力する、インダクタを使用した非絶縁方式の降圧型スイッチングレギュレータにおいて、
ゲートに入力された制御信号に応じてスイッチングを行い、前記インダクタに対して前記入力電圧による充電を行う高耐圧のNMOSトランジスタからなるスイッチング素子と、
該スイッチング素子がオフして前記インダクタへの充電が停止すると、前記インダクタの放電を行う整流素子と、
前記低耐圧MOSトランジスタの耐電圧以下である所定の第1の電源電圧を生成して出力する電源回路部と、
一端が前記スイッチング素子と前記インダクタとの接続部に接続され、他端に前記第1の電源電圧が入力されるコンデンサと、
入力された制御信号に応じて前記スイッチング素子のオン/オフ制御を行う第1のドライブ回路部と、
前記出力端子から出力される電圧が前記所定の定電圧になるように前記スイッチング素子のスイッチング制御を行う制御信号を生成して該第1のドライブ回路部に出力する制御回路部と、
を備え、
前記第1のドライブ回路部は、前記コンデンサから電源供給され、前記低耐圧MOSトランジスタで構成され、
前記電源回路部は、
所定の定電圧を生成して出力する定電圧回路と、
該定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが前記第1の電源電圧を出力する出力端をなす前記高耐圧MOSトランジスタのNMOSトランジスタからなる第1のソースフォロア回路と、
を備えることを特徴とする降圧型スイッチングレギュレータ。 - 前記制御回路部から入力された制御信号に応じてスイッチングを行い、前記第1の電源電圧と前記コンデンサとの接続制御を行うスイッチ回路部を備えることを特徴とする請求項1記載の降圧型スイッチングレギュレータ。
- 前記第1の電源電圧と前記スイッチ回路部との接続部に負荷回路を接続し、該負荷回路は、前記電源回路部と前記コンデンサから電源供給されることを特徴とする請求項2記載の降圧型スイッチングレギュレータ。
- ゲートに入力された制御信号に応じてスイッチングを行う高耐圧のNMOSトランジスタからなり、前記整流素子をなす同期整流用スイッチング素子と、
前記制御回路部から入力された制御信号に応じて該同期整流用スイッチング素子のオン/オフ制御を行う第2のドライブ回路部と、
を備え、
前記制御回路部は、前記スイッチ回路部に対して、前記同期整流用スイッチング素子と同期させて前記スイッチング素子と相反するスイッチング動作を行わせ、前記第2のドライブ回路部は、前記電源回路部と前記コンデンサから電源供給されることを特徴とする請求項2記載の降圧型スイッチングレギュレータ。 - 前記第2のドライブ回路部は、前記低耐圧MOSトランジスタで構成されることを特徴とする請求項4記載の降圧型スイッチングレギュレータ。
- 前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧MOSトランジスタの耐電圧以下である所定の第2の電源電圧を出力する出力端をなす前記高耐圧MOSトランジスタのNMOSトランジスタからなる第2のソースフォロア回路を備えることを特徴とする請求項1、2、3、4又は5記載の降圧型スイッチングレギュレータ。
- 前記第2の電源電圧を電源にして作動し、所定の第2基準電圧を生成して出力する第2基準電圧生成回路部を備え、前記制御回路部は、前記出力端子から出力される電圧に比例した電圧が該第2基準電圧になるように前記制御信号を生成して出力することを特徴とする請求項6記載の降圧型スイッチングレギュレータ。
- 前記第2基準電圧生成回路部は、前記低耐圧MOSトランジスタで構成されることを特徴とする請求項7記載の降圧型スイッチングレギュレータ。
- 前記電源回路部は、前記定電圧回路からの出力電圧がゲートに入力されると共にドレインに前記入力電圧が入力され、ソースが、前記低耐圧MOSトランジスタの耐電圧以下である所定の電源電圧を出力する出力端をなす前記高耐圧MOSトランジスタのNMOSトランジスタからなるソースフォロア回路を更に1つ以上備えることを特徴とする請求項6、7又は8記載の降圧型スイッチングレギュレータ。
- 前記定電圧回路は、
所定の第1基準電圧を生成して出力する第1基準電圧発生回路と、
該定電圧回路の出力電圧に比例した電圧を生成して出力する比例電圧生成回路と、
該比例電圧生成回路からの比例電圧が前記第1基準電圧になるように前記定電圧を出力する演算増幅回路と、
を備え、
前記第1基準電圧発生回路及び演算増幅回路は、それぞれ前記高耐圧MOSトランジスタで構成されることを特徴とする請求項1、2、3、4、5、6、7、8又は9記載の降圧型スイッチングレギュレータ。 - 前記ソースフォロア回路は、高耐圧のディプレッション型NMOSトランジスタからなることを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載の降圧型スイッチングレギュレータ。
- 前記電源回路部は、出力する前記電源電圧を、前記低耐圧MOSトランジスタの耐電圧以下になるようにクランプするクランプ回路を備えることを特徴とする請求項11記載の降圧型スイッチングレギュレータ。
- 前記クランプ回路は、前記電源回路部の出力端と接地電圧との間に接続されたツェナーダイオードで構成されることを特徴とする請求項12記載の降圧型スイッチングレギュレータ。
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