JP2012019625A - 駆動回路、該駆動回路を備えた半導体装置、これらを用いたスイッチングレギュレータおよび電子機器 - Google Patents

Abstract

【課題】駆動回路の出力ノードが高い電圧に維持される場合でも安定した電圧を供給することが可能な駆動回路技術を提供すること。
【解決手段】入力端子ＩＮと出力ノードＬＸ間に接続されたスイッチング素子Ｍ１と、第一電圧ＶＢＳＴを発生させる第一電源回路３０と、出力ノードＬＸの電圧を基準となる負側電源電圧とし、第一電圧ＶＢＳＴを正側電源電圧とし、出力によりスイッチング素子Ｍ１を駆動する第一ドライブ回路１０とを有し、第一電源回路３０の基準となる負側電源電圧として出力ノードＬＸの電圧を用いる。スイッチング素子Ｍ１は、入力端子ＩＮにドレインまたはコレクタが接続され、出力ノードＬＸにソースまたはエミッタが接続されたＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスである。
【選択図】図１

Description

本発明は、スイッチングレギュレータに適用される駆動回路技術に係り、特にスイッチング素子としてＮチャンネルＭＯＳＦＥＴもしくはＮＰＮトランジスタを用いた駆動回路、該駆動回路を備えた半導体装置、これらを用いたスイッチングレギュレータおよび電子機器に関する。

従来、一般に駆動回路のスイッチング素子としてはＰチャンネルＭＯＳＦＥＴもしくはＰＮＰトランジスタが用いられてきた。しかし、ホールの移動により導通するＰチャンネルＭＯＳＦＥＴもしくはＰＮＰトランジスタは、ＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタに比べて駆動能力が低いことが知られている。

そのため、駆動能力を高めるためにはサイズが大きくなってしまって小型化が困難になることやコスト増になるなどの問題点を抱えていた。これらの問題点を解消するために、ブートストラップ方式を用いて入力電圧以上の電圧を生成し、駆動素子としてＮチャンネルＭＯＳＦＥＴ、またはＮＰＮトランジスタをオン／オフを制御する方法が知られている。

図９は、ブートストラップ方式の駆動回路を用いたスイッチングレギュレータの従来例を示す図である。図１０は、図９に示したスイッチングレギュレータの動作電圧、電流波形の一例を示す図である。

図９において、Ｍ１はスイッチング素子（ＮチャンネルＭＯＳＦＥＴ）、１０はドライブ回路、ＶＲ２０は定電圧回路、Ｄ１は整流用ダイオード、Ｄ２はブートストラップダイオード、Ｌ１はインダクタ、ＬＸは接続ノード、ＶＨは電源電圧，ＶＢＳＴは電圧、Ｃ０は容量、Ｃ１はブートストラップ容量、ＣＰ１はスイッチング素子Ｍ１を周期的にスイッチングさせるための入力信号（図示しないＰＷＭ回路からのパルス信号）、Ｖｏｕｔは出力電圧である。

図９に示すスイッチングレギュレータでは、ＮチャンネルＭＯＳＦＥＴであるスイッチング素子Ｍ１がオフのとき、インダクタＬ１の電流により、接続ノードＬＸの電圧は整流用ダイオードＤ１の順方向電圧降下Ｖｆだけ負となる（この状態を以降、接続ノードＬＸが“ＬＯ”であると表現する）。このとき、定電圧回路ＶＲ２０がブートストラップダイオードＤ２を介し、ブートストラップ容量Ｃ１を充電する。

また、スイッチング素子Ｍ１がオンとなると、接続ノードＬＸの電圧は電源電圧ＶＨよりも（スイッチング素子Ｍ１のオン抵抗×インダクタＬ１の電流）だけ降下した電圧となる（この状態を以降、接続ノードＬＸが“ＨＩ”であると表現する）。通常、スイッチング素子Ｍ１のオン抵抗は非常に小さく設定されているため、接続ノードＬＸの電圧はほぼ電源電圧ＶＨとなる。このとき、ドライブ回路１０の正側の電源電圧は、ブートストラップ容量Ｃ１の作用により、電源電圧ＶＨよりも高い電圧ＶＢＳＴとなり、その結果、電源電圧ＶＨよりも高い電圧ＶＢＳＴをスイッチング素子Ｍ１に与えることができ、駆動能力を高めることができる。

しかしながら、図９に示す駆動回路ではブートストラップ容量Ｃ１の電圧ＶＢＳＴを監視することができず、ブートストラップ容量Ｃ１の充電時電流によるダイオードＤ２の順方向電圧降下Ｖｆの変動、スイッチング素子Ｍ１がオフであるときの接続ノードＬＸの電圧によってブートストラップ容量Ｃ１の電圧ＶＢＳＴが変動する。

スイッチング素子Ｍ１がオフとなり接続ノードＬＸの電圧が“ＬＯ”となる時間が短くなる場合、ブートストラップ容量Ｃ１への充電が不十分となり電圧ＶＢＳＴが十分に上昇せず（図１０参照）、その結果、スイッチング素子Ｍ１の駆動能力が低下してしまう。

また、できるだけダイオードＤ２のサイズを大きくしておかなければ、特にスイッチング周波数が大きい場合において、接続ノードＬＸの電圧が降下したときにブートストラップ容量Ｃ１への充電電流が増加し、ダイオードＤ２による定電圧回路ＶＲ２０からの電圧ドロップが大きくなってしまう。

さらに、スイッチングレギュレータにおいては負荷が軽い場合にはダイオードＤ１が電流不連続モードとなり、出力電圧Ｖｏｕｔが高い場合、接続ノードＬＸの電圧が十分に降下しない状況が発生し、ブートストラップ容量Ｃ１への充電が行えなくなる。

上述したように、ブートストラップ方式を用いた場合、ブートストラップ容量Ｃ１への安定した電圧供給が難しく、特に負荷が軽く負荷電流が発生しない場合はブートストラップ容量Ｃ１へ充電することができず、スイッチング素子Ｍ１を駆動することができないという問題がある。

本発明は、上記の如き問題を解消し、駆動回路の出力ノード（接続ノード）ＬＸが高い電圧に維持される場合や、スイッチング周波数やブートストラップダイオードの順方向電圧降下Ｖｆが大きい場合においても安定した電圧を供給でき、かつスピードの向上と占有面積の縮小が可能で、発振周波数の変動、不連続モード、接続ノードが“ＬＯ”となる時間変動の影響を受けることなく、安定した電源電圧を与えることが可能な駆動回路、該駆動回路を備えた半導体装置、これらを用いたスイッチングレギュレータおよび電子機器を提供することを目的とする。

本発明は、上記目的を達成するために、次のような構成を採用したものである。なお。（）内に示した図番や符号は、あくまでも本発明の理解を容易にするために実施例の説明に使用した構成を例示したものであり、発明の範囲を実施例の構成に限定するものではない。

ａ）本発明に係る駆動回路は、入力端子（ＩＮ）と出力ノード（ＬＸ）間に接続されたスイッチング素子（Ｍ１）と、第一電圧（ＶＢＳＴ）を発生する第一電源回路（３０）と、出力ノード（ＬＸ）の電圧を基準となる負側電源電圧とし、第一電圧（ＶＢＳＴ）を正側電源電圧とし、出力によりスイッチング素子（Ｍ１）を駆動する第一ドライブ回路（１０）とからなる駆動回路において、第一電源回路（３０）の基準となる負側電源電圧を出力ノード（ＬＸ；実施例の説明では接続ノードと記しているが駆動回路の請求項においては出力ノードと記す）の電圧としたことを特徴とする（図１参照）。

ｂ）また、上記ａ）において、前記スイッチング素子は、入力端子（ＩＮ）にドレインまたはコレクタが接続され、出力ノード（ＬＸ）にソースまたはエミッタが接続されたＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスであることを特徴とする（図１参照）。

ｃ）また、上記ａ）またはｂ）において、前記第一電源回路（３０）は、入力端子（ＩＮ）からの入力電圧（ＶＨ）を基に第一電圧（ＶＢＳＴ）を出力するドライバ（３０２）と、ドライバ（３０２）と直列に接続され、第一電圧（ＶＢＳＴ）が入力電圧（ＶＨ）よりも高くなった場合に逆流を防ぐ整流素子（３０３）と、出力ノード（ＬＸ）の電圧を基準となる負側電源電圧とし、第一電圧（ＶＢＳＴ）を正側電源電圧とし、参照電圧を出力する参照電圧回路（３０５）と、第一電圧（ＶＢＳＴ）を分圧し誤差増幅器（３０１）に帰還するための帰還抵抗と、前記参照電圧と前記帰還抵抗により分圧された電圧とを入力し、出力により前記第一電圧（ＶＢＳＴ）を制御する誤差増幅器（３０１）とにより構成されることを特徴とする（図２参照）。

ｄ）また、上記ｃ）において、前記誤差増幅器（３０１）は、基準となる負側電源電圧を前記出力ノード（ＬＸ）の電圧とし、正側電源電圧を前記第一電圧（ＶＢＳＴ）としたことを特徴とする（図２〜図６参照）。

ｅ）また、上記ｃ）またはｄ）において、前記ドライバ（３０２）は、第１のＮチャンネルデプレッショントランジスタ（３０２）であることを特徴とする（図２〜図６参照）。

ｆ）また、上記ｃ）〜ｅ）において、前記第一電圧（ＶＢＳＴ）の電圧レベルをシフトさせるためのレベルシフト回路を設けたことを特徴とする（図２〜図６参照）

ｇ）また、上記ｆ）において、前記レベルシフト回路は、ゲートが前記誤差増幅器（３０１）の出力に接続され、ドレインが前記ドライバ（３０２）を形成する第１のＮチャンネルデプレッショントランジスタ（３０２）のドレインに接続され、ソースが抵抗を介して前記出力ノード（ＬＸ）に接続されるとともに前記ドライバ（３０２）を形成する第１のＮチャンネルデプレッショントランジスタ（３０２）のゲートに接続される第２のＮチャンネルデプレッショントランジスタ（３０６）からなることを特徴とする（図２〜図６参照）

ｈ）また、上記ａ）またはｂ）において、前記第一電源回路（３０）は、前記入力電圧（ＶＨ）を基に前記第一電圧（ＶＢＳＴ）を出力するドライバ（３０２）と、前記ドライバ（３０２）と直列に接続され、前記第一電圧（ＶＢＳＴ）が前記入力電圧（ＶＨ）よりも高くなった場合に逆流を防ぐ整流素子（３０３）と、前記ドライバ（３０２）を制御する信号を生成するために前記第一電圧（ＶＢＳＴ）と前記出力ノード（ＬＸ）の電圧との間に設けられた、ダイオード接続された１以上の縦続接続されたＮチャンネルトランジスタ（３０８）と抵抗とからなる直列回路を有することを特徴とする（図３Ａ，図４参照）

ｉ）また、上記ｈ）において、出力がブートストラップダイオードを介して前記第一電圧（ＶＢＳＴ）に接続される定電圧回路を設けたことを特徴とする（図４参照）

ｊ）また、上記ｈ）またはｉ）において、前記第一電圧（ＶＢＳＴ）の電圧レベルをシフトさせるためのレベルシフト回路を設けたことを特徴とする（図３Ａ，図３Ｂ参照）

ｋ）また、上記ｊ）において、前記レベルシフト回路は、ゲートが前記直列回路の出力に接続され、ドレインが前記ドライバ（３０２）を形成する第１のＮチャンネルデプレッショントランジスタ（３０２）のドレインに接続され、ソースが抵抗を介して前記出力ノード（ＬＸ）に接続されるとともに前記ドライバ（３０２）を形成する第１のＮチャンネルデプレッショントランジスタ（３０２）のゲートに接続される第２のＮチャンネルデプレッショントランジスタ（３０６）からなることを特徴とする（図３Ａ参照）。

ｌ）また、上記ｈ）において、前記第一電圧（ＶＢＳＴ）の電圧レベルをシフトさせるためのレベルシフト回路を複数段設け、前記直列回路におけるＮチャンネルトランジスタの段数と、前記レベルシフト回路の段数に前記ドライバの段数１を加えた合計段数とを等しくしたことを特徴とする（図３Ａ、図３Ｂ参照）

ｍ）また、上記ｃ）〜ｌ）において、前記第一電源回路は、前記第一電圧（ＶＢＳＴ）を平滑化するコンデンサ（３０４）を備えることを特徴とする（図２，図３Ａ，図３Ｂ，図４，図５Ａ，図５Ｂ，図６参照）。

ｎ）また、上記ｇ）〜ｍ）において、前記整流素子に代えて、前記第一電圧が前記入力電圧（ＶＨ）より大きい場合に、前記第１のＮチャンネルトランジスタおよび／または第２のＮチャンネルトランジスタのバックゲートを逆流電流が流れないように切り替える切り替え手段を設けたことを特徴とする（図５Ａ、図５Ｂ参照）。

ｏ）また、上記ｎ）において、前記切り替え手段は、前記第一電圧と前記入力電圧（ＶＨ）を比較する比較器、あるいは、前記第一電圧を電源とし前記入力電圧を入力とするインバータであることを特徴とする（図５Ａ、図５Ｂ参照）。

ｐ）また、上記ｃ）〜ｍ）において、前記整流素子（３０３）は、前記第一電圧（ＶＢＳＴ）と前記入力電圧（ＶＨ）の間に接続され、前記第一電圧（ＶＢＳＴ）が前記入力電圧（ＶＨ）よりも高い状態ではオフするＰチャンネルトランジスタ（３１０）であることを特徴とする（図６参照）。

ｑ）また、上記ｃ）〜ｍ）において、前記整流素子（３０３）は、アノードが前記入力電圧（ＶＨ）に接続され、カソードが前記第一電圧に接続され、前記第一電圧（ＶＢＳＴ）が前記入力電圧（ＶＨ）よりも高い状態でオフするダイオードであることを特徴とする（図２，図３，図４参照）。

ｒ）また、上記ａ）〜ｑ）において、高耐圧素子と低耐圧素子を同一半導体チップ上に集積し、前記入力電圧（ＶＨ）を前記低耐圧素子の耐電圧以上かつ前記高耐圧素子の耐電圧以下とし、前記第一電圧（ＶＢＳＴ）を前記低耐圧素子の耐電圧以下とし、前記第一電圧（ＶＢＳＴ）を電源とする回路（第一電源回路，第一ドライブ回路，誤差増幅器，参照電圧回路，）を前記低耐圧素子で構成し、前記スイッチング素子を高耐圧素子で構成することを特徴とする。

ｓ）また、上記ａ）〜ｑ）において、前記第一電圧（ＶＢＳＴ）と前記出力ノードの間に構成される回路における信号が前記第一電圧（ＶＢＳＴ）または前記出力ノード（ＬＸ）の電圧によりシールドされていることを特徴とする（図７，図８参照）。

ｔ）また、本発明に係る半導体装置は、上記ａ）〜ｓ）に記載の駆動回路を同一半導体基板上に設けたことを特徴とする。

ｕ）また、本発明に係るスイッチングレギュレータは、上記ａ）〜ｓ）のいずれかに記載の駆動回路あるいは上記ｔ）に記載の半導体装置を用いたことを特徴とするスイッチングレギュレータ、特にはダイオード整流型のスイッチングレギュレータ、あるいは、同期整流型のスイッチングレギュレータである。

ｘ）また、本発明に係る電子機器は、上記ａ）〜ｓ）のいずれかに記載の駆動回路あるいは上記ｔ）に記載の半導体装置あるいは上記ｕ）からｗのいずれかに記載のスイッチングレギュレータを用いたことを特徴とする。

本発明によれば、駆動回路の出力ノードが高い電圧に維持される場合や、スイッチング周波数やブートストラップダイオードの順方向電圧降下Ｖｆが大きい場合においても安定して第一ドライブ回路に電源電圧を供給できるようになった。

また、高耐圧素子と低耐圧素子を同一半導体チップ上に集積し、前記低耐圧素子の耐電圧以上の入力電圧を前記入力端子に入力される構成においては、駆動能力の高い前記低耐圧素子を前記第一電圧を電源とする回路に適用することにより、スピードの向上と面積の縮小を達成できる。

また、半導体基板から見た場合、前記駆動回路の前記出力ノードまたは前記第一電圧は高速で変動しているため、寄生容量によるカップリングノイズが発生する可能性がある。製造時、前記第一電圧と前記出力ノード間信号が前記第一電圧によりシールドされていること、または前記第一電圧と前記出力ノード間信号が前記出力ノードによりシールドされていることにより、半導体基板からのカップリングノイズを除去できる。

さらに、前記駆動回路を同一半導体チップ上に搭載して半導体装置を構成したり、このような駆動回路や半導体装置をスイッチングレギュレータ、特にはダイオード整流型スイッチングレギュレータまたは同期整流型スイッチングレギュレータ、あるいは様々な電子機器に適用することができる。

本発明により、発振周波数の変動、不連続モード、接続ノードＬＸが“ＬＯ”となる時間変動の影響を受けることなく、安定して前記ドライブ回路の電源を与えることが可能な駆動回路、該駆動回路を備えた半導体装置、これらを用いたスイッチングレギュレータおよび電子機器を実現できる。

本発明の第１の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第２の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第３の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第３の実施例の変形例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第４の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第５の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第５の実施例の変形例に係るダイオード整流型スイッチングレギュレータにおける比較器をインバータに代えた変形例を示す図である。 本発明の第６の実施例に係るダイオード整流型スイッチングレギュレータを示す図である。 本発明の第７の実施例に係るＣＭＯＳ構造の断面を示す図である。 図７に示したＣＭＯＳ構造の上面図である。 ブートストラップ方式を用いた従来のダイオード整流型スイッチングレギュレータを示す図である。 図９に示した従来のダイオード整流型スイッチングレギュレータの電圧、電流波形の一例を示す図である。

以下、図面を参照して、本発明に係る駆動回路の実施形態をスイッチングレギュレータに適用した例を用いて詳細に説明する。

＜第１の実施例＞
図１は、本発明の第１の実施例に係る駆動回路を備えたダイオード整流型スイッチングレギュレータを示す図であり、入力電圧を所定の定電圧に変換し出力端子から出力する非同期整流方式の降圧型スイッチングレギュレータの例である。

図１に示した駆動回路部は、スイッチング素子Ｍ１、整流用ダイオードＤ１、第１ドライブ回路１０、第１電源回路３０、インダクタＬ１、出力コンデンサＣｏで構成され、入力端子ＶＨと出力端子Ｖｏｕｔを備えている。

本実施例に係る駆動回路は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一チップ上に集積した半導体で製造されている。入力端子ＩＮには、高耐圧ＭＯＳトランジスタの耐電圧以下で、低耐圧ＭＯＳトランジスタの耐電圧以上の入力電圧ＶＨが入力されている。そのため、スイッチング素子Ｍ１には高耐圧ＮＭＯＳトランジスタを用いている。

なお、図示のスイッチングレギュレータにおいて、インダクタＬ１および出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチング素子タＭ１および／または整流用ダイオードＤ１、インダクタＬ１ならびに出力コンデンサＣｏを除く各回路を１つのＩＣに集積するようにしてもよい。

入力端子ＩＮと整流用ダイオードＤ１のカソードとの間にスイッチング素子Ｍ１が接続され、整流用ダイオードＤ１のアノードは接地電圧Ｖｓｓに接続されている。スイッチング素子Ｍ１と整流用ダイオードＤ１との接続部を接続ノード（駆動回路の観点からみた場合は駆動回路の“出力ノード”）ＬＸとすると、接続ノードＬＸと出力端子ＯＵＴとの間にインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間に出力コンデンサＣｏが接続されている。

本実施例においてはスイッチング素子Ｍ１をＮチャンネルトランジスタで構成している。スイッチング素子Ｍ１となるＮチャンネルトランジスタのドレインは入力端子ＩＮに接続され、そのソースはインダクタＬ１の一端と整流用ダイオードＤ１のカソードが接続されている接続ノードＬＸに接続され、そのゲートは第１ドライブ回路１０の出力に接続されている。

第１ドライブ回路１０は、図示しないＰＷＭ回路からのパルス信号ＣＰ１が入力され、該入力信号ＣＰ１に応じてスイッチング素子Ｍ１をオン／オフ制御する回路であり、低耐圧トランジスタで構成されている。

第１ドライブ回路１０の正側の電源は、第１電源回路３０に接続されている。また、負側の電源はスイッチング素子Ｍ１のソースとインダクタＬ１の一端との接続ノードＬＸに接続されている。

第１電源回路３０は、基準となる負側電源である接続ノードＬＸの電圧に、低耐圧ＭＯＳトランジスタの耐電圧より低い電圧ＶＢＳＴを上乗せして出力する回路である。

次に、図１に示したダイオード整流型スイッチングレギュレータの動作を説明する。

＜パルス信号ＣＰ１：ローレベル→ハイレベル＞
図示しないＰＷＭ回路からのパルス信号ＣＰ１がハイレベルになり、第１ドライブ回路１０の出力がハイレベルになるとスイッチング素子Ｍ１がオンして導通状態になる。

スイッチング素子Ｍ１がオンになると、接続ノードＬＸの電位が“ＨＩ”となり、インダクタＬ１を介して出力端子Ｖｏｕｔの電位も上昇する。このとき、接続ノードＬＸの電位はほぼ入力電圧ＶＨとなり、スイッチング素子Ｍ１のゲート電圧は、接続ノードＬＸの電位が負側電源電圧になっている第１電源回路３０により接続ノードＬＸの電位よりＶＢＳＴだけ高い電圧となり、スイッチング素子Ｍ１はオンし続けることができる。

＜パルス信号ＣＰ１：ハイレベル→ローレベル＞
次に、パルス信号ＣＰ１がローレベルになり、第１ドライブ回路１０の出力がローレベルになるとスイッチング素子Ｍ１はオフして遮断状態になる。

スイッチング素子Ｍ１がオフになると、インダクタＬ１への電流は、接地電位Ｖｓｓから整流用ダイオードＤ１を介して供給されるので、接続ノードＬＸの電位は接地電位Ｖｓｓより整流用ダイオードＤ１の順方向電圧降下分だけ低い電圧ＬＯとなる。

＜パルス信号ＣＰ１：ローレベル→ハイレベル＞
再び、パルス信号ＣＰ１がハイレベルになると、第１ドライブ回路１０の出力がハイレベルとなりスイッチング素子Ｍ１がオンして導通状態になって、接続ノードＬＸの電位は上昇して“ＨＩ”となる。以下同様の動作を繰り返す。

第１電源回路３０は、接続ノードＬＸの電位（負側電源端子の電圧）を基準にして低耐圧ＭＯＳトランジスタの耐電圧より低い電圧を出力する回路であり、また、第１電源回路３０の負側電源電圧と第１ドライブ回路１０の負側電源電圧として接続ノードＬＸの電位を共通に利用しており、その結果、第１ドライブ回路１０の正側電源端子と負側電源端子の間に印加されている電位差（電圧）は、第１電源回路３０の出力電圧ＶＢＳＴ以上にはならないため、第１ドライブ回路１０を低耐圧トランジスタで構成することができる。このように、第１電源回路３０の構成要素に低耐圧トランジスタを用いることができるため、チップ面積を小さくすることができるとともに、高速応答も可能になる。

＜第２の実施例＞
図２は、本発明の第１の実施例におけるダイオード整流型スイッチングレギュレータにおいて第１電源回路３０をより詳細に示した図である。

同図において、第一電源回路３０は、出力電圧ＶＢＳＴを制御する誤差増幅器３０１、ドライバ３０２、整流素子３０３、平滑コンデンサ３０４、参照電圧回路３０５、レベルシフトドライバ３０６、帰還抵抗３０７、および抵抗Ｒ１からなる。

本実施例では、ドライバ３０２とレベルシフトドライバ３０６に閾値電圧が負であるトランジスタ（いわゆるディプレッション型ＭＯＳトランジスタ）を用いる。ドライバ３０２を構成するＮチャンネルデプレッショントランジスタのドレイン端子は整流素子３０３に接続されている。

レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのソースは、ソースフォロア構造となっており、抵抗Ｒ１とドライバ３０２を構成するＮチャンネルデプレッショントランジスタのゲートに接続されている。

レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのドレイン端子は、ドライバ３０２を構成するＮチャンネルデプレッショントランジスタのドレイン端子に接続されている。

誤差増幅器３０１の反転入力には帰還抵抗３０７によって分圧された電圧が入力され、非反転入力には参照電圧回路３０５による参照電圧が入力される。誤差増幅器３０１の出力はレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのゲートに接続されている。平滑コンデンサ３０４は、接続ノードＬＸと第一電源回路出力ＶＢＳＴ間に接続される。

次に、図２に示したダイオード整流型スイッチングレギュレータの動作を説明する。

ａ）まず、平滑コンデンサ３０４に電荷が蓄えられていない状態を考える。
このとき、電圧ＶＢＳＴが０Ｖであるため誤差増幅器３０１の正側電源端子の電位は０Ｖである。また、このときスイッチング素子Ｍ１はオンしておらず、接続ノードＬＸの電位は“ＬＯ”に維持される。

次に、入力端子ＩＮに電圧が印加されると、整流素子３０３が順方向バイアスされ、ドライバ３０２を構成するＮチャンネルデプレッショントランジスタとレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタは閾値電圧が負（ディプレッション型）であるため導通する。

ドライバ３０２を構成するＮチャンネルデプレッショントランジスタとレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタの閾値電圧をVTH_DEPとする（ここではVTH_DEP＜０としている）。このとき、レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのソース電圧はほぼ−VTH_DEPとなり、ドライバ３０２を構成するＮチャンネルデプレッショントランジスタのソース電圧は−VTH_DEP×２の電圧となる。この電圧によって、参照電圧回路３０５と誤差増幅器３０１の起動可能な電圧までＶＢＳＴを上昇させることができる。

なお、参照電圧回路３０５と誤差増幅器３０１を起動するための電圧が足りない場合は、上記レベルシフトドライバ３０６と同様の構成で接続段数を増やせばよい。参照電圧回路３０５はバンドギャップリファレンスやトランジスタの閾値電圧を用いた回路が考えられる。

誤差増幅器３０１と参照電圧回路３０５が起動すると、誤差増幅器３０１は電圧ＶＢＳＴが帰還抵抗３０７に分圧された電圧と参照電圧回路３０５の出力電圧が同電位になるようにレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのゲート電圧を制御し電圧ＶＢＳＴを所望の電圧とする。このとき、電圧ＶＢＳＴは誤差増幅器３０１の出力電圧よりもほぼ−VTH_DEP×２だけ高い電圧になる。

電圧ＶＢＳＴが、第一ドライブ回路１０が動作可能な電圧、またはスイッチング素子Ｍ１がオンできる電圧を超えると、パルス信号ＣＰ１によりスイッチング素子Ｍ１が制御される。スイッチング素子Ｍ１がオンすると、接続ノードＬＸが“ＨＩ”となり、電圧ＶＢＳＴは入力端子に加えられる入力電圧ＶＨよりも高い電圧となる。

このとき整流素子３０３が逆バイアスされるため、電圧ＶＢＳＴから入力電圧ＶＨへ電流が逆流することなくスイッチング素子Ｍ１のゲート電圧は接続ノードＬＸの電圧より電圧ＶＢＳＴだけ高い電圧となり、オン状態を維持することができる。

＜第３の実施例＞
図３Ａは本発明の第３の実施例を示す図であり、特に図２の回路をより少ない素子数で実現したものである。図３Ａにおけるドライバ３０２、整流素子３０３、平滑コンデンサ３０４、レベルシフトドライバ３０６、および抵抗Ｒ１の機能は、図２で説明した通りである。

抵抗Ｒ２は、Ｎチャンネルトランジスタ３０８にバイアス電流を供給し、レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのゲート電圧はダイオード接続された多段のＮチャンネルトランジスタ３０８により与えられる。本例は、図２のように誤差増幅器を用いた場合に比較して若干精度が荒くなるが回路構成が簡単になり、第一電源回路３０の規模を小さくすることができる。

図３Ａにおいて、Ｎチャンネルトランジスタ３０８の閾値電圧をVTH_ENHとすると、レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのゲート電圧はVTH_ENH×２となり、電圧ＶＢＳＴはVTH_ENH×２―VTH_DEP×２となる。

電圧ＶＢＳＴはダイオード接続されたＮチャンネルトランジスタ３０８の段数、もしくはレベルシフトドライバ３０６の段数を変更することで調整することができる。

Ｎチャンネルトランジスタ３０８の段数の調整は、ダイオード接続されたＮチャンネルトランジスタの直列接続する数を増減させることにより行われ、レベルシフトドライバ３０６の段数の増加は、ドライバ３０２を構成するＮチャンネルトランジスタに対するレベルシフトドライバ３０６を構成するＮチャンネルトランジスタと同じ接続関係を、レベルシフトドライバ３０６を構成するＮチャンネルトランジスタと新たに追加接続するレベルシフトドライバを構成するＮチャンネルトランジスタの間に持たせることにより行うことができる。

図３Ｂは、Ｎチャンネルトランジスタ３０８の段数を３、ドライバ３０２の段数１、レベルシフトドライバの段数を２とし、Ｎチャンネルトランジスタ３０８の段数＝ドライバ３０２の段数＋レベルシフトドライバの段数とした場合の例を示している。

また、Ｎチャンネルトランジスタ３０８の段数とドライバ３０２の段数１およびレベルシフトドライバ３０６の段数の合計段数とを等しくすることが望ましい。以下、その理由を説明する。

Ｎチャンネルトランジスタ３０８の閾値電圧VTH_ENHとＮチャンネルデプレッショントランジスタの閾値電圧VTH_DEPは、製造プロセス上、同じ方向にばらつく可能性が高い。さらにはトランジスタの特性上、Ｎチャンネルトランジスタ３０８の閾値電圧VTH_ENHとＮチャンネルデプレッショントランジスタの閾値電圧VTH_DEPは、同じ方向に変動する。そのためＮチャンネルトランジスタ３０８の閾値電圧VTH_ENHが＋α変動したとき、Ｎチャンネルデプレッショントランジスタの閾値電圧VTH_DEPもほぼ＋α変動する。

ドライバ３０２の段数１とレベルシフトドライバ３０６の段数の合計段数をＮ、ダイオード接続されたＮチャンネルトランジスタ３０８の段数をＭとすると、電圧ＶＢＳＴはVTH_ENH×N―VTH_DEP×Mとなる。ここで温度や製造工程によってレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタの閾値電圧VTH_DEP、ダイオード接続されたＮチャンネルトランジスタ３０８の閾値電圧VTH_ENHがα変動したとすると、ＶＢＳＴの電位はVTH_ENH×N―VTH_DEP×M＋（Ｎ−Ｍ）×αとなる。ここでレベルシフトドライバ３０６の段数Ｎとダイオード接続されたＮチャンネルトランジスタ３０８の段数Ｍが等しいとすると、電圧ＶＢＳＴはVTH_ENH×N―VTH_DEPとなり、閾値電圧の変動がキャンセルされる。このようにして、Ｎチャンネルトランジスタ３０８の段数とドライバ３０２の段数１およびレベルシフトドライバ３０６の段数の合計段数とを等しくすることが望ましいことがわかる。

＜第４の実施例＞
図４は本発明の第４の実施例を示す図であり、特に図３の回路においてブートストラップ方式を併用したものである。

図３に示した回路において、Ｎチャンネルトランジスタ３０８の閾値電圧、もしくはレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタの閾値電圧のばらつきが大きい場合においては、ばらついた場合の最大の電圧ＶＢＳＴが低耐圧素子の電圧を超えることが許されないため、ばらついた場合の最小の電圧ＶＢＳＴが低くなりスイッチング素子Ｍ１の駆動能力を低下させることになる。

ブートストラップ方式によれば、定電圧回路２０からの出力電圧ＶＬからダイオードＤ２による順方向電圧降下Ｖｆだけ降下した電圧が電圧ＶＢＳＴとなる。多段に接続されたＮチャンネルトランジスタ３０８の閾値電圧、もしくはレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタの閾値電圧のばらつき電圧よりも電圧降下Ｖｆのばらつきが小さい場合、接続ノードＬＸの電圧がＬＯＷになっていれば電圧ＶＢＳＴは比較的安定した電圧が維持される。

スイッチングレギュレータにおいては負荷電流が少ない不連続モードにおいて電圧ＶＬによる充電が全くできないため電圧ＶＢＳＴが充電されずスイッチング不良が発生する可能性があるが、図４の回路では、定電圧回路２０からの出力電圧ＶＬをブートストラップダイオードＤ２を介して供給する構成と図３に示した第３の実施例の駆動回路を併用しているため、スイッチング不良は発生しない。

＜第５の実施例＞
図５Ａは本発明の第５の実施例を示す図であり、特に図２に示した駆動回路において、ドライバ３０２を構成するＮチャンネルデプレッショントランジスタ、レベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのバックゲートを切り替えるようにしたものである。

電圧ＶＢＳＴを非反転入力に接続し、入力電圧ＶＨを反転入力に接続した比較器３０９を設け、その出力によってドライバ３０２を構成するＮチャンネルデプレッショントランジスタとレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのバックゲートをボディダイオードが導通しないように切り替えることによって、図２〜図４に示された整流素子３０３が不要となる。

＜第５の実施例の変形例＞
図５Ａに示した比較器３０９の代わりに、図５Ｂに示すように、電圧ＶＢＳＴを正側電源、接続ノードＬＸの電圧を負側電源とし、入力電圧ＶＨを入力とするインバータを用いることも考えられる。この構成によっても、ドライバ３０２を構成するＮチャンネルデプレッショントランジスタとレベルシフトドライバ３０６を構成するＮチャンネルデプレッショントランジスタのバックゲートをボディダイオードが導通しないように切り替えることができ、図２〜図４に示された整流素子３０３が不要となる。比較器の反転閾値が電圧ＶＢＳＴ＝入力電圧ＶＨであるのに対して、インバータの反転閾値は電圧ＶＢＳＴ＝入力電圧ＶＨ＋（電圧ＶＢＳＴ−接続ノードＬＸの電圧）／２となるものの、出力は矩形波になるので問題ない。

＜第６の実施例＞
図６は本発明の第６の実施例を示す図であり、特に図２に示した駆動回路において、整流素子３０３としてダイオードの代わりにＰチャンネルトランジスタ３１０を用いた構成を示している。

Ｐチャンネルトランジスタ３１０のバックゲートはドライバ３０２、レベルシフトドライバ３０６側に接続されているため、電圧ＶＢＳＴが入力電圧ＶＨより高い場合にもＰチャンネルトランジスタ３１０のゲート制御によりオフすることができる。

電圧ＶＢＳＴを非反転入力に接続し、入力電圧ＶＨを反転入力に接続した比較器３０９を設け、その出力によりＰチャンネルトランジスタのゲートを制御することにより、電圧ＶＢＳＴが入力電圧ＶＨより低い場合においてはＰチャンネルトランジスタがオンし、高い場合においてはオフするように制御される。

＜第６の実施例の変形例＞
なお、図５Ｂと同様に、図６に示した比較器３０９の代わりに、電圧ＶＢＳＴを正側電源、接続ノードＬＸの電圧を負側電源とし、入力電圧ＶＨを入力とするインバータを用いることも考えられる。このインバータの出力によってＰチャンネルトランジスタのゲートを制御することにより、電圧ＶＢＳＴが入力電圧ＶＨ＋（電圧ＶＢＳＴ−接続ノードＬＸの電圧）／２より低い場合にＰチャンネルトランジスタがオンし、高い場合においてはオフするように制御される。インバータを用いた場合には比較器を用いた場合に比較して反転閾値が異なるものの、第５の実施例の変形例と同様に出力が矩形波になるので問題ない。

＜第７の実施例＞
本発明の第７の実施例を説明する。図７は第７の実施例を説明するためのＣＭＯＳ構造の断面図であり、図８は、図７に示したＣＭＯＳ構造を上面から見た図（上面図）である。

同図に示すように、第一ドライブ回路１０、第一電源回路３０は、接続ノードＬＸに、第一電源回路３０の出力ＶＢＳＴに接続される。接続ノードＬＸはスイッチング素子Ｍ１により、ＨＩとＬＯの電圧間でスイッチングを行う。半導体基板Ｐｓｕｂの電圧ＶＳＳと、接続ノードＬＸと第一電源回路３０の出力ＶＢＳＴ間に構成される回路のＳＩＧＮＡＬラインは寄生容量によりカップリングされノイズが発生しないように接続ノードＬＸによってシールドされている。

接続ノードＬＸの電圧は、第一ドライブ回路１０や第一電源回路３０から見た場合には基準となるため、接続ノードＬＸとＳＩＧＮＡＬライン間の寄生容量はノイズの原因とならない。

図７においては、接続ノードＬＸによってシールドされる例を示しているが、接続ノードＬＸによってシールドする代わりに第一電圧ＶＢＳＴによってシールドしても同様の効果がある。

＜第８の実施例＞
本発明の第８の実施例は半導体装置の実施例であり、上述した駆動回路すなわち図１〜６においてインダクタＬ１および出力コンデンサＣｏを除く各回路部分を、同一の半導体チップ上に集積するようにしたものである。なお、場合によっては、スイッチングトランジスタＭ１および／またはダイオードＤ１、インダクタＬ１並びに出力コンデンサＣｏを除く各回路部分を同一の半導体チップ上に集積するようにしてもよい。

＜第９の実施例＞
本発明の第９の実施例は、上述した第１の実施例から第８の実施例で説明した駆動回路をスイッチングレギュレータに適用したものである。上述した実施例で説明したものは、本発明に係る駆動回路を、整流用素子としてダイオードＤ１を用いたダイオード整流型のスイッチングレギュレータに適用した例であるが、整流用のダイオードＤ１の代わりにＦＥＴを使用し、クロックに同期させて必要なタイミングでＦＥＴのゲートをＯＮ／ＯＦＦ制御して整流動作を行わせるようにした同期整流型のスイッチングレギュレータに適用してもよいことはいうまでもない。

＜第１０の実施例＞
上述した駆動回路、半導体装置、スイッチングレギュレータは、一定電圧を要する様々な電子機器（家電製品、音響製品、携帯用電子機器など）に適用可能である。そこで本発明に係る電子機器は、上記実施例に係る駆動回路、半導体装置、あるいはスイッチングレギュレータ（ダイオード整流型、同期整流型）を組み込んだあらゆる電子機器を含むものとする。

１０：第１ドライブ回路
２０：定電圧回路ＶＲ
３０：第１電源回路
３０１：誤差増幅器
３０２：ドライバ
３０３：整流素子
３０４：平滑コンデンサ
３０５：参照電圧回路
３０６：レベルシフトドライバ
３０７：帰還抵抗
３０８：ダイオード接続されたＮチャンネルトランジスタ
３０９：比較器
３０９ａ：インバータ
３１０：Ｐチャンネルトランジスタ
ＬＸ：接続ノード（出力ノード）
Ｍ１：スイッチング素子
Ｄ１：整流用ダイオード
Ｄ２：ブートストラップダイオード
Ｃ１：ブートストラップコンデンサ
Ｃｏ：出力容量
Ｌ１：インダクタ、
Ｒ１，Ｒ２：抵抗
ＣＰ１：パルス信号

特開２００９−１３１０６２号公報

Claims (24)

1. 入力端子と出力ノード間に接続されたスイッチング素子と、
   第一電圧を発生する第一電源回路と、
   前記出力ノードの電圧を基準となる負側電源電圧とし、前記第一電圧を正側電源電圧とし、出力により前記スイッチング素子を駆動する第一ドライブ回路とからなる駆動回路において、
   前記第一電源回路の基準となる負側電源電圧を前記出力ノードの電圧としたことを特徴とする駆動回路。
2. 前記スイッチング素子は、入力端子にドレインまたはコレクタが接続され、出力ノードにソースまたはエミッタが接続されたＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスであることを特徴とする請求項１記載の駆動回路。
3. 前記第一電源回路は、
   前記入力端子からの入力電圧を基に前記第一電圧を出力するドライバと、
   前記ドライバと直列に接続され、前記第一電圧が前記入力電圧よりも高くなった場合に逆流を防ぐ整流素子と、
   前記出力ノードの電圧を基準となる負側電源電圧とし、前記第一電圧を正側電源電圧とし、参照電圧を出力する参照電圧回路と、
   前記第一電圧を分圧し前記誤差増幅器に帰還するための帰還抵抗と、
   前記参照電圧と前記帰還抵抗により分圧された電圧とを入力し、出力により前記第一電圧を制御する誤差増幅器と
   により構成されることを特徴とする請求項１または２に記載の駆動回路。
4. 前記誤差増幅器は、基準となる負側電源電圧を前記出力ノードの電圧とし、正側電源電圧を前記第一電圧としたことを特徴とする請求項３に記載の駆動回路。
5. 前記ドライバは、第１のＮチャンネルデプレッショントランジスタであることを特徴とする請求項３または４に記載の駆動回路。
6. 前記第一電圧の電圧レベルをシフトさせるためのレベルシフト回路を設けたことを特徴とする請求項３から５のいずれかに記載の駆動回路。
7. 前記レベルシフト回路は、ゲートが前記誤差増幅器の出力に接続され、ドレインが前記ドライバを形成する第１のＮチャンネルデプレッショントランジスタのドレインに接続され、ソースが抵抗を介して前記出力ノードに接続されるとともに前記ドライバを形成する第１のＮチャンネルデプレッショントランジスタのゲートに接続される第２のＮチャンネルデプレッショントランジスタからなることを特徴とする請求項６に記載の駆動回路。
8. 前記第一電源回路は、
   前記入力電圧を基に前記第一電圧を出力するドライバと、
   前記ドライバと直列に接続され、前記第一電圧が前記入力電圧よりも高くなった場合に逆流を防ぐ整流素子と、
   前記ドライバを制御する信号を生成するために前記第一電圧と前記出力ノード（ＬＸ）の電圧との間に設けられた、ダイオード接続された１以上の縦続接続されたＮチャンネルトランジスタと抵抗とからなる直列回路
   を有することを特徴とする請求項１または２に記載の駆動回路。
9. 出力がブートストラップダイオードを介して前記第一電圧に接続される定電圧回路を設けたことを特徴とする請求項８に記載の駆動回路。
10. 前記第一電圧の電圧レベルをシフトさせるためのレベルシフト回路を設けたことを特徴とする請求項８または９に記載の駆動回路。
11. 前記レベルシフト回路は、ゲートが前記直列回路の出力に接続され、ドレインが前記ドライバを形成する第１のＮチャンネルデプレッショントランジスタのドレインに接続され、ソースが抵抗を介して前記出力ノードに接続されるとともに前記ドライバを形成する第１のＮチャンネルデプレッショントランジスタのゲートに接続される第２のＮチャンネルデプレッショントランジスタからなることを特徴とする請求項１０に記載の駆動回路。
12. 前記第一電圧の電圧レベルをシフトさせるためのレベルシフト回路を複数段設け、前記直列回路におけるＮチャンネルトランジスタの段数と、前記レベルシフト回路の段数に前記ドライバの段数１を加えた合計段数とを等しくしたことを特徴とする請求項８記載の駆動回路。
13. 前記第一電源回路は、前記第一電圧を平滑化するコンデンサを備えることを特徴とする請求項３から１２のいずれかに記載の駆動回路。
14. 前記整流素子に代えて、前記第一電圧が前記入力電圧より大きい場合に、前記第１のＮチャンネルトランジスタおよび／または第２のＮチャンネルトランジスタのバックゲートを逆流電流が流れないように切り替える切り替え手段を設けたことを特徴とする請求項７から１３のいずれかに記載の駆動回路。
15. 前記切り替え手段は、前記第一電圧と前記入力電圧を比較する比較器、あるいは、前記第一電圧を電源とし前記入力電圧を入力とするインバータであることを特徴とする請求項１４に記載に駆動回路。
16. 前記整流素子は、前記第一電圧と前記入力電圧の間に接続され、前記第一電圧が前記入力電圧よりも高い状態ではオフするＰチャンネルトランジスタであることを特徴とする請求項３から１３のいずれかに記載の駆動回路。
17. 前記整流素子は、アノードが前記入力電圧に接続され、カソードが前記第一電圧に接続され、前記第一電圧が前記入力電圧よりも高い状態でオフするダイオードであることを特徴とする請求項３から１３のいずれかに記載の駆動回路。
18. 高耐圧素子と低耐圧素子を同一半導体チップ上に集積し、
    前記入力電圧を前記低耐圧素子の耐電圧以上かつ前記高耐圧素子の耐電圧以下とし、
    前記第一電圧を前記低耐圧素子の耐電圧以下とし、
    前記第一電圧を電源とする回路を前記低耐圧素子で構成し、
    前記スイッチング素子を高耐圧素子で構成する
    ことを特徴とする請求項１から１７のいずれかに記載の駆動回路。
19. 前記第一電圧と前記出力ノードの間に構成される回路における信号が前記第一電圧または前記出力ノードの電圧によりシールドされていることを特徴とする請求項１から１７のいずれかに記載の駆動回路。
20. 請求項１から１９のいずれかに記載の駆動回路を同一半導体チップ上に設けたことを特徴とする半導体装置。
21. 請求項１から１９のいずれかに記載の駆動回路あるいは請求項２０に記載の半導体装置を用いたことを特徴とするスイッチングレギュレータ。
22. 請求項１から１９のいずれかに記載の駆動回路あるいは請求項２０に記載の半導体装置を用いたことを特徴とするダイオード整流型のスイッチングレギュレータ。
23. 請求項１から１９のいずれかに記載の駆動回路あるいは請求項２０に記載の半導体装置を用いたことを特徴とする同期整流型のスイッチングレギュレータ。
24. 請求項１から１９のいずれかに記載の駆動回路あるいは請求項２０に記載の半導体装置あるは請求項２１から２３のいずれかに記載のスイッチングレギュレータを用いたことを特徴とする電子機器。

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