KR102435902B1 - 전압 변환기 및 전압 변환기의 동작 방법 - Google Patents

전압 변환기 및 전압 변환기의 동작 방법 Download PDF

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Abstract

본 발명은 전압 변환기에 관한 것이다. 본 발명의 전압 변환기는 출력 노드와 스위치 노드 사이에 연결된 인덕터, 출력 노드와 접지 노드 사이에 연결된 커패시터, 스위치 노드와 접지 노드 사이에 연결되는 제1 트랜지스터, 스위치 노드와 입력 노드 사이에 연결되는 제2 트랜지스터, 스위치 노드와 부스트 노드 사이에 연결되는 부스트 커패시터, 접지 노드의 접지 전압과 전원 노드의 전원 전압에 의해 바이어스되고, 제1 트랜지스터의 게이트 전압을 구동하는 제1 구동기, 스위치 노드의 스위치 전압과 부스트 노드의 부스트 전압에 의해 바이어스되고, 제2 트랜지스터의 게이트 전압을 구동하는 제2 구동기, 그리고 전압 변환기의 상태에 따라, 둘 이상의 방법들 중 하나를 선택하여 부스트 전압을 제어하는 정류기를 포함한다.

Description

전압 변환기 및 전압 변환기의 동작 방법{VOLTAGE CONVERTER AND OPERATING METHOD OF VOLTAGE CONVERTER}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 전압 변환기 및 전압 변환기의 동작 방법에 관한 것이다.
전압 변환기는 입력 전압의 레벨을 변환하여 출력 전압으로 출력하도록 구성된다. 전압 변환기는 다양한 전자 장치들에서 사용된다. 예를 들어, 통상적으로 가정, 회사 또는 공공시설에서 제공되는 공급 전압은 220V 또는 110V와 같은 레벨을 갖는다.
그러나 통상적으로 사용되는 전자 장치들은 내부적으로 220V 또는 110V보다 낮은 레벨의 내부 전압들을 사용한다. 공급 전압을 내부 전압들로 변환하기 위하여, 전자 장치에 다양한 전압 변환기들이 사용된다. 전압 변환기가 다양한 전자 장치들에서 사용되는 만큼, 더 높은 신뢰성을 갖는 전압 변환기에 대한 요구가 꾸준히 제시되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 전압 변환기 및 전압 변환기의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 전압 변환기는 출력 노드와 스위치 노드 사이에 연결된 인덕터, 출력 노드와 접지 노드 사이에 연결된 커패시터, 스위치 노드와 접지 노드 사이에 연결되는 제1 트랜지스터, 스위치 노드와 입력 노드 사이에 연결되는 제2 트랜지스터, 스위치 노드와 부스트 노드 사이에 연결되는 부스트 커패시터, 접지 노드의 접지 전압과 전원 노드의 전원 전압에 의해 바이어스되고, 제1 트랜지스터의 게이트 전압을 구동하는 제1 구동기, 스위치 노드의 스위치 전압과 부스트 노드의 부스트 전압에 의해 바이어스되고, 제2 트랜지스터의 게이트 전압을 구동하는 제2 구동기, 그리고 전압 변환기의 상태에 따라, 둘 이상의 방법들 중 하나를 선택하여 부스트 전압을 제어하는 정류기를 포함한다.
본 발명의 실시 예에 따른 전압 변환기는 입력 노드와 스위치 노드 사이에 연결된 인덕터, 입력 노드와 접지 노드 사이에 연결된 제1 커패시터, 스위치 노드와 접지 노드 사이에 연결되는 제1 트랜지스터, 스위치 노드와 출력 노드 사이에 연결되는 제2 트랜지스터, 스위치 노드와 부스트 노드 사이에 연결되는 부스트 커패시터, 출력 노드와 접지 노드 사이에 연결되는 제2 커패시터, 제1 트랜지스터의 게이트 전압을 구동하는 제1 구동기, 부스트 노드의 부스트 전압과 스위치 노드의 스위치 전압에 따라 제2 트랜지스터의 게이트 전압을 구동하는 제2 구동기, 그리고 전압 변환기의 상태에 따라, 둘 이상의 방법들 중 하나를 선택하여 부스트 전압을 제어하는 정류기를 포함하다.
제1 및 제2 스위칭 트랜지스터들을 포함하는 본 발명의 실시 예에 따른 전압 변환기의 동작 방법은 전압 변환기의 상태를 판단하는 단계, 그리고 전압 변환기의 상태에 따라, 제1 및 제2 스위칭 트랜지스터들 중 적어도 하나의 트랜지스터의 게이트에 인가되는 게이트 전압을 조절하는 단계를 포함한다.
본 발명에 따르면, 전압 변환기는 환경 변화에 따라 스위칭 트랜지스터가 턴-온 되도록 스위칭 트랜지스터의 게이트 전압을 조절한다. 따라서, 향상된 신뢰성을 갖는 전압 변환기 및 전압 변환기의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 전압 변환기를 보여준다.
도 2는 상술된 문제들을 해결하기 위한 본 발명의 실시 예에 따른 전압 변환기를 보여준다.
도 3은 본 발명의 실시 예에 따른 전압 변환기의 동작 방법의 예를 보여주는 순서도이다.
도 4는 본 발명의 실시 예에 따른 제어기)를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 맥스 듀티 검출기의 예를 보여준다.
도 6은 클럭 신호, 반전된 클럭 신호, 그리고 지연된 클럭 신호로부터 맥스 듀티 검출 펄스가 생성되는 예를 보여준다.
도 7은 제1 구동 신호의 펄스 폭이 변화함에 따라 제2 블록이 리셋 신호를 생성하는 예를 보여준다.
도 8은 제1 구동 신호의 펄스 폭이 변화함에 따라 제3 블록이 셋 신호를 생성하는 예를 보여준다.
도 9는 본 발명의 실시 예에 따른 부스트 전압 검출기의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 정류 신호 생성기의 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 정류기의 예를 보여준다.
도 12는 제1 신호와 제2 신호가 비활성화된 때에 정류 신호 생성 블록과 연관된 신호들의 예를 보여준다.
도 13은 도 12의 신호들에 의해 정류기가 제어되는 예를 보여준다.
도 14는 제1 신호가 활성화되고 제2 신호가 비활성화된 때에 정류 신호 생성 블록과 연관된 신호들의 예를 보여준다.
도 15는 도 14의 신호들에 의해 정류기가 제어되는 예를 보여준다.
도 16은 제1 신호가 비활성화되고 제2 신호가 활성화된 때에 정류 신호 생성 블록과 연관된 신호들의 예를 보여준다.
도 17은 도 16의 신호들에 의해 정류기가 제어되는 예를 보여준다.
도 18은 본 발명의 실시 예에 따른 전압 변환기를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전압 변환기(10)를 보여준다. 도 1을 참조하면, 전압 변환기(10)는 제1 및 제2 트랜지스터들(12, 13), 제1 및 제2 게이트 구동기들(14, 15), 레벨 변환기(16), 다이오드(17), 제어기(18), 출력 커패시터(COUT), 인덕터(L), 그리고 부스트 커패시터(CBST)를 포함한다.
전압 변환기(10)는 입력 노드(NIN)의 입력 전압(VIN)을 출력 노드(NOUT)의 출력 전압(VOUT)으로 변환할 수 있다. 예를 들어, 전압 변환기(10)는 입력 전압(VIN)의 레벨을 낮춰 출력 전압(VOUT)으로 출력하는 벅 변환기(buck converter)일 수 있다.
접지 전압이 공급되는 접지 노드(GND)와 입력 노드(NIN)의 사이에 제1 및 제2 트랜지스터들(12, 13)이 직렬로 연결될 수 있다. 제1 및 제2 트랜지스터들(12, 13) 사이의 노드는 스위치 노드(NSW)일 수 있다. 스위치 노드(NSW)와 출력 노드(NOUT)의 사이에 인덕터(L)가 연결된다. 출력 노드(NOUT)와 접지 노드(GND)의 사이에 출력 커패시터(COUT)가 연결된다.
제1 게이트 구동기(14)는 전원 전압(VDD) 및 접지 전압에 의해 바이어스 된다. 제1 게이트 구동기(14)는 제1 게이트 구동 신호(GD1)를 출력하여 제1 트랜지스터(12)의 게이트를 제어할 수 있다. 제2 게이트 구동기(15)는 부스트 노드(NBST)의 부스트 전압(VBST)과 스위치 노드(NSW)의 스위치 전압(VSW)에 의해 바이어스 된다. 제2 게이트 구동기(15)는 제2 게이트 구동 신호(GD2)를 출력하여 제2 트랜지스터(13)의 게이트를 제어할 수 있다.
제어기(18)는 클럭 신호(CLK) 및 출력 전압(VOUT)을 수신할 수 있다. 제어기(18)는 클럭 신호(CLK) 및 출력 전압(VOUT)에 응답하여 에 응답하여 제1 및 제2 게이트 구동기들(14, 15)을 제어할 수 있다. 제어기(18)의 제1 구동 신호(DRV1)는 제1 게이트 구동기(14)로 전달된다.
제어기(18)의 제2 구동 신호(DRV2)는 레벨 변환기(16)를 통해 제2 게이트 구동기(15)로 전달된다. 레벨 변환기(16)는 제2 구동 신호(DRV2)의 레벨을 부스트 전압(VBST) 및 스위치 전압(VSW)에 의해 정의되는 도메인의 레벨로 변환(예를 들어, 증가)할 수 있다.
부스트 노드(NBST)와 스위치 노드(NSW)의 사이에 부스트 커패시터(CBST)가 연결된다. 전원 전압(VDD)이 다이오드(17)를 통해 부스트 커패시터(CBST)에 전달될 수 있다. 제1 트랜지스터(12)가 턴-온 될 때, 부스트 커패시터(CBST)는 전원 전압(VDD)에 의해 충전될 수 있다. 제1 및 제2 트랜지스터들(12, 13), 제1 및 제2 게이트 구동기들(14, 15), 레벨 변환기(16), 다이오드(17), 그리고 제어기(18)는 온-칩(11)으로 형성될 수 있다.
제1 트랜지스터(12)가 턴-오프 될 때, 부스트 커패시터(CBST)는 부스트 전압(VBST)을 스위치 전압(VSW)보다 충전된 전압만큼 높게 유지할 수 있다. 즉, 부스트 커패시터(CBST)는 제2 게이트 구동기(15)가 제2 트랜지스터(13)를 턴-온 할 수 있는 레벨을 출력할 수 있도록, 제2 게이트 구동기(15)를 바이어스 하는 부스트 전압(VBST)을 스위치 전압(VSW)보다 높게 제어할 수 있다.
그러나 도 1에 도시된 전압 변환기(10)에서 몇 가지 문제가 발생할 수 있다. 예를 들어, 전압 변환기(10)가 파워-온 된 때에, 부스트 커패시터(CBST)에 충전된 전압은 존재하지 않는다. 즉, 부스트 전압(VBST)이 스위치 전압(VSW)과 같고, 제2 게이트 구동기(15)의 제2 게이트 구동 신호(GD2)는 제2 트랜지스터(13)를 턴-온 할 수 없다. 따라서, 전압 변환기(10)는 오동작을 유발할 수 있다.
전압 변환기(10)가 절전 모드 또는 수면 모드로 진입하거나, 또는 외부 장치의 제어에 의해 전압 변환을 중지할 수 있다. 예를 들어, 전압 변환을 중지하는 동작은 펄스 스킵(pulse skip)이라 불릴 수 있다. 펄스 스킵 동안에, 부스트 커패시터(CBST)에 충전된 전압은 누설될 수 있다. 따라서, 제2 게이트 구동 신호(GD2)가 제2 트랜지스터(13)를 턴-온 할 수 없는 오동작이 발생할 수 있다.
전압 변환기(10)의 제1 게이트 구동 신호(GD1)와 제2 게이트 구동 신호(GD2)는 상보적인 신호들이다. 제2 게이트 구동 신호(GD2)의 듀티비(duty ratio)가 100%에 인접할 때 제2 게이트 구동 신호(GD2)는 맥스 듀티(max duty)를 갖는 것으로 불린다. 제2 게이트 구동 신호(GD2)가 맥스 듀티를 가지면, 제1 게이트 구동 신호(GD1)의 듀티비는 0%에 근접한다. 즉, 맥스 듀티가 발생할 때 제1 트랜지스터(12)가 턴-온 되지 않고 부스트 커패시터(CBST)가 충전되지 않을 수 있다. 따라서, 전압 변환기(10)에서 제2 게이트 구동 신호(GD2)가 트랜지스터(13)를 턴-온 할 수 없는 오동작이 발생할 수 있다.
도 2는 상술된 문제들을 해결하기 위한 본 발명의 실시 예에 따른 전압 변환기(100)를 보여준다. 도 2를 참조하면, 전압 변환기(100)는 제1 및 제2 트랜지스터들(120, 130), 제1 및 제2 게이트 구동기들(140, 150), 레벨 변환기(160), 제어기(180), 정류기(190), 인덕터(L), 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.
전압 변환기(100)는 입력 노드(NIN)의 입력 전압(VIN)을 출력 노드(NOUT)의 출력 전압(VOUT)으로 변환할 수 있다. 예를 들어, 전압 변환기(100)는 입력 전압(VIN)의 레벨을 낮춰 출력 전압(VOUT)으로 출력하는 벅 변환기(buck converter)일 수 있다.
접지 전압이 공급되는 접지 노드(GND)와 입력 노드(NIN)의 사이에 제1 및 제2 트랜지스터들(120, 130)이 직렬로 연결될 수 있다. 제1 및 제2 트랜지스터들(120, 130) 사이의 노드는 스위치 노드(NSW)일 수 있다. 스위치 노드(NSW)와 출력 노드(NOUT)의 사이에 인덕터(L)가 연결된다. 출력 노드(NOUT)와 접지 노드(GND)의 사이에 출력 커패시터(COUT)가 연결된다.
제1 및 제2 게이트 구동기들(140, 150)은 제어기(180)의 제어에 따라 제1 및 제2 트랜지스터들(120, 130)을 각각 제어할 수 있다. 제1 게이트 구동기(140)는 전원 전압(VDD) 및 접지 전압에 의해 바이어스 된다. 제1 게이트 구동기(140)는 제1 게이트 구동 신호(GD1)를 출력하여 제1 트랜지스터(12)의 게이트(또는 게이트 전압)를 제어할 수 있다.
제2 게이트 구동기(150)는 부스트 노드(NBST)의 부스트 전압(VBST)과 스위치 노드(NSW)의 스위치 전압(VSW)에 의해 바이어스 된다. 제2 게이트 구동기(15)는 제2 게이트 구동 신호(GD2)를 출력하여 제2 트랜지스터(13)의 게이트(또는 게이트 전압)를 제어할 수 있다.
제어기(180)는 클럭 신호(CLK), 출력 전압(VOUT) 및 스위치 전압(VSW)을 수신할 수 있다. 제어기(180)는 클럭 신호(CLK), 출력 전압(VOUT), 그리고/또는 스위치 전압(VSW)에 응답하여 제1 및 제2 구동 신호들(DRV1, DRV2)을 제어할 수 있다. 예를 들어, 제어기(180)는 출력 전압(VOUT) 또는 스위치 전압(VSW)이 목표 레벨로 유지되도록 제1 및 제2 구동 신호들(DRV1, DRV2)을 제어할 수 있다.
제어기(180)의 제1 구동 신호(DRV1)는 제1 게이트 구동기(140)로 전달된다. 제어기(180)의 제2 구동 신호(DRV2)는 레벨 변환기(160)를 통해 제2 게이트 구동기(150)로 전달된다. 레벨 변환기(160)는 제2 구동 신호(DRV2)의 레벨을 부스트 전압(VBST) 및 스위치 전압(VSW)에 의해 정의되는 도메인의 레벨로 변환(예를 들어, 증가)할 수 있다.
제어기(180)는 부스트 전압(VBST) 및 펄스 스킵 신호(PSK)를 더 수신할 수 있다. 제어기(180)는 클럭 신호(CLK), 부스트 전압(VBST), 스위치 전압(VSW), 펄스 스킵 신호(PSK)에 응답하여 제어 신호들(CP)을 생성할 수 있다. 제어 신호들(CP)은 정류기(190)로 전달되어 정류기(190)의 동작을 제어할 수 있다.
펄스 스킵 신호(PSK)는 펄스 스킵을 제어하는 외부의 장치(예를 들어, 로직)로부터 수신될 수 있다. 전압 변환기(100)가 펄스 스킵 모드로 제어되면, 펄스 스킵 신호(PSK)는 활성화(예를 들어, 하이 레벨)될 수 있다. 전압 변환기(100)가 펄스 스킵 모드로부터 복원된 후 일정 시간이 경과하면 또는 출력 전압(VOUT)이 목표 레벨로 제어되면, 펄스 스킵 신호(PSK)는 비활성화(예를 들어, 로우 레벨)될 수 있다.
정류기(190)는 제어기(180)로부터 제어 신호들(CP)을 수신할 수 있다. 정류기(190)는 입력 전압(VIN), 그리고 출력 전압(VOUT)을 더 수신할 수 있다. 제어 신호들(CP), 입력 전압(VIN), 그리고 출력 전압(VOUT)에 응답하여 부스트 노드(NBST)의 전압을 제어할 수 있다. 부스트 노드(NBST)와 스위치 노드(NSW)의 사이에 부스트 커패시터(CBST)가 연결된다.
정류기(190)는 제어 신호들(CP)의 제어에 따라 적어도 세 개의 모드들로 동작할 수 있다. 적어도 세 개의 모드들은 정상 모드, 입력 전압 펌핑 모드, 그리고 출력 전압 펌핑 모드를 포함할 수 있다. 정상 모드에서, 정류기(190)는 부스트 노드(NBST)로 전원 전압(VDD)을 출력할 수 있다.
입력 전압 펌핑 모드에서, 정류기(190)는 입력 전압(VIN)으로부터 펌핑되는 전압을 부스트 노드(NBST)로 출력할 수 있다. 출력 전압 펌핑 모드에서, 정류기(190)는 출력 전압(VOUT)으로부터 펌핑되는 전압을 부스트 노드(NBST)로 출력할 수 있다. 정류기(190)의 동작은 아래에서 더 상세히 설명된다.
제1 및 제2 트랜지스터들(120, 130), 제1 및 제2 게이트 구동기들(140, 150), 레벨 변환기(160), 제어기(180), 그리고 정류기(190)는 온-칩(110)으로 형성될 수 있다. 그러나 온-칩(110)에 포함되는 요소들은 제1 및 제2 트랜지스터들(120, 130), 제1 및 제2 게이트 구동기들(140, 150), 레벨 변환기(160), 제어기(180), 그리고 정류기(190)로 한정되지 않는다.
도 3은 본 발명의 실시 예에 따른 전압 변환기(100)의 동작 방법의 예를 보여주는 순서도이다. 도 2 및 도 3을 참조하면, S110 단계에서, 전압 변환기(100)는 부스트 전압(VBST)이 부족한지 판단한다. 예를 들어, 부스트 전압(VBST)과 스위치 전압(VSW)의 차이가 기준 전압보다 낮을 때, 전압 변환기(100)는 부스트 전압(VBST)이 부족한 것으로 판단할 수 있다. 다른 예로서, 전압 변환기(100)가 펄스 스킵 모드로부터 복원된 때에, 전압 변환기(100)는 부스트 전압(VBST)이 부족한 것으로 판단할 수 있다.
부스트 전압(VBST)이 부족하면, 전압 변환기(100)는 출력 전압 펌핑 모드로 진입한다. S120 단계에서, 전압 변환기(100)는 출력 전압(VOUT)을 펌핑함으로써 부스트 전압(VBST)을 제어할 수 있다. 예를 들어, 정류기(190)는 부스트 전압(VBST)을 출력 전압(VOUT)보다 전원 전압(VDD)만큼 높은 레벨로 제어할 수 있다.
부스트 전압(VBST)은 두 가지의 경우에 부족할 수 있다. 예를 들어, 전압 변환기(100)에 전원이 공급되지 시작한 때에, 부스트 전압(VBST)이 부족할 수 있다. 전압 변환기(100)가 펄스 스킵 모드로부터 복원된 때에, 부스트 전압(VBST)이 부족할 수 있다.
전압 변환기(100)가 배터리를 포함하는 모바일 장치에서 사용되는 경우, 출력 전압(VOUT)은 배터리의 전압일 수 있다. 전압 변환기(100)에 전원이 공급되지 않는 때에, 또는 전압 변환기(100)가 펄스 스킵 모드인 때에, 스위치 전압(VSW)은 점차 출력 전압(VOUT)과 같아질 수 있다.
전압 변환기(100)에 전원이 공급되기 시작한 때에 또는 전압 변환기(100)가 펄스 스킵 모드로부터 복원된 때에 부스트 전압(VBST)이 출력 전압(VOUT)으로부터 펌핑되면, 부스트 전압(VBST)은 스위치 전압(VSW)보다 높은 것이 보장된다. 따라서, 제2 트랜지스터(130)가 턴-온 되지 않는 오동작이 방지된다.
예를 들어, 부스트 전압(VBST)이 더 이상 부족하지 않게 되면, 전압 변환기(100)는 정상 모드로 진입할 수 있다. 예를 들어, 정상 모드에서, 전압 변환기(100)는 S150 단계에 따라 부스트 전압(VBST)을 제어할 수 있다. S150 단계는 아래에서 설명된다.
부스트 전압(VBST)이 부족하지 않으면, S130 단계가 수행된다. S130 단계에서, 전압 변환기(100)는 맥스 듀티가 발생하는지 판단할 수 있다. 예를 들어, 제2 구동 신호(DRV2)의 듀티비가 문턱값보다 클 때, 맥스 듀티가 판단될 수 있다. 맥스 듀티가 판단되면, 전압 변환기(100)는 출력 전압 펌핑 모드로 진입할 수 있다. 출력 전압 펌핑 모드에서, S140 단계가 수행된다.
S140 단계에서, 전압 변환기(100)는 입력 전압(VIN)으로부터 펌핑함으로써 부스트 전압(VBST)을 제어할 수 있다. 맥스 듀티가 발생하면, 제1 및 제2 트랜지스터들(120, 130)의 동작 주기에서 제2 트랜지스터(130)가 턴-온 되는 시간이 제1 트랜지스터(120)가 턴-온 되는 시간보다 더 길다.
제2 트랜지스터(130)가 턴-온 된 때에, 스위치 전압(VSW)은 입력 전압(VIN)과 같아진다. 제2 트랜지스터(130)가 턴-온 된 때에 부스트 전압(VBST)이 입력 전압(VIN)으로부터 펌핑되면, 부스트 전압(VBST)은 스위치 전압(VSW)보다 높은 것이 보장된다. 따라서, 제2 트랜지스터(130)가 턴-온 되지 않는 오동작이 방지된다.
예를 들어, 전압 변환기(100)가 더 이상 맥스 듀티를 갖지 않게 되면, 전압 변환기(100)는 정상 모드로 진입할 수 있다. 예를 들어, 정상 모드에서, 전압 변환기(100)는 S150 단계에 따라 부스트 전압(VBST)을 제어할 수 있다. S150 단계는 아래에서 설명된다.
부스트 전압(VBST)이 부족하지 않고 그리고 맥스 듀티가 판단되지 않으면, 전압 변환기(100)는 정상 모드로 동작할 수 있다. 정상 모드에서, S150 단계가 수행된다. S150 단계에서, 정류기(190)는 부스트 노드(NBST)에 전원 전압(VDD)을 출력할 수 있다. 제1 트랜지스터(120)가 턴-온 된 때에, 부스트 커패시터(CBST)는 전원 전압(VDD)으로 충전될 수 있다.
제2 트랜지스터(130)가 턴-온 된 때에, 부스트 전압(VBST)은 스위치 전압(VSW)(예를 들어, 입력 전압(VIN))에 부스트 커패시터(CBST)의 충전 전압을 더한 전압일 수 있다. 부스트 전압(VBST)은 스위치 전압(VSW)보다 높은 것이 보장된다. 따라서, 제2 트랜지스터(130)가 턴-온 되지 않는 오동작이 방지된다.
도 4는 본 발명의 실시 예에 따른 제어기(180)를 보여주는 블록도이다. 도 4를 참조하면, 제어기(180)는 펄스 폭 변조기(181), 게이트 구동 전압 생성기(183), 맥스 듀티 검출기(185), 부스트 전압 검출기(187), 그리고 정류 신호 생성기(189)를 포함한다.
펄스 폭 변조기(181)는 클럭 신호(CLK) 및 출력 전압(VOUT)을 수신할 수 있다. 펄스 폭 변조기(181)는 출력 전압(VOUT)의 레벨에 따라 달라지는 펄스 폭을 갖는 펄스 폭 변조 신호(PWM)를 출력할 수 있다. 펄스 폭 변조 신호(PWM)는 게이트 구동 전압 생성기(183)로 전달된다.
게이트 구동 전압 생성기(183)는 펄스 폭 변조 신호(PWM)에 응답하여 제1 및 제2 구동 신호들(DRV1, DRV2)을 출력할 수 있다. 예를 들어, 게이트 구동 전압 생성기(183)는 펄스 폭 변조 신호(PWM)의 펄스 폭이 증가함에 따라 제1 구동 신호(DRV1) 또는 제2 구동 신호(DRV2)의 하이 레벨 구간 또는 로우 레벨 구간을 늘릴(또는 줄일) 수 있다.
제1 및 제2 구동 신호들(DRV1, DRV2)은 상보적일 수 있다. 제1 구동 신호(DRV1)의 하이 레벨 구간이 증가(또는 로우 레벨 구간이 감소)하면, 제2 구동 신호(DRV2)의 하이 레벨 구간이 감소(또는 로우 레벨 구간이 증가)할 수 있다. 마찬가지로, 제1 구동 신호(DRV1)의 하이 레벨 구간이 감소(또는 로우 레벨 구간이 증가)하면, 제2 구동 신호(DRV2)의 하이 레벨 구간이 증가(또는 로우 레벨 구간이 감소)할 수 있다.
펄스 폭 변조기(181) 및 게이트 구동 전압 생성기(183)는 출력 전압(VOUT)의 레벨에 따라 제1 및 제2 구동 신호들(DRV1, DRV2)의 하이 레벨 구간들 또는 로우 레벨 구간들의 길이들을 조절할 수 있다. 제1 및 제2 구동 신호들(DRV1, DRV2)을 조절함으로써, 출력 전압(VOUT)은 목표 레벨로 제어될 수 있다.
맥스 듀티 검출기(185)는 클럭 신호(CLK) 및 제1 구동 신호(DRV1)를 수신한다. 맥스 듀티 검출기(185)는 클럭 신호(CLK) 및 제1 구동 신호(DRV1)에 응답하여, 제2 구동 신호(DRV2)가 맥스 듀티를 갖는지 판단할 수 있다. 맥스 듀티 검출기(185)는 판단 결과를 맥스 듀티 신호(DMAX)로 출력할 수 있다.
제2 구동 신호(DRV2)가 맥스 듀티를 가지면, 맥스 듀티 검출기(185)는 맥스 듀티 신호(DMAS)를 활성화(예를 들어, 하이 레벨)할 수 있다. 제2 구동 신호(DRV2)가 맥스 듀티를 갖지 않으면, 맥스 듀티 검출기(185)는 맥스 듀티 신호(DMAX)를 비활성화(예를 들어, 로우 레벨)할 수 있다.
부스트 전압 검출기(187)는 부스트 전압(VBST) 및 스위치 전압(VSW)을 수신할 수 있다. 부스트 전압 검출기(187)는 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이가 기준 전압보다 작은지 판단할 수 있다. 전압 차이가 기준 전압보다 작으면, 부스트 전압 검출기(187)는 부스트 전압 신호(DVBST)를 활성화(예를 들어, 로우 레벨)할 수 있다. 전압 차이가 기준 전압보다 작지 않으면, 부스트 전압 검출기(187)는 부스트 전압 신호(DVBST)를 비활성화(예를 들어, 하이 레벨)할 수 있다.
정류 신호 생성기(189)는 클럭 신호(CLK), 맥스 듀티 신호(DMAX), 부스트 전압 신호(DVBST), 펄스 스킵 신호(PSK), 그리고 제2 구동 신호(DRV2)를 수신할 수 있다. 정류 신호 생성기(189)는 클럭 신호(CLK), 맥스 듀티 신호(DMAX), 부스트 전압 신호(DVBST), 펄스 스킵 신호(PSK), 그리고 제2 구동 신호(DRV2)에 응답하여 제1 내지 제4 제어 신호들(CP_S1~CP_S4)을 제어할 수 있다.
제1 내지 제4 제어 신호들(CP_S1~CP_S4)은 정류기(190)로 전달될 수 있다. 정류 신호 생성기(189)는 제1 내지 제4 제어 신호들(CP_S1~CP_S4)을 이용하여, 정류기(190)를 입력 전압 펌핑 모드, 출력 전압 펌핑 모드, 그리고 정상 모드를 포함하는 적어도 세 개의 모드들 중 하나로 제어할 수 있다.
도 5는 본 발명의 실시 예에 따른 맥스 듀티 검출기(185)의 예를 보여준다. 맥스 듀티 검출기(185)는 클럭 신호(CLK) 및 제1 구동 신호(DRV1)에 응답하여, 제2 구동 신호(DRV2)의 맥스 듀티를 판단할 수 있다. 도 4 및 도 5를 참조하면, 맥스 듀티 검출기(185)는 제1 내지 제3 블록들(185a, 185b, 185c), 그리고 플립플롭(185d)을 포함한다.
예시적으로, 맥스 듀티 검출기(185)는 제1 및 제2 구동 신호들(DRV1, DRV2)이 상보적인 특징에 기반하여, 제1 구동 신호(DRV1)로부터 제2 구동 신호(DRV2)의 맥스 듀티를 검출할 수 있다. 그러나 본 발명의 기술적 사상은 제2 구동 신호(DRV2)로부터 맥스 듀티를 직접 검출하는 것으로 응용 및 수정될 수 있다.
제1 블록(185a)은 제2 구동 신호(DRV2)의 맥스 듀티를 검출하기 위한 맥스 듀티 검출 펄스(DMD)를 주기적으로 출력할 수 있다. 제1 블록(185a)은 제1 지연기(185a1), 제1 인버터(185a2), 그리고 제1 논리곱 소자(185a3)를 포함할 수 있다.
제1 지연기(185a1)는 클럭 신호(CLK)를 지연하여 지연된 클럭 신호(CLKP)로 출력할 수 있다. 제1 인버터(185a2)는 클럭 신호(CLK)를 반전하여 반전된 클럭 신호(CLKB)로 출력할 수 있다. 제1 논리곱 소자(185a3)는 지연된 클럭 신호(CLKP) 및 반전된 클럭 신호(CLKB)의 논리곱을 맥스 듀티 검출 펄스(DMD)로 출력할 수 있다.
제2 블록(185b)은 제2 구동 신호(DRV2)가 맥스 듀티를 갖지 않음을 가리키는 리셋 신호(RST)를 출력할 수 있다. 제2 블록(185b)은 제2 논리곱 소자(185b1), 제2 지연기(185b2), 그리고 제3 논리곱 소자(185b3)를 포함한다. 제2 논리곱 소자(185b1)는 맥스 듀티 검출 펄스(DMD)와 제1 구동 신호(DRV1)의 논리곱의 결과를 제1 내부 신호(A1)로 출력할 수 있다.
제2 지연기(185b2)는 제1 내부 신호(A1)를 지연하여 제2 내부 신호(A2)로 출력할 수 있다. 제3 논리곱 소자(185b3)는 제1 및 제2 내부 신호들(A1, A2)의 논리곱의 결과를 리셋 신호(RST)로 출력할 수 있다. 리셋 신호(RST)는 플립플롭(185d)의 리셋 입력으로 전달될 수 있다.
예시적으로, 제2 지연기(185b2) 및 제3 논리곱 소자(185b3)는 맥스 듀티 검출 펄스(DMD) 또는 제1 구동 신호(DRV1)의 레벨이 변환할 때에 리셋 신호(RST)에서 변동(fluctuation)이 발생하는 것을 방지할 수 있다. 변동(fluctuation)이 방지되는 시스템에서, 제2 논리곱 소자(185b1)의 출력이 리셋 신호(RST)로 사용될 수 있다.
제3 블록(185c)은 제2 구동 신호(DRV2)가 맥스 듀티를 가짐을 가리키는 셋 신호(SET)를 출력할 수 있다. 셋 신호(SET)는 플립플롭(185d)의 셋 입력으로 전달될 수 있다. 제3 블록(185c)은 제2 인버터(185c1), 제4 논리곱 소자(185c2), 제3 지연기(185c3), 그리고 제5 논리곱 소자(185c4)를 포함할 수 있다.
제2 인버터(185c1)는 제1 구동 신호(DRV1)를 반전하여 반전된 제1 구동 신호(DRV1B)로 출력할 수 있다. 제4 논리곱 소자(185c2)는 맥스 듀티 검출 펄스(DMD)와 반전된 제1 구동 신호(DRV1B)의 논리곱의 결과를 제3 내부 신호(A3)로 출력할 수 있다.
제3 지연기(185c3)는 제3 내부 신호(A3)를 지연하여 제4 내부 신호(A4)로 출력할 수 있다. 제5 논리곱 소자(185c4)는 제3 내부 신호(A3)와 제4 내부 신호(A4)의 논리곱의 결과를 셋 신호(SET)로 출력할 수 있다. 플립플롭(185d)의 출력은 셋 신호(SET) 및 리셋 신호(RST)에 응답하여 셋 되고 리셋될 수 있다. 플립플롭(185d)의 출력은 맥스 듀티 신호(DMAX)일 수 있다. 플립플롭(185d)은 셋-리셋 플립플롭(SRFF)을 포함할 수 있다.
예시적으로, 제3 지연기(185c3) 및 제5 논리곱 소자(185c4)는 맥스 듀티 검출 펄스(DMD) 또는 제1 구동 신호(DRV1)의 레벨이 변환할 때에 셋 신호(SET)에서 변동(fluctuation)이 발생하는 것을 방지할 수 있다. 변동(fluctuation)이 방지되는 시스템에서, 제4 논리곱 소자(185c2)의 출력이 셋 신호(SET)로 사용될 수 있다.
도 6은 클럭 신호(CLK), 반전된 클럭 신호(CLKB), 그리고 지연된 클럭 신호(CLKP)로부터 맥스 듀티 검출 펄스(DMD)가 생성되는 예를 보여준다. 도 2, 도 5 및 도 6을 참조하면, 반전된 클럭 신호(CLKB)는 클럭 신호(CLK)가 반전된 파형을 가질 수 있다. 지연된 클럭 신호(CLKP)는 클럭 신호(CLK)가 지연 시간(DT)만큼 지연된 파형을 가질 수 있다.
맥스 듀티 검출 펄스(DMD)는 반전된 클럭 신호(CLKB)와 지연된 클럭 신호(CLKP)의 논리곱으로 생성된다. 따라서, 반전된 클럭 신호(CLKB)와 지연된 클럭 신호(CLKP)가 모두 하이 레벨을 갖는 구간들에서, 맥스 듀티 검출 펄스(DMD)는 하이 레벨들을 갖는다.
반전된 클럭 신호(CLKB)와 지연된 클럭 신호(CLKP) 중 적어도 하나가 로우 레벨을 갖는 구간들에서, 맥스 듀티 검출 펄스(DMD)는 로우 레벨들을 갖는다. 도 6에서, 맥스 듀티 검출 펄스(DMD)는 주기적으로 하이 레벨을 갖는 제1 내지 제5 펄스들(P1~P5)로 도시되어 있다. 예시적으로, 맥스 듀티 검출 펄스(DMD)의 펄스 폭을 필요한 값으로 설정하기 위하여, 제1 지연기(185a1)의 지연량이 조절될 수 있다.
도 7은 제1 구동 신호(DRV1)의 펄스 폭이 변화함에 따라 제2 블록(185b)이 리셋 신호(RST)를 생성하는 예를 보여준다. 도 2, 도 5 및 도 7을 참조하면, 맥스 듀티 검출 펄스(DMD)는 제1 내지 제5 펄스들(P1~P5)로 나타날 수 있다. 제1 구동 신호(DRV1)의 펄스 폭은 점차 감소할 수 있다. 즉, 제2 구동 신호(DRV2)의 펄스 폭은 점차 증가할 수 있다.
예를 들어, 제1 내지 제3 펄스들(P1~P3)과 연관되어, 제1 구동 신호(DRV1)의 펄스 폭은 점차 감소할 수 있다. 제4 및 제5 펄스들(P4, P5)과 연관되어, 제1 구동 신호(DRV1)의 펄스는 발생하지 않을 수 있다. 제4 및 제5 펄스들(P4, P5)과 연관되어, 제2 구동 신호(DRV2)는 맥스 듀티를 가질 수 있다.
제1 내부 신호(A1)는 맥스 듀티 검출 펄스(DMD)와 제1 구동 신호(DRV1)의 논리곱으로 생성된다. 따라서, 제1 구동 신호(DRV1)와 맥스 듀티 검출 펄스(DMD)가 모두 하이 레벨을 가질 때, 제1 내부 신호(A1)는 하이 레벨을 갖는다. 제1 구동 신호(DRV1)와 맥스 듀티 검출 펄스(DMD) 중 적어도 하나가 로우 레벨을 가질 때, 제1 내부 신호(A1)는 로우 레벨을 갖는다.
제2 내부 신호(A2)는 제1 내부 신호(A1)가 지연된 신호일 수 있다. 리셋 신호(RST)는 제1 및 제2 내부 신호들(A1, A2)의 논리곱으로 생성된다. 따라서, 제1 및 제2 내부 신호들(A1, A2) 모두가 하이 레벨을 가질 때에, 리셋 신호(RST)는 하이 레벨을 가질 수 있다.
제1 및 제2 펄스들(P1, P2)과 연관되어, 제1 및 제2 내부 신호들(A1, A2)은 하이 레벨들이 중복되는 구간을 갖는다. 따라서, 제2 블록(185b)은 제1 및 제2 펄스들(P1, P2)과 연관되어 리셋 신호(RST)를 출력(또는 활성화)할 수 있다. 즉, 제1 및 제2 펄스들(P1, P2)과 연관되어, 제2 블록(185b)은 제2 구동 신호(DRV2)가 맥스 듀티를 갖지 않음을 판단할 수 있다.
활성화되는 리셋 신호(RST)에 응답하여, 플립플롭(185d)의 출력인 맥스 듀티 신호(DMAX)는 주기적으로 리셋된다. 예를 들어, 제1 및 제2 펄스들(P1, P2)과 연관되어, 플립플롭(185d)은 맥스 듀티 신호(DMAX)를 로우 레벨로 리셋할 수 있다.
제3 내지 제5 펄스들(P3~P5)과 연관되어, 제1 및 제2 내부 신호들(A1, A2)은 하이 레벨들이 중복되는 구간을 갖지 않는다. 따라서, 제3 내지 제5 펄스들(P3~P5)과 연관되어, 제2 블록(185b)은 리셋 신호(RST)를 출력(또는 활성화)하지 않는다. 예를 들어, 제2 블록(185b)은 제2 구동 신호(DRV2)가 맥스 듀티를 갖지 않음을 판단하지 않는다.
도 8은 제1 구동 신호(DRV1)의 펄스 폭이 변화함에 따라 제3 블록(185c)이 셋 신호(SET)를 생성하는 예를 보여준다. 도 2, 도 5 및 도 8을 참조하면, 맥스 듀티 검출 펄스(DMD)는 제1 내지 제5 펄스들(P1~P5)로 나타날 수 있다. 제1 구동 신호(DRV1)의 펄스 폭은 점차 감소할 수 있다. 즉, 제2 구동 신호(DRV2)의 펄스 폭은 점차 증가할 수 있다.
반전된 제1 구동 신호(DRV1B)는 제1 구동 신호(DRV1)가 반전된 파형을 가질 수 있다. 제3 내부 신호(A3)는 맥스 듀티 검출 펄스(DMD)와 반전된 제1 구동 신호(DRV1B)의 논리곱으로 생성된다. 따라서, 맥스 듀티 검출 펄스(DMD) 및 반전된 제1 구동 신호(DRV1B) 모두가 하이 레벨들을 갖는 구간들에서, 제3 내부 신호(A3)는 하이 레벨들을 갖는다.
제4 내부 신호(A4)는 제3 내부 신호(A3)가 지연된 신호일 수 있다. 셋 신호(SET)는 제3 및 제4 내부 신호들(A3, A4)의 논리곱으로 생성될 수 있다. 따라서, 제3 및 제4 내부 신호들(A3, A4)이 모두 하이 레벨들을 갖는 구간들에서, 셋 신호(SET)는 하이 레벨들을 가질 수 있다.
제1 및 제2 펄스들(P1, P2)과 연관되어, 제3 내부 신호(A3)는 하이 레벨을 갖지 않는다. 따라서, 제1 및 제2 펄스들(P1, P2)과 연관되어, 제3 블록(185c)은 셋 신호(SET)를 출력(또는 활성화)하지 않는다. 제3 내지 제5 펄스들(P3~P5)과 연관되어, 제3 내부 신호(A3)는 하이 레벨들을 갖는다.
제3 내지 제5 펄스들(P3~P5)과 연관되어, 제3 및 제4 내부 신호들(A3, A4)은 하이 레벨들이 중복되는 구간들을 갖는다. 다라서, 제3 내지 제5 펄스들(P3~P5)과 연관되어, 제3 블록(185c)은 제2 구동 신호(DRV2)가 맥스 듀티를 가짐을 가리키는 셋 신호(SET)를 출력(또는 활성화)할 수 있다.
제3 블록(185c)이 셋 신호(SET)를 활성화함에 따라, 플립플롭(185d)은 맥스 듀티 신호(DMAX)를 하이 레벨로 활성화 활 수 있다. 예를 들어, 제3 내지 제5 펄스들(P3~P5)과 연관되어, 제3 블록(185c)은 주기적으로 플립플롭(185d)의 맥스 듀티 신호(DMAX)를 하이 레벨로 셋 할 수 있다.
예시적으로, 맥스 듀티 검출기(185)는 제2 구동 신호(DRV2)가 완전하게 맥스 듀티를 가질 때에만 맥스 듀티 신호(DMAX)를 활성화하지는 않는다. 맥스 듀티 검출기(185)는 제2 구동 신호(DRV2)의 듀티비가 문턱값보다 클 때에 맥스 듀티 신호(DMAX)를 활성화할 수 있다. 문턱값은 제3 및 제4 내부 신호들(A3, A4)이 중복되는 구간에서 하이 레벨들을 갖는 전압 변환기(100)의 파라미터들에 의해 정해질 수 있다.
상술된 바와 같이, 맥스 듀티 검출기(185)는 제2 구동 신호(DRV2)의 듀티비(또는 제1 구동 신호(DRV1)의 로우 레벨의 듀티비)가 문턱값보다 커지면, 맥스 듀티 신호(DMAX)를 하이 레벨로 활성화한다. 제2 구동 신호(DRV2)의 듀티비가 문턱값보다 크지 않으면, 맥스 듀티 검출기(185)는 맥스 듀티 신호(DMAX)를 로우 레벨로 비활성 한다. 따라서, 맥스 듀티 검출기(185)는 제2 구동 신호(DRV2)의 맥스 듀티를 검출할 수 있다.
도 9는 본 발명의 실시 예에 따른 부스트 전압 검출기(187)의 예를 보여준다. 도 5 및 도 9를 참조하면, 부스트 전압 검출기(187)는 제1 내지 제4 저항들(187a~187d), 제1 비교기(187e), 제5 저항(187f), 그리고 제2 비교기(187g)를 포함한다.
제1 및 제2 저항들(187a, 187b)은 부스트 전압(VBST)을 분배할 수 있다. 부스트 전압(VBST)이 제1 및 제2 저항들(187a, 187b)에 의해 분배된 결과인 제1 전압(V1)은 제1 비교기(187e)의 양의 입력에 전달될 수 있다. 제3 및 제4 저항들(187c, 187d)은 스위치 전압(VSW)을 분배할 수 있다. 스위치 전압(VSW)이 제3 및 제4 저항들(187c, 187d)에 의해 분배된 결과인 제2 전압(V2)은 제1 비교기(187e)의 음의 입력에 전달될 수 있다.
예시적으로, 제1 및 제2 저항들(187a, 187b)의 분배비와 제3 및 제4 저항들(187c, 187d)의 분배비는 동일할 수 있다. 즉, 제1 및 제2 전압들(V1, V2)의 전압 차이는 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이에 비례할 수 있다.
제1 비교기(187e)는 제1 전압(V1)과 제2 전압(V2)의 차이를 비교할 수 있다. 제1 비교기(187e)는 제1 전압(V1)과 제2 전압(V2)의 차이에 비례하는 제3 전압(V3)을 출력할 수 있다. 제3 전압(V3)은 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이에 비례할 수 있다. 제3 전압(V3)은 제2 비교기(187g)의 양의 입력에 전달될 수 있다.
제5 저항(187f)은 제1 비교기(187e)의 출력에 제3 전압(V3)이 생성되도록 지원할 수 있다. 제2 비교기(187g)는 제3 전압(V3)과 기준 전압(VREF)을 비교할 수 있다. 제3 전압(V3)이 기준 전압(VREF)보다 크면, 즉 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이(또는 그것에 비례하는 전압)가 기준 전압(VREF)보다 크면, 제2 비교기(187g)는 부스트 전압 신호(DVBST)를 비활성화(예를 들어, 하이 레벨)할 수 있다.
제3 전압(V3)이 기준 전압(VREF)보다 크지 않으면, 즉 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이(또는 그것에 비례하는 전압)가 기준 전압(VREF)보다 크지 않으면, 제2 비교기(187g)는 부스트 전압 신호(DVBST)를 활성화(예를 들어, 로우 레벨)할 수 있다.
부스트 전압 신호(DVBST)가 비활성화(예를 들어, 하이 레벨)되면, 부스트 전압(VBST)은 스위치 전압(VSW)보다 충분히 큰 것으로 판단된다. 예를 들어, 부스트 전압(VBST)은 제2 게이트 구동기(150)가 제2 트랜지스터(130)를 턴-온 할 수 있도록 바이어스 하는 것으로 판단된다.
부스트 전압 신호(DVBST)가 활성화(예를 들어, 로우 레벨)되면, 부스트 전압(VBST)은 스위치 전압(VSW)보다 충분히 크지 않은 것으로 판단된다. 예를 들어, 부스트 전압(VBST)은 제2 게이트 구동기(150)가 제2 트랜지스터(130)를 턴-온 할 수 있도록 바이어스 하지 못하는 것으로 판단된다.
도 10은 본 발명의 실시 예에 따른 정류 신호 생성기(189)의 예를 보여준다. 도 2, 도 5 및 도 10을 참조하면, 정류 신호 생성기(189)는 상태 판단 블록(189a) 및 정류 신호 생성 블록(189b)을 포함한다. 상태 판단 블록(189a)은 맥스 듀티 신호(DMAX), 부스트 전압 신호(DVBST), 그리고 펄스 스킵 신호(PSK)에 응답하여 전압 변환기(100)의 상태를 판단할 수 있다.
판단된 상태에 따라, 상태 판단 블록(189a)은 제1 및 제2 신호들(S1, S2)을 제어할 수 있다. 예를 들어, 부스트 전압(VBST)과 스위치 전압(VSW)의 전압 차이가 기준 전압보다 낮거나 또는 펄스 스킵 모드로부터 복원되어 부스트 전압(VBST)이 부족하다고 판단되면(도 3의 S110 단계 참조), 상태 판단 블록(189a)은 제1 신호(S1)를 하이 레벨로 활성화할 수 있다.
부스트 전압(VBST)이 부족하지 않은 경우, 상태 판단 블록(189a)은 제1 신호(S1)를 로우 레벨로 비활성화할 수 있다. 부스트 전압(VBST)이 부족하지 않지만 제2 구동 신호(DRV2)가 맥스 듀티를 갖는 것으로 판단되면(도 3의 S130 단계 참조), 상태 판단 블록(189a)은 제2 신호(S2)를 하이 레벨로 활성화할 수 있다.
상태 판단 블록(189a)은 제1 상태 판단 인버터(189a_1), 제1 상태 판단 논리곱 소자(189a_2), 상태 판단 부정 논리합 소자(189a_3), 제2 상태 판단 인버터(189a_4), 그리고 제2 상태 판단 논리곱 소자(189a_5)를 포함한다. 제1 상태 판단 인버터(189a_1)는 부스트 전압 신호(DVBST)를 반전하여 출력할 수 있다.
제1 상태 판단 논리곱 소자(189a_2)는 부스트 전압 신호(DVBST)와 펄스 스킵 신호(PSK)의 논리곱을 출력할 수 있다. 상태 판단 부정 논리합 소자(189a_3)는 제1 상태 판단 인버터(189a_1)의 출력과 제1 상태 판단 논리곱 소자(189a_2)의 출력의 논리합을 출력할 수 있다.
제2 상태 판단 인버터(189a_4)는 상태 판단 부정 논리합 소자(189a_3)의 출력을 반전하여 제1 신호(S1)로 출력할 수 있다. 제2 상태 판단 논리곱 소자(189a_5)는 맥스 듀티 신호(DMAX)와 상태 판단 부정 논리합 소자(189a_3)의 출력의 논리곱을 제2 신호(S2)로 출력할 수 있다.
부스트 전압 신호(DVBST)가 로우 레벨을 갖거나(즉 부스트 전압(VBST)이 충분히 높지 않거나) 또는 펄스 스킵 신호(PSK)가 하이 레벨을 가지면(즉 전압 변환기(100)가 펄스 스킵 모드로부터 복원되었으면), 상태 판단 블록(189a)은 부스트 전압(VBST)이 부족함을 판단(도 3의 S110 단계 참조)할 수 있다. 제1 신호(S1)는 부스트 전압 신호(DVBST) 및 펄스 스킵 신호(PSK)에 따라 표 1에 기재된 값들을 가질 수 있다.
부스트 전압 신호(DVBST) 펄스 스킵 신호(PSK) 제1 신호(S1)
1 (충분) 1 (펄스 스킵 모드) 1 (활성화)
1 (충분) 0 0 (비활성화)
0 (부족) 1 (펄스 스킵 모드) 1 (활성화)
0 (부족) 0 1 (활성화)
부스트 전압(VBST)이 부족하지 않지만 제2 구동 신호(DRV2)가 맥스 듀티를 가지면, 상태 판단 블록(189a)은 제2 신호(S2)를 활성화할 수 있다. 제2 신호(S2)는 제1 신호(S1)와 맥스 듀티 신호(DMAX)에 따라 표 2에 기재된 값들을 가질 수 있다.
제1 신호(S1) 맥스 듀티 신호(DMAX) 제2 신호(S2)
0 (비활성화) 1 (맥스 듀티) 1
0 (비활성화) 0 0
1 (활성화) 1 (맥스 듀티) 0
1 (활성화) 0 0
제1 및 제2 신호들(S1, S2), 클럭 신호(CLK), 그리고 제2 구동 신호(DRV2)에 응답하여, 정류 신호 생성 블록(189b)은 제1 내지 제4 제어 신호들(CP_S1~CP_S4)을 제어할 수 있다. 정류 신호 생성 블록(189b)은 제1 정류 인버터(189b_1), 정류 부정 논리곱 소자(189b_2), 제2 정류 인버터(189b_3), 제1 정류 논리곱 소자(189b_4), 정류 부정 논리합 소자(189b_5), 제2 정류 논리곱 소자(189b_6), 정류 논리합 소자(189b_7), 제3 정류 인터버(189b_8), 정류 부정 논리합 소자(189b_9), 그리고 제4 정류 인버터(189b_10)를 포함한다.
제1 정류 인버터(189b_1)는 클럭 신호(CLK)를 반전하여 반전된 클럭 신호(CLKB)로 출력할 수 있다. 정류 부정 논리곱 소자(189b_2)는 제2 구동 신호(DRV2), 반전된 클럭 신호(CLKB), 그리고 제2 신호(S2)의 부정 논리곱의 결과를 제3 신호(S3)로 출력할 수 있다.
제2 정류 인버터(189b_3)는 제3 신호(S3)를 반전하여 제2 제어 신호(CP_S2)로 출력할 수 있다. 제1 정류 논리곱 소자(189b_4)는 제3 신호(S3), 클럭 신호(CLK), 그리고 제2 신호(S2)의 논리곱의 결과를 제4 신호(S4)로 출력할 수 있다. 정류 부정 논리합 소자(189b_5)는 제2 신호(S2) 및 제1 신호(S1)의 부정 논리합의 결과를 제5 신호(S5)로 출력할 수 있다.
제2 정류 논리곱 소자(189b_6)는 제1 신호(S1) 및 클럭 신호(CLK)의 논리곱의 결과를 제6 신호(S6)로 출력할 수 있다. 정류 논리합 소자(189b_7)는 제4 신호(S4), 제5 신호(S5), 그리고 제6 신호(S6)의 논리합의 결과를 제1 제어 신호(CP_S1)로 출력할 수 있다.
제3 정류 인버터(189b_8)는 제1 신호(S1)를 반전하여 제7 신호(S7)로 출력할 수 있다. 정류 부정 논리합 소자(189b_9)는 제7 신호(S7) 및 제1 신호(S1)의 부정 논리합의 결과를 제4 제어 신호(CP_S4)로 출력할 수 있다. 제4 정류 인버터(189b_10)는 제1 신호를 반전하여 제3 제어 신호(CP_S3)로 출력할 수 있다. 제1 내지 제4 제어 신호들(CP_S1~CP_S4)은 정류기(190)로 전달될 수 있다.
도 11은 본 발명의 실시 예에 따른 정류기(190)의 예를 보여준다. 도 2 및 도 11을 참조하면, 정류기(190)는 제1 내지 제4 트랜지스터들(191a~194a), 제1 내지 제4 구동기들(191b~194b), 레벨 변환기(192c), 제1 내지 제3 다이오드들(195a~195c), 그리고 커패시터(196)를 포함한다.
제1 및 제2 트랜지스터들(191a, 192a)은 접지 노드(GND)와 입력 노드(NIN)의 사이에 직렬 연결된다. 제1 및 제2 트랜지스터들(191a, 192a) 사이의 노드는 하부 노드(LN)일 수 있다. 제1 트랜지스터(191a)의 게이트 전압은 제1 구동기(191b)에 의해 제어된다. 제2 트랜지스터(192a)의 게이트 전압은 제2 구동기(192b)에 의해 제어된다.
제3 및 제4 트랜지스터들(193a, 194a)은 접지 노드(GND)와 출력 노드(NOUT)의 사이에 직렬 연결된다. 제3 트랜지스터(193a)의 게이트 전압은 제3 구동기(193b)에 의해 제어된다. 제4 트랜지스터(194a)의 게이트 전압은 제4 구동기(194b)에 의해 제어된다.
제1 다이오드(195a)의 음극(cathode)은 하부 노드(LN)에 연결된다. 제1 다이오드(195a)의 양극(anode)은 제3 및 제4 트랜지스터들(193a, 194d)의 사이에 연결된다. 제2 및 제3 다이오드들(195b, 195c)은 전원 전압(VDD)이 공급되는 전원 노드와 부스트 노드(NBST)의 사이에 직렬 연결된다. 제2 및 제3 다이오드들(195b, 195c) 사이의 노드는 상부 노드(HN)일 수 있다.
제1 구동기(191b)는 전원 전압(VDD) 및 접지 노드(GND)의 접지 전압에 의해 바이어스 된다. 제1 구동기(191b)는 제1 제어 신호(CP_S1)에 응답하여 동작할 수 있다. 제2 구동기(192b)는 상부 노드(HN)의 상부 부스트 전압(VBST_H)과 하부 노드(LN)의 하부 부스트 전압(VBST_L)에 의해 바이어스 된다.
제2 구동기(192b)는 제2 제어 신호(CP_S2)가 레벨 변환기(192c)에 의해 레벨 변환된 신호에 따라 제어될 수 있다. 예를 들어, 레벨 변환기(192c)는 제2 제어 신호(CP_S2)의 레벨을 상부 부스트 전압(VBST_H) 및 하부 부스트 전압(VBST_L)에 의해 정의되는 도메인의 레벨로 변환(예를 들어, 증가)할 수 있다.
제3 구동기(193b)는 전원 전압(VDD)과 접지 전압에 의해 바이어스 된다. 제3 구동기(193b)는 제3 제어 신호(CP_S3)에 의해 제어될 수 있다. 제4 구동기(194b)는 전원 전압과 접지 전압에 의해 바이어스 된다. 제4 구동기(194b)는 제4 제어 신호(CP_S4)에 의해 제어된다. 상부 노드(HN)와 하부 노드(LN)의 사이에 커패시터(196)가 연결된다.
도 12는 제1 신호(S1)와 제2 신호(S2)가 비활성화된 때에 정류 신호 생성 블록(189b)과 연관된 신호들의 예를 보여준다. 즉, 전압 변환기(100)가 정상 상태인 때의 신호들이 도 12에 도시된다. 도 2, 도 10 및 도 12를 참조하면, 클럭 신호(CLK) 및 제2 구동 신호(DRV2)가 도시된다.
제3 신호(S3)는 제2 신호(S2)가 하이 레벨(즉, 활성화)이고, 클럭 신호(CLK)가 로우 레벨이고, 그리고 제2 구동 신호(DRV2)가 하이 레벨일 때에 로우 레벨을 갖는다. 제2 신호(S2)가 로우 레벨(즉, 비활성화)인 것이 가정되었으므로, 제3 신호(S3)는 하이 레벨로 고정된다.
제4 신호(S4)는 제3 신호(S3), 클럭 신호(CLK), 그리고 제2 신호(S2)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제2 신호(S2)가 로우 레벨(즉 비활성화)로 가정되었으므로, 제4 신호(S4)는 로우 레벨로 고정된다. 제5 신호(S5)는 제1 및 제2 신호들(S1, S2)이 모두 로우 레벨들일 때에 하이 레벨을 갖는다. 제1 및 제2 신호들(S1, S2)이 모두 로우 레벨들로 가정되었으므로, 제5 신호(S5)는 하이 레벨로 고정된다.
제6 신호(S6)는 제1 신호(S1) 및 클럭 신호(CLK)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제1 신호(S1)가 로우 레벨로 가정되었으므로, 제6 신호(S6)는 로우 레벨로 고정된다. 제1 제어 신호(CP_S1)는 제4 내지 제6 신호들(S4~S6)이 모두 로우 레벨들을 가질 때에만 로우 레벨을 갖는다. 제5 신호(S5)가 하이 레벨로 고정되었으므로, 제1 제어 신호(CP_S1)는 하이 레벨로 고정된다.
제2 제어 신호(CP_S2)는 제3 신호(S3)의 반전 신호이다. 제3 신호(S3)가 하이 레벨이므로, 제2 제어 신호(CP_S2)는 로우 레벨로 고정된다. 제3 제어 신호(CP_S3)는 제1 신호(S1)의 반전 신호이다. 제1 신호(S1)가 로우 레벨로 가정되었으므로, 제3 제어 신호(CP_S3)는 하이 레벨로 고정된다.
제4 제어 신호(CP_S4)는 제6 신호(S6)와 제7 신호(S7)가 모두 로우 레벨을 가질 때에만 하이 레벨을 갖는다. 제6 신호(S6)는 제1 신호(S1)의 반전 신호이다. 따라서, 제4 제어 신호(CP_S4)는 제1 신호(S1)가 하이 레벨이고 그리고 제6 신호(S6)가 로우 레벨일 때에만 하이 레벨을 갖는다. 제1 신호(S1)가 로우 레벨을 가지므로, 제4 제어 신호(CP_S4)는 로우 레벨로 고정된다.
도 13은 도 12의 신호들에 의해 정류기(190)가 제어되는 예를 보여준다. 도 2, 도 12 및 도 13을 참조하면, 제2 및 제4 제어 신호들(CP_S2, CP_S4)이 로우 레벨들로 고정되므로, 제2 및 제4 트랜지스터들(192a, 194a)은 턴-오프 상태를 유지한다. 제1 및 제3 제어 신호들(CP_S1, CPS_3)이 하이 레벨들로 고정되므로, 제1 및 제3 트랜지스터들(191a, 193a)은 턴-온 상태를 유지한다.
하부 노드(LN)의 전압은 접지 전압이 된다. 전원 전압(VDD)이 제2 및 제3 다이오드들(195b, 195c)을 통해 부스트 노드(NBST)로 공급된다. 제1 트랜지스터(120)가 턴-온 되는 동안, 부스트 커패시터(CBST)는 정류기(190)로부터 출력되는 전원 전압(VDD)에 의해 충전된다.
제1 트랜지스터(120)가 턴-오프 되고, 제2 트랜지스터(130)가 턴-온 될 타이밍에, 부스트 전압(VBST)은 스위치 전압(VSW)보다 부스트 커패시터(CBST)에 충전된 전압(예를 들어, 전원 전압(VDD))만큼 높다. 따라서, 제2 게이트 구동기(150)는 부스트 전압(VBST)에 기반하여 제2 트랜지스터(130)를 정상적으로 턴-온 할 수 있다.
도 14는 제1 신호(S1)가 활성화되고 제2 신호(S2)가 비활성화된 때에 정류 신호 생성 블록(189b)과 연관된 신호들의 예를 보여준다. 즉, 전압 변환기(100)에서 부스트 전압(VBST)이 부족하여 출력 전압 펌핑 모드로 제어되는 신호들이 도 14에 도시된다. 도 2, 도 10 및 도 14를 참조하면, 클럭 신호(CLK) 및 제2 구동 신호(DRV2)가 도시된다.
제3 신호(S3)는 제2 신호(S2)가 하이 레벨(즉, 활성화)이고, 클럭 신호(CLK)가 로우 레벨이고, 그리고 제2 구동 신호(DRV2)가 하이 레벨일 때에 로우 레벨을 갖는다. 제2 신호(S2)가 로우 레벨(즉, 비활성화)인 것이 가정되었으므로, 제3 신호(S3)는 하이 레벨로 고정된다.
제4 신호(S4)는 제3 신호(S3), 클럭 신호(CLK), 그리고 제2 신호(S2)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제2 신호(S2)가 로우 레벨(즉 비활성화)로 가정되었으므로, 제4 신호(S4)는 로우 레벨로 고정된다. 제5 신호(S5)는 제1 및 제2 신호들(S1, S2)이 모두 로우 레벨들일 때에 하이 레벨을 갖는다. 제1 신호(S1)가 하이 레벨로 가정되었으므로, 제5 신호(S5)는 로우 레벨로 고정된다.
제6 신호(S6)는 제1 신호(S1) 및 클럭 신호(CLK)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제1 신호(S1)가 하이 레벨로 가정되었으므로, 제6 신호(S6)는 클럭 신호(CLK)와 동일한 파형을 가질 수 있다. 제1 제어 신호(CP_S1)는 제4 내지 제6 신호들(S4~S6)이 모두 로우 레벨들을 가질 때에만 로우 레벨을 갖는다. 제4 및 제5 신호들(S4, S5)이 로우 레벨로 고정되었으므로, 제1 제어 신호(CP_S1)는 제6 신호(S6)와 동일한 파형을 갖는다.
제2 제어 신호(CP_S2)는 제3 신호(S3)의 반전 신호이다. 제3 신호(S3)가 하이 레벨이므로, 제2 제어 신호(CP_S2)는 로우 레벨로 고정된다. 제3 제어 신호(CP_S3)는 제1 신호(S1)의 반전 신호이다. 제1 신호(S1)가 하이 레벨로 가정되었으므로, 제3 제어 신호(CP_S3)는 로우 레벨로 고정된다.
제4 제어 신호(CP_S4)는 제1 신호(S1)가 하이 레벨을 갖고 제6 신호(S6)가 로우 레벨을 가질 때에만 하이 레벨을 갖는다. 제1 신호(S1)가 하이 레벨로 가정되었고, 제6 신호(S6)가 하이 레벨과 로우 레벨을 스위칭하므로, 제4 제어 신호(CP_S4)는 제6 신호(S6)가 반전된 파형을 갖는다. 제4 제어 신호(CP_S4)는 제1 제어 신호(CP_S1)의 상보적인 신호일 수 있다.
도 15는 도 14의 신호들에 의해 정류기(190)가 제어되는 예를 보여준다. 도 2, 도 14 및 도 15를 참조하면, 제2 및 제3 제어 신호들(CP_S2, CP_S3)이 로우 레벨들로 고정되므로, 제2 및 제4 트랜지스터들(192a, 194a)은 턴-오프 상태를 유지한다. 제1 및 제3 제어 신호들(CP_S1, CPS_3) 각각은 화살표로 표시된 바와 같이, 하이 레벨과 로우 레벨을 스위칭하며, 출력 전압(VOUT)으로부터 펌핑된 전압을 부스트 노드(NBST)로 전달할 수 있다.
제1 트랜지스터(191a)가 턴-온 되고 제4 트랜지스터(194a)가 턴-오프 될 때, 커패시터(196)는 제2 다이오드(195b)를 통해 전달되는 전원 전압(VDD)으로 출전된다. 제1 트랜지스터(191a)가 턴-오프 되고 제4 트랜지스터(194a)가 턴-온 될 때, 상부 노드(HN)의 전압은 출력 전압(VOUT)과 커패시터(196)에 충전된 전압(예를 들어, 전원 전압(VDD))을 더한 전압이 된다. 즉, 출력 전압(VOUT)이 전원 전압(VDD)만큼 펌핑된 전압이 부스트 노드(NBST)로 전달된다.
도 16은 제1 신호(S1)가 비활성화되고 제2 신호(S2)가 활성화된 때에 정류 신호 생성 블록(189b)과 연관된 신호들의 예를 보여준다. 즉, 전압 변환기(100)에서 맥스 듀티가 발생하여 입력 전압 펌핑 모드로 제어되는 신호들이 도 16에 도시된다. 도 2, 도 10 및 도 16을 참조하면, 클럭 신호(CLK) 및 제2 구동 신호(DRV2)가 도시된다.
제3 신호(S3)는 제2 신호(S2)가 하이 레벨(즉, 활성화)이고, 클럭 신호(CLK)가 로우 레벨이고, 그리고 제2 구동 신호(DRV2)가 하이 레벨일 때에 로우 레벨을 갖는다. 제2 신호(S2)가 하이 레벨(즉, 활성화)인 것이 가정되었으므로, 제3 신호(S3)는 클럭 신호(CLK)가 로우 레벨이고 제2 구동 신호(DRV2)가 하이 레벨인 구간들에서 로우 레벨들을 갖는다. 그 외의 구간들에서, 제3 신호(S3)는 하이 레벨들을 갖는다.
제4 신호(S4)는 제3 신호(S3), 클럭 신호(CLK), 그리고 제2 신호(S2)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제2 신호(S2)가 하이 레벨(즉 활성화)로 가정되었으므로, 제4 신호(S4)는 제3 신호(S3) 및 클럭 신호(CLK)가 하이 레벨들인 구간들에서 하이 레벨들을 갖는다. 그 외의 구간들에서, 제4 신호(S4)는 로우 레벨들을 갖는다.
제5 신호(S5)는 제1 및 제2 신호들(S1, S2)이 모두 로우 레벨들일 때에 하이 레벨을 갖는다. 제2 신호(S2)가 하이 레벨로 가정되었으므로, 제5 신호(S5)는 로우 레벨로 고정된다. 제6 신호(S6)는 제1 신호(S1) 및 클럭 신호(CLK)가 모두 하이 레벨일 때에 하이 레벨을 갖는다. 제1 신호(S1)가 로우 레벨로 가정되었으므로, 제6 신호(S6)는 로우 레벨로 고정된다.
제1 제어 신호(CP_S1)는 제4 내지 제6 신호들(S4~S6)이 모두 로우 레벨들을 가질 때에만 로우 레벨을 갖는다. 제5 및 제6 신호들(S5, S6)이 로우 레벨로 고정되었으므로, 제1 제어 신호(CP_S1)는 제4 신호(S4)와 동일한 파형을 갖는다. 제2 제어 신호(CP_S2)는 제3 신호(S3)의 반전 신호이다.
제3 제어 신호(CP_S3)는 제1 신호(S1)의 반전 신호이다. 제1 신호(S1)가 로우 레벨로 가정되었으므로, 제3 제어 신호(CP_S3)는 하이 레벨로 고정된다. 제4 제어 신호(CP_S4)는 제1 신호(S1)가 하이 레벨을 갖고 제6 신호(S6)가 로우 레벨을 가질 때에만 하이 레벨을 갖는다. 제1 신호(S1)가 로우 레벨로 가정되었으므로, 제4 제어 신호(CP_S4)는 로우 레벨로 고정된다.
제2 구동 신호(DRV2)가 하이 레벨인 구간들에서, 제1 및 제2 제어 신호들(CP_S1, CP_S2)은 상보적일 수 있다. 예를 들어, 제2 구동 신호(DRV2)가 하이 레벨인 구간들에서, 제1 제어 신호(CP_S1)가 하이 레벨이면 제2 제어 신호(CPS_2)는 로우 레벨일 수 있다.
제2 구동 신호(DRV2)가 하이 레벨인 구간들에서, 제1 제어 신호(CP_S1)가 로우 레벨이면 제2 제어 신호(CPS_2)는 하이 레벨일 수 있다. 제2 구동 신호(DRV2)가 로우 레벨인 구간들에서, 제1 및 제2 제어 신호들(CP_S1, CP_S2)은 로우 레벨들을 가질 수 있다.
도 17은 도 16의 신호들에 의해 정류기(190)가 제어되는 예를 보여준다. 도 2, 도 16 및 도 17을 참조하면, 제4 제어 신호(CP_S4)가 로우 레벨로 고정되므로, 제4 트랜지스터(194a)는 턴-오프 상태를 유지한다. 제3 제어 신호(CP_S3)가 하이 레벨로 고정되므로, 제3 트랜지스터(193a)는 턴-온 상태를 유지한다.
제1 및 제2 제어 신호들(CP_S1, CPS_2) 각각은 화살표로 표시된 바와 같이 제2 구동 신호(DRV2)가 하이 레벨인 구간들에서 하이 레벨과 로우 레벨을 스위칭하며, 입력 전압(VIN)으로부터 펌핑된 전압을 부스트 노드(NBST)로 전달할 수 있다. 제1 트랜지스터(191a)가 턴-온 되고 제2 트랜지스터(192a)가 턴-오프 될 때, 커패시터(196)는 제2 다이오드(195b)를 통해 전달되는 전원 전압(VDD)으로 출전된다.
제1 트랜지스터(191a)가 턴-오프 되고 제2 트랜지스터(192a)가 턴-온 될 때, 상부 노드(HN)의 전압은 입력 전압(VIN)과 커패시터(196)에 충전된 전압(예를 들어, 전원 전압(VDD))을 더한 전압이 된다. 즉, 입력 전압(VIN)이 전원 전압(VDD)만큼 펌핑된 전압이 부스트 노드(NBST)로 전달된다.
도 18은 본 발명의 실시 예에 따른 전압 변환기(200)를 보여준다. 도 18을 참조하면, 전압 변환기(200)는 제1 및 제2 트랜지스터들(220, 230), 제1 및 제2 게이트 구동기들(240, 250), 레벨 변환기(260), 제어기(280), 정류기(290), 인덕터(L), 입력 커패시터(CIN) 출력 커패시터(COUT), 그리고 부스트 커패시터(CBST)를 포함한다.
전압 변환기(200)는 입력 노드(NIN)의 입력 전압(VIN)을 출력 노드(NOUT)의 출력 전압(VOUT)으로 변환할 수 있다. 예를 들어, 전압 변환기(100)는 입력 전압(VIN)의 레벨을 높여 출력 전압(VOUT)으로 출력하는 부스트 변환기(boost converter)일 수 있다.
접지 전압이 공급되는 접지 노드(GND)와 입력 노드(NIN)의 사이에 제1 및 제2 트랜지스터들(120, 130)이 직렬로 연결될 수 있다. 제1 및 제2 트랜지스터들(120, 130) 사이의 노드는 스위치 노드(NSW)일 수 있다. 스위치 노드(NSW)와 입력 노드(NIN)의 사이에 인덕터(L)가 연결된다. 입력 노드(NIN)와 접지 노드(GND)의 사이에 입력 커패시터(CIN)가 연결된다.
스위치 노드(NSW)와 부스트 노드(NBST)의 사이에 부스트 커패시터(CBST)가 연결된다. 출력 노드(NOUT)와 접지 노드(GND)의 사이에 출력 커패시터(COUT)가 연결된다. 제1 및 제2 트랜지스터들(220, 230), 제1 및 제2 게이트 구동기들(240, 250), 레벨 변환기(260), 제어기(280) 및 정류기(290)는 도 2를 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략된다.
전압 변환기(200)는 부스트 전압(VBST)이 부족할 때에 입력 전압 펌핑 모드로 진입할 수 있다. 전압 변환기(200)는 제2 구동 신호(DRV2)가 맥스 듀티를 가질 때에 출력 전압 펌핑 모드로 진입할 수 있다. 정류기(290)는 도 11의 구조에서 입력 노드(NIN)와 출력 노드(NOUT)의 위치만 서로 변경된 구조를 가질 수 있다. 제어기(280)는 도 4 내지 도 10을 참조하여 설명된 것과 동일한 구조를 가질 수 있다.
본 발명의 실시 예들에 따르면, NMOS 트랜지스터들을 스위칭 트랜지스터들로 구비한 전압 변환기(100 또는 200)가 제공된다. PMOS 트랜지스터를 사용하지 않으므로, 전압 변환기(100 또는 200)의 사이즈가 감소된다. 제2 트랜지스터(130 또는 230)가 턴-온 되는 것을 보장하기 위하여, 정류기(190 또는 290)는 정상 모드, 출력 전압 펌핑 모드 및 입력 전압 펌핑 모드를 포함하는 적어도 세 개의 모드들로 동작한다. 따라서, 전압 변환기(100 또는 200)의 신뢰성이 향상된다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10, 100: 전압 변환기
11, 110: 온-칩
12, 120: 제1 트랜지스터
13, 130: 제2 트랜지스터
14, 140: 제1 게이트 구동기
15, 150: 제2 게이트 구동기
16, 160: 레벨 변환기
17: 다이오드
18, 180: 제어기
181: 펄스 폭 변조기
183: 게이트 구동 전압 생성기
185: 맥스 듀티 검출기
187: 부스트 전압 검출기
189: 정류 신호 생성기
190: 정류기
COUT: 커패시터
L: 인덕터
CBST: 부스트 커패시터

Claims (20)

  1. 전압 변환기에 있어서:
    출력 노드와 스위치 노드 사이에 연결된 인덕터;
    상기 출력 노드와 접지 노드 사이에 연결된 커패시터;
    상기 스위치 노드와 상기 접지 노드 사이에 연결되는 제1 트랜지스터;
    상기 스위치 노드와 입력 노드 사이에 연결되는 제2 트랜지스터;
    상기 스위치 노드와 부스트 노드 사이에 연결되는 부스트 커패시터;
    상기 접지 노드의 접지 전압과 전원 노드의 전원 전압에 의해 바이어스되고, 상기 제1 트랜지스터의 게이트 전압을 구동하는 제1 구동기;
    상기 스위치 노드의 스위치 전압과 상기 부스트 노드의 부스트 전압에 의해 바이어스되고, 상기 제2 트랜지스터의 게이트 전압을 구동하는 제2 구동기; 그리고
    상기 전압 변환기의 상태에 따라, 둘 이상의 방법들 중 하나를 선택하여 상기 부스트 전압을 제어하는 정류기를 포함하고,
    상기 둘 이상의 방법들은 상기 입력 노드의 입력 전압으로부터의 펌핑, 상기 출력 노드의 출력 전압으로부터의 펌핑, 그리고 상기 전원 전압의 출력을 포함하는 전압 변환기.
  2. 제1항에 있어서,
    상기 부스트 전압과 상기 스위치 전압의 차이가 기준 전압보다 적을 때, 상기 정류기는 상기 출력 노드의 상기 출력 전압으로부터 상기 펌핑에 의해 상기 부스트 전압을 제어하는 전압 변환기.
  3. 제1항에 있어서,
    상기 전압 변환기가 펄스 스킵(pulse skip) 모드로부터 복원된 때에, 상기 정류기는 상기 출력 노드의 상기 출력 전압으로부터 상기 펌핑에 의해 상기 부스트 전압을 제어하는 전압 변환기.
  4. 제1항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 전압의 듀티비가 문턱값보다 높을 때, 상기 정류기는 상기 입력 노드의 상기 입력 전압으로부터 상기 펌핑에 의해 상기 부스트 전압을 제어하는 전압 변환기.
  5. 제4항에 있어서,
    상기 정류기는 상기 제2 트랜지스터의 상기 게이트 전압이 하이 레벨인 동안에, 상기 펌핑을 수행하는 전압 변환기.
  6. 제1항에 있어서,
    상기 전압 변환기가 정상 상태인 때에, 상기 정류기는 상기 제1 트랜지스터가 턴-온 되는 동안 상기 부스트 커패시터에 상기 전원 노드의 상기 전원 전압을 충전하는 전압 변환기.
  7. 제1항에 있어서,
    상기 정류기는 상기 부스트 노드의 상기 부스트 전압을 상기 스위치 노드의 상기 스위치 전압보다 높게 유지하는 전압 변환기.
  8. 제1항에 있어서,
    상기 제1 구동기에 제1 구동 신호를 출력하고, 그리고 상기 제2 구동기에 제2 구동 신호를 출력하는 게이트 구동 신호 생성기;
    클럭 신호 및 상기 제1 구동 신호를 수신하고, 상기 제2 트랜지스터의 상기 게이트 전압의 듀티비가 문턱값보다 높을 때, 맥스 듀티 신호를 출력하는 맥스 듀티 검출기;
    상기 부스트 전압 및 상기 스위치 전압을 수신하고, 상기 부스트 전압과 상기 스위치 전압의 차이가 기준 전압보다 적을 때, 부스트 전압 신호를 출력하는 부스트 전압 검출기; 그리고
    상기 맥스 듀티 신호, 상기 부스트 전압 신호, 상기 클럭 신호, 상기 제2 구동 신호, 그리고 펄스 스킵 신호를 수신하고, 상기 정류기에 제1 내지 제4 제어 신호들을 출력하는 정류 신호 생성기를 더 포함하는 전압 변환기.
  9. 제8항에 있어서,
    상기 맥스 듀티 검출기는,
    상기 클럭 신호의 지연 신호 및 반전 신호의 논리곱을 맥스 듀티 검출 펄스로 출력하는 제1 블록;
    상기 맥스 듀티 검출 펄스와 상기 제1 구동 신호의 논리곱을 제1 신호로 출력하고, 그리고 상기 제1 신호와 상기 제1 신호의 지연 신호의 논리곱을 리셋 신호로 출력하는 제2 블록;
    상기 제1 구동 신호의 반전 신호와 상기 맥스 듀티 검출 펄스의 논리곱을 제2 신호로 출력하고, 그리고 상기 제2 신호와 상기 제2 신호의 지연 신호의 논리곱을 셋 신호로 출력하는 제3 블록; 그리고
    상기 리셋 신호 및 상기 셋 신호에 의해 각각 리셋 및 셋 되는 상기 맥스 듀티 신호를 출력하는 플립플롭을 포함하는 전압 변환기.
  10. 제8항에 있어서,
    상기 맥스 듀티 검출기는 주기적으로 상기 제1 구동 신호의 듀티비를 체크하고, 상기 제1 구동 신호의 상기 듀티비가 문턱값보다 높을 때 상기 맥스 듀티 신호를 활성화하는 전압 변환기.
  11. 제8항에 있어서,
    상기 부스트 전압 검출기는,
    상기 부스트 전압을 제1 전압으로 분배하는 제1 및 제2 저항들;
    상기 스위치 전압을 제2 전압으로 분배하는 제3 및 제4 저항들;
    상기 제1 전압과 상기 제2 전압의 차이를 제3 전압으로 출력하는 제1 비교기; 그리고
    상기 제3 전압과 기준 전압의 차이를 상기 부스트 전압 신호로 출력하는 제2 비교기를 포함하는 전압 변환기.
  12. 제8항에 있어서,
    상기 정류 신호 생성기는,
    상기 부스트 전압 신호 및 상기 펄스 스킵 신호가 비활성인 때에 제1 상태 신호를 비활성하고 그렇지 않은 때에 상기 제1 상태 신호를 활성화하고, 그리고 상기 제1 상태 신호가 비활성이고 상기 맥스 듀티 신호가 활성일 때에 제2 상태 신호를 활성화하고 그렇지 않은 때에 상기 제2 상태 신호를 비활성 하는 상태 판단 블록을 포함하는 전압 변환기.
  13. 제12항에 있어서,
    상기 정류 신호 생성기는,
    상기 제1 및 제2 상태 신호들이 비활성인 때에, 상기 제2 구동 신호가 하이 레벨인 동안 상기 정류기가 상기 부스트 커패시터에 상기 전원 전압을 충전하도록 상기 제1 내지 제4 제어 신호들을 제어하는 구동 블록을 더 포함하는 전압 변환기.
  14. 제13항에 있어서,
    상기 구동 블록은 상기 제1 상태 신호가 활성이고 상기 제2 상태 신호가 비활성인 때에, 상기 정류기가 상기 출력 노드의 상기 출력 전압으로부터 펌핑에 의해 상기 부스트 전압을 제어하도록 상기 제1 내지 제4 제어 신호들을 제어하는 전압 변환기.
  15. 제13항에 있어서,
    상기 구동 블록은 상기 제1 상태 신호가 비활성이고 상기 제2 상태 신호가 활성인 때에, 상기 정류기가 상기 입력 노드의 상기 입력 전압으로부터 펌핑에 의해 상기 부스트 전압을 제어하도록 상기 제1 내지 제4 제어 신호들을 제어하는 전압 변환기.
  16. 전압 변환기에 있어서:
    입력 노드와 스위치 노드 사이에 연결된 인덕터;
    상기 입력 노드와 접지 노드 사이에 연결된 제1 커패시터;
    상기 스위치 노드와 상기 접지 노드 사이에 연결되는 제1 트랜지스터;
    상기 스위치 노드와 출력 노드 사이에 연결되는 제2 트랜지스터;
    상기 스위치 노드와 부스트 노드 사이에 연결되는 부스트 커패시터;
    상기 출력 노드와 상기 접지 노드 사이에 연결되는 제2 커패시터;
    상기 제1 트랜지스터의 게이트 전압을 구동하는 제1 구동기;
    상기 부스트 노드의 부스트 전압과 상기 스위치 노드의 스위치 전압에 따라 상기 제2 트랜지스터의 게이트 전압을 구동하는 제2 구동기; 그리고
    상기 전압 변환기의 상태에 따라, 둘 이상의 방법들 중 하나를 선택하여 상기 부스트 전압을 제어하는 정류기를 포함하고,
    상기 둘 이상의 방법들은 상기 입력 노드의 입력 전압으로부터의 펌핑, 상기 출력 노드의 출력 전압으로부터의 펌핑, 그리고 전원 전압의 출력을 포함하는 전압 변환기.
  17. 제16항에 있어서,
    상기 전압 변환기의 상기 상태는 상기 부스트 전압이 상기 스위치 전압보다 기준값만큼 높지 않은 것, 상기 전압 변환기가 펄스 스킵(pulse skip) 상태로부터 복원된 것, 그리고 상기 제2 트랜지스터의 상기 게이트 전압의 듀티비가 문턱값보다 큰 것을 포함하는 전압 변환기.
  18. 제1 및 제2 스위칭 트랜지스터들을 포함하는 전압 변환기의 동작 방법에 있어서:
    상기 전압 변환기의 상태를 판단하는 단계; 그리고
    상기 전압 변환기의 상기 상태에 따라 둘 이상의 방법들 중 하나를 선택하여, 상기 제1 및 제2 스위칭 트랜지스터들 중 적어도 하나의 트랜지스터의 게이트에 인가되는 게이트 전압을 조절하는 단계를 포함하고,
    상기 둘 이상의 방법들은 상기 전압 변환기의 입력 노드의 입력 전압으로부터의 펌핑, 상기 전압 변환기의 출력 노드의 출력 전압으로부터의 펌핑, 그리고 전원 전압의 출력을 포함하는 동작 방법.
  19. 제18항에 있어서,
    상기 게이트 전압을 조절하는 단계는,
    상기 게이트 전압에 의해 상기 적어도 하나의 트랜지스터를 턴-온 하는 단계를 포함하는 동작 방법.
  20. 삭제
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