JP5014714B2 - スイッチングレギュレータ及びスイッチングレギュレータの制御回路 - Google Patents
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Description
本発明は、スイッチングレギュレータ、スイッチングレギュレータの制御回路及びスイッチングレギュレータの動作制御方法に関し、特に、ＰＷＭ制御と、ＰＦＭ制御又はＶＦＭ制御とを、負荷の状態に応じて切り換えるようにしたスイッチングレギュレータ、スイッチングレギュレータの制御回路及びスイッチングレギュレータの動作制御方法に関する。
近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に電池駆動による電子機器においてその傾向が顕著である。一般に、省電力化を図るには、電子機器で消費する電力を削減することと、電源回路自体の効率を向上させ無駄な電力消費を抑えることが重要である。
小型の電子機器に使用される高効率の電源回路としては、インダクタを用いた非絶縁型のスイッチングレギュレータが広く用いられている。スイッチングレギュレータの制御方法には、大きく３つの方法が知られている。
小型の電子機器に使用される高効率の電源回路としては、インダクタを用いた非絶縁型のスイッチングレギュレータが広く用いられている。スイッチングレギュレータの制御方法には、大きく３つの方法が知られている。
１つは、一定周波数のクロックパルスのデューティサイクルを変化させて出力電圧を一定に制御するＰＷＭ（pulse width modulation）制御であり、１つは、パルス幅が一定でクロックの周期を変化させて出力電圧を一定に制御するＰＦＭ（pulse frequency modulation）制御であり、もう１つは、出力電圧誤差に応じてパルス幅が一定のクロック出力を制御して出力電圧を一定に制御するＶＦＭ（variable frequency modulation）制御である。なお、ＰＦＭ制御には、周波数を無段階に変化させる方式と、ＰＷＭ制御で使用する周波数のクロックを間引いて擬似的に周波数を変化させる方式とがある。
ＰＷＭ制御は、軽負荷でも一定周期でスイチングトランジスタのオン／オフ制御を行うため、負荷へ出力する電流が小さい軽負荷での効率は悪化する。これに対して、ＰＦＭ制御及びＶＦＭ制御は、接続された負荷に応じてスイッチングトランジスタをスイッチングさせる信号の周波数が変動するため、機器に対してノイズやリップルの影響が大きいが、軽負荷に対してはＰＷＭ制御よりも効率がよい。
このようなことから、従来は、負荷条件に応じて、ＰＷＭ制御とＰＦＭ制御、又はＰＷＭ制御とＶＦＭ制御を切り換えて制御することにより、軽負荷から重負荷まで電源効率を高めるようにしていた。
このようなことから、従来は、負荷条件に応じて、ＰＷＭ制御とＰＦＭ制御、又はＰＷＭ制御とＶＦＭ制御を切り換えて制御することにより、軽負荷から重負荷まで電源効率を高めるようにしていた。
前記負荷条件を検出する方法としては、入力電圧をなす電源電圧から出力端子の間に出力電流検出用抵抗を挿入して、該出力端子からの出力電流を検出する方法が一般的である。しかし、このような方法では、出力電流が大きくなるほど出力電流検出用抵抗による電力損失が増加するため、電池を電源とした小型電子器には適さなかった。このため、出力電流検出用抵抗を使用しない方法として、誤差増幅回路の電圧レベルを用いて間接的に負荷の状態を検出する方法があった（例えば、特許文献１参照。）。
特許第３６４７８１１号公報
しかし、誤差増幅回路は、出力電圧に重畳されているリップル成分の影響を除去するための積分回路を付属しており、該積分回路は通常位相補償回路として誤差増幅回路に付加されている。該積分回路は、通常ＰＷＭ制御時の動作周波数に合わせて最適化されているため、ＰＦＭ制御時のように、ＰＷＭ制御時よりも動作周波数が低くなる（又はＰＷＭ制御用のパルス信号からパルスを間引きする）と、積分回路出力は差動誤差出力でもあるため、スイッチング動作直後は有効に機能するが、ＰＷＭ制御用のパルス信号からパルスを間引きする等してスイッチング動作が停止した状態においては、誤差増幅回路の出力電圧は、０Ｖ又は電源電圧レベルになり、負荷電流を検出する信号としては有効に機能しなくなる。このため、ＰＦＭ制御時は、誤差増幅回路の出力電圧が、負荷電流に対して一定の電圧を維持することができなくなり、誤差増幅回路の出力電圧と負荷電流との関係が一定しなくなる。このため、出力電流検出用抵抗を用いて負荷電流を測定する方法よりも、制御方法が切り換わるときの負荷電流を正確に設定することができないという問題があった。
本発明は、このような問題を解決するためになされたものであり、出力電流検出用抵抗を使用することなく、ＰＷＭ制御と、ＰＦＭ制御又はＶＦＭ制御とを、負荷の状態に応じて切り換える際の負荷電流を正確に設定することができるスイッチングレギュレータ、スイッチングレギュレータの制御回路及びスイッチングレギュレータの動作制御方法を得ることを目的とする。
この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うものである。
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うものである。
また、この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うものである。
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うものである。
また、前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相のずれが所定値未満のときは同位相と判定するようにした。
また、前記位相比較回路部は、前記所定値の大きさが任意に設定可能であるようにした。
具体的には、前記位相比較回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えるようにした。
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えるようにした。
また、前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号を遅延させて前記イクスクルシブオア回路の対応する入力端に出力する遅延回路を備えるようにした。
また、前記遅延回路は、前記スイッチングトランジスタの制御電極に入力される制御信号と所定の参照電圧との電圧比較を行うコンパレータで構成され、該コンパレータは、前記電圧比較回路部を構成するコンパレータと同一であるようにしてもよい。
具体的には、前記可変抵抗素子は、制御電極に入力される前記抵抗制御回路からの制御信号に応じてオン抵抗が可変するトランジスタである。
具体的には、前記積分回路は、
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されるようにした。
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されるようにした。
また、前記抵抗は、トリミングにより任意の抵抗値に設定可能であるようにした。
また、この発明に係るスイッチングレギュレータの制御回路は、入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うものである。
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うものである。
また、この発明に係るスイッチングレギュレータの制御回路は、入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うものである。
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うものである。
また、前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相のずれが所定値未満のときは同位相と判定するようにした。
また、前記位相比較回路部は、前記所定値の大きさが任意に設定可能であるようにした。
具体的には、前記位相比較回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えるようにした。
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えるようにした。
また、前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号を遅延させて前記イクスクルシブオア回路の対応する入力端に出力する遅延回路を備えるようにした。
また、前記遅延回路は、前記スイッチングトランジスタの制御電極に入力される制御信号と所定の参照電圧との電圧比較を行うコンパレータで構成され、該コンパレータは、前記電圧比較回路部を構成するコンパレータと同一であるようにしてもよい。
具体的には、前記可変抵抗素子は、制御電極に入力される前記抵抗制御回路からの制御信号に応じてオン抵抗が可変するトランジスタである。
具体的には、前記積分回路は、
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されるようにした。
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されるようにした。
また、前記抵抗は、トリミングにより任意の抵抗値に設定可能であるようにした。
本発明のスイッチングレギュレータ、スイッチングレギュレータの制御回路及びスイッチングレギュレータの動作制御方法によれば、スイッチングトランジスタとインダクタとの接続部の電圧と所定の電圧との電圧比較を行い、前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較結果を示す２値の信号との位相比較を行い、同位相である場合は、前記スイッチングトランジスタに対して、ＰＷＭ制御を行い、位相が異なる場合は、前記スイッチングトランジスタに対して、ＰＦＭ制御又はＶＦＭ制御を行うようにした。このことから、出力電流検出用抵抗を使用することなく、ＰＷＭ制御と、ＰＦＭ制御又はＶＦＭ制御とを、負荷の状態に応じて切り換える際の負荷電流を正確に設定することができる。
また、本発明のスイッチングレギュレータ、スイッチングレギュレータの制御回路によれば、同相と判定する位相のずれ量を積分回路の時定数を調節することで任意に設定することができ、制御方法を切り換える際の負荷電流の電流値を任意の値に設定することができる。
更に、前記電圧比較回路部は、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされるようにしたことから、電圧比較回路部の動作を高速にし、しかも電圧比較回路部の入力端に可変抵抗素子を追加することでプルアップ（又はプルダウン）の電流を少なくすることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。
更に、スイッチングレギュレータ１は、ＰＦＭ／ＰＷＭ制御回路２、コンパレータ３、イクスクルシブオア回路４、インバータ５、遅延回路６、抵抗Ｒ１，Ｒ２、コンデンサＣ１，Ｃ２及びインダクタＬ１を備えている。なお、コンパレータ３は電圧比較回路部を、イクスクルシブオア回路４、インバータ５、遅延回路６、抵抗Ｒ１及びコンデンサＣ２は位相比較回路部を、ＰＦＭ／ＰＷＭ制御回路２は制御回路部をそれぞれなす。また、抵抗Ｒ１及びコンデンサＣ２は積分回路を、インバータ５は２値化回路をそれぞれなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
入力端子ＩＮと接地電圧ＧＮＤとの間には、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。コンパレータ３において、反転入力端は接続部Ｌｘに接続されると共に抵抗Ｒ２によって入力電圧Ｖｉｎにプルアップされ、非反転入力端は接地電圧ＧＮＤに接続されている。コンパレータ３は、接続部Ｌｘの電圧と接地電圧ＧＮＤとの電圧比較を行い、該電圧比較結果を示す信号ＣＭＰｏｕｔをＰＦＭ／ＰＷＭ制御回路２及びイクスクルシブオア回路４の一方の入力端にそれぞれ出力する。
スイッチングトランジスタＭ１のゲートとイクスクルシブオア回路４の他方の入力端との間には遅延回路６が接続され、イクスクルシブオア回路４の出力端は、抵抗Ｒ１及びインバータ５を介してＰＦＭ／ＰＷＭ制御回路２に接続されている。また、抵抗Ｒ１及びインバータ５の入力端の接続部と接地電圧ＧＮＤとの間にはコンデンサＣ２が接続され、抵抗Ｒ１とコンデンサＣ２は積分回路を形成し、該積分回路とイクスクルシブオア回路４は位相比較器を構成している。
スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の各ゲートはＰＦＭ／ＰＷＭ制御回路２にそれぞれ接続されている。ＰＦＭ／ＰＷＭ制御回路２は、インバータ５から入力された切換信号Ｓｃに応じてＰＦＭ制御又はＰＷＭ制御のいずれか一方を選択し、選択した制御方法にしたがってスイッチングトランジスタＭ１のゲートに制御信号ＰＨＳＩＤＥを、同期整流用トランジスタＭ２のゲートに制御信号ＮＬＳＩＤＥをそれぞれ出力する。
スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の各ゲートはＰＦＭ／ＰＷＭ制御回路２にそれぞれ接続されている。ＰＦＭ／ＰＷＭ制御回路２は、インバータ５から入力された切換信号Ｓｃに応じてＰＦＭ制御又はＰＷＭ制御のいずれか一方を選択し、選択した制御方法にしたがってスイッチングトランジスタＭ１のゲートに制御信号ＰＨＳＩＤＥを、同期整流用トランジスタＭ２のゲートに制御信号ＮＬＳＩＤＥをそれぞれ出力する。
ＰＦＭ／ＰＷＭ制御回路２は、制御サイクルの１フレームの間にスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２がそれぞれオフして遮断状態になるアイドル状態が発生する不連続モードを検出するためのコンパレータ３の出力信号ＣＭＰｏｕｔが入力されている。ＰＦＭ／ＰＷＭ制御回路２は、出力信号ＣＭＰｏｕｔから不連続モードになったことを検出すると、同期整流用トランジスタＭ２をオフさせるために制御信号ＮＬＳＩＤＥをローレベルにする。更に、ＰＦＭ／ＰＷＭ制御回路２は、出力電圧Ｖｏｕｔが入力されており、ＰＦＭ／ＰＷＭ制御回路２内で生成した所定の基準電圧と出力電圧Ｖｏｕｔとの電圧比較を行い、出力電圧Ｖｏｕｔが所定の電圧になるようにスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチングをそれぞれ制御する。
このような構成において、スイッチングレギュレータ１の動作モードとしては、連続モードと不連続モードとがある。
連続モードは、出力端子ＯＵＴから負荷１０に出力される負荷電流が大きく、スイッチングトランジスタＭ１がオンしているときにインダクタＬ１に大きな電流が流れ、インダクタＬ１に蓄えられるエネルギーが大きいことから、スイッチングトランジスタＭ１がオフしている間は、インダクタＬ１から負荷１０に電流を供給し続けることができる。
連続モードは、出力端子ＯＵＴから負荷１０に出力される負荷電流が大きく、スイッチングトランジスタＭ１がオンしているときにインダクタＬ１に大きな電流が流れ、インダクタＬ１に蓄えられるエネルギーが大きいことから、スイッチングトランジスタＭ１がオフしている間は、インダクタＬ１から負荷１０に電流を供給し続けることができる。
図２は、連続モード時と不連続モード時における図１の各部の波形例を示した図である。
図２において、まず連続モード時の動作について説明する。
連続モード時では、制御信号ＰＨＳＩＤＥと制御信号ＮＬＳＩＤＥは同相の信号であることから、スイッチングトランジスタＭ１がオンしている場合は、同期整流用トランジスタＭ２はオフしており、スイッチングトランジスタＭ１がオフしている場合は、同期整流用トランジスタＭ２はオンしている。スイッチングトランジスタＭ１がオンしているときは、接続部Ｌｘの電圧はハイレベルとなり、スイッチングトランジスタＭ１がオフするとインダクタＬ１の逆起電力によって接続部Ｌｘの電圧は負電圧まで低下する。しかし、同期整流用トランジスタＭ２がオンするため、接続部Ｌｘの電圧は、接地電圧ＧＮＤを少し下回った電圧でクランプされる。このような状態では、次にスイッチングトランジスタＭ１がオンするまで、インダクタＬ１に蓄えられたエネルギーが接地電圧ＧＮＤからインダクタＬ１を介して出力端子ＯＵＴに供給され、インダクタＬ１からの電流が連続的に流れる。
図２において、まず連続モード時の動作について説明する。
連続モード時では、制御信号ＰＨＳＩＤＥと制御信号ＮＬＳＩＤＥは同相の信号であることから、スイッチングトランジスタＭ１がオンしている場合は、同期整流用トランジスタＭ２はオフしており、スイッチングトランジスタＭ１がオフしている場合は、同期整流用トランジスタＭ２はオンしている。スイッチングトランジスタＭ１がオンしているときは、接続部Ｌｘの電圧はハイレベルとなり、スイッチングトランジスタＭ１がオフするとインダクタＬ１の逆起電力によって接続部Ｌｘの電圧は負電圧まで低下する。しかし、同期整流用トランジスタＭ２がオンするため、接続部Ｌｘの電圧は、接地電圧ＧＮＤを少し下回った電圧でクランプされる。このような状態では、次にスイッチングトランジスタＭ１がオンするまで、インダクタＬ１に蓄えられたエネルギーが接地電圧ＧＮＤからインダクタＬ１を介して出力端子ＯＵＴに供給され、インダクタＬ１からの電流が連続的に流れる。
次に、不連続モード時の動作について説明する。
負荷電流が小さくなるとインダクタＬ１に流れる電流も小さくなるため、インダクタＬ１に蓄えられるエネルギーも少なくなる。このため、スイッチングトランジスタＭ１がオフしてから次にオンする前に、インダクタＬ１に蓄えられたエネルギーをすべて放出してしまう。このようなことから、出力端子ＯＵＴに接続されているコンデンサＣ１の電荷がインダクタＬ１と同期整流用トランジスタＭ２を介して接地電圧ＧＮＤに放電される状態が発生するため、極端に効率が低下してしまう。
負荷電流が小さくなるとインダクタＬ１に流れる電流も小さくなるため、インダクタＬ１に蓄えられるエネルギーも少なくなる。このため、スイッチングトランジスタＭ１がオフしてから次にオンする前に、インダクタＬ１に蓄えられたエネルギーをすべて放出してしまう。このようなことから、出力端子ＯＵＴに接続されているコンデンサＣ１の電荷がインダクタＬ１と同期整流用トランジスタＭ２を介して接地電圧ＧＮＤに放電される状態が発生するため、極端に効率が低下してしまう。
このような状態になると、接続部Ｌｘの電圧は正電圧になるため、コンパレータ３の出力信号ＣＭＰｏｕｔの信号レベルが反転してローレベルになる。ＰＦＭ／ＰＷＭ制御回路２は、ローレベルの出力信号ＣＭＰｏｕｔが入力されることにより、制御信号ＮＬＳＩＤＥをローレベルにして同期整流用トランジスタＭ２をオフさせて、逆電流による効率の低下を防止する。
接続部Ｌｘが正電圧になってから、次にスイッチングトランジスタＭ１がオンするまでの期間をアイドル期間とすると、不連続モード時の１フレームの動作は、スイッチングトランジスタＭ１のオン期間＋同期整流トランジスタＭ２のオン期間＋アイドル期間で構成される。
このように不連続モードが始まる時点は負荷電流によって決まり、アイドル期間の長さは負荷電流に応じて変化する。
接続部Ｌｘが正電圧になってから、次にスイッチングトランジスタＭ１がオンするまでの期間をアイドル期間とすると、不連続モード時の１フレームの動作は、スイッチングトランジスタＭ１のオン期間＋同期整流トランジスタＭ２のオン期間＋アイドル期間で構成される。
このように不連続モードが始まる時点は負荷電流によって決まり、アイドル期間の長さは負荷電流に応じて変化する。
ＰＦＭ／ＰＷＭ制御回路２は、前記アイドル期間の長さが所定時間以上になると、ＰＦＭ制御とＰＷＭ制御を切り換える。
アイドル期間は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が共にオフしている期間であることから、制御信号ＰＨＳＩＤＥと制御信号ＮＬＳＩＤＥの位相差を検出することによりアイドル期間を調べることができる。しかし、図２から分かるように、不連続モードでは、制御信号ＮＬＳＩＤＥとコンパレータ３の出力信号ＣＭＰｏｕｔは同相であるが、制御信号ＮＬＳＩＤＥはＰＦＭ／ＰＷＭ制御回路２が処理を行う時間だけ位相が遅れる。このため、スイッチングレギュレータ１では、制御信号ＰＨＳＩＤＥとコンパレータ３の出力信号ＣＭＰｏｕｔとの位相差を検出するようにしている。
アイドル期間は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が共にオフしている期間であることから、制御信号ＰＨＳＩＤＥと制御信号ＮＬＳＩＤＥの位相差を検出することによりアイドル期間を調べることができる。しかし、図２から分かるように、不連続モードでは、制御信号ＮＬＳＩＤＥとコンパレータ３の出力信号ＣＭＰｏｕｔは同相であるが、制御信号ＮＬＳＩＤＥはＰＦＭ／ＰＷＭ制御回路２が処理を行う時間だけ位相が遅れる。このため、スイッチングレギュレータ１では、制御信号ＰＨＳＩＤＥとコンパレータ３の出力信号ＣＭＰｏｕｔとの位相差を検出するようにしている。
制御信号ＰＨＳＩＤＥと出力信号ＣＭＰｏｕｔとの位相差を検出するため、制御信号ＰＨＳＩＤＥと出力信号ＣＭＰｏｕｔがイクスクルシブオア回路４の対応する入力端にそれぞれ入力されている。遅延回路６は、制御信号ＰＨＳＩＤＥによってスイッチングトランジスタＭ１がオン／オフしてから接続部Ｌｘの電圧変化をコンパレータ３で検出するまでの遅延時間を相殺させるためのものである。
連続モード時は、図２で示すように、制御信号ＰＨＳＩＤＥと出力信号ＣＭＰｏｕｔが同相の信号になることから、イクスクルシブオア回路４の出力信号ＥＸｏｕｔはローレベルのままである。該出力信号ＥＸｏｕｔは、抵抗Ｒ１とコンデンサＣ２の積分回路を介してインバータ５に入力され、インバータ５で信号レベルが反転された後、ハイレベルの切換信号ＳｃとしてＰＦＭ／ＰＷＭ制御回路２に入力される。
連続モード時は、図２で示すように、制御信号ＰＨＳＩＤＥと出力信号ＣＭＰｏｕｔが同相の信号になることから、イクスクルシブオア回路４の出力信号ＥＸｏｕｔはローレベルのままである。該出力信号ＥＸｏｕｔは、抵抗Ｒ１とコンデンサＣ２の積分回路を介してインバータ５に入力され、インバータ５で信号レベルが反転された後、ハイレベルの切換信号ＳｃとしてＰＦＭ／ＰＷＭ制御回路２に入力される。
不連続モードになると、制御信号ＰＨＳＩＤＥがハイレベルの間に、コンパレータ３の出力信号ＣＭＰｏｕｔがローレベルになるアイドル期間が発生する。図２のＡ、Ｂ、Ｃで示す順に該アイドル期間が長くなっており、アイドル期間が短いＡの場合は、イクスクルシブオア回路４の出力信号ＥＸｏｕｔがハイレベルになっている期間が短いため、抵抗Ｒ１とコンデンサＣ２の積分回路によって、インバータ５の入力電圧ＩＮＶｉｎはインバータ５のしきい値電圧Ｖｔｈまで上昇せず、切換信号Ｓｃはハイレベルのままである。
図２のＢとＣの場合は、アイドル期間が更に長くなり、イクスクルシブオア回路４の出力信号ＥＸｏｕｔがハイレベルになっている期間が長いため、入力電圧ＩＮＶｉｎはインバータ５のしきい値電圧Ｖｔｈを超えるため、切換信号Ｓｃにローレベルのパルスが発生する。ＰＦＭ／ＰＷＭ制御回路２は、切換信号Ｓｃがローレベルになると該信号を少なくとも１フレームの間ラッチして制御モードをＰＷＭ制御からＰＦＭ制御に切り換える。
図２のＢとＣの場合は、アイドル期間が更に長くなり、イクスクルシブオア回路４の出力信号ＥＸｏｕｔがハイレベルになっている期間が長いため、入力電圧ＩＮＶｉｎはインバータ５のしきい値電圧Ｖｔｈを超えるため、切換信号Ｓｃにローレベルのパルスが発生する。ＰＦＭ／ＰＷＭ制御回路２は、切換信号Ｓｃがローレベルになると該信号を少なくとも１フレームの間ラッチして制御モードをＰＷＭ制御からＰＦＭ制御に切り換える。
また、ＰＦＭ制御からＰＷＭ制御に切り換える条件としては、切換信号Ｓｃに重畳されるローレベルパルスが次のフレームで検出されない場合、所定のフレーム回数の間に渡って切換信号Ｓｃに重畳されるローレベルパルスが検出されない場合、又は、切換信号Ｓｃに重畳されるローレベルパルスを検出してから所定の時間は該ローレベルパルスの検出を禁止しその後前記ローレベルパルスを検出した場合等が考えられ、スイッチングレギュレータの使用目的に応じて使い分けるようにすればよい。
このように、本第１の実施の形態におけるスイッチングレギュレータは、抵抗Ｒ１とコンデンサＣ２で構成された積分回路の時定数によって、ＰＷＭ制御からＰＦＭ制御に切り換えるアイドル期間の時間を設定することができるため、ＰＷＭ制御からＰＦＭ制御に切り換える際の判断基準となる所望の負荷電流に相当するアイドル期間の時間が経過した時点で、切換信号Ｓｃにローレベルのパルスが発生するように前記積分回路の時定数を設定するようにすればよく、出力電流検出用抵抗を使用することなく、ＰＷＭ制御とＰＦＭ制御とを、負荷の状態に応じて切り換える際の負荷電流を正確に設定することができる。
第２の実施の形態．
図３は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、接続部Ｌｘとコンパレータ３の反転入力端との間にＮＭＯＳトランジシタＭ３を挿入し、該ＮＭＯＳトランジスタＭ３の動作制御を行うバイアス制御回路７を追加し、図１の遅延回路６がコンパレータ８と所定の基準電圧Ｖｓを生成する基準電圧発生回路９に置き換えられ、更に抵抗Ｒ１を可変抵抗にしたことにある。これに伴って、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図３は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、接続部Ｌｘとコンパレータ３の反転入力端との間にＮＭＯＳトランジシタＭ３を挿入し、該ＮＭＯＳトランジスタＭ３の動作制御を行うバイアス制御回路７を追加し、図１の遅延回路６がコンパレータ８と所定の基準電圧Ｖｓを生成する基準電圧発生回路９に置き換えられ、更に抵抗Ｒ１を可変抵抗にしたことにある。これに伴って、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。
図３において、スイッチングレギュレータ１ａは、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、ＰＦＭ／ＰＷＭ制御回路２、コンパレータ３，８、イクスクルシブオア回路４、インバータ５、バイアス制御回路７、基準電圧発生回路９、ＮＭＯＳトランジスタＭ３、抵抗Ｒ１，Ｒ２、コンデンサＣ１，Ｃ２及びインダクタＬ１を備えている。なお、ＮＭＯＳトランジスタＭ３は可変抵抗素子を、バイアス制御回路７は抵抗制御回路をそれぞれなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、ＰＦＭ／ＰＷＭ制御回路２、コンパレータ３，８、イクスクルシブオア回路４、インバータ５、バイアス制御回路７、基準電圧発生回路９、ＮＭＯＳトランジスタＭ３、抵抗Ｒ１，Ｒ２、コンデンサＣ１，Ｃ２及びインダクタＬ１を備えている。なお、ＮＭＯＳトランジスタＭ３は可変抵抗素子を、バイアス制御回路７は抵抗制御回路をそれぞれなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
コンパレータ３の反転入力端と接続部Ｌｘとの間にＮＭＯＳトランジスタＭ３が接続され、ＮＭＯＳトランジスタＭ３のゲートはバイアス制御回路７に接続されている。コンパレータ８において、非反転入力端には制御信号ＰＨＳＩＤＥが入力され、反転入力端には基準電圧Ｖｓが入力されており、出力端はイクスクルシブオア回路４の対応する入力端に接続されている。また、バイアス制御回路７は、コンパレータ３の出力信号ＣＭＰｏｕｔが入力されており、出力信号ＣＭＰｏｕｔに応じた電圧をＮＭＯＳトランジスタＭ３のゲートに出力する。
このような構成において、接続部Ｌｘの電圧が小さい場合は、ＮＭＯＳトランジスタＭ３のゲートには、バイアス制御回路７からのバイアス電圧が入力されていることから、ＮＭＯＳトランジスタＭ３はオンしており、接続部Ｌｘの電圧がコンパレータ３の反転入力端に入力される。なお、プルアップ抵抗Ｒ２は、高抵抗のものを使用しており、ＮＭＯＳトランジスタＭ３がオンしている状態のときは動作に影響することはない。
バイアス制御回路７は、接続部Ｌｘの電圧が上昇して接続部Ｌｘの電圧が所定値を超えたことを示す信号がコンパレータ３から出力されると、ＮＭＯＳトランジスタＭ３のオン抵抗値が大きくなるようにＮＭＯＳトランジスタＭ３へのゲート電圧を制御する。ＮＭＯＳトランジスタＭ３のオン抵抗が大きくなるため、コンパレータ３の反転入力端の電圧は、プルアップ抵抗Ｒ２によって急速に上昇する。このとき、コンパレータ３の出力信号ＣＭＰｏｕｔによってバイアス制御回路７の出力電圧を低下させることにより正帰還がかかり、コンパレータ３の出力信号ＣＭＰｏｕｔは急速に低下することができ、応答速度を速めることができる。
バイアス制御回路７は、接続部Ｌｘの電圧が上昇して接続部Ｌｘの電圧が所定値を超えたことを示す信号がコンパレータ３から出力されると、ＮＭＯＳトランジスタＭ３のオン抵抗値が大きくなるようにＮＭＯＳトランジスタＭ３へのゲート電圧を制御する。ＮＭＯＳトランジスタＭ３のオン抵抗が大きくなるため、コンパレータ３の反転入力端の電圧は、プルアップ抵抗Ｒ２によって急速に上昇する。このとき、コンパレータ３の出力信号ＣＭＰｏｕｔによってバイアス制御回路７の出力電圧を低下させることにより正帰還がかかり、コンパレータ３の出力信号ＣＭＰｏｕｔは急速に低下することができ、応答速度を速めることができる。
ここで、コンパレータ８は、コンパレータ３と同じ素子で、かつ同じ回路構成である。制御信号ＰＨＳＩＤＥをコンパレータ８に入力することにより、コンパレータ３によって発生する遅延時間と同じ時間遅れを持たせることができ、より正確な位相比較を行うことができる。
積分回路を構成している抵抗Ｒ１は、レーザートリミングによって抵抗値を任意に設定することができ、抵抗Ｒ１とコンデンサＣ２からなる積分回路の時定数を任意に設定することができ、ＰＷＭ制御からＰＦＭ制御への切換判定基準となる負荷電流値を任意に設定することができる。
積分回路を構成している抵抗Ｒ１は、レーザートリミングによって抵抗値を任意に設定することができ、抵抗Ｒ１とコンデンサＣ２からなる積分回路の時定数を任意に設定することができ、ＰＷＭ制御からＰＦＭ制御への切換判定基準となる負荷電流値を任意に設定することができる。
このように、本第２の実施の形態におけるスイッチングレギュレータは、制御信号ＰＨＳＩＤＥと不連続モード検出用のコンパレータ３の出力信号ＣＭＰｏｕｔとの位相を比較することで、前記アイドル期間を検出し、該アイドル期間を積分回路で所定時間マスクするようにした。このことから、出力電流検出用抵抗を使用することなく、ＰＷＭ制御からＰＦＭ制御に切り換える負荷電流値を正確に設定することができる。
なお、前記第１及び第２の各実施の形態では、同期整流型のスイッチングレギュレータを例にして示したが、同期整流用トランジスタＭ２の代わりにダイオードを使用したような非同期方式のスイッチングレギュレータにも適用することができる。この場合、図１及び図３において、同期整流用トランジスタＭ２の代わりにカソードが接続部Ｌｘに接続されアノードが接地電圧ＧＮＤに接続されたダイオードに置き換える以外は同じであることからその説明を省略する。
また、前記第１及び第２の各実施の形態では、ＰＦＭ／ＰＷＭ制御回路２が、ＰＦＭ制御とＰＷＭ制御の切り換えを行う場合を例にして示したが、ＰＦＭ制御の代わりにＶＦＭ制御を行うようにしてもよい。
また、前記第１及び第２の各実施の形態では、ＰＦＭ／ＰＷＭ制御回路２が、ＰＦＭ制御とＰＷＭ制御の切り換えを行う場合を例にして示したが、ＰＦＭ制御の代わりにＶＦＭ制御を行うようにしてもよい。
また、前記第１及び第２の各実施の形態では、降圧型のスイッチングレギュレータを例にして示したが、本発明はこれに限定するものではなく、昇圧型のスイッチングレギュレータにも適用することができる。この場合、例えば図１のスイッチングレギュレータは、図４のようになる。なお、図４では、接続部Ｌｘの電圧検出から積分回路の前までを記載しており、その他の部分は図１と同様であることから省略している。
図４において、図１ではプルアップ抵抗をなしていた抵抗Ｒ２はプルダウン抵抗になり、コンパレータ３の非反転入力端には、接地電圧ＧＮＤに代わって入力電圧Ｖｉｎが入力されており、遅延回路６を介してイクスクルシブオア回路４の対応する入力端に入力される信号は、制御信号ＰＨＳＩＤＥから制御信号ＮＬＳＩＤＥに変更されている。図１のスイッチングトランジスタＭ１が図４のＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１０に相当し、図１の同期整流用トランジスタＭ２が図４のダイオードＤ１に相当する。なお、図４のスイッチングレギュレータは、図１の場合の降圧動作を行う代わりに昇圧動作を行うようにした以外は図１と同様であることからその説明を省略する。
図４において、図１ではプルアップ抵抗をなしていた抵抗Ｒ２はプルダウン抵抗になり、コンパレータ３の非反転入力端には、接地電圧ＧＮＤに代わって入力電圧Ｖｉｎが入力されており、遅延回路６を介してイクスクルシブオア回路４の対応する入力端に入力される信号は、制御信号ＰＨＳＩＤＥから制御信号ＮＬＳＩＤＥに変更されている。図１のスイッチングトランジスタＭ１が図４のＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１０に相当し、図１の同期整流用トランジスタＭ２が図４のダイオードＤ１に相当する。なお、図４のスイッチングレギュレータは、図１の場合の降圧動作を行う代わりに昇圧動作を行うようにした以外は図１と同様であることからその説明を省略する。
１，１ａ スイッチングレギュレータ
２ ＰＦＭ／ＰＷＭ制御回路
３，８ コンパレータ
４ イクスクルシブオア回路
５ インバータ
６ 遅延回路
７ バイアス制御回路
９ 基準電圧発生回路
Ｍ１，Ｍ１０ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１，Ｃ２ コンデンサ
Ｒ１，Ｒ２ 抵抗
Ｄ１ ダイオード
２ ＰＦＭ／ＰＷＭ制御回路
３，８ コンパレータ
４ イクスクルシブオア回路
５ インバータ
６ 遅延回路
７ バイアス制御回路
９ 基準電圧発生回路
Ｍ１，Ｍ１０ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１，Ｃ２ コンデンサ
Ｒ１，Ｒ２ 抵抗
Ｄ１ ダイオード
Claims (20)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うことを特徴とするスイッチングレギュレータ。 - 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチングトランジスタと該インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うことを特徴とするスイッチングレギュレータ。 - 前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相のずれが所定値未満のときは同位相と判定することを特徴とする請求項１又は２記載のスイッチングレギュレータ。
- 前記位相比較回路部は、前記所定値の大きさが任意に設定可能であることを特徴とする請求項３記載のスイッチングレギュレータ。
- 前記位相比較回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えることを特徴とする請求項３又は４記載のスイッチングレギュレータ。 - 前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号を遅延させて前記イクスクルシブオア回路の対応する入力端に出力する遅延回路を備えることを特徴とする請求項５記載のスイッチングレギュレータ。
- 前記遅延回路は、前記スイッチングトランジスタの制御電極に入力される制御信号と所定の参照電圧との電圧比較を行うコンパレータで構成され、該コンパレータは、前記電圧比較回路部を構成するコンパレータと同一であることを特徴とする請求項６記載のスイッチングレギュレータ。
- 前記可変抵抗素子は、制御電極に入力される前記抵抗制御回路からの制御信号に応じてオン抵抗が可変するトランジスタであること特徴とする請求項１又は２記載のスイッチングレギュレータ。
- 前記積分回路は、
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されることを特徴とする請求項５、６又は７記載のスイッチングレギュレータ。 - 前記抵抗は、トリミングにより任意の抵抗値に設定可能であることを特徴とする請求項９記載のスイッチングレギュレータ。
- 入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＰＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＰＦＭ制御を行うことを特徴とするスイッチングレギュレータの制御回路。 - 入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチングトランジスタに対するスイッチング制御を行い、前記入力電圧を所定の定電圧に変換して前記出力電圧として出力するスイッチングレギュレータの制御回路において、
前記スイッチングトランジスタと前記インダクタとの接続部の電圧と所定の電圧との電圧比較を行い該比較結果を示す２値の信号を生成して出力する、前記スイッチングトランジスタとインダクタとの接続部の電圧が入力される入力端がプルアップ又はプルダウンされた電圧比較回路部と、
前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相比較を行い、該比較結果を示す信号を生成して出力する位相比較回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように、前記スイッチングトランジスタに対して、前記位相比較回路部の出力信号に応じてＰＷＭ制御又はＶＦＭ制御のいずれかを行う制御回路部と、
前記スイッチングトランジスタとインダクタとの接続部と、該接続部の電圧が入力される前記電圧比較回路部の入力端との間に接続され、入力された制御信号に応じて抵抗値が可変する可変抵抗素子と、
前記電圧比較回路部の出力信号に応じて該可変抵抗素子の抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路は、前記スイッチングトランジスタとインダクタとの接続部の電圧が所定値を超えたことを示す信号が前記電圧比較回路部から出力されると、前記可変抵抗素子の抵抗値を大きくし、
前記制御回路部は、前記位相比較回路部が同位相であることを示す信号を出力すると前記ＰＷＭ制御を行い、前記位相比較回路部が異なる位相であることを示す信号を出力すると前記ＶＦＭ制御を行うことを特徴とするスイッチングレギュレータの制御回路。 - 前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号と、前記電圧比較回路部の出力信号との位相のずれが所定値未満のときは同位相と判定することを特徴とする請求項１１又は１２記載のスイッチングレギュレータの制御回路。
- 前記位相比較回路部は、前記所定値の大きさが任意に設定可能であることを特徴とする請求項１３記載のスイッチングレギュレータの制御回路。
- 前記位相比較回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号、及び前記電圧比較回路部の出力信号が対応する入力端にそれぞれ入力されたイクスクルシブオア回路と、
該イクスクルシブオア回路の出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値化して前記制御回路部に出力する２値化回路と、
を備えることを特徴とする請求項１３又は１４記載のスイッチングレギュレータの制御回路。 - 前記位相比較回路部は、前記スイッチングトランジスタの制御電極に入力される制御信号を遅延させて前記イクスクルシブオア回路の対応する入力端に出力する遅延回路を備えることを特徴とする請求項１５記載のスイッチングレギュレータの制御回路。
- 前記遅延回路は、前記スイッチングトランジスタの制御電極に入力される制御信号と所定の参照電圧との電圧比較を行うコンパレータで構成され、該コンパレータは、前記電圧比較回路部を構成するコンパレータと同一であることを特徴とする請求項１６記載のスイッチングレギュレータの制御回路。
- 前記可変抵抗素子は、制御電極に入力される前記抵抗制御回路からの制御信号に応じてオン抵抗が可変するトランジスタであること特徴とする請求項１１又は１２記載のスイッチングレギュレータの制御回路。
- 前記積分回路は、
一端が前記イクスクルシブオア回路の出力端に接続された抵抗と、
該抵抗の他端に接続され、該抵抗を介して充放電されるコンデンサと、
で構成されることを特徴とする請求項１５、１６又は１７記載のスイッチングレギュレータの制御回路。 - 前記抵抗は、トリミングにより任意の抵抗値に設定可能であることを特徴とする請求項１９記載のスイッチングレギュレータの制御回路。
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