JP5287191B2 - ヒステリシススイッチングレギュレータ及びその動作制御方法 - Google Patents

Description

本発明は、出力電圧可変のヒステリシススイッチングレギュレータに関し、特に入出力電圧の変化に対する動作周波数の変動を少なくしたヒステリシススイッチングレギュレータ及びその動作制御方法に関する。

近年、環境対策上からも省エネルギー化が求められている。携帯電話やデジタルカメラ等の電池を使用する機器においては、電池寿命を伸ばすという観点からも、機器内で消費する電力の削減の重要度は増している。このため、電源回路としては、高効率でしかも小型化が可能な、インダクタを用いた非絶縁型のスイッチングレギュレータが多く使用されている。
また、機器の高機能化も進んでおり、例えば静止画に加えて動画の録画再生なども頻繁に行われるようになってきた。この結果、機器内で使用されるＣＰＵ等も高性能になり、より高速のクロックで動作するようになってきた。

しかし、クロックを高速にすると、クロックの周波数に比例して消費電流が増加するという問題が発生する。更に、クロックを高速にするためには、より高い電源電圧を必要とするため、消費電力が大幅に増加してしまう。このようなことから、通常動作時には電源電圧を低下させて低速のクロックで動作させて低消費電力化を図り、動画等の高速な処理が必要なときにだけ、電源電圧を高くして高速のクロックで動作させることにより、消費電力の増加を最小限に抑えるようにしていた。このため、出力電圧設定信号に応じて出力電圧を変更することができ、負荷変動に対して高速に応答することができ、しかも低消費電力モード時には消費電力を小さくすることができるスイッチングレギュレータが必要とされていた。

このような用途に適したスイッチングレギュレータとしては、ヒステリシススイッチングレギュレータがあった。しかし、従来のヒステリシススイッチングレギュレータは、インダクタに流れる電流であるインダクタ電流を検出するために、インダクタに直列に電流検出抵抗を設ける必要があり、該抵抗の影響で負荷電流−出力電圧特性が劣化し、前記電流検出抵抗による損失で電力変換効率が低下していた。更に、出力電圧に重畳するリプル電圧が大きく、動作周波数が大幅に変動する等の多くの問題があった。

図６は、このような問題を解決するためのスイッチングレギュレータの従来例を示した回路図である（例えば、特許文献１参照。）。なお、図６のヒステリシスコンパレータ１２１のヒステリシス電圧をＶｈｙｓとする。
図６において、出力電圧Ｖｏが低下して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以下になると、ヒステリシスコンパレータ１２１の出力信号はハイレベルになり、スイッチ素子Ｓ１０１をオンさせて導通状態にする。すると、電源端子からインダクタＬ１０１を介して負荷１２３に電力が供給されると同時に、インダクタＬ１０１と出力コンデンサＣｏにエネルギーが蓄積されるため、出力電圧Ｖｏは次第に上昇する。

出力電圧Ｖｏが上昇して、帰還電圧Ｖｆｂが（基準電圧Ｖｒｅｆ＋ヒステリシス電圧Ｖｈｙｓ）以上になると、ヒステリシスコンパレータ１２１の出力信号はローレベルになり、スイッチ素子Ｓ１０１をオフさせて遮断状態にする。するとインダクタＬ１０１の逆起電力の作用で接続ノードＬＸａの電圧が負電圧まで低下するため、接地電圧から整流素子Ｄ１を介してインダクタＬ１０１に電流が流れる。しかし、インダクタＬ１０１と出力コンデンサＣｏに蓄えられたエネルギーが減少するに連れて出力電圧Ｖｏは低下する。出力電圧Ｖｏが低下して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以下になると、最初に説明した動作に戻り、以下このような動作を繰り返す。

前記のように、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆと（基準電圧Ｖｒｅｆ＋ヒステリシス電圧Ｖｈｙｓ）との間を往復するため、抵抗Ｒ１０１及びＲ１０２の抵抗値ｒ１０１及びｒ１０２とすると、出力電圧Ｖｏにはヒステリシス電圧Ｖｈｙｓの（ｒ１０１＋ｒ１０２）／ｒ１０２倍のリプル電圧が発生する。通常、このようなリプル電圧はかなり大きな電圧になるため、ヒステリシススイッチングレギュレータでは前記リプル電圧を小さくするための工夫が施されている。抵抗Ｒｆａ，Ｒｆｂ及びコンデンサＣＲからなるローパスフィルタは、前記リプル電圧を小さくするための回路である。

前記ローパスフィルタは、接続ノードＬＸａに発生する矩形波を三角波に変換し、抵抗Ｒ１０３を介して帰還電圧Ｖｆｂに加算している。帰還電圧Ｖｆｂの変化は、出力電圧Ｖｏの変化よりも前記ローパスフィルタからの電圧によって支配されるようにしている。このことから、出力電圧Ｖｏが大きく変化する前にヒステリシスコンパレータ１２１の出力信号の信号レベルが反転してスイッチング動作が行われるため、出力電圧Ｖｏに重畳するリプル電圧を小さく抑えることができる。
特開２００７−１５９３９５号公報

しかし、図６の回路構成では、接続ノードＬＸａの電圧は入力電圧Ｖｓｕｐｐｌｙの影響を受けるため、入力電圧Ｖｓｕｐｐｌｙの変動で動作周波数が大きく変動するという問題があった。
また、効率アップと小型化の観点から、最近のスイッチングレギュレータはより高周波動作が求められているが、図６のスイッチングレギュレータでは利得１のバッファ回路１２２が必要である。高周波で動作するバッファ回路１２２は消費電流が大きく、しかも位相補償のために大きな回路面積が必要とし、コストアップの要因になっていたため、動作周波数をあまり高くすることができなかった。また、動作周波数を高くする場合は、バッファ回路１２２での消費電流が増加して、回路コストを増加させるという問題があった。

本発明は、このような問題を解決するためになされたものであり、動作周波数変動を小さくすることができると共に応答性能を向上させることができ、しかも出力リプル電圧を小さくすることができる、出力電圧可変で低消費電力モードを備えたヒステリシススイッチングレギュレータ及びその動作制御方法を得ることを目的とする。

この発明に係るヒステリシススイッチングレギュレータは、入力端子に入力された入力電圧を、所定の電圧に変換して出力端子から出力電圧として出力する、インダクタを使用した出力電圧可変の非絶縁型のヒステリシススイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行うことにより、前記インダクタに対して、前記入力電圧による充電を行うスイッチングトランジスタと、
前記出力電圧を分圧して第１帰還電圧を生成し出力する帰還電圧生成回路部と、
前記第１帰還電圧と設定された基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータを有する電圧比較回路部と、
該コンパレータの出力信号に応じて前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
前記コンパレータの出力信号に応じた電圧を第２帰還電圧として、前記第１帰還電圧に加算されるように前記帰還電圧生成回路部に帰還させる帰還ループ回路部と、
を備え、
前記帰還ループ回路部は、前記帰還電圧生成回路部に帰還させる前記第２帰還電圧を、前記出力電圧に応じて変えるものである。

この場合、前記帰還ループ回路部は、スイッチングレギュレータの動作周波数が一定になるように、前記帰還電圧生成回路部に帰還させる前記第２帰還電圧を、前記出力電圧に応じて変えるようにしてもよい。

また、前記帰還電圧生成回路部は、
一端が前記出力電圧に接続された第２帰還抵抗と、
一端が前記第２帰還抵抗の他端に接続された第１分圧抵抗と、
前記第１分圧抵抗の他端と所定の負側電源電圧との間に接続された第２分圧抵抗と、
前記第２帰還抵抗と前記第１分圧抵抗との直列回路に並列に接続された帰還コンデンサと、
を備え、
前記第１分圧抵抗と前記第２分圧抵抗との接続部から前記第１帰還電圧が出力され、前記帰還ループ回路部は、前記第２帰還抵抗と前記第１分圧抵抗との接続部に前記第２帰還電圧を帰還させるようにした。

また、前記帰還ループ回路部は、
入力端が前記コンパレータの出力端に接続されたバッファ回路と、
該バッファ回路の出力端と、前記第２帰還抵抗及び前記第１分圧抵抗の接続部との間に接続された第１帰還抵抗と、
を備え、
前記第１帰還抵抗は、入力された信号に応じた抵抗値をなす可変抵抗であり、前記出力電圧に応じて抵抗値が変わるように該信号が入力されるようにした。

また、前記第１帰還抵抗は、スイッチングレギュレータの動作周波数が一定になるように、前記出力電圧に応じて抵抗値が変えられるようにした。

また、前記電圧比較回路部は、外部から入力された出力電圧設定信号に応じて前記基準電圧の設定を行い、該出力電圧設定信号に応じた電圧値に前記出力電圧を設定し、前記第１帰還抵抗は、該出力電圧設定信号に応じた抵抗値をなすようにした。

また、前記バッファ回路の出力電圧の振幅を所定値で一定なるように制御する手段を備えるようにししてもよい。

この場合、前記バッファ回路は、所定の定電圧を電源にして作動するようにした。

また、前記制御回路部は、前記インダクタに流れるインダクタ電流の逆流検出を行い、該逆流を検出すると、前記電圧比較回路部のコンパレータの内部に流れるバイアス電流を低減させるようにした。

また、前記制御回路部から制御電極に入力された制御信号に応じて、前記スイッチングトランジスタと相反するスイッチング動作を行い、前記スイッチングトランジスタがオフして前記インダクタへの充電が停止すると、該インダクタの放電を行う同期整流用トランジスタと、
前記インダクタに流れるインダクタ電流の逆流検出を行う逆流検出回路部と、
を備え、
前記制御回路部は、前記逆流検出回路部が前記逆流を検出すると、前記電圧比較回路部のコンパレータの内部に流れるバイアス電流を低減させるようにしてもよい。

また、前記電圧比較回路部のコンパレータは、所定のヒステリシスを有するようにした。

この場合、前記電圧比較回路部のコンパレータは、該コンパレータの動作遅延時間と前記第１帰還電圧の変化速度に基づいて前記ヒステリシスが設定されるようにしてもよい。

また、この発明に係るヒステリシススイッチングレギュレータの動作制御方法は、制御電極に入力された制御信号に応じてスイッチングを行うスイッチトランジスタと、
該スイッチトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチトランジスタに対するスイッチング制御を行い、前記入力端子に入力された入力電圧を所定の電圧に変換して前記出力端子から出力電圧として出力する出力電圧可変の非絶縁型のヒステリシススイッチングレギュレータの動作制御方法において、
複数の抵抗を直列に接続してなる分圧回路で前記出力電圧を分圧して第１帰還電圧を生成し、
前記第１帰還電圧と、設定された基準電圧との電圧比較を行い、該比較結果を示す信号を生成し、
前記比較結果を示す信号に応じて前記スイッチングトランジスタのスイッチング制御を行い、
前記比較結果を示す信号に応じた電圧を第２帰還電圧として、前記第１帰還電圧に加算されるように前記分圧回路に帰還させ、
前記第２帰還電圧を前記出力電圧に応じて変えるようにした。

具体的には、スイッチングレギュレータの動作周波数が一定になるように、前記第２帰還電圧を前記出力電圧に応じて変えるようにしてもよい。

本発明のヒステリシススイッチングレギュレータ及びその動作制御方法によれば、前記コンパレータの出力端から前記帰還電圧生成回路部に前記帰還ループ回路部による帰還ループを設けたため、前記出力電圧の負荷特性が改善され、前記出力電圧に重畳されるリプル電圧を極めて小さくすることができる。
また、前記帰還ループ回路部に使用した前記バッファ回路のハイレベルの出力信号の電圧が定電圧になるようにしたため、スイッチングレギュレータのスイッチング動作周波数が入力電圧の影響を受けないようにすることができる。
更に、前記出力電圧に応じて前記帰還ループ回路部の第１帰還抵抗の抵抗値を変化させるようにしたことから、スイッチングレギュレータの動作周波数がほぼ一定になるように制御することができる。

また、前記コンパレータのヒステリシス電圧が第１帰還電圧の変化速度と該コンパレータの遅延時間で決まる電圧になるようにしたことから、スイッチングレギュレータの動作周波数を十分高い周波数に設定することができ、より効率を向上させることができる。
更に、前記コンパレータの遅延時間を変えることによってスイッチングレギュレータの動作周波数を変えることができるため、低消費動作モード時には、前記コンパレータのバイアス電流を減らすだけで、該コンパレータの遅延時間が該バイアス電流に比例して長くなり、自動的に前記動作周波数を下げることがきる。このため、特別な回路を追加することなく周波数を下げてスイッチングロスの低減を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるヒステリシススイッチングレギュレータの回路例を示した図である。
図１のヒステリシススイッチングレギュレータ（以下、スイッチングレギュレータと呼ぶ）１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを外部から入力された出力電圧設定信号Ｖｏｓｅｔに応じた定電圧に降圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する出力電圧可変のスイッチングレギュレータであり、同期整流方式の非絶縁型スイッチングレギュレータをなしている。

スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２と、インダクタＬ１と、出力コンデンサＣｏと、帰還コンデンサＣｆ１と、可変抵抗をなす第１帰還抵抗Ｒｆ１と、第２帰還抵抗Ｒｆ２と、可変抵抗をなす第１分圧抵抗Ｒ１と、可変抵抗をなす第２分圧抵抗Ｒ２とを備えている。また、スイッチングレギュレータ１は、設定された電圧の基準電圧Ｖｒｅｆを生成して出力する基準電圧生成回路２と、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧比較を行い該比較結果を示す信号ＨＹＳｏを生成して出力するコンパレータ３と、バッファ回路４と、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行うための制御信号ＰＨＳ及びＮＬＳを生成して出力する制御回路５と、逆流検出コンパレータ６と、所定の定電圧Ｖｒｅｇを生成して出力する定電圧回路７とを備えている。

なお、同期整流用トランジスタＭ２は整流素子を、帰還コンデンサＣｆ１、第２帰還抵抗Ｒｆ２、第１分圧抵抗Ｒ１及び第２分圧抵抗Ｒ２は帰還電圧生成回路部を、基準電圧生成回路２及びコンパレータ３は電圧比較回路部を、制御回路５は制御回路部を、バッファ回路４及び第１帰還抵抗Ｒｆ１は帰還ループ回路部を、逆流検出コンパレータ６は逆流検出回路部をそれぞれなす。また、帰還電圧Ｖｆｂは第１帰還電圧をなし、第２帰還抵抗Ｒｆ２と第１分圧抵抗Ｒ１との接続部に帰還する電圧が第２帰還電圧をなす。また、スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びに出力コンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１と同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部ＬＸと、出力端子ＯＵＴとの間にインダクタＬ１が接続されている。出力端子ＯＵＴと接地電圧ＧＮＤとの間には、第２帰還抵抗Ｒｆ２、第１分圧抵抗Ｒ１及び第２分圧抵抗Ｒ２が直列に接続されると共に出力コンデンサＣｏが接続されている。第１分圧抵抗Ｒ１と第２分圧抵抗Ｒ２との接続部の電圧である帰還電圧Ｖｆｂはコンパレータ３の反転入力端に入力され、コンパレータ３の非反転入力端には基準電圧Ｖｒｅｆが入力されており、コンパレータ３の出力信号ＨＹＳｏは制御回路５とバッファ回路４の各入力端にそれぞれ入力されている。また、出力電圧Ｖｏｕｔと帰還電圧Ｖｆｂとの間には帰還コンデンサＣｆ１が接続されている。

また、バッファ回路４の出力端と、第２帰還抵抗Ｒｆ２及び第１分圧抵抗Ｒ１の接続部との間に第１帰還抵抗Ｒｆ１が接続されている。逆流検出コンパレータ６の反転入力端は接続部ＬＸに接続され、逆流検出コンパレータ６の非反転入力端は接地電圧ＧＮＤに接続されている。逆電流検出コンパレータ６は、接続部ＬＸの電圧と接地電圧ＧＮＤとの電圧比較を行って該比較結果を示す信号ＣＰＯを生成して制御回路５に出力し、同期整流用トランジスタＭ２に接続部ＬＸから接地電圧ＧＮＤの方向に電流が流れる逆流の発生する兆候の検出を行い、該逆流発生の兆候を検出すると所定の信号ＣＰＯを生成して制御回路５に出力する。

制御回路５は、逆流検出コンパレータ６からの出力信号ＣＰＯから前記逆流を検出したことを検知すると、逆流検出コンパレータ６に対して所定の制御信号ＬＯＣＫを出力して、次に同期整流用トランジスタＭ２がオンするまで逆流検出コンパレータ６の動作を停止させる。このようにすることにより、逆流検出コンパレータ６の消費電流を削減することができる。また、制御回路５は、コンパレータ３の出力信号ＨＹＳｏ及び逆流検出コンパレータ６の出力信号ＣＰＯに応じて、スイッチングトランジスタＭ１のゲートに制御信号ＰＨＳを、同期整流用トランジスタＭ２のゲートに制御信号ＮＬＳをそれぞれ出力し、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２のオン／オフ制御を行う。

第１帰還抵抗ＲＦ１及び基準電圧生成回路２には、外部から出力電圧設定信号Ｖｏｓｅｔがそれぞれ入力されており、第１帰還抵抗ＲＦ１は、入力された出力電圧設定信号Ｖｏｓｅｔに応じた抵抗値をなし、基準電圧生成回路２は、入力された出力電圧設定信号Ｖｏｓｅｔに応じた電圧値の基準電圧Ｖｒｅｆを生成して出力するＤ／Ａコンバータをなしている。定電圧回路７は、所定の定電圧Ｖｒｅｇを生成して基準電圧生成回路２及びバッファ回路４にそれぞれ出力し、制御回路５は、高速動作モードと低消費動作モードの切り換えを行うためのモード切換信号ＭＯＤＥをコンパレータ３及び定電圧回路７にそれぞれ出力する。更に、制御回路５は、逆流検出コンパレータ６の動作を制御するための制御信号ＬＯＣＫを生成して出力する。

なお、バッファ回路４は、デジタル回路で構成されており、従来技術で示したアナログ回路のものとは異なっているため、インバータ回路を２段シリーズに接続したような簡単な回路構成で済むことから、低消費電力で高速動作が可能であり、更にコストアップの要因になることはない。
また、第１帰還抵抗Ｒｆ１の抵抗値を出力電圧設定信号Ｖｏｓｅｔで変更する方法は既存の技術が使える。例えば、図２に示すような回路を使用することができ、図２において、第１帰還抵抗Ｒｆ１を構成する抵抗Ｒｆ１１〜Ｒｆ１５を直列接続し、該各抵抗の接続部と抵抗Ｒｆ１５の他端との間に接続されているスイッチ手段ＳＷ１〜ＳＷ４を、出力電圧設定信号Ｖｏｓｅｔで直接オン／オフ制御するか、又はデコーダ１１で出力電圧設定信号Ｖｏｓｅｔをデコードした信号でオン／オフ制御することにより、所望の抵抗値を得るようにすることができる。

また、前記のように、基準電圧生成回路２はＤ／Ａコンバータで構成されており、出力電圧設定信号Ｖｏｓｅｔの設定値に応じて基準電圧Ｖｒｅｆの電圧値を変更することができる。すなわち、基準電圧Ｖｒｅｆを変更することによってスイッチングレギュレータ１の出力電圧Ｖｏｕｔの電圧値を変えることができる。
一方、定電圧回路７は、所定の定電圧Ｖｒｅｇを生成して出力し、定電圧Ｖｒｅｇは基準電圧生成回路２とバッファ回路４の電源をなしていることから、バッファ回路４からのハイレベルの信号ＢＦｏは、定電圧Ｖｒｅｇとほぼ等しい電圧値をなす。

このような構成において、図３は、図１のスイッチングレギュレータ１の動作例を示したタイミングチャートであり、図３を参照しながら、スイッチングレギュレータ１の動作について説明する。
図３において、ＶＨは帰還電圧Ｖｆｂの上限電圧を、ＶＬは帰還電圧Ｖｆｂの下限電圧をそれぞれ示しており、上限電圧ＶＨと下限電圧ＶＬとの電圧差がヒステリシス電圧である。ＶＯＨはバッファ回路４における出力信号ＢＦｏの上限電圧であり、該上限電圧は前記のように定電圧回路７の出力電圧Ｖｒｅｇとほぼ同じ電圧値である。ＶＯＬはバッファ回路４における出力信号ＢＦｏの下限電圧であり、ほぼ接地電圧ＧＮＤと同電圧である。

時刻ｔ０で、コンパレータ３の出力信号ＨＹＳｏの信号レベルが反転してローレベルになると、バッファ回路４の出力信号ＢＦｏもローレベルになる。制御回路５は、制御信号ＰＨＳをハイレベルにしてスイッチングトランジスタＭ１をオフさせて遮断状態にする。なお、図示していないが、このとき、制御信号ＮＬＳもハイレベルになり同期整流用トランジスタＭ２はオンして導通状態になる。
同期整流用トランジスタＭ２がオンすると、接地電圧ＧＮＤからインダクタＬ１にインダクタ電流が供給され、時間の経過と共に該インダクタ電流は減少する。インダクタ電流が、出力端子ＯＵＴに接続された負荷２０に流れる負荷電流未満になり、出力コンデンサＣｏから該負荷電流が供給されると出力電圧Ｖｏｕｔが低下する。

帰還電圧Ｖｆｂは出力電圧Ｖｏｕｔの変化を帰還してコンパレータ３の反転入力端に伝えている。しかし、コンパレータ３の出力信号ＨＹＳｏがローレベルになると同時に、バッファ回路４の出力信号ＢＦｏもローレベルになることから、第１帰還抵抗Ｒｆ１が第１分圧抵抗Ｒ１と第２分圧抵抗Ｒ２の直列回路に並列に接続された状態になる。このため、帰還電圧Ｖｆｂを生成する分圧回路の分圧比が変わり、帰還電圧Ｖｆｂの電圧が低下するが、帰還コンデンサＣｆ１の影響で帰還電圧Ｖｆｂは所定の時間をかけて低下する。

次に、時刻ｔ１で、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ未満になると、コンパレータ３は出力信号ＨＹＳｏの信号レベルを反転させる動作を開始するが、コンパレータ３の出力信号ＨＹＳｏがローレベルからハイレベルに切り換わるまでには、コンパレータ３の応答遅れがあるため遅延時間Ｔｄ１を要する。このため、コンパレータ３の出力信号ＨＹＳｏの信号レベルが反転してハイレベルになるのは、時刻ｔ２になった時点であり、帰還電圧Ｖｆｂは、この間も低下し続けていることから、時刻ｔ２時点では下限電圧ＶＬまで低下している。

時刻ｔ２で、コンパレータ３の出力信号ＨＹＳｏとバッファ回路４の出力信号ＢＦｏが共にハイレベルになる。なお、バッファ回路４におけるハイレベルの出力信号ＢＦｏの電圧は、定電圧回路７からの定電圧Ｖｒｅｇと同じ電圧であることから入力電圧Ｖｉｎに関係なく一定である。コンパレータ３の出力信号ＨＹＳｏがハイレベルになると、制御回路５は、制御信号ＰＨＳ及びＮＬＳをそれぞれローレベルにし、スイッチングトランジスタＭ１をオンさせると共に同期整流用トランジスタＭ２をオフさせる。すると、入力電圧ＶｉｎがインダクタＬ１に供給され、出力電圧Ｖｏｕｔが上昇する。
また、前記帰還電圧生成回路には第１帰還抵抗Ｒｆ１を介してバッファ回路４からハイレベルの電圧Ｖｒｅｇが印加されるため、帰還電圧Ｖｆｂの電圧が上昇する。この際、帰還コンデンサＣｆ１の影響により、帰還電圧Ｖｆｂは所定の時間をかけて上昇する。

次に、時刻ｔ３で帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ以上になると、コンパレータ３は、出力信号ＨＹＳｏの信号レベルを反転させる動作を開始するが、コンパレータ３の出力信号ＨＹＳｏがハイレベルからローレベルに切り換わるまでには応答遅れがあり、遅延時間Ｔｄ２を要する。このため、コンパレータ３の出力信号ＨＹＳｏがローレベルになるのは、時刻ｔ４になった時点となる。帰還電圧Ｖｆｂはこの間も上昇し続けることから、時刻ｔ４時点では帰還電圧Ｖｆｂが上限電圧値ＶＨまで上昇している。時刻ｔ４から時刻ｔ５の動作は、前記した時刻ｔ０から時刻ｔ２のときと同じである。

このように、コンパレータ３の出力端からバッファ回路４及び第１帰還抵抗Ｒｆ１を介して帰還ループを設けたため、帰還電圧Ｖｆｂの変化は該帰還ループによって帰還される帰還量によって決まる。この結果、帰還電圧ＶｆｂのＤＣ成分は出力電圧Ｖｏｕｔに比例するが、ＡＣ成分は前記帰還ループによって生成されるため、出力電圧Ｖｏｕｔに重畳されるリプル電圧を極めて小さくすることができる。また、電流検出用の抵抗が不要になり、ＤＣ成分が帰還されていることから、負荷電流の増加と共に出力電圧Ｖｏｕｔが大きく低下することもなくなった。

次に、スイッチングレギュレータ１の動作周波数について考察する。以下、スイッチングトランジスタＭ１がオンしている期間をＴｏｎとし、オフしている期間をＴｏｆｆとする。
時刻ｔ２において、（帰還電圧Ｖｆｂ＝下限電圧ＶＬ）という条件から、時刻ｔ４において（帰還電圧Ｖｆｂ＝上限電圧ＶＨ）になるまでの時間Ｔｏｎを求めると、下記（１）式のようになる。なお以下、第１帰還抵抗Ｒｆ１、第２帰還抵抗Ｒｆ２、第１分圧抵抗Ｒ１及び第２分圧抵抗Ｒ２の各抵抗値を、それぞれｒｆ１、ｒｆ２、ｒ１及びｒ２とし、帰還コンデンサＣｆ１の容量値をｃｆ１とする。
Ｔｏｎ＝ｒ１×ｃｆ１／Ａ×Ｉｎ｛（−ＶＬ＋Ｂ／Ａ）／（−ＶＨ＋Ｂ／Ａ）｝………………（１）
ただし、
Ａ＝（α×ｒ２＋α×ｒ１−ｒｆ１×ｒｆ２×ｒ２）／（α×ｒ２）
Ｂ＝（ｒ１×ｒｆ１×Ｖｏｕｔ−ｒｆ２×ｒ１×ＶＯＨ）／α
α＝ｒ１×ｒｆ１＋ｒｆ２×ｒｆ１＋ｒｆ２×ｒ１
である。

ここで、（ＶＬ−ＶＨ）＜＜（ＶＨ＋Ｂ／Ａ）であると仮定すると、前記（１）式は更に簡略化でき、下記（２）式のようになる。
Ｔｏｎ＝ｒ１×ｃｆ１／Ａ×｛（ＶＬ−ＶＨ）／（−ＶＨ＋Ｂ／Ａ）｝………………（２）

同様に、時刻ｔ４における（帰還電圧Ｖｆｂ＝上限電圧ＶＨ）の条件から、時刻ｔ５における（帰還電圧Ｖｆｂ＝下限電圧ＶＬ）になるまでの時間Ｔｏｆｆを求めると、下記（３）式のようになる。
Ｔｏｆｆ＝ｒ１×ｃｆ１／Ａ×Ｉｎ｛（ＶＨ＋Ｄ／Ａ）／（ＶＬ＋Ｄ／Ａ）｝………………（３）
ただし、Ｄ＝（−１×ｒｆ１×ｒ１×Ｖｏｕｔ−ｒｆ２×ｒ１×ＶＯＬ）／αである。

ここで、（ＶＨ−ＶＬ）＜＜（ＶＬ＋Ｄ／Ａ）であると仮定すると、前記（３）式は更に簡略化することができ、下記（４）式のようになる。
Ｔｏｆｆ＝ｒ１×ｃｆ１／Ａ×｛（ＶＨ−ＶＬ）／（ＶＬ＋Ｄ／Ａ）｝………………（４）
なお、前記計算式では出力電圧Ｖｏｕｔに重畳されるリプル電圧については考慮していない。

Ｖｏｕｔ＝０.６Ｖ、ｒｆ１＝６０ｋΩ、ｒｆ２＝１ｋΩ、ｒ１＝３ＭΩ、ｒ２＝１ＭΩ、ｃｆ１＝１ｐＦ、ＶＯＨ＝２.５Ｖ、ＶＯＬ＝０Ｖ、ＶＬ＝０.１５Ｖ、ＶＨ＝０.１５２Ｖとして、前記（２）式及び（４）式からスイッチングレギュレータ１の動作周波数を求めると、およそ１.５ＭＨｚになる。
また、前記の式には入力電圧Ｖｉｎの項がないため、前記動作周波数は入力電圧Ｖｉｎの影響を受けないが、出力電圧Ｖｏｕｔの項があるため出力電圧Ｖｏｕｔを変えると周波数が変わることが分かる。
このようなことから、出力電圧Ｖｏｕｔに応じて、第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１を変えることで動作周波数をほぼ一定になるように制御することができる。

図４は、動作周波数を２ＭＨｚにした場合の第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１と出力電圧Ｖｏｕｔとの関係例を示した図である。
図４において、実線は出力電圧Ｖｏｕｔが０.６Ｖ、１.２Ｖ及び２.０Ｖのときにおける第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１をそれぞれ計算してプロットしたものである。ちなみに、出力電圧Ｖｏｕｔが０.６Ｖのときの抵抗値ｒｆ１は３３ｋΩであり、出力電圧Ｖｏｕｔが１.２Ｖのときの抵抗値ｒｆ１は６１ｋΩであり、出力電圧Ｖｏｕｔが２.０Ｖのときの抵抗値ｒｆ１は９０ｋΩである。また、１点鎖線は、出力電圧Ｖｏｕｔが０.６Ｖと２.０Ｖにおける各抵抗値ｒｆ１を直線で結んだものである。図４から、出力電圧Ｖｏｕｔの範囲が０.６Ｖから２.０Ｖの範囲であればほぼ直線近似できることが分かる。

このようなことから、本第１の実施の形態では、図２の説明で述べたように、出力電圧設定信号Ｖｏｓｅｔを使用して第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１を変えるようにしている。なお、出力電圧ＶｏｕｔをＤ／Ａコンバータでデジタル信号に変え、該デジタル信号を出力電圧設定信号Ｖｏｓｅｔの代わりに使用するようにしてもよいし、アナログ制御を使用し出力電圧Ｖｏｕｔに応じて第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１が変わるようにしてもよい。

図５は、高速動作モードから低消費動作モードに移行する際の図１のスイッチングレギュレータ１の動作例を示したタイミングチャートである。
図５において、高速動作モードで動作を行うときはモード切換信号ＭＯＤＥがハイレベルになり、低消費動作モードで動作を行うときはモード切換信号ＭＯＤＥがローレベルになる。
低消費動作モードに移行する手前の高速動作モードでは、スイッチングトランジスタＭ１のオン時間が次第に短くなる。このため、帰還電圧Ｖｆｂは全体に上昇し、下限電圧ＶＬが基準電圧Ｖｒｅｆに近づき、逆に上限電圧ＶＨは基準電圧Ｖｒｅｆよりもかなり大きくなっている。

時刻ｔ１で、インダクタＬ１に逆流が発生して接続部ＬＸの電圧が正電圧になると、逆流検出コンパレータ６の出力信号ＣＰＯの信号レベルが反転してローレベルになる。すると、制御回路５は、制御信号ＬＯＣＫを使用して逆流検出コンパレータ６の動作を停止させて出力信号ＣＰＯをハイレベルに立ち上げる。更に、制御回路５は、スイッチングトランジスタＭ１がオンする次のタイミングである時刻ｔ２で、制御信号ＰＨＳをローレベルにすると共にモード切換信号ＭＯＤＥをローレベルにする。モード切換信号ＭＯＤＥがローレベルになると、コンパレータ３の回路に供給されるバイアス電流が高速動作モード時の約１／４に減少するため、コンパレータ３の動作遅れもほぼ４倍になる。

この結果、時刻ｔ３で帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに到達してから、コンパレータ３の出力信号ＨＹＳｏの信号レベルが反転してローレベルになる時刻ｔ４までの遅延時間Ｔｄ２Ｌは、高速動作モード時の遅延時間Ｔｄ２の約４倍になる。このため、帰還電圧Ｖｆｂが下がり始める上限電圧ＶＨＬと基準電圧Ｖｒｅｆとの電圧差も、高速動作モード時の上限電圧ＶＨと基準電圧Ｖｒｅｆとの電圧差の約４倍になる。

時刻ｔ４で、コンパレータ３の出力信号ＨＹＳｏがローレベルになると、スイッチングトランジスタＭ１がオフすると共に同期整流用トランジスタＭ２がオンして、帰還電圧Ｖｆｂが低下する。
次に、時刻ｔ５で帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに達すると、遅延時間Ｔｄ１Ｌ後の時刻ｔ６で、コンパレータ３の出力信号ＨＹＳｏの信号レベルが反転してハイレベルになる。時刻ｔ５から時刻ｔ６までの遅延時間Ｔｄ１Ｌも、高速動作モード時の遅延時間Ｔｄ１の約４倍になっている。
時刻ｔ６で出力信号ＨＹＳｏの信号レベルがハイレベルになると、スイッチングトランジスタＭ１がオンしてインダクタＬ１にエネルギーが蓄えられる。この後の動作は時刻ｔ２からの動作と同じである。

前記のように低消費動作モードでは、コンパレータ３の遅延時間が高速動作モードのときよりも約４倍長くなったため、低消費動作モードではスイッチングレギュレータ１の動作周波数も約４倍になり、スイッチング電力も１／４に減少する。また、低消費動作モードでは、帰還電圧Ｖｆｂの上限電圧ＶＨＬと下限電圧ＶＬＬの電圧差も高速動作モードのときよりも約４倍大きくなっている。
このように、負荷電流が減少して逆流検出コンパレータ６が逆流を検出すると、制御回路５はコンパレータ３のバイアス電流を１／４に減少させることによって、結果的にスイッチングレギュレータ１の動作周波数を１／４に低下させることができるため、スイッチング電力も１／４に低下させることができ、高速動作モードよりも大幅な電力削減を行うことができる。なお、コンパレータ３におけるバイアス電流の減少は１／４に限ることはなく、機器の電源仕様に合わせて決めるようにすればよい。

本第１の実施の形態におけるスイッチングレギュレータは、コンパレータ３の出力端からバッファ回路４と第１帰還抵抗Ｒｆ１を介して帰還ループを設けたことから、出力電圧Ｖｏｕｔの負荷特性を改善することができ、出力電圧Ｖｏｕｔに重畳されるリプル電圧を極めて小さくすることができる。
また、前記帰還ループに使用したバッファ回路４におけるハイレベルの出力電圧を定電圧にしたことから、スイッチングレギュレータ１のスイッチング動作周波数が入力電圧Ｖｉｎの影響を受けないようにすることができる。

また、出力電圧Ｖｏｕｔに応じて前記帰還ループをなす第１帰還抵抗Ｒｆ１の抵抗値を変えるようにしたことから、スイッチングレギュレータ１の動作周波数をほぼ一定にすることができる。
更に、ヒステリシス電圧が帰還電圧Ｖｆｂの変化速度とコンパレータ３の遅延時間で決まるようにしたことから、スイッチングレギュレータ１の動作周波数を十分高い周波数に設定することができ、より効率の向上を図ることができる。
更に、コンパレータ３の遅延時間を変えることによってスイッチングレギュレータ１の動作周波数を変えることができるようにしたことから、低消費動作モード時には、コンパレータ３のバイアス電流を低減させるだけで、コンパレータ３の遅延時間がバイアス電流に比例して長くなり、自動的にスイッチングレギュレータ１の動作周波数を低下させることができるため、特別な回路を追加することなく周波数を下げてスイッチングロスの低減を図ることができる。

本発明の第１の実施の形態におけるスイッチングレギュレータの回路例を示した図である。 図１の第１帰還抵抗Ｒｆ１の回路例を示した図である。 図１のスイッチングレギュレータ１の動作例を示したタイミングチャートである。 第１帰還抵抗Ｒｆ１の抵抗値ｒｆ１と出力電圧Ｖｏｕｔとの関係例を示した図である。 高速動作モードから低消費動作モードに移行する際のスイッチングレギュレータ１の動作例を示したタイミングチャートである。 スイッチングレギュレータの従来例を示した回路図である。

符号の説明

１ スイッチングレギュレータ
２ 基準電圧生成回路
３ コンパレータ
４ バッファ回路
５ 制御回路
６ 逆流検出コンパレータ
７ 定電圧回路
１１ デコーダ
２０ 負荷
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｌ１ インダクタ
Ｒｆ１ 第１帰還抵抗
Ｒｆ２ 第２帰還抵抗
Ｒ１ 第１分圧抵抗
Ｒ２ 第２分圧抵抗
Ｃｆ１ 帰還コンデンサ
Ｃｏ 出力コンデンサ
Ｒｆ１１〜Ｒｆ１５ 抵抗
ＳＷ１〜ＳＷ４ スイッチ手段

Claims (14)

1. 入力端子に入力された入力電圧を、所定の電圧に変換して出力端子から出力電圧として出力する、インダクタを使用した出力電圧可変の非絶縁型のヒステリシススイッチングレギュレータにおいて、
   制御電極に入力された制御信号に応じてスイッチングを行うことにより、前記インダクタに対して、前記入力電圧による充電を行うスイッチングトランジスタと、
   前記出力電圧を分圧して第１帰還電圧を生成し出力する帰還電圧生成回路部と、
   前記第１帰還電圧と設定された基準電圧との電圧比較を行い、該比較結果を示す信号を生成して出力するコンパレータを有する電圧比較回路部と、
   該コンパレータの出力信号に応じて前記スイッチングトランジスタのスイッチング制御を行う制御回路部と、
   前記コンパレータの出力信号に応じた電圧を第２帰還電圧として、前記第１帰還電圧に加算されるように前記帰還電圧生成回路部に帰還させる帰還ループ回路部と、
   を備え、
   前記帰還ループ回路部は、前記帰還電圧生成回路部に帰還させる前記第２帰還電圧を、前記出力電圧に応じて変えることを特徴とするヒステリシススイッチングレギュレータ。
2. 前記帰還ループ回路部は、スイッチングレギュレータの動作周波数が一定になるように、前記帰還電圧生成回路部に帰還させる前記第２帰還電圧を、前記出力電圧に応じて変えることを特徴とする請求項１記載のヒステリシススイッチングレギュレータ。
3. 前記帰還電圧生成回路部は、
   一端が前記出力電圧に接続された第２帰還抵抗と、
   一端が前記第２帰還抵抗の他端に接続された第１分圧抵抗と、
   前記第１分圧抵抗の他端と所定の負側電源電圧との間に接続された第２分圧抵抗と、
   前記第２帰還抵抗と前記第１分圧抵抗との直列回路に並列に接続された帰還コンデンサと、
   を備え、
   前記第１分圧抵抗と前記第２分圧抵抗との接続部から前記第１帰還電圧が出力され、前記帰還ループ回路部は、前記第２帰還抵抗と前記第１分圧抵抗との接続部に前記第２帰還電圧を帰還させることを特徴とする請求項１又は２記載のヒステリシススイッチングレギュレータ。
4. 前記帰還ループ回路部は、
   入力端が前記コンパレータの出力端に接続されたバッファ回路と、
   該バッファ回路の出力端と、前記第２帰還抵抗及び前記第１分圧抵抗の接続部との間に接続された第１帰還抵抗と、
   を備え、
   前記第１帰還抵抗は、入力された信号に応じた抵抗値をなす可変抵抗であり、前記出力電圧に応じて抵抗値が変わるように該信号が入力されることを特徴とする請求項３記載のヒステリシススイッチングレギュレータ。
5. 前記第１帰還抵抗は、スイッチングレギュレータの動作周波数が一定になるように、前記出力電圧に応じて抵抗値が変えられることを特徴とする請求項４記載のヒステリシススイッチングレギュレータ。
6. 前記電圧比較回路部は、外部から入力された出力電圧設定信号に応じて前記基準電圧の設定を行い、該出力電圧設定信号に応じた電圧値に前記出力電圧を設定し、前記第１帰還抵抗は、該出力電圧設定信号に応じた抵抗値をなすことを特徴とする請求項４又は５記載のヒステリシススイッチングレギュレータ。
7. 前記バッファ回路の出力電圧の振幅を所定値で一定なるように制御する手段を備えることを特徴とする請求項４、５又は６記載のヒステリシススイッチングレギュレータ。
8. 前記バッファ回路は、所定の定電圧を電源にして作動することを特徴とする請求項７記載のヒステリシススイッチングレギュレータ。
9. 前記制御回路部は、前記インダクタに流れるインダクタ電流の逆流検出を行い、該逆流を検出すると、前記電圧比較回路部のコンパレータの内部に流れるバイアス電流を低減させることを特徴とする請求項１、２、３、４、５、６、７又は８記載のヒステリシススイッチングレギュレータ。
10. 前記制御回路部から制御電極に入力された制御信号に応じて、前記スイッチングトランジスタと相反するスイッチング動作を行い、前記スイッチングトランジスタがオフして前記インダクタへの充電が停止すると、該インダクタの放電を行う同期整流用トランジスタと、
    前記インダクタに流れるインダクタ電流の逆流検出を行う逆流検出回路部と、
    を備え、
    前記制御回路部は、前記逆流検出回路部が前記逆流を検出すると、前記電圧比較回路部のコンパレータの内部に流れるバイアス電流を低減させることを特徴とする請求項１、２、３、４、５、６、７又は８記載のヒステリシススイッチングレギュレータ。
11. 前記電圧比較回路部のコンパレータは、所定のヒステリシスを有することを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載のヒステリシススイッチングレギュレータ。
12. 前記電圧比較回路部のコンパレータは、該コンパレータの動作遅延時間と前記第１帰還電圧の変化速度に基づいて前記ヒステリシスが設定されることを特徴とする請求項１１記載のヒステリシススイッチングレギュレータ。
13. 制御電極に入力された制御信号に応じてスイッチングを行うスイッチトランジスタと、
    該スイッチトランジスタのスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
    該インダクタの放電を行う整流素子と、
    を備え、
    出力端子から出力される出力電圧が所定の定電圧になるように前記スイッチトランジスタに対するスイッチング制御を行い、前記入力端子に入力された入力電圧を所定の電圧に変換して前記出力端子から出力電圧として出力する出力電圧可変の非絶縁型のヒステリシススイッチングレギュレータの動作制御方法において、
    複数の抵抗を直列に接続してなる分圧回路で前記出力電圧を分圧して第１帰還電圧を生成し、
    前記第１帰還電圧と、設定された基準電圧との電圧比較を行い、該比較結果を示す信号を生成し、
    前記比較結果を示す信号に応じて前記スイッチングトランジスタのスイッチング制御を行い、
    前記比較結果を示す信号に応じた電圧を第２帰還電圧として、前記第１帰還電圧に加算されるように前記分圧回路に帰還させ、
    前記第２帰還電圧を前記出力電圧に応じて変えることを特徴とするヒステリシススイッチングレギュレータの動作制御方法。
14. スイッチングレギュレータの動作周波数が一定になるように、前記第２帰還電圧を前記出力電圧に応じて変えることを特徴とする請求項１３記載のヒステリシススイッチングレギュレータの動作制御方法。

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