JP4855793B2

JP4855793B2 - スイッチングレギュレータ

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Publication number: JP4855793B2
Application number: JP2006028510A
Authority: JP
Inventors: 淳二西田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-02-06
Filing date: 2006-02-06
Publication date: 2012-01-18
Anticipated expiration: 2026-02-06
Also published as: JP2007209180A

Description

本発明は、小型電子機器に用いる高効率のスイッチングレギュレータに関し、特にＰＷＭ制御方式とＰＦＭ制御方式の各制御方式を選択的に使用して、軽負荷から重負荷まで電源変換効率が高いスイッチングレギュレータに関する。

近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に電池駆動による電子機器においてその傾向が顕著である。一般的に、省電力化を図るには電子機器で消費する電力を削減することと、電源回路自体の効率を向上させ無駄な電力消費を抑えることが重要である。
小型の電子機器に用いられる高効率の電源回路として、インダクタを用いた非絶縁型のスイッチングレギュレータが広く用いられている。スイッチングレギュレータの制御方式には、大きく２つの方式が知られている。１つは一定周波数のクロックパルスのデューティサイクルを変化させて出力電圧が一定になるように制御するＰＷＭ（ｐｕｌｓｅｗｉｄｔｈｍｏｄｕｌａｔｉｏｎ）制御方式であり、もう１つはパルス幅が一定でクロックの周期を変化させて出力電圧が一定になるように制御するＰＦＭ（ｐｕｌｓｅｆｒｅｑｕｅｎｃｙｍｏｄｕｌａｔｉｏｎ）制御方式である。なお、ＰＦＭ制御方式には、周波数を無段階に変化させる方式と、ＰＷＭ制御で用いている周波数のクロックを間引いて、擬似的に周波数を変化させる方式とがある。

ＰＷＭ制御方式は、軽負荷でも一定周期でスイチングトランジスタのオン／オフ制御を行うため、軽負荷での効率は悪化する。これに対して、ＰＦＭ制御方式は、負荷に応じて周波数が変動するため、機器に対してノイズやリプルの影響が大きいが、軽負荷に対してはＰＷＭ制御方式よりも効率を高めることができる。
そこで、従来においては、負荷の状態に応じてＰＷＭ制御方式とＰＦＭ制御方式とを切り換えて使用することで、軽負荷から重負荷まで電源効率を高めることができる電源回路があった。
負荷の状態を検出する方法としては、入力電源とスイッチングレギュレータの出力端子との間に出力電流検出用の抵抗を挿入して出力電流を検出する方法が一般的であった。しかしこのような方法では、出力電流が大きくなるほど出力電流検出用の抵抗による電力損失が増加し、電池を電源とした小型電子器には適さなかった。出力電流検出用の抵抗を使用しない方法としては、誤差増幅回路の電圧レベルを用いて間接的に負荷の状態を検出する方式があった（例えば、特許文献１参照。）。
特開２００３−２１９６３７号公報

しかし、誤差増幅回路の出力電圧を用いてＰＷＭ制御方式とＰＦＭ制御方式とを切り換える方法は、クロックのデューティサイクルを考慮していないことから、該切り換え時に出力電圧が変動しやすいという問題があった。例えば、ＰＷＭ制御からＰＦＭ制御に切り換わる場合、ＰＷＭ制御時のスイッチングトランジスタに対する駆動パルス幅が、ＰＦＭ制御に切り換わると同時に、ＰＦＭ制御用のパルス幅に変化する。ＰＷＭ制御時のパルス幅がＰＦＭ制御時のパルス幅より大きい場合は、制御の切り換わり時にスイッチングレギュレータの出力電圧が一瞬低下し、逆にＰＷＭ制御時のパルス幅がＰＦＭ制御時のパルス幅より小さい場合は、制御の切り換わり時にスイッチングレギュレータの出力電圧が一瞬上昇する。このようなスイッチングレギュレータの出力電圧の変化は、制御の切り換わり前後におけるパルス幅の変化の大きさに比例していた。

本発明は、上記のような問題を解決するためになされたものであり、ＰＷＭ制御とＰＦＭ制御の切り換わり時における出力電圧の変動を小さくすることができるスイッチングレギュレータを得ることを目的とする。

この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を所定の電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
制御電極に入力された駆動パルス信号に応じてスイッチングし、前記入力端子に入力された入力電圧の出力制御を行うスイッチング素子と、
前記出力端子から出力される電圧が所定の電圧になるように、前記スイッチング素子に対してＰＷＭ制御又はＰＦＭ制御を切り換えて行う制御回路部と、
を備え、
前記制御回路部は、前記駆動パルス信号のデューティサイクルに比例した第１比例電圧を生成すると共に、前記スイッチング素子に対してＰＷＭ制御を行うために生成したパルス信号であるＰＷＭパルス信号のデューティサイクルに比例した第２比例電圧を生成し、前記第１比例電圧及び第２比例電圧が所定の第１電圧以下になると、ＰＷＭ制御からＰＦＭ制御に切り換え、前記第１比例電圧及び／又は第２比例電圧が第１電圧よりも大きい所定の第２電圧以上になるとＰＦＭ制御からＰＷＭ制御に切り換えるものである。

具体的には、前記制御回路部は、
前記ＰＷＭパルス信号を生成して出力するＰＷＭパルス生成回路部と、
前記スイッチング素子に対してＰＦＭ制御を行うためのパルス信号であるＰＦＭパルス信号を生成して出力するＰＦＭパルス生成回路部と、
入力された制御信号に応じて、前記ＰＷＭパルス信号又はＰＦＭパルス信号のいずれか一方を切り換えて前記スイッチング素子の制御電極に出力する制御切換回路部と、
前記駆動パルス信号のデューティサイクル及び前記ＰＷＭパルス信号のデューティサイクルに応じて、前記制御切換回路部の切り換え制御を行うデューティ比較回路部と、
を備え、
前記デューティ比較回路部は、前記第１比例電圧及び第２比例電圧をそれぞれ生成し、前記制御切換回路部に対して、前記第１比例電圧及び第２比例電圧が共に所定の第１電圧以下になると、前記ＰＦＭパルス信号を出力させ、前記第１比例電圧及び／又は第２比例電圧が第１電圧よりも大きい所定の第２電圧以上になると、前記ＰＷＭパルス信号を出力させるようにした。
また、前記ＰＦＭパルス生成回路部は、前記ＰＷＭパルス信号と同一周波数であるＰＦＭ制御を行うときに使用する所定の基準クロック信号を生成し、該基準クロック信号のパルスを間引いて前記ＰＦＭパルス信号を生成するようにした。

また、前記ＰＦＭパルス生成回路部は、前記ＰＷＭパルス信号と同一周波数であるＰＦＭ制御を行うときに使用する所定の基準クロック信号を生成し、該基準クロック信号のパルスを間引いて前記ＰＦＭパルス信号を生成するようにした。

具体的には、前記デューティ比較回路部は、
前記駆動パルス信号のデューティサイクルに比例した前記第１比例電圧を生成して出力する第１デューティ検出回路と、
前記ＰＷＭパルス信号のデューティサイクルに比例した前記第２比例電圧を生成して出力する第２デューティ検出回路と、
ＰＦＭ制御に用いる前記基準クロック信号のデューティサイクルに比例した前記第１電圧又は前記第２電圧を排他的に生成して出力する第３デューティ検出回路と、
前記第１比例電圧と該第３デューティ検出回路の出力電圧を比較すると共に、前記第２比例電圧と該第３デューティ検出回路の出力電圧を比較し、該各比較結果に応じて、前記制御切換回路部に対して、前記ＰＷＭパルス信号又はＰＦＭパルス信号のいずれか一方を排他的に前記スイッチング素子の制御電極に出力させる比較回路と、
を備え、
前記第３デューティ検出回路は、前記比較回路の比較結果から、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であると前記第１電圧を出力し、前記第１比例電圧及び第２比例電圧が、それぞれ前記第３デューティ検出回路の出力電圧未満であると前記第２電圧を出力するようにした。

また、前記第１デューティ検出回路、第２デューティ検出回路及び第３デューティ検出回路は、入力されたパルス信号のデューティサイクルに応じた電圧を生成するための抵抗とコンデンサからなる積分回路を備えるようにした。

また、前記第２デューティ検出回路の積分回路は、最も小さい時定数を有し、前記第３デューティ検出回路の積分回路は、最も大きい時定数を有するようにした。

また、前記ＰＷＭパルス生成回路部は、
前記出力端子の電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記分圧電圧と該基準電圧との差電圧を増幅して出力する誤差増幅回路と、
所定の振幅の三角波信号を生成して出力する三角波生成回路と、
前記誤差増幅回路の出力信号と該三角波信号の電圧比較を行い、該比較結果を示す２値の信号である前記ＰＷＭパルス信号を生成して出力するＰＷＭコンパレータと、
を備え、
前記三角波生成回路は、前記比較回路の比較結果から、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であるか否かに応じて、前記三角波信号の電圧レベルを変えるようにした。

具体的には、前記三角波生成回路は、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であるか否かに応じて、前記スイッチング素子の制御電極にＰＦＭパルス信号に代わってＰＷＭパルス信号が入力される切り換わり時点における、前記スイッチング素子の制御電極に入力されている前記駆動パルス信号のパルスが１つ抜けたときの前記誤差増幅回路の出力電圧変化相当分、前記三角波信号の電圧レベルを変えるようにした。

本発明のスイッチングレギュレータによれば、駆動パルス信号のデューティサイクルに比例した第１比例電圧を生成すると共に、スイッチング素子に対してＰＷＭ制御を行うために生成したパルス信号であるＰＷＭパルス信号のデューティサイクルに比例した第２比例電圧を生成し、前記第１比例電圧及び第２比例電圧が所定の第１電圧以下になると、ＰＷＭ制御からＰＦＭ制御に切り換え、前記第１比例電圧及び／又は第２比例電圧が第１電圧よりも大きい所定の第２電圧以上になるとＰＦＭ制御からＰＷＭ制御に切り換えるようにした。このことから、ＰＷＭ制御とＰＦＭ制御の切り換わり時における出力電圧の変動を小さくすることができる。

また、ＰＷＭパルス信号及びＰＦＭパルス信号の各デューティサイクルを電圧に変換し、ＰＦＭ制御時に使用する基準クロック信号のデューティサイクルを電圧に変換して基準電圧にして、電圧比較を行うことでデューティサイクルの比較を行うようにしたことから、簡単な回路で高精度にＰＷＭ制御とＰＦＭ制御の切り換えを行うことができる。

また、ＰＷＭ制御とＰＦＭ制御の切り換えを、ＰＷＭ制御パルスの幅が、ＰＦＭ制御時のパルス幅と等しくなった時点で切り換えるようにしたので、制御切り換え時における出力電圧の変動を小さくすることができる。

また、ＰＦＭ制御時に使用する基準クロック信号のデューティサイクルを電圧に変換して基準電圧にヒステリシスを設けるようにしたことから、ＰＷＭ制御とＰＦＭ制御の切り換えが緩慢になり、該切り換え時の出力電圧変動をより小さくすることができる。

また、ＰＷＭ制御時とＰＦＭ制御時で、三角波信号の電圧レベルをシフトさせるようにしたことから、ＰＦＭ制御からＰＷＭ制御に切り換わる際に、駆動パルス信号のパルス抜けがなくなり、更に、シフトさせた三角波信号の電圧レベルを、誤差増幅回路の出力電圧換算でパルス１つ分としたため、出力電圧の変動も最小限に抑えることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図であり、図２は、図１の各信号の波形例を示したタイミングチャートである。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏとして出力端子ＯＵＴから出力する降圧型のスイッチングレギュレータである。
スイッチングレギュレータ１は、主制御回路１０、ＰＦＭパルス生成回路２０、デューティ比較回路３０、三角波生成回路４０、ＰＦＭクロック生成回路５０、ソフトスタート回路６０及び所定の定電圧ＶＡを生成して出力する定電圧電源回路７０で構成されている。

主制御回路１０は、誤差増幅回路１１、ＰＷＭコンパレータ１２、ＭＡＸデューティ検出回路１３、ＮＡＮＤ回路１４〜１７、インバータ１８、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１９、ＰＭＯＳトランジスタで構成されたスイッチングトランジスタＭ１、整流用のダイオードＤ１、インダクタＬ１、平滑用のコンデンサＣ１、及び出力電圧検出用の抵抗Ｒ１，Ｒ２で構成されている。
また、ＰＦＭパルス生成回路２０は、３つのＤフリップフロップ２１〜２３及び３つのＮＯＲ回路２４〜２６で構成され、デューティ比較回路３０は、第１デューティ検出回路３１、第２デューティ検出回路３２、第３デューティ検出回路３３、コンパレータ３４，３５、ＯＲ回路３６、インバータ３７、Ｄフリップフロップ３８及びＮＡＮＤ回路３９で構成されている。

なお、図１では、誤差増幅回路１１、ＰＷＭコンパレータ１２、ＭＡＸデューティ検出回路１３、ＮＡＮＤ回路１４〜１７、インバータ１８、基準電圧発生回路１９、スイッチングトランジスタＭ１、抵抗Ｒ１，Ｒ２、ＰＦＭパルス生成回路２０、デューティ比較回路３０、三角波生成回路４０、ＰＦＭクロック生成回路５０、ソフトスタート回路６０及び定電圧電源回路７０は１つのＩＣに集積されている場合を例にして示しており、場合によっては、スイッチングトランジスタＭ１が該ＩＣ外に設けられたり、ダイオードＤ１が前記ＩＣに集積されるようにしてもよい。また、ＮＡＮＤ回路１６のみ３入力であり、他の各ＮＡＮＤ回路はすべて２入力である。

また、誤差増幅回路１１、ＰＷＭコンパレータ１２、基準電圧発生回路１９、三角波生成回路４０はＰＷＭパルス生成回路部を、ＰＦＭパルス生成回路２０及びＰＦＭクロック生成回路５０はＰＦＭパルス生成回路部を、ＮＡＮＤ回路１６，１７及びインバータ１８は制御切換回路部を、デューティ比較回路３０はデューティ比較回路部をそれぞれなす。また、スイッチングトランジスタＭ１はスイッチング素子を、抵抗Ｒ１及びＲ２は出力電圧検出回路を、コンパレータ３４，３５及びＯＲ回路３６は比較回路をそれぞれなす。

出力端子ＯＵＴと接地電圧との間に出力電圧検出用の抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏを分圧して分圧電圧Ｖｆｂを生成し出力する。該分圧電圧Ｖｆｂは、誤差増幅回路１１の非反転入力端に入力され、誤差増幅回路１１の反転入力端には、基準電圧Ｖｒｅｆが入力されている。誤差増幅回路１１は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとの電圧差を増幅して出力する。すなわち、誤差増幅回路１１の出力信号ＳＢの電圧は、出力電圧Ｖｏが上昇すると大きくなり、出力電圧Ｖｏが低下すると小さくなる。誤差増幅回路１１の出力端は、ＰＷＭコンパレータ１２の非反転入力端に接続され、ＰＷＭコンパレータ１２の反転入力端には、三角波生成回路４０から出力された三角波信号ＳＡが入力されている。ＰＷＭコンパレータ１２は、誤差増幅回路１１の出力信号ＳＢと該三角波信号ＳＡの電圧比較を行い、出力信号ＳＢの電圧に応じたパルス幅の、ＰＷＭ制御を行うためのＰＷＭパルス信号ＳＣを生成して出力する。ＰＷＭコンパレータ１２の出力端はＮＡＮＤ回路１６の第１入力端に接続されている。

ＭＡＸデューティ検出回路１３は、第１デューティ検出回路３１の出力信号ＳＪが入力され、スイッチングトランジスタＭ１の駆動パルス信号ＳＤが所定の最大デューティサイクルに達すると、ローレベルのＭＡＸ信号を出力する。該ＭＡＸ信号は、ＮＡＮＤ回路１５の一方の入力端に入力される。
ＮＡＮＤ回路１４及び１５はラッチ回路を形成しており、ＮＡＮＤ回路１４の出力端は、ＮＡＮＤ回路１５の他方の入力端とＮＡＮＤ回路１６の第３入力端にそれぞれ接続されている。ＮＡＮＤ回路１５の出力端は、ＮＡＮＤ回路１４の一方の入力端に接続され、ＮＡＮＤ回路１４の他方の入力端には、外部からのクロック信号ＯＳＣが入力されていることから、通常、ＮＡＮＤ回路１４の出力端はハイレベルになっている。

ＭＡＸ信号がローレベルになると、ＮＡＮＤ回路１５の出力端がハイレベルになり、ＮＡＮＤ回路１４のゲートが開き、外部クロック信号ＯＳＣがＮＡＮＤ回路１４の出力端から出力され、ＮＡＮＤ回路１４から出力された外部クロック信号ＯＳＣがスイッチングトランジスタＭ１の駆動パルスとなり、スイッチングトランジスタＭ１がオン状態に固定されるのを防止している。
また、ＮＡＮＤ回路１６の第２入力端には、デューティ比較回路３０からのｍｏｄｅ信号が入力され、該ｍｏｄｅ信号は、ＰＷＭ制御を行う場合はハイレベルになり、ＰＦＭ制御を行う場合はローレベルになる。このため、ＰＷＭ制御を行う場合は、ＮＡＮＤ回路１６の第２入力端と第３入力端はそれぞれハイレベルになることから、ＮＡＮＤ回路１６は、ＰＷＭパルス信号ＳＣを出力する。

ＮＡＮＤ回路１７の一方の入力端には、ＮＡＮＤ回路１６の出力信号が入力され、ＮＡＮＤ回路１７の他方の入力端には、ＰＦＭパルス生成回路２０の出力信号ＳＦが入力されている。ＮＡＮＤ回路１７は、ＰＷＭ制御時にはＰＦＭパルス生成回路２０の出力信号であるＰＦＭパルス信号ＳＦがハイレベルになるため、ＮＡＮＤ回路１６を介してＰＷＭコンパレータ１２からのＰＷＭパルス信号ＳＣを通過させる。また、ＮＡＮＤ回路１７は、ＰＦＭ制御時にはＮＡＮＤ回路１６の出力信号がハイレベルになるため、ＰＦＭパルス生成回路２０で生成されたＰＦＭ制御を行うためのパルス信号であるＰＦＭパルス信号ＳＦを通過させる。ＮＡＮＤ回路１７を通過したパルスは、インバータ１８で反転されて駆動パルス信号ＳＤとしてスイッチングトランジスタＭ１のゲートに入力される。

入力端子ＩＮと前記ＩＣの端子ＬＸとの間にスイッチングトランジスタＭ１が接続され、該端子ＬＸと出力端子ＯＵＴとの間にインダクタＬ１が接続されている。また、端子ＬＸにはダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードは接地電圧に接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。
Ｄフリップフロップ２１のデータ入力端ＤにはＰＷＭコンパレータ１２からのＰＷＭパルス信号ＳＣが入力されており、クロック入力端Ｃには、ＰＦＭ制御に用いる基準クロック信号ＳＥがＰＦＭクロック生成回路５０から入力されている。また、Ｄフリップフロップ２１の出力端Ｑから出力された信号ＳＧは、Ｄフリップフロップ２２のデータ入力端Ｄに入力されると共に、ＮＯＲ回路２６の一方の入力端にも入力されている。

更に、Ｄフリップフロップ２１の出力端ＱＢから出力されたＰＦＭパルス信号ＳＦは、ＮＡＮＤ回路１７の他方の入力端に入力されている。なお、Ｄフリップフロップ２１の出力端ＱＢが、ＰＦＭパルス生成回路２０の出力端をなしている。Ｄフリップフロップ２１のリセット入力端Ｒには、ＮＯＲ回路２４の出力端が接続されている。Ｄフリップフロップ２２のクロック入力端Ｃには、ＰＦＭ制御に用いる基準クロック信号ＳＥの信号レベルを反転したクロック信号ＳＥＢがＰＦＭクロック生成回路５０から入力されている。

また、Ｄフリップフロップ２２の出力端Ｑから出力された信号ＳＨは、Ｄフリップフロップ２３のデータ入力端Ｄに入力されると共に、ＮＯＲ回路２４の一方の入力端にも入力されている。Ｄフリップフロップ２２のリセット入力端ＲにはＮＯＲ回路２５の出力端が接続されている。Ｄフリップフロップ２３のクロック入力端Ｃには、外部クロック信号ＯＳＣの信号レベルを反転したクロック信号ＯＳＣＢが入力され、Ｄフリップフロップ２３の出力端Ｑから出力された信号Ｓｉは、ＮＯＲ回路２５の一方の入力端に入力されている。Ｄフリップフロップ２３のリセット入力端ＲにはＮＯＲ回路２６の出力端が接続されている。

このような構成において、ＰＦＭパルス生成回路２０は、ＰＦＭ制御時には、図２に示すように、ＰＦＭクロック生成回路５０で生成された基準クロック信号ＳＥに対してＰＷＭコンパレータ１２からのＰＷＭパルス信号ＳＣに応じて間引いて生成したＰＦＭパルス信号ＳＦを出力する。また、ＮＯＲ回路２４〜２６の各他方の入力端には、デューティ比較回路３０のＮＡＮＤ回路３９の出力端がそれぞれ接続されている。ＮＡＮＤ回路３９は、ＰＷＭ制御時とソフトスタート実行時にはハイレベルの信号を出力するため、この期間はＤフリップフロップ２１〜２３はそれぞれリセットされ、ＰＦＭパルス生成回路２０からのＰＦＭパルス信号ＳＦはハイレベルになる。

第１デューティ検出回路３１と第２デューティ検出回路３２の回路構成は同じであり、図３は、第１デューティ検出回路３１の回路構成を示した図である。なお、図３では、符号の後ろに括弧で示した符号は第２デューティ検出回路３２の場合を示している。また、第２デューティ検出回路３２の動作は、第１デューティ検出回路３１と同様であることからその説明を省略する。

図３において、第１デューティ検出回路３１は、電源として定電圧電源回路７０からの定電圧ＶＡが入力されたインバータ３１１，３１２、抵抗Ｒ３１及びコンデンサＣ３１で構成されている。第１デューティ検出回路３１に入力された駆動パルス信号ＳＤは２つのインバータ３１１，３１２で一定の電圧振幅のパルス信号に変換された後、抵抗Ｒ３１とコンデンサＣ３１の積分回路で、該パルス信号のデューティサイクルに応じた電圧に変換される。該積分回路の時定数は、第２デューティ検出回路３２の方が第１デューティ検出回路３１よりも小さくなるように設定されている。これは、ＰＦＭ制御からＰＷＭ制御に切り換わる場合の切り換わり時間を短くするためである。

次に、図４は、図１の第３デューティ検出回路３３の回路例を示した図である。
図４において、第３デューティ検出回路３３は、電源として定電圧電源回路７０からの定電圧ＶＡが入力されたインバータ３３１，３３２、コンデンサＣ３２、演算増幅回路３３３、ＰＭＯＳトランジスタＭ３１，Ｍ３２、ＮＭＯＳトランジスタＭ３３，Ｍ３４及び抵抗Ｒ３２〜Ｒ３５で構成されている。
インバータ３３１，３３２、並びに抵抗Ｒ３２及びコンデンサＣ３２で構成された積分回路部分は、図３で示した第１デューティ検出回路３１及び第２デューティ検出回路３２と同じ構成である。ただし、第３デューティ検出回路３３の積分回路の時定数は、第１デューティ検出回路３１の時定数よりも大きくなるように設定されている。これは、第３デューティ検出回路３３の出力信号ＳＬを、第１デューティ検出回路３１及び第２デューティ検出回路３２の各出力信号ＳＪ及びＳＫと電圧比較するための基準電圧に使用するため、電圧の安定が求められると共に、入力される基準クロック信号ＳＥが固定デューティサイクルの信号でありデューティサイクルの変動を検出する必要がないからである。

第３デューティ検出回路３３の積分回路の出力電圧であるコンデンサＣ３２の電圧は、演算増幅回路３３３の非反転入力端に入力されている。演算増幅回路３３３の反転入力端は、ＮＭＯＳトランジスタＭ３３のソースと抵抗Ｒ３３との接続部に接続されており、抵抗Ｒ３３の他端は接地電圧に接続されている。更に、演算増幅回路３３３の出力端は、ＮＭＯＳトランジスタＭ３３のゲートに接続され、ＮＭＯＳトランジスタＭ３３のドレイン電流は、コンデンサＣ３２の電圧を抵抗Ｒ３３の抵抗値で除した電流になる。
ＮＭＯＳトランジスタＭ３３のドレインはＰＭＯＳトランジスタＭ３１のドレインに接続されている。ＰＭＯＳトランジスタＭ３１及びＭ３２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ３１及びＭ３２において、各ソースは入力電圧Ｖｉｎにそれぞれ接続され、各ゲートは接続されてＰＭＯＳトランジスタＭ３１のドレインに接続されている。

ＰＭＯＳトランジスタＭ３１のドレイン電流は、ＮＭＯＳトランジスタＭ３３のドレイン電流と同じであることから、ＰＭＯＳトランジスタＭ３２のドレイン電流は、ＮＭＯＳトランジスタＭ３３のドレイン電流に比例した電流になる。ＰＭＯＳトランジスタＭ３２のドレインは、抵抗Ｒ３４と抵抗Ｒ３５の直列回路を介して接地され、第３デューティ検出回路３３の出力端をなしている。このことから、第３デューティ検出回路３３の出力信号ＳＬの電圧は、抵抗Ｒ３４，Ｒ３５の各抵抗値の和とＰＭＯＳトランジスタＭ３２のドレイン電流との積になる。また、抵抗Ｒ３５にはＮＭＯＳトランジスタＭ３４が並列に接続され、ＮＭＯＳトランジスタＭ３４のゲートには、ＯＲ回路３６の出力信号ＳＭが入力されている。

ＯＲ回路３６の出力信号ＳＭは、後述するように、ＰＷＭ制御の場合はハイレベルになり、ＰＦＭ制御の場合はローレベルになることから、ＰＷＭ制御の場合はＮＭＯＳトランジスタＭ３４によって抵抗Ｒ３５は短絡された状態になり、第３デューティ検出回路３３の出力信号ＳＬは、ＰＦＭ制御の場合よりもやや小さい電圧になる。このように、ヒステリシスを持たせてＰＷＭ制御とＰＦＭ制御で第３デューティ検出回路３３によるデューティ判定レベルを変えることにより、ＰＷＭ制御とＰＦＭ制御の切り換わりが緩慢になり、制御の切り換えに伴う出力電圧Ｖｏの変動を小さく抑制することができる。

第１デューティ検出回路３１の出力信号ＳＪはコンパレータ３４の非反転入力端に入力され、第２デューティ検出回路３２の出力信号ＳＫはコンパレータ３５の非反転入力端に入力されている。また、第３デューティ検出回路３３の出力信号ＳＬはコンパレータ３４とコンパレータ３５の各反転入力端に入力されている。このため、第１デューティ検出回路３１の出力信号ＳＪ及び／又は第２デューティ検出回路３２の出力信号ＳＫが、第３デューティ検出回路３３の出力信号ＳＬよりも電圧が大きい場合、言い換えると、ＰＦＭクロック生成回路５０からのクロック信号ＳＥのデューティサイクルよりも、ＰＷＭコンパレータ１２の出力信号ＳＣ及び／又は駆動パルス信号ＳＤのデューティサイクルの方が大きい場合は、コンパレータ３４及び／又は３５がハイレベルの信号を出力する。

コンパレータ３４とコンパレータ３５の各出力端は、ＯＲ回路３６の２つの入力端に対応して接続されていることから、ＰＷＭコンパレータ１２のＰＷＭパルス信号ＳＣ及び／又は駆動パルス信号ＳＤのデューティサイクルが、ＰＦＭクロック生成回路５０からの基準クロック信号ＳＥのデューティサイクルよりも大きい場合は、ＯＲ回路３６の出力端がハイレベルになる。この状態がＰＷＭ制御である。
ＯＲ回路３６の出力信号ＳＭは、インバータ３７を介してＤフリップフロップ３８のデータ入力端Ｄに入力されている。Ｄフリップフロップ３８のクロック入力端Ｃには外部クロック信号ＯＳＣが入力されている。

このため、Ｄフリップフロップ３８の出力端Ｑからは、ＯＲ回路３６の出力信号の信号レベルを反転した信号が外部クロック信号ＯＳＣに同期して出力される。該信号は、ＮＡＮＤ回路３９の一方の入力端に入力されている。また、Ｄフリップフロップ３８の出力端ＱＢからは、外部クロック信号ＯＳＣに同期してＯＲ回路３６の出力信号ＳＭと同じ信号レベルのｍｏｄｅ信号が出力される。ｍｏｄｅ信号は、ＮＡＮＤ回路１６の第２入力端に入力され、ＰＦＭ制御時にはローレベルになるため、ＮＡＮＤ回路１６のゲートが閉じてＰＷＭコンパレータ１２からのＰＷＭパルス信号ＳＣを遮断すると共に、ＮＡＮＤ回路１７のゲートが開いてＰＦＭパルス生成回路２０からのＰＦＭパルス信号ＳＦを通過させる。

図５は、図１の三角波生成回路４０の回路例を示した図である。
図５において、三角波生成回路４０は、コンパレータ４１、ＰＭＯＳトランジスタＭ４３、ＮＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４４〜Ｍ４６、電流源ｉ４１，ｉ４２、コンデンサＣ４１及び抵抗Ｒ４１〜Ｒ４３で構成されている。
定電圧ＶＡと接地電圧との間には抵抗Ｒ４１〜Ｒ４３が直列に接続され、コンパレータ４１の反転入力端は、抵抗Ｒ４１と抵抗Ｒ４２との接続部に接続され、コンパレータ４１の非反転入力端と接地電圧との間にはコンデンサＣ４１が接続され、コンパレータ４１の非反転入力端とコンデンサＣ４１との接続部は、三角波生成回路４０の出力端をなしている。コンパレータ４１の出力端は、ＮＭＯＳトランジスタＭ４２のゲートに接続され、ＮＭＯＳトランジスタＭ４２のドレインは電流源ｉ４１を介して入力電圧Ｖｉｎに接続されている。また、ＮＭＯＳトランジスタＭ４２のソースは、ＮＭＯＳトランジスタＭ４５のドレインに接続されている。

ＮＭＯＳトランジスタＭ４５及びＭ４６はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ４５及びＭ４６において、各ソースは接地電圧に接続され、各ゲートは接続されてＮＭＯＳトランジスタＭ４５のドレインに接続されている。ＮＭＯＳトランジスタＭ４６のドレインは、ＮＭＯＳトランジスタＭ４４のソースに接続され、ＮＭＯＳトランジスタＭ４４のドレインは、コンパレータ４１の非反転入力端とコンデンサＣ４１との接続部に接続されると共に、ＰＭＯＳトランジスタＭ４３のドレインに接続されている。入力電圧ＶｉｎとＰＭＯＳトランジスタＭ４３のソースとの間には電流源ｉ４２が接続され、ＰＭＯＳトランジスタＭ４３及びＮＭＯＳトランジスタＭ４４の各ゲートには、それぞれ外部クロック信号ＯＳＣが入力されている。

外部クロック信号ＯＳＣがローレベルの間は、ＰＭＯＳトランジスタＭ４３がオンすると共にＮＭＯＳトランジスタＭ４４がオフすることから、コンデンサＣ４１は電流源ｉ４２の電流で充電され、コンデンサＣ４１の電圧は直線的に上昇する。外部クロック信号ＯＳＣがハイレベルになると、ＰＭＯＳトランジスタＭ４３はオフすると共にＮＭＯＳトランジスタＭ４４がオンする。このとき、コンデンサＣ４１の電圧が、抵抗Ｒ４１と抵抗Ｒ４２との接続部の電圧よりも大きい場合は、コンパレータ４１の出力端はハイレベルになりＮＭＯＳトランジスタＭ４２がオンする。このため、ＮＭＯＳトランジスタＭ４５及びＭ４６のカレントミラー回路により、電流源ｉ４１の電流に比例した電流でＮＭＯＳトランジスタＭ４４を介してコンデンサＣ４１を放電することから、コンデンサＣ４１の電圧は低下する。

コンデンサＣ４１の電圧がコンパレータ４１の反転入力端の電圧以下まで低下すると、コンパレータ４１の出力端はローレベルになり、ＮＭＯＳトランジスタＭ４２がオフしてコンデンサＣ４１の放電が停止する。外部クロック信号ＯＳＣのデューティサイクルが５０％で、コンデンサＣ４１を充放電する電流値が同じ値になるように設定すると、該充放電を何回か繰り返すうちに、下限電圧が抵抗Ｒ４１と抵抗Ｒ４２との接続部の電圧である三角波信号ＳＡが生成される。また、抵抗Ｒ４３にはＮＭＯＳトランジスタＭ４１が並列に接続されており、ＮＭＯＳトランジスタＭ４１のゲートにはＯＲ回路３６の出力信号ＳＭが入力されている。前記したように、ＯＲ回路３６の出力信号ＳＭは、ＰＷＭ制御時にはハイレベルに、ＰＦＭ制御時にはローレベルになることから、ＰＷＭ制御時にはＮＭＯＳトランジスタＭ４１はオンして抵抗Ｒ４３をショートする。このため、ＰＷＭ制御時は抵抗Ｒ４１とＲ４２との接続部の電圧は低下する。

このように、ＰＦＭ制御からＰＷＭ制御に切り換わる際に、三角波信号ＳＡの下限電圧を低下させるようにしたことから、ＰＷＭ制御に切り換わった直後でも、確実に誤差増幅回路１１の出力信号ＳＢと三角波信号ＳＡがクロスするようになり、スイッチングトランジスタＭ１に対する駆動パルス信号ＳＤにおけるパルスの抜けを防止することができる。ＰＷＭ制御時とＰＦＭ制御時との三角波信号ＳＡの下限電圧の電圧差を、ＰＦＭ制御からＰＷＭ制御に切り換わる時点における、駆動パルス信号ＳＤのパルスが１つ抜けたときの誤差増幅回路１１の出力電圧変化分とほぼ等しくすることで、ＰＦＭ制御からＰＷＭ制御に切り換わる際に、出力電圧Ｖｏの変動が小さくスムースに切り換わるようにすることができる。

ＰＦＭクロック生成回路５０は、ＰＦＭ制御を行う場合の基準クロック信号ＳＥを生成する回路である。ＰＦＭ制御時には、基準クロック信号ＳＥのパルスを間引いてスイッチングトランジスタＭ１のゲートに入力することにより、出力電圧Ｖｏの制御を行う。
図６は、図１のＰＦＭクロック生成回路５０の回路例を示した図である。
図６において、ＰＦＭクロック生成回路５０は、Ｄフリップフロップ５１、コンパレータ５２、ＮＯＲ回路５３、電流源ｉ５１、ＰＭＯＳトランジスタＭ５１、ＮＭＯＳトランジスタＭ５２、コンデンサＣ５１及び抵抗Ｒ５１，Ｒ５２で構成されている。

Ｄフリップフロップ５１において、データ入力端Ｄには入力電圧Ｖｉｎが入力され、クロック入力端Ｃには外部クロック信号ＯＳＣが入力されている。Ｄフリップフロップ５１の出力端Ｑは、ＰＦＭクロック生成回路５０の出力端をなし、外部クロック信号ＯＳＣに同期し、所定のデューティサイクルに変換された基準クロック信号ＳＥを出力する。また、Ｄフリップフロップ５１の出力端ＱＢは、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の各ゲートにそれぞれ接続されている。定電圧ＶＡとＰＭＯＳトランジスタＭ５１のソースとの間には電流源ｉ５１が接続され、ＰＭＯＳトランジスタＭ５１のドレインと接地電圧との間にはＮＭＯＳトランジスタＭ５２とコンデンサＣ５１が並列に接続されている。

ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２とコンデンサＣ５１との接続部は、コンパレータ５２の非反転入力端に接続され、コンパレータ５２の反転入力端には、定電圧ＶＡを抵抗Ｒ５１とＲ５２で分圧した電圧が入力されている。コンパレータ５２の出力端は、ＮＯＲ回路５３の一方の入力端に接続されている。ＮＯＲ回路５３の他方の入力端には、ソフトスタート回路６０からの信号ＳＳ２が入力されており、ＮＯＲ回路５３の出力端は、Ｄフリップフロップ５１のリセット入力端Ｒに接続されている。

外部クロック信号ＯＳＣがハイレベルになるごとに、Ｄフリップフロップ５１の出力端Ｑからの基準クロック信号ＳＥはハイレベルになる。この時、Ｄフリップフロップ５１の出力端ＱＢからの出力信号ＳＥＢはローレベルであることから、ＰＭＯＳトランジスタＭ５１はオンすると共にＮＭＯＳトランジスタＭ５２はオフし、コンデンサＣ５１は電流源ｉ５１からの電流で充電される。コンデンサＣ５１の電圧が、抵抗Ｒ５１とＲ５２との接続部の電圧に達すると、コンパレータ５２の出力信号がローレベルからハイレベルに反転し、Ｄフリップフロップ５１のリセット入力端Ｒをローレベルにする。このため、Ｄフリップフロップ５１の出力端Ｑはローレベルに戻り、Ｄフリップフロップ５１の出力端ＱＢはハイレベルになる。

Ｄフリップフロップ５１の出力端ＱＢがハイレベルになると、ＰＭＯＳトランジスタＭ５１はオフすると共にＮＭＯＳトランジスタＭ５２がオンし、コンデンサＣ５１は急速に放電される。このことから、コンパレータ５２の出力端はローレベルに戻り、Ｄフリップフロップ５１のリセットが解除される。コンデンサＣ５１の電圧がコンパレータ５２の反転入力端の電圧に達するまでの時間を、外部クロック信号ＯＳＣがハイレベルである時間よりも短くすることにより、デューティサイクルの小さいＰＦＭ制御用の基準クロック信号ＳＥを生成することができる。
ソフトスタート回路６０は、スイッチングレギュレータ１における起動時の過電流発生を防止すると共に、ＰＦＭ制御を停止させて、ＰＷＭ制御によって出力電圧Ｖｏが立ち上がるようにしている。

このように、本第１の実施の形態におけるスイッチングレギュレータは、スイッチングトランジスタＭ１への駆動パルス信号ＳＤと、ＰＷＭコンパレータ１２からのＰＷＭパルス信号ＳＣと、ＰＦＭ用クロック生成回路５０で生成されるＰＦＭ制御用の基準クロック信号ＳＥの各デューティサイクルをそれぞれ電圧に変換して、駆動パルス信号ＳＤ及びＰＷＭパルス信号ＳＣの各デューティサイクルと、基準クロック信号ＳＥのデューティサイクルとを比較し、該比較結果に応じてＰＷＭ制御とＰＦＭ制御を切り換えるようにした。このことから、ＰＷＭ制御とＰＦＭ制御の切り換わり時における出力電圧の変動を小さくすることができる。

本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。図１の各信号の波形例を示したタイミングチャートである。図１の第１デューティ検出回路３１及び第２デューティ検出回路３２の回路構成を示した図である。図１の第３デューティ検出回路３３の回路例を示した図である。図１の三角波生成回路４０の回路例を示した図である。図１のＰＦＭクロック生成回路５０の回路例を示した図である。

符号の説明

１スイッチングレギュレータ
１０主制御回路
１１誤差増幅回路
１２ＰＷＭコンパレータ
１９基準電圧発生回路
２０ＰＦＭパルス生成回路
３０デューティ比較回路
３１第１デューティ検出回路
３２第２デューティ検出回路
３３第３デューティ検出回路
３４，３５コンパレータ
３６ＯＲ回路
４０三角波生成回路
５０ＰＦＭクロック生成回路
７０定電圧電源回路
Ｍ１スイッチングトランジスタ
Ｒ１，Ｒ２抵抗

Claims

入力端子に入力された入力電圧を所定の電圧に変換して出力端子から出力するスイッチングレギュレータにおいて、
制御電極に入力された駆動パルス信号に応じてスイッチングし、前記入力端子に入力された入力電圧の出力制御を行うスイッチング素子と、
前記出力端子から出力される電圧が所定の電圧になるように、前記スイッチング素子に対してＰＷＭ制御又はＰＦＭ制御を切り換えて行う制御回路部と、
を備え、
前記制御回路部は、前記駆動パルス信号のデューティサイクルに比例した第１比例電圧を生成すると共に、前記スイッチング素子に対してＰＷＭ制御を行うために生成したパルス信号であるＰＷＭパルス信号のデューティサイクルに比例した第２比例電圧を生成し、前記第１比例電圧及び第２比例電圧が所定の第１電圧以下になると、ＰＷＭ制御からＰＦＭ制御に切り換え、前記第１比例電圧及び／又は第２比例電圧が第１電圧よりも大きい所定の第２電圧以上になるとＰＦＭ制御からＰＷＭ制御に切り換えることを特徴とするスイッチングレギュレータ。
前記制御回路部は、
前記ＰＷＭパルス信号を生成して出力するＰＷＭパルス生成回路部と、
前記スイッチング素子に対してＰＦＭ制御を行うためのパルス信号であるＰＦＭパルス信号を生成して出力するＰＦＭパルス生成回路部と、
入力された制御信号に応じて、前記ＰＷＭパルス信号又はＰＦＭパルス信号のいずれか一方を切り換えて前記スイッチング素子の制御電極に出力する制御切換回路部と、
前記駆動パルス信号のデューティサイクル及び前記ＰＷＭパルス信号のデューティサイクルに応じて、前記制御切換回路部の切り換え制御を行うデューティ比較回路部と、
を備え、
前記デューティ比較回路部は、前記第１比例電圧及び第２比例電圧をそれぞれ生成し、前記制御切換回路部に対して、前記第１比例電圧及び第２比例電圧が共に所定の第１電圧以下になると、前記ＰＦＭパルス信号を出力させ、前記第１比例電圧及び／又は第２比例電圧が第１電圧よりも大きい所定の第２電圧以上になると、前記ＰＷＭパルス信号を出力させることを特徴とする請求項１記載のスイッチングレギュレータ。
前記ＰＦＭパルス生成回路部は、前記ＰＷＭパルス信号と同一周波数であるＰＦＭ制御を行うときに使用する所定の基準クロック信号を生成し、該基準クロック信号のパルスを間引いて前記ＰＦＭパルス信号を生成することを特徴とする請求項２記載のスイッチングレギュレータ。
前記デューティ比較回路部は、
前記駆動パルス信号のデューティサイクルに比例した前記第１比例電圧を生成して出力する第１デューティ検出回路と、
前記ＰＷＭパルス信号のデューティサイクルに比例した前記第２比例電圧を生成して出力する第２デューティ検出回路と、
ＰＦＭ制御に用いる前記基準クロック信号のデューティサイクルに比例した前記第１電圧又は前記第２電圧を排他的に生成して出力する第３デューティ検出回路と、
前記第１比例電圧と該第３デューティ検出回路の出力電圧を比較すると共に、前記第２比例電圧と該第３デューティ検出回路の出力電圧を比較し、該各比較結果に応じて、前記制御切換回路部に対して、前記ＰＷＭパルス信号又はＰＦＭパルス信号のいずれか一方を排他的に前記スイッチング素子の制御電極に出力させる比較回路と、
を備え、
前記第３デューティ検出回路は、前記比較回路の比較結果から、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であると前記第１電圧を出力し、前記第１比例電圧及び第２比例電圧が、それぞれ前記第３デューティ検出回路の出力電圧未満であると前記第２電圧を出力することを特徴とする請求項３記載のスイッチングレギュレータ。
前記第１デューティ検出回路、第２デューティ検出回路及び第３デューティ検出回路は、入力されたパルス信号のデューティサイクルに応じた電圧を生成するための抵抗とコンデンサからなる積分回路を備えることを特徴とする請求項４記載のスイッチングレギュレータ。
前記第２デューティ検出回路の積分回路は、最も小さい時定数を有し、前記第３デューティ検出回路の積分回路は、最も大きい時定数を有することを特徴とする請求項５記載のスイッチングレギュレータ。
前記ＰＷＭパルス生成回路部は、
前記出力端子の電圧を分圧した分圧電圧を生成して出力する出力電圧検出回路と、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記分圧電圧と該基準電圧との差電圧を増幅して出力する誤差増幅回路と、
所定の振幅の三角波信号を生成して出力する三角波生成回路と、
前記誤差増幅回路の出力信号と該三角波信号の電圧比較を行い、該比較結果を示す２値の信号である前記ＰＷＭパルス信号を生成して出力するＰＷＭコンパレータと、
を備え、
前記三角波生成回路は、前記比較回路の比較結果から、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であるか否かに応じて、前記三角波信号の電圧レベルを変えることを特徴とする請求項４、５又は６記載のスイッチングレギュレータ。
前記三角波生成回路は、前記第１比例電圧及び／又は第２比例電圧が、前記第３デューティ検出回路の出力電圧以上であるか否かに応じて、前記スイッチング素子の制御電極にＰＦＭパルス信号に代わってＰＷＭパルス信号が入力される切り換わり時点における、前記スイッチング素子の制御電極に入力されている前記駆動パルス信号のパルスが１つ抜けたときの前記誤差増幅回路の出力電圧変化相当分、前記三角波信号の電圧レベルを変えることを特徴とする請求項７記載のスイッチングレギュレータ。