JP4810283B2 - スイッチング制御回路 - Google Patents

Description

本発明は、スイッチング制御回路に関する。

様々な電子機器において、入力電圧より低い目的レベルの出力電圧を生成するための降圧型のＤＣ−ＤＣコンバータが用いられている。図８は、降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。ＤＣ−ＤＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ１１０，１１１、インダクタ１２０、及びキャパシタ１２１を含んで構成されている。ＮチャネルＭＯＳＦＥＴ１１０のドレインには入力電圧Ｖinが印加されており、ＮチャネルＭＯＳＦＥＴ１１０がオン、ＮチャネルＭＯＳＦＥＴ１１１がオフとなることにより、インダクタ１２０に入力電圧Ｖinが印加され、キャパシタ１２１が充電されて出力電圧Ｖoutが上昇する。その後、ＮチャネルＭＯＳＦＥＴ１１０がオフ、ＮチャネルＭＯＳＦＥＴ１１１がオンとなると、インダクタ１２０に蓄積されたエネルギーによって、ＮチャネルＭＯＳＦＥＴ１１１、インダクタ１２０、コンデンサ１２１により構成されるループを電流が流れ、キャパシタ１２１が放電されて出力電圧Ｖoutが下降する。このように、ＤＣ−ＤＣコンバータ１００では、適宜のタイミングでＮチャネルＭＯＳＦＥＴ１１０，１１１をオンオフさせることによって、出力電圧Ｖoutが目的レベルとなるように制御される。

そして、ＤＣ−ＤＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ１１０，１１１のスイッチングを制御するための回路として、抵抗１２５，１２６、誤差増幅回路１３０、キャパシタ１３１、抵抗１３２、電源１３５、電流源１３６、キャパシタ１３７、三角波発振器１４０、コンパレータ１５０、バッファ１５１、及びインバータ１５２を備えている。

誤差増幅回路１３０の−入力端子には、出力電圧Ｖoutを抵抗１２５，１２６により分圧した帰還電圧Ｖfが印加されている。また、誤差増幅回路１３０の一方の＋入力端子には、目的レベルの基準となる参照電圧Ｖrefが電源１３５から印加されている。また、誤差増幅回路１３０の他方の＋入力端子には、電流源１３６からの電流によってキャパシタ１３７が充電されて発生する電圧Ｖssが印加されている。そして、誤差増幅回路１３０は、２つの＋入力端子に印加された電圧のうち低い方の電圧と、−入力端子に印加された帰還電圧Ｖfとの誤差を増幅した電圧Ｖeを出力する。なお、キャパシタ１３１及び抵抗１３２は、誤差増幅回路１３０を積分動作させるためのものである。

そして、コンパレータ１５０は、三角波発振器１４０から出力される三角波状に変化する電圧Ｖtと、誤差増幅回路１３０から出力される誤差電圧Ｖeとの大小比較を行い、誤差電圧Ｖeが電圧Ｖtより高い間Ｈレベルの信号を出力し、誤差電圧Ｖeが電圧Ｖtより低い間Ｌレベルの信号を出力する。そして、コンパレータ１５０からＨレベルの信号が出力されると、バッファ１５１を介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ１１０のゲートに入力されてＮチャネルＭＯＳＦＥＴ１１０がオンとなり、インバータ１５２を介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ１１１に入力されてＮチャネルＭＯＳＦＥＴ１１１がオフとなる。一方、コンパレータ１５０からＬレベルの信号が出力されると、バッファ１５１を介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ１１０のゲートに入力されてＮチャネルＭＯＳＦＥＴ１１０がオフとなり、インバータ１５２を介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ１１１に入力されてＮチャネルＭＯＳＦＥＴ１１１がオンとなる。

つまり、帰還電圧Ｖfが基準となる電圧Ｖref又は電圧Ｖssより低い場合、電圧Ｖeが上昇してコンパレータ１５０からＨレベルの信号が出力される割合が高くなり、出力電圧Ｖoutが上昇する。また、帰還電圧Ｖfが基準となる電圧Ｖref又は電圧Ｖssより高い場合、電圧Ｖeが下降してコンパレータ１５０からＬレベルの信号が出力される割合が高くなり、出力電圧Ｖoutが下降する。このように、ＤＣ−ＤＣコンバータ１００では、帰還電圧Ｖfが電圧Ｖref又は電圧Ｖssの低い方の電圧となるように、コンパレータ１５０から出力される信号がＰＷＭ（Pulse Width Modulation）制御されている。

なお、ＤＣ−ＤＣコンバータ１００の動作開始時に、帰還電圧Ｖfが電圧Ｖrefとなるように制御を開始すると、出力電圧Ｖoutを急速に上昇させようとするため過電流が発生し、ＮチャネルＭＯＳＦＥＴ１１０，１１１が破壊されてしまう。そのため、ＤＣ−ＤＣコンバータ１００では、電圧Ｖssを用いることにより、出力電圧Ｖoutを徐々に上昇させるソフトスタートが実現されている。

また、ＤＣ−ＤＣコンバータ１００の起動時に、出力電圧Ｖoutがゼロレベルになっていない状態、すなわち、プレバイアス状態が発生している場合がある。例えば、ＤＣ−ＤＣコンバータ１００の前回の動作終了後にキャパシタ１２１が放電しきっていない場合や、出力側に接続された機器等から電流がリークしている場合等に、プレバイアス状態が発生する。

プレバイアス状態でＤＣ−ＤＣコンバータ１００を起動すると、帰還電圧Ｖfが電圧Ｖssより高いため、出力電圧Ｖoutを下降させるために、ＮチャネルＭＯＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１１０がオフに制御される。これにより、キャパシタ１２１、インダクタ１２０、ＮチャネルＭＯＳＦＥＴ１１１により構成されるループを電流が流れ、キャパシタ１２１が放電されて出力電圧Ｖoutが下降する。そして、次に、ＮチャネルＭＯＳＦＥＴ１１０がオン、ＮチャネルＭＯＳＦＥＴ１１１がオフになると、インダクタ１２０に蓄えられたエネルギーによって、インダクタ１２０からＤＣ−ＤＣコンバータ１００の入力側であるＮチャネルＭＯＳＦＥＴ１１０のドレインに向かって電流が逆流してしまうこととなる。なお、このように出力側から入力側にエネルギーが戻される動作のことを、回生動作と称することとする。

そして、回生動作が行われる際のインダクタ１２０の電圧方向はプレバイアス電圧と同方向であるため、入力側にはプレバイアス電圧よりも高い電圧が発生することとなる。また、ＤＣ−ＤＣコンバータ１００の起動時には、帰還電圧Ｖfと比較される電圧Ｖssが低いため、ＮチャネルＭＯＳＦＥＴ１１１がオンとなる割合が高く、ＮチャネルＭＯＳＦＥＴ１１０がオンとなる割合が低い。そのため、ＮチャネルＭＯＳＦＥＴ１１１が長時間オンすることによりインダクタ１２０に蓄積されるエネルギーが大きくなり、回生動作が発生した際の入力側の電圧上昇も非常に大きくなってしまう。そして、このように入力側の電圧が非常に高くなってしまうと、ＤＣ−ＤＣコンバータ１００が破壊されたり、ＤＣ−ＤＣコンバータ１００の入力電圧Ｖinを監視するための過電圧保護回路が誤動作したりしてしまう等の不具合が生じることとなる。

そこで、回生動作を防止するために、ＤＣ−ＤＣコンバータの起動時にトランジスタのスイッチング動作を停止させる方法が提案されている（例えば非特許文献１）。そして、ＤＣ−ＤＣコンバータ１００では、このような回生動作を防止するための回路として、コンパレータ１６０が設けられている。コンパレータ１６０は、帰還電圧Ｖfと電圧Ｖssとを比較し、帰還電圧Ｖfが電圧Ｖssより高い場合はＬレベルの信号を出力し、帰還電圧Ｖfが電圧Ｖssより低い場合はＨレベルの信号を出力する。すなわち、プレバイアス状態のために帰還電圧Ｖfが電圧Ｖssよりも高くなっている場合は、コンパレータ１６０からＬレベルの信号が出力される。この場合、ＤＣ−ＤＣコンバータ１００では、ＮチャネルＭＯＳＦＥＴ１１０，１１１が両方ともオフとなるように制御が行われる。そして、時間の経過とともに電圧Ｖssが上昇し、帰還電圧Ｖfが電圧Ｖssより低くなると、コンパレータ１６０からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１０，１１１の相補的なスイッチング動作が開始される。

また、近年、応答性の良い自励型のＤＣ−ＤＣコンバータとして、リップルコンバータが注目されている（例えば特許文献１）。
日本テキサス・インスツルメンツ株式会社、"低入力電圧モード同期整流式バック・コントローラ"、[online]、平成１３年１１月、日本テキサス・インスツルメンツ株式会社、[平成１８年３月７日検索]、インターネット＜URL: http://www.tij.co.jp/jsc/ds/SLUS585A.pdf＞ 特開２００６−１４５５９号公報

ところで、ＤＣ−ＤＣコンバータ１００では、回生動作を防止するために、コンパレータ１６０が必要であった。そのため、コンパレータを用いる方法と比較して回路規模が小さく、低コストのスイッチング制御回路が求められている。

本発明は上記課題を鑑みてなされたものであり、回生動作を防止可能で回路規模の小さいスイッチング制御回路を提供することを目的とする。

上記目的を達成するため、本発明のスイッチング制御回路は、直列に接続された第１及び第２トランジスタが相補的にオンオフすることにより、前記第１トランジスタに入力される入力電圧から目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記第１及び第２トランジスタのオンオフを制御するスイッチング制御回路であって、時間の経過とともに増加する第１参照電圧及び前記目的レベルの基準となる第２参照電圧のうち低い方の電圧と、前記出力電圧に応じた帰還電圧との誤差を増幅した誤差電圧を出力する誤差増幅回路と、前記帰還電圧と、前記誤差増幅回路から出力される前記誤差電圧との比較信号を出力する比較回路と、前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧を超えた後に、前記第１及び第２トランジスタを相補的にオンオフさせて前記出力電圧を前記目的レベルとすべく、前記第１及び第２トランジスタを各々制御する第１及び第２制御信号を出力する駆動回路と、を備えることとする。

また、前記駆動回路は、前記第１トランジスタが前記第２トランジスタより先にオンとなるように、前記第１及び第２制御信号の出力を開始することとしてもよい。

さらに、前記駆動回路は、前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧を超えると、前記第１及び第２制御信号の出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、前記比較回路から出力される前記比較信号に基づいて、前記帰還電圧が前記誤差電圧より高い場合は、前記第１トランジスタをオフ、前記第２トランジスタをオンさせるための前記第１及び第２制御信号を出力し、前記帰還電圧が前記誤差電圧より低い場合は、前記第１トランジスタをオン、前記第２トランジスタをオフさせるための前記第１及び第２制御信号を出力する制御信号出力回路と、前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記駆動回路から出力される前記第２トランジスタをオンさせるための前記第２制御信号を前記第２トランジスタに出力する駆動制御回路と、を備えることとすることができる。

また、前記駆動回路は、前記第１参照電圧が前記第２参照電圧以上の所定の電圧を超えると、前記比較回路から出力される前記比較信号にかかわらず、前記第１及び第２制御信号の出力を開始することとしてもよい。

また、前記スイッチング制御回路は、前記第１参照電圧と前記第２参照電圧以上の所定の電圧との比較信号を出力する参照電圧比較回路を更に備え、前記開始信号出力回路は、前記比較回路から出力される前記比較信号と、前記参照電圧比較回路から出力される前記比較信号とに基づいて、前記誤差電圧が前記帰還電圧を超えるか、または、前記第１参照電圧が前記所定の電圧を超えると、前記スイッチング開始信号を出力することとしてもよい。

また、前記スイッチング制御回路は、前記駆動回路が前記第１及び第２制御信号の出力を開始するまでの間、前記誤差増幅回路から出力される前記誤差電圧を、前記第１及び第２参照電圧のうち低い方の電圧とする誤差電圧制御回路を更に備えることとしてもよい。

なお、前記誤差電圧制御回路は、前記駆動回路が前記第１及び第２制御信号の出力を開始するまでの間、前記誤差増幅回路の前記帰還電圧が印加される入力端子に、前記帰還電圧の代わりに前記誤差電圧を印加するスイッチ回路により構成されることとすることができる。

また、前記スイッチング制御回路は、前記誤差増幅回路の前記帰還電圧が印加される入力端子に、前記帰還電圧又は前記誤差電圧の何れか一方を印加するスイッチ回路を更に備え、前記開始信号出力回路は、前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧より低い場合は、前記スイッチ回路を介して前記誤差電圧を前記入力端子に印加させることによって、前記誤差電圧を前記第１及び第２参照電圧のうち低い方の電圧に応じた電圧に上昇させ、前記誤差電圧が前記帰還電圧より高い場合は、前記スイッチ回路を介して前記帰還電圧を前記入力端子に印加させることとすることができる。

回生動作を防止可能で回路規模の小さいスイッチング制御回路を提供することができる。

＜＜第１実施形態＞＞
＝＝回路構成＝＝
図１は、本発明の第１実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。ＤＣ−ＤＣコンバータ１Ａは、スイッチング制御回路１０Ａ、ＮチャネルＭＯＳＦＥＴ１１，１２、インダクタ１３、キャパシタ１４、抵抗２１，２２、電流源２３、キャパシタ２４、電源２５、キャパシタ３１、抵抗３２、及びマイコン３５を含んで構成されている。また、スイッチング制御回路１０Ａは、誤差増幅回路４０、コンパレータ４５、インバータ４７、バッファ４８、ＳＲフリップフロップ（以後「ＳＲ−ＦＦ」と表す。）５０、インバータ５１、ＡＮＤ回路５３を含んで構成されている。

ＮチャネルＭＯＳＦＥＴ１１（第１トランジスタ）とＮチャネルＭＯＳＦＥＴ１２（第２トランジスタ）は直列に接続されており、ＮチャネルＭＯＳＦＥＴ１１のドレインに入力電圧Ｖinが印加され、ＮチャネルＭＯＳＦＥＴ１２のソースが接地されている。そして、ＮチャネルＭＯＳＦＥＴ１１のゲート（制御電極）はスイッチング制御回路１０Ａの端子ＨＤと接続され、ＮチャネルＭＯＳＦＥＴ１２のゲート（制御電極）はスイッチング制御回路１０Ａの端子ＬＤと接続されている。なお、本実施形態では、トランジスタとしてＮチャネルＭＯＳＦＥＴを用いることとしたが、ＰチャネルＭＯＳＦＥＴを用いることもできるし、バイポーラトランジスタを用いることもできる。

インダクタ１３は、一端がＮチャネルＭＯＳＦＥＴ１１，１２の接続点と接続され、他端がキャパシタ１４の一端と接続されている。そして、キャパシタ１４の他端は接地され、インダクタ１３とキャパシタ１４との接続点の電圧、すなわち、キャパシタ１４に充電された電圧が出力電圧Ｖoutとなっている。

抵抗２１，２２は、出力電圧Ｖoutに応じた帰還電圧Ｖfを生成するための分圧抵抗である。抵抗２１は、一端に出力電圧Ｖoutが印加され、他端が抵抗２２の一端と接続されている。また、抵抗２２の他端は接地されている。そして、抵抗２１，２２の接続点の電圧が、出力電圧Ｖoutを抵抗２１，２２の抵抗比で分圧した帰還電圧Ｖfとなっており、帰還電圧Ｖfはスイッチング制御回路１０Ａの端子ＦＢに印加されている。

電流源２３及びキャパシタ２４はＤＣ−ＤＣコンバータ１Ａをソフトスタートさせるための電圧Ｖss（第１参照電圧）を生成する回路である。電流源２３から出力される電流Ｉssがキャパシタ２４に流れ込むように電流源２３とキャパシタ２４の一端とが接続され、キャパシタ２４の他端は接地されている。そして、電流源２３とキャパシタ２４との接続点の電圧、すなわち、キャパシタ２４に充電された電圧がソフトスタート用の電圧Ｖssとなっており、電圧Ｖssはスイッチング制御回路１０Ａの端子ＳＳに印加されている。

電源２５は、ＤＣ−ＤＣコンバータ１Ａの出力電圧Ｖoutを目的レベルの電圧、すなわち、目的電圧とした際の帰還電圧Ｖfと同電位の電圧Ｖref（第２参照電圧）を出力する電源である。そして、電源２５から出力される電圧Ｖrefは、スイッチング制御回路１０Ａの端子ＲＦに印加されている。

キャパシタ３１及び抵抗３２は、キャパシタ３１の容量Ｃと抵抗３２の抵抗値Ｒとの積により定められる時定数によって誤差増幅回路４０を積分動作させるための回路である。キャパシタ３１は、一端がスイッチング制御回路１０Ａの端子ＣＣと接続され、他端が抵抗３２の一端と接続されている。また、抵抗３２の他端は、スイッチング制御回路１０Ａの端子ＣＲと接続されている。

誤差増幅回路４０は、一方の極性の入力端子（本実施形態では−入力端子）を１つと、他方の極性の入力端子（本実施形態では＋入力端子）を２つ備えている。誤差増幅回路４０の−入力端子には端子ＦＢを介して帰還電圧Ｖfが印加され、一方の＋入力端子には端子ＳＳを介して電圧Ｖssが印加され、他方の＋入力端子には端子ＲＦを介して電圧Ｖrefが印加されている。また、誤差増幅回路４０の−入力端子は、端子ＣＣを介してキャパシタ３１と接続され、誤差増幅回路４０の出力端子は、端子ＣＲを介して抵抗３２と接続されている。そして、誤差増幅回路４０は、電圧Ｖss及び電圧Ｖrefの何れか低い方と、帰還電圧Ｖfとの誤差を示す誤差電圧Ｖeを出力する。なお、誤差増幅回路４０から出力される誤差電圧Ｖeは、キャパシタ３１及び抵抗３２により定められる時定数に従って変化する。

コンパレータ４５（比較回路）の一方の入力端子（本実施形態では＋入力端子）には、端子ＦＢを介して帰還電圧Ｖfが印加され、コンパレータ４５の他方の入力端子（本実施形態では−入力端子）には、誤差増幅回路４０から出力される誤差電圧Ｖeが印加されている。そして、コンパレータ４５は、＋入力端子に印加される帰還電圧Ｖfと、−入力端子に印加される誤差電圧Ｖeとの比較を行う。そして、コンパレータ４５は、帰還電圧Ｖfが誤差電圧Ｖeより高い場合に一方の論理レベル（本実施形態ではＨレベル）の比較信号を出力し、帰還電圧Ｖfが誤差電圧Ｖeより低い場合に他方の論理レベル（本実施形態ではＬレベル）の比較信号を出力する。

インバータ４７及びバッファ４８は、コンパレータ４５から出力される比較信号に基づいて、ＮチャネルＭＯＳＦＥＴ１１，１２を相補的にオンオフさせるための制御信号を出力する回路である。コンパレータ４５から出力される比較信号が、帰還電圧Ｖfが誤差電圧Ｖeより高いことを示す論理レベル（本実施形態ではＨレベル）の場合、インバータ４７はＮチャネルＭＯＳＦＥＴ１１（電源側トランジスタ）をオフさせるための一方の論理レベル（本実施形態ではＬレベル）の制御信号（第１制御信号）を出力し、バッファ４８はＮチャネルＭＯＳＦＥＴ１２（接地側トランジスタ）をオンさせるための他方の論理レベル（本実施形態ではＨレベル）の制御信号（第２制御信号）を出力する。また、コンパレータ４５から出力される比較信号が、帰還電圧Ｖfが誤差電圧Ｖeより低いことを示す論理レベル（本実施形態ではＬレベル）の場合、インバータ４７はＮチャネルＭＯＳＦＥＴ１１（電源側トランジスタ）をオンさせるための他方の論理レベル（本実施形態ではＨレベル）の制御信号（第１制御信号）を出力し、バッファ４８はＮチャネルＭＯＳＦＥＴ１２（接地側トランジスタ）をオフさせるための一方の論理レベル（本実施形態ではＬレベル）の制御信号（第２制御信号）を出力する。

ＳＲ−ＦＦ５０は、ＤＣ−ＤＣコンバータ１Ａの起動時にプレバイアス状態が発生している場合に、ＮチャネルＭＯＳＦＥＴ１１，１２の相補的なオンオフ動作を停止させることにより回生動作を防止するための回路である。なお、ＮチャネルＭＯＳＦＥＴ１１，１２を相補的にオンオフさせることによってコイル１３に流れる電流を制御することを同期整流という。ＳＲ−ＦＦ５０は、誤差電圧Ｖeが帰還電圧Ｖfより高くなった後に、同期整流を開始させるための信号（スイッチング開始信号）を出力する。ＳＲ−ＦＦ５０のセット端子Ｓには、コンパレータ４５から出力される比較信号がインバータ５１を介して入力されている。また、ＳＲ−ＦＦ５０のリセット端子Ｒには、マイコン３５から出力されるスタンバイ信号が端子ＳＴＢを介して入力されている。

ここで、本実施形態では、スタンバイ信号は、ＤＣ−ＤＣコンバータ１Ａの起動時にＨレベルとなるパルス信号であることとする。また、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号が、同期整流の開始可否を示す信号となっている。そして、本実施形態では、ＳＲ−ＦＦ５０の出力端子ＱからＨレベルの信号（開始信号）が出力されている場合に同期整流が行われることとする。したがって、本実施形態においては、ＤＣ−ＤＣコンバータ１Ａの起動時には、マイコン３５から出力されるスタンバイ信号によってＳＲ−ＦＦ５０から出力される信号がＬレベルとなり、回生防止動作が行われることとなる。なお、スタンバイ信号以外であっても、ＤＣ−ＤＣコンバータ１Ａの起動時にＳＲ−ＦＦ５０の出力端子Ｑから出力される信号をＬレベルとすることができる信号を用いることができる。例えば、ＤＣ−ＤＣコンバータ１Ａの駆動電圧が駆動に必要なレベルに達しているかどうかを判定するためのＵＶＬＯ（Under Voltage Lock Out）回路から出力される信号に基づいて、ＤＣ−ＤＣコンバータ１Ａの起動時にＳＲ−ＦＦ５０の出力端子Ｑから出力される信号をＬレベルとすることも可能である。

そして、インバータ４７から出力される信号が、端子ＨＤを介してＮチャネルＭＯＳＦＥＴ１１のゲート（制御電極）に入力されている。また、バッファ４８から出力される信号が、ＡＮＤ回路５３の一方の入力端子に入力されている。また、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号が、ＡＮＤ回路５３の他方の入力端子に入力されている。そして、ＡＮＤ回路５３から出力される信号が、端子ＬＤを介してＮチャネルＭＯＳＦＥＴ１２のゲート（制御電極）に入力されている。つまり、ＳＲ−ＦＦ５０の出力端子ＱからＬレベルの信号が出力されている間は、ＡＮＤ回路５３から出力される信号はコンパレータ４５から出力される比較信号にかかわらずＬレベルとなり、同期整流が行われない。

なお、スイッチング制御回路１０Ａにおける、インバータ４７、バッファ４８、ＳＲ−ＦＦ５０、インバータ５１、及びＡＮＤ回路５３が、本発明の駆動回路に相当する。また、ＳＲ−ＦＦ５０及びインバータ５１が本発明の開始信号出力回路に相当し、インバータ４７及びバッファ４８が本発明の制御信号出力回路に相当し、ＡＮＤ回路５３が本発明の駆動制御回路に相当する。

また、スイッチング制御回路１０Ａは、集積化することができる。スイッチング制御回路１０Ａを集積化する場合、例えば、電流源２３や電源２５等をスイッチング制御回路１０Ａが備えることとしてもよい。また、ＮチャネルＭＯＳＦＥＴ１１，１２をスイッチング制御回路１０Ａが備えることとしてもよい。

＝＝動作説明＝＝
ＤＣ−ＤＣコンバータ１Ａの動作について説明する。まず、ＤＣ−ＤＣコンバータ１Ａの起動時に、出力電圧Ｖoutがゼロレベルの場合、すなわち、プレバイアス状態が発生していない場合の動作について説明する。図２は、起動時にプレバイアス状態が発生していない場合のＤＣ−ＤＣコンバータ１Ａにおける電圧変化を示す図である。ＤＣ−ＤＣコンバータ１Ａが起動されると、電流源２３から出力される電流Ｉssによって、電圧Ｖssが上昇しはじめる。この時点では、電圧Ｖrefよりも電圧Ｖssの方が低いため、誤差増幅回路４０は、電圧Ｖssと帰還電圧Ｖfとの誤差を増幅して出力することとなる。そして、プレバイアス状態が発生していない場合、帰還電圧Ｖfよりも電圧Ｖssの方が高くなるため、誤差増幅回路４０から出力される誤差電圧Ｖeは、電圧Ｖssに従って徐々に高くなる。そのため、コンパレータ４５から出力される信号はＬレベルとなり、インバータ４７からはＨレベルの信号が出力され、バッファ４８からはＬレベルの信号が出力される。また、コンパレータ４５から出力される信号がＬレベルであるため、ＳＲ−ＦＦ５０のセット端子ＳにはＨレベルの信号が入力される。そして、ＳＲ−ＦＦ５０のセット端子ＳにＨレベルの信号が入力されると、ＳＲ−ＦＦ５０の出力端子ＱからＨレベルの信号が出力される。つまり、ＡＮＤ回路５３から出力される信号のレベルは、バッファ４８から出力される信号のレベルによって定まることとなる。いま、インバータ４７からＨレベルの信号が出力され、バッファ４８からＬレベルの信号が出力されているため、ＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなる。そのため、出力電圧Ｖoutが上昇しはじめる。

そして、出力電圧Ｖoutが上昇し、帰還電圧Ｖfが電圧Ｖssを超えると、誤差増幅回路４０から出力される誤差電圧Ｖeが下降しはじめる。そして、誤差電圧Ｖeが帰還電圧Ｖfより低くなると、コンパレータ４５から出力される信号がＨレベルとなる。そして、コンパレータ４５から出力される信号がＨレベルになると、インバータ４７からＬレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１がオフとなる。このとき、バッファ４８からＨレベルの信号が出力され、ＳＲ−ＦＦ５０の出力端子ＱからＨレベルの信号が出力されているため、ＡＮＤ回路５３からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１２がオンとなる。そのため、出力電圧Ｖoutが下降しはじめる。

つまり、帰還電圧Ｖfが電圧Ｖssより低いとＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなることによって帰還電圧Ｖfが上昇し、帰還電圧Ｖfが電圧Ｖssより高いとＮチャネルＭＯＳＦＥＴ１１がオフ、ＮチャネルＭＯＳＦＥＴ１２がオンとなることによって帰還電圧Ｖfが下降する。このように、ＤＣ−ＤＣコンバータ１Ａでは、ＮチャネルＭＯＳＦＥＴ１１，１２の相補的なオンオフによる同期整流によって、帰還電圧Ｖfが電圧Ｖssとなるように出力電圧Ｖoutが徐々に上昇していく。

そして、電圧Ｖssが電圧Ｖrefを超えるとソフトスタート動作が終了し、誤差増幅回路４０は、電圧Ｖrefと帰還電圧Ｖfとの誤差を増幅して出力することとなる。帰還電圧Ｖfが電圧Ｖrefより低くなると、誤差増幅回路４０から出力される誤差電圧Ｖeが上昇し、コンパレータ４５から出力される信号がＬレベルとなる。そのため、ＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなることによって帰還電圧Ｖfが上昇する。また、帰還電圧Ｖfが電圧Ｖrefより高くなると、誤差増幅回路４０から出力される誤差電圧Ｖeが下降し、コンパレータ４５から出力される信号がＨレベルとなる。そのため、ＮチャネルＭＯＳＦＥＴ１１がオフ、ＮチャネルＭＯＳＦＥＴ１２がオンとなることによって帰還電圧Ｖfが下降する。このように、ＤＣ−ＤＣコンバータ１Ａでは、帰還電圧Ｖfが電圧Ｖrefとなるように同期整流が行われることにより、出力電圧Ｖoutが帰還電圧Ｖrefに応じた目的電圧となる。

次に、ＤＣ−ＤＣコンバータ１Ａの起動時に、出力電圧Ｖoutがゼロレベルになっていない状態、すなわち、プレバイアス状態が発生している場合の動作について説明する。図３は、起動時に出力電圧Ｖoutがゼロレベル以上で目的レベル以下の電圧になっている場合のＤＣ−ＤＣコンバータ１Ａにおける電圧変化を示す図である。ＤＣ−ＤＣコンバータ１Ａが起動されると、マイコン３５から出力されるスタンバイ信号によって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＬレベルとなる。また、電流源２３から出力される電流Ｉssによって、電圧Ｖssが上昇しはじめる。この時点では、電圧Ｖrefよりも電圧Ｖssの方が低いため、誤差増幅回路４０は、電圧Ｖssと帰還電圧Ｖfとの誤差を増幅して出力することとなる。そして、プレバイアス状態により、電圧Ｖssよりも帰還電圧Ｖfの方が高い状態となっているため、誤差増幅回路４０から出力される誤差電圧Ｖeは、Ｌレベルに張り付いた状態となる。そのため、コンパレータ４５から出力される信号はＨレベルとなり、インバータ４７からはＬレベルの信号が出力され、バッファ４８からはＨレベルの信号が出力される。また、コンパレータ４５から出力される信号がＨレベルであるため、ＳＲ−ＦＦ５０のセット端子ＳにはＬレベルの信号が入力される。したがって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号はＬレベルのままである。

このとき、バッファ４８からＨレベルの信号が出力されているが、ＳＲ−ＦＦ５０の出力端子ＱからＬレベルの信号が出力されているため、ＡＮＤ回路５３からはＬレベルの信号が出力されることとなる。したがって、端子ＨＤ及び端子ＬＤの何れにもＬレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１，１２の何れもオフとなり、同期整流は行われず、回生動作が防止される。

その後、電圧Ｖssが上昇して行き、電圧Ｖssが帰還電圧Ｖfを超えると、誤差増幅回路４０から出力される誤差電圧Ｖeが上昇しはじめる。そして、誤差電圧Ｖeが帰還電圧Ｖfより高くなると、コンパレータ４５から出力される信号がＬレベルとなる。そして、コンパレータ４５から出力される信号がＬレベルになると、インバータ４７からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１がオンとなる。このとき、バッファ４８からはＬレベルの信号が出力されるため、ＡＮＤ回路５３からＬレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１２がオフとなる。そのため、出力電圧Ｖoutが上昇しはじめる。また、コンパレータ４５から出力される信号がＬレベルになると、ＳＲ−ＦＦ５０のセット端子ＳにＨレベルの信号が入力され、ＳＲ−ＦＦ５０の出力端子ＱからＨレベルの信号が出力される。

そして、出力電圧Ｖoutが上昇し、帰還電圧Ｖfが電圧Ｖssを超えると、誤差増幅回路４０から出力される誤差電圧Ｖeが下降しはじめる。そして、誤差電圧Ｖeが帰還電圧Ｖfより低くなると、コンパレータ４５から出力される信号がＨレベルとなる。そして、コンパレータ４５から出力される信号がＨレベルになると、インバータ４７からＬレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１１がオフとなる。このとき、バッファ４８からＨレベルの信号が出力され、ＳＲ−ＦＦ５０の出力端子ＱからＨレベルの信号が出力されているため、ＡＮＤ回路５３からＨレベルの信号が出力され、ＮチャネルＭＯＳＦＥＴ１２がオンとなる。そのため、出力電圧Ｖoutが下降しはじめる。

つまり、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルになった後、すなわち、回生防止動作が解除された後は、帰還電圧Ｖfが電圧Ｖssより低いとＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなることによって帰還電圧Ｖfが上昇し、帰還電圧Ｖfが電圧Ｖssより高いとＮチャネルＭＯＳＦＥＴ１１がオフ、ＮチャネルＭＯＳＦＥＴ１２がオンとなることによって帰還電圧Ｖfが下降する。このように、ＤＣ−ＤＣコンバータ１Ａでは、ＮチャネルＭＯＳＦＥＴ１１，１２の相補的なオンオフによる同期整流によって、帰還電圧Ｖfが電圧Ｖssとなるように出力電圧Ｖoutが徐々に上昇していく。そして、電圧Ｖssが電圧Ｖrefを超えると、誤差増幅回路４０は、電圧Ｖrefと帰還電圧Ｖfとの誤差を増幅して出力することとなる。したがって、ＤＣ−ＤＣコンバータ１Ａでは、帰還電圧Ｖfが電圧Ｖrefとなるように同期整流が行われることにより、出力電圧Ｖoutが帰還電圧Ｖrefに応じた目的電圧となる。

このように、ＤＣ−ＤＣコンバータ１Ａでは、コンパレータ４５から出力される比較信号に基づいて、回生防止動作が制御されている。つまり、コンパレータ４５により、ＤＣ−ＤＣコンバータ１Ａにおける同期整流を制御する信号を生成する機能と、回生防止動作を解除するための信号を生成する機能とが実現されている。したがって、ＤＣ−ＤＣコンバータ１Ａでは、回生防止動作を実現するために専用のコンパレータを設ける必要がなく、スイッチング制御回路１０Ａの回路規模を小さくすることができる。

また、ＤＣ−ＤＣコンバータ１Ａでは、回生防止動作が解除されて同期整流が開始される際には、ＮチャネルＭＯＳＦＥＴ１２よりも先にＮチャネルＭＯＳＦＥＴ１１がオンすることとなる。ここで、仮に、同期整流が開始される際にＮチャネルＭＯＳＦＥＴ１２がオンすることとすると、ＮチャネルＭＯＳＦＥＴ１１がオンするまでの間、出力電圧Ｖoutが下降してしまうこととなる。しかし、ＤＣ−ＤＣコンバータ１Ａでは、ＮチャネルＭＯＳＦＥＴ１１が先にオンとなるため、同期整流が開始される際に出力電圧Ｖoutが下降することを抑制することができる。

＜＜第２実施形態＞＞
＝＝回路構成＝＝
図４は、本発明の第２実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。ＤＣ−ＤＣコンバータ１Ｂは、第１実施形態のＤＣ−ＤＣコンバータ１Ａにおけるスイッチング制御回路１０Ａに代えて、スイッチング制御回路１０Ｂを備えている。そして、スイッチング制御回路１０Ｂは、スイッチング制御回路１０Ａが備える構成に加え、コンパレータ６０（参照電圧比較回路）、電源６１、ＮＯＲ回路６２、及びインバータ６３を備えている。

コンパレータ６０は、ＤＣ−ＤＣコンバータ１Ｂにおける回生防止動作を強制的に解除するための回路である。例えば、第１実施形態のＤＣ−ＤＣコンバータ１Ａにおいて、プレバイアス状態における出力電圧Ｖoutが目的電圧よりも高い場合を想定する。この場合、帰還電圧Ｖfが電圧Ｖrefよりも高いため、コンパレータ４５から出力される信号がＨレベルのままとなる。そのため、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＬレベルのままとなり、同期整流が開始されず、出力電圧Ｖoutが目的電圧より高い状態が継続してしまうこととなる。そこで、ＤＣ−ＤＣコンバータ１Ｂでは、コンパレータ６０を用いることにより、ソフトスタート動作終了後に、回生防止動作を強制的に解除する機能を実現している。

コンパレータ６０の一方の入力端子（本実施形態では＋入力端子）には、端子ＳＳを介して電圧Ｖssが印加され、コンパレータ６０の他方の入力端子（本実施形態では−入力端子）には、電源６１から出力される電圧Ｖendが印加されている。そして、コンパレータ５０は、＋入力端子に印加される電圧Ｖssと、−入力端子に印加される電圧Ｖendとの比較を行い、電圧Ｖssが電圧Ｖendより高い場合に一方の論理レベル（本実施形態ではＨレベル）の比較信号を出力し、電圧Ｖssが電圧Ｖendより低い場合に他方の論理レベル（本実施形態ではＬレベル）の比較信号を出力する。なお、電源６１は、スイッチング制御回路１０Ｂの外部に設けられていることとしてもよい。

ここで、電圧Ｖendは、ソフトスタート動作の終了を検出するための電圧であり、電圧Ｖref以上の電圧となっている。すなわち、電圧Ｖssが電圧Ｖendより高くなってコンパレータ６０からＨレベルの信号が出力されると、ソフトスタート動作が終了したと判断され、回生防止動作が解除されることとなる。なお、回生防止動作を解除するタイミングをソフトスタート動作が確実に終了した後にするために、電圧Ｖendは、電圧Ｖrefと同一ではなく、電圧Ｖrefより少し高い電圧とすることが好ましい。

ＮＯＲ回路６２の一方の入力端子には、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号が入力されており、ＮＯＲ回路６２の他方の入力端子には、コンパレータ６０から出力される信号が入力されている。したがって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号、または、コンパレータ６０から出力される信号の何れか一方がＨレベルになると、ＮＯＲ回路６２から出力される信号がＬレベルとなる。そして、ＮＯＲ回路６２から出力される信号は、インバータ回路６３を介して、バッファ４８から出力される信号とともにＡＮＤ回路５３に入力されている。

なお、スイッチング制御回路１０Ｂにおける、インバータ４７、バッファ４８、ＳＲ−ＦＦ５０、インバータ５１、ＡＮＤ回路５３、ＮＯＲ回路６２、及びインバータ６３が、本発明の駆動回路に相当する。また、ＳＲ−ＦＦ５０及びインバータ５１が本発明の開始信号出力回路に相当し、インバータ４７及びバッファ４８が本発明の制御信号出力回路に相当し、ＡＮＤ回路５３、ＮＯＲ回路６２、及びインバータ６３が本発明の駆動制御回路に相当する。

＝＝動作説明＝＝
ＤＣ−ＤＣコンバータ１Ｂの動作について説明する。なお、プレバイアス状態が発生していない場合は、回生防止動作が行われないため、第１実施形態のＤＣ−ＤＣコンバータ１Ａと同様の動作となる。また、プレバイアス状態における帰還電圧Ｖfが電圧Ｖrefより低い場合は、ソフトスタート動作によって電圧Ｖssが上昇し、電圧Ｖssが帰還電圧Ｖfより高くなると、第１実施形態のＤＣ−ＤＣコンバータ１Ａと同様にＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルとなる。そして、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルになると、インバータ６３から出力される信号がＨレベルとなり、回生防止動作が解除される。

そして、プレバイアス状態における帰還電圧Ｖfが電圧Ｖrefより高い場合、ソフトスタート動作が終了してもコンパレータ４５から出力される信号はＨレベルのままとなっている。そのため、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号はＬレベルのままであり、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号によっては、回生防止動作は解除されない。しかし、電圧Ｖssが電圧Ｖendより高くなると、コンパレータ６０から出力される信号がＨレベルとなり、ＮＯＲ回路６２から出力される信号がＬレベルとなる。すなわち、インバータ６３から出力される信号がＨレベルとなり、コンパレータ４５から出力される信号のレベルにかかわらず、回生防止動作が強制的に解除される。

このように、ＤＣ−ＤＣコンバータ１Ｂでは、第１実施形態におけるＤＣ−ＤＣコンバータ１Ａと同様に、コンパレータ４５から出力される比較信号に基づいて回生防止動作が制御されており、回生防止動作を実現するために専用のコンパレータを設ける必要がなく、スイッチング制御回路１０Ｂの回路規模を小さくすることができる。さらに、ＤＣ−ＤＣコンバータ１Ｂでは、ソフトスタート動作終了後も帰還電圧Ｖfが電圧Ｖrefより高い場合は回生防止動作が強制的に解除される。したがって、出力電圧Ｖoutが目的電圧より高い状態が継続することがなく、出力電圧Ｖoutが供給される回路への影響を小さくすることができる。

＜＜第３実施形態＞＞
＝＝回路構成＝＝
ところで、第２実施形態に示したＤＣ−ＤＣコンバータ１Ｂでは、回生防止動作を強制的に解除する際、出力電圧Ｖoutが一時的に下降する。図５は、第２実施形態に示したＤＣ−ＤＣコンバータ１Ｂにおいて、プレバイアス状態での帰還電圧Ｖfが電圧Ｖrefより高い場合の電圧変化を示す図である。帰還電圧Ｖfが電圧Ｖrefより高いため、電圧Ｖssが上昇しても誤差増幅回路４０から出力される誤差電圧ＶeはＬレベルに張り付いたままである。その後、前述したように、電圧Ｖssが電圧Ｖendより高くなると、コンパレータ６０からＨレベルの信号が出力されて回生防止動作が強制的に解除され、同期整流が開始される。

このとき、誤差増幅回路４０から出力される電圧ＶeはＬレベルのままである。したがって、コンパレータ４５から出力される信号はＨレベルとなり、ＮチャネルＭＯＳＦＥＴ１１がオフ、ＮチャネルＭＯＳＦＥＴ１２がオンとなる。そのため、出力電圧Ｖoutが下降しはじめる。そして、出力電圧Ｖoutが下降して帰還電圧Ｖfが電圧Ｖrefより低くなると、誤差増幅回路４０から出力される誤差電圧Ｖeは上昇しはじめる。しかし、誤差増幅回路４０は、キャパシタ３１及び抵抗３２により定まる積分定数によって積分動作するため、誤差電圧Ｖeはすぐには上昇しない。そのため、ＤＣ−ＤＣコンバータ１Ｂでは、出力電圧Ｖoutがゼロレベルに近い電圧まで下降する。その後、誤差電圧Ｖeが上昇すると、コンパレータ４５から出力される信号がＬレベルとなり、ＮチャネルＭＯＳＦＥＴ１１がオン、ＮチャネルＭＯＳＦＥＴ１２がオフとなる。そして、帰還電圧Ｖfが電圧Ｖrefとなるように出力電圧Ｖoutが上昇していくこととなる。

このように、第２実施形態のＤＣ−ＤＣコンバータ１Ｂでは、回生防止動作の強制解除時に出力電圧Ｖoutが下降してしまう。そこで、出力電圧Ｖoutを供給する回路によっては、以下の第３実施形態で示すように、回生防止動作の強制解除時における出力電圧Ｖoutの下降を抑制することが好ましい場合がある。

図６は、本発明の第３実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。ＤＣ−ＤＣコンバータ１Ｃは、第２実施形態のＤＣ−ＤＣコンバータ１Ｂにおけるスイッチング制御回路１０Ｂに代えて、スイッチング制御回路１０Ｃを備えている。スイッチング制御回路１０Ｃは、回生防止動作の強制解除時における出力電圧Ｖoutの大幅な下降を抑制する機能を有するものであり、スイッチング制御回路１０Ｂが備える構成に加え、スイッチ回路７０（誤差電圧制御回路）を備えている。

スイッチ回路７０は、誤差増幅回路４０の−入力端子に印加する電圧を、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号に応じて切り替えることができる。具体的には、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号が、回生防止動作を行わせることを示す一方の論理レベル（本実施形態ではＬレベル）の場合、スイッチ回路７０は、誤差増幅回路４０の出力端子と−入力端子とを電気的に接続することにより、−入力端子に誤差電圧Ｖeを印加する。この場合、誤差電圧Ｖeは、電圧Ｖss又は電圧Ｖrefの低い方と同電位となる。つまり、誤差増幅回路４０は、電圧Ｖss又は電圧Ｖrefの低い方を出力するバッファ回路として動作することとなる。また、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号が、回生防止動作を解除することを示す他方の論理レベル（本実施形態ではＨレベル）の場合、スイッチ回路７０は、端子ＦＢと誤差増幅回路４０の−入力端子とを電気的に接続することにより、−入力端子に帰還電圧Ｖfを印加する。

なお、スイッチング制御回路１０Ｃにおける、インバータ４７、バッファ４８、ＳＲ−ＦＦ５０、インバータ５１、ＡＮＤ回路５３、ＮＯＲ回路６２、及びインバータ６３が、本発明の駆動回路に相当する。また、ＳＲ−ＦＦ５０及びインバータ５１が本発明の開始信号出力回路に相当し、インバータ４７及びバッファ４８が本発明の制御信号出力回路に相当し、ＡＮＤ回路５３、ＮＯＲ回路６２、及びインバータ６３が本発明の駆動制御回路に相当する。

＝＝動作説明＝＝
ＤＣ−ＤＣコンバータ１Ｃの動作について説明する。まず、プレバイアス状態が発生していない場合の動作について説明する。この場合、ＤＣ−ＤＣコンバータ１Ｃが起動されると、マイコン３５から出力されるスタンバイ信号によって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＬレベルとなる。そして、スイッチ回路７０は、ＳＲ−ＦＦ５０の出力端子Ｑから出力されるＬレベルの信号に応じて、誤差増幅回路４０の出力端子と−入力端子とを電気的に接続する。つまり、誤差増幅回路４０の＋入力端子と−入力端子とが仮想短絡された状態となる。そして、ＤＣ−ＤＣコンバータ１Ｃの起動時には、電圧Ｖrefよりも電圧Ｖssの方が低いため、誤差増幅回路４０の出力端子から出力される誤差電圧Ｖeは、電圧Ｖssと同電位となる。そして、電圧Ｖssが徐々に上昇していくため誤差電圧Ｖeが帰還電圧Ｖfより高くなる。そのため、コンパレータ４５から出力される信号がＬレベルとなり、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルに変化する。ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルに変化すると、スイッチ回路７０は、端子ＦＢと誤差増幅回路４０の−入力端子とを電気的に接続する。以後は、帰還電圧Ｖfが電圧Ｖss又は電圧Ｖrefの低い方と同電位となるように同期整流が行われる。

次に、プレバイアス状態における帰還電圧Ｖfが電圧Ｖrefより低い場合の動作について説明する。この場合も、ＤＣ−ＤＣコンバータ１Ｃが起動されると、マイコン３５から出力されるスタンバイ信号によって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＬレベルとなる。そして、スイッチ回路７０は、ＳＲ−ＦＦ５０の出力端子Ｑから出力されるＬレベルの信号に応じて、誤差増幅回路４０の出力端子と−入力端子とを電気的に接続する。そのため、誤差増幅回路４０の出力端子から出力される誤差電圧Ｖeは、電圧Ｖssと同電位となる。このとき、プレバイアス状態によって、電圧Ｖssよりも帰還電圧Ｖfが高くなっているため、コンパレータ４５から出力される信号はＨレベルとなり、ＳＲ−ＦＦ５０から出力される信号はＬレベルのままである。したがって、ＤＣ−ＤＣコンバータ１Ｃでは回生防止動作が行われることとなる。

そして、電圧Ｖssの上昇とともに誤差増幅回路４０から出力される誤差電圧Ｖeが上昇し、誤差電圧Ｖeが帰還電圧Ｖfより高くなると、コンパレータ４５から出力される信号はＬレベルとなる。つまり、電圧Ｖssが帰還電圧Ｖfより高くなってプレバイアス状態が解除されると、コンパレータ４５から出力される信号がＬレベルとなる。そして、コンパレータ４５から出力される信号がＬレベルになると、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＨレベルとなり、回生防止動作が解除される。その後は、帰還電圧Ｖfが電圧Ｖss又は電圧Ｖrefの低い方と同電位となるように同期整流が行われる。

次に、プレバイアス状態における帰還電圧Ｖfが電圧Ｖrefより高い場合の動作について説明する。図７は、ＤＣ−ＤＣコンバータ１Ｃにおいて、プレバイアス状態での帰還電圧Ｖfが電圧Ｖrefより高い場合の電圧変化を示す図である。この場合も、ＤＣ−ＤＣコンバータ１Ｃが起動されると、マイコン３５から出力されるスタンバイ信号によって、ＳＲ−ＦＦ５０の出力端子Ｑから出力される信号がＬレベルとなる。そして、スイッチ回路７０は、ＳＲ−ＦＦ５０の出力端子Ｑから出力されるＬレベルの信号に応じて、誤差増幅回路４０の出力端子と−入力端子とを電気的に接続する。そのため、誤差増幅回路４０の出力端子から出力される誤差電圧Ｖeは、電圧Ｖssと同電位となる。このとき、プレバイアス状態によって、電圧Ｖssよりも帰還電圧Ｖfが高くなっているため、コンパレータ４５から出力される信号はＨレベルとなり、ＳＲ−ＦＦ５０から出力される信号はＬレベルのままである。したがって、ＤＣ−ＤＣコンバータ１Ｃでは回生防止動作が行われることとなる。

そして、電圧Ｖssが上昇して電圧Ｖrefより高くなると、誤差増幅回路４０の出力端子から出力される電圧Ｖeは、電圧Ｖrefと同電位となる。いま、帰還電圧Ｖfが電圧Ｖrefより高い状態にあるため、コンパレータ４５から出力される信号はＨレベルのままである。したがって、ＳＲ−ＦＦ５０から出力される信号はＬレベルのままとなり、ＤＣ−ＤＣコンバータ１Ｃでは回生保護動作が継続される。

その後、電圧Ｖssが上昇し続け、電源６１から出力される電圧Ｖendより高くなると、コンパレータ６０から出力される信号がＨレベルとなり、回生防止動作が強制的に解除される。このとき、誤差増幅回路４０から出力される誤差電圧Ｖeは、誤差増幅回路４０がバッファ回路として動作しているため、電圧Ｖrefと同電位となっている。したがって、回生防止動作が解除されると、すぐに、帰還電圧Ｖfが電圧Ｖrefとなるように同期整流が行われることとなる。そのため、出力電圧Ｖoutの大幅な下降を抑制することができる。

以上、本発明の実施形態について説明した。第１〜第３実施形態に示したように、ＤＣ−ＤＣコンバータ１Ａ，１Ｂ，１Ｃでは、コンパレータ４５から出力される比較信号に基づいて、回生防止動作が制御されている。つまり、コンパレータ４５により、ＤＣ−ＤＣコンバータ１Ａ，１Ｂ，１Ｃにおける同期整流を制御する信号を生成する機能と、回生防止動作を解除するための信号を生成する機能とが実現されている。したがって、ＤＣ−ＤＣコンバータ１Ａ，１Ｂ，１Ｃでは、回生防止動作を実現するために専用のコンパレータを設ける必要がなく、スイッチング制御回路１０Ａ，１０Ｂ，１０Ｃの回路規模を小さくすることができる。

また、ＤＣ−ＤＣコンバータ１Ａ，１Ｂ，１Ｃでは、回生防止動作が解除されて同期整流が開始される際には、ＮチャネルＭＯＳＦＥＴ１２よりも先にＮチャネルＭＯＳＦＥＴ１１がオンすることとなる。したがって、同期整流が開始される際に出力電圧Ｖoutが下降することを抑制することができる。

また、第２及び第３実施形態に示したように、ＤＣ−ＤＣコンバータ１Ｂ，１Ｃでは、ソフトスタート動作が終了しても帰還電圧Ｖfが電圧Ｖrefよりも高い場合は、回生防止動作が強制的に解除される。したがって、プレバイアス状態における出力電圧Ｖoutが目的電圧よりも高い場合であっても、ソフトスタート動作が終了した後に強制的に回生防止動作が解除される。そのため、出力電圧Ｖoutが目的電圧より高い状態が継続してしまうことがなく、出力電圧Ｖoutを目的電圧に変化させることができる。

また、第３実施形態に示したように、ＤＣ−ＤＣコンバータ１Ｃでは、回生防止動作が行われている間、誤差増幅回路４０が電圧Ｖss又はＶrefの低い方を出力するバッファ回路として機能している。そのため、回生防止動作が強制的に解除された際に、誤差増幅回路４０から出力される誤差電圧Ｖeが電圧Ｖrefと同電位となっており、出力電圧Ｖoutの大幅な下降を抑制することができる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

本発明の第１実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。 起動時にプレバイアス状態が発生していない場合のＤＣ−ＤＣコンバータ１Ａにおける電圧変化を示す図である。 起動時に出力電圧Ｖoutがゼロレベル以上で目的レベル以下の電圧になっている場合のＤＣ−ＤＣコンバータ１Ａにおける電圧変化を示す図である。 本発明の第２実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。 ＤＣ−ＤＣコンバータ１Ｂにおいて、プレバイアス状態での帰還電圧Ｖfが電圧Ｖrefより高い場合の電圧変化を示す図である。 本発明の第３実施形態であるスイッチング制御回路を用いて構成されるＤＣ−ＤＣコンバータの構成を示す図である。 ＤＣ−ＤＣコンバータ１Ｃにおいて、プレバイアス状態での帰還電圧Ｖfが電圧Ｖrefより高い場合の電圧変化を示す図である。 降圧型のＤＣ−ＤＣコンバータの一般的な構成を示す図である。

符号の説明

１Ａ，１Ｂ，１Ｃ ＤＣ−ＤＣコンバータ
１０Ａ，１０Ｂ，１０Ｃ スイッチング制御回路
１１，１２ ＮチャネルＭＯＳＦＥＴ
１３ インダクタ
１４，３１ キャパシタ
２１，２２，２４，３２ 抵抗
２３ 電流源
２５，６１ 電源
３５ マイコン
４０ 誤差増幅回路
４５，６０ コンパレータ
４７，５１，６３ インバータ
４８ バッファ
５０ ＳＲ型フリップフロップ
５３ ＡＮＤ回路
６２ ＮＯＲ回路
７０ スイッチ回路

Claims (8)

1. 直列に接続された第１及び第２トランジスタが相補的にオンオフすることにより、前記第１トランジスタに入力される入力電圧から目的レベルの出力電圧を生成するＤＣ−ＤＣコンバータの前記第１及び第２トランジスタのオンオフを制御するスイッチング制御回路であって、
   時間の経過とともに増加する第１参照電圧及び前記目的レベルの基準となる第２参照電圧のうち低い方の電圧と、前記出力電圧に応じた帰還電圧との誤差を増幅した誤差電圧を出力する誤差増幅回路と、
   前記帰還電圧と、前記誤差増幅回路から出力される前記誤差電圧との比較信号を出力する比較回路と、
   前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧を超えた後に、前記第１及び第２トランジスタを相補的にオンオフさせて前記出力電圧を前記目的レベルとすべく、前記第１及び第２トランジスタを各々制御する第１及び第２制御信号を出力する駆動回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記第１トランジスタが前記第２トランジスタより先にオンとなるように、前記第１及び第２制御信号の出力を開始すること、
   を特徴とするスイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧を超えると、前記第１及び第２制御信号の出力を開始させるためのスイッチング開始信号を出力する開始信号出力回路と、
   前記比較回路から出力される前記比較信号に基づいて、前記帰還電圧が前記誤差電圧より高い場合は、前記第１トランジスタをオフ、前記第２トランジスタをオンさせるための前記第１及び第２制御信号を出力し、前記帰還電圧が前記誤差電圧より低い場合は、前記第１トランジスタをオン、前記第２トランジスタをオフさせるための前記第１及び第２制御信号を出力する制御信号出力回路と、
   前記開始信号出力回路から前記スイッチング開始信号が入力されると、前記駆動回路から出力される前記第２トランジスタをオンさせるための前記第２制御信号を前記第２トランジスタに出力する駆動制御回路と、
   を備えることを特徴とするスイッチング制御回路。
4. 請求項１〜３の何れか一項に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記第１参照電圧が前記第２参照電圧以上の所定の電圧を超えると、前記比較回路から出力される前記比較信号にかかわらず、前記第１及び第２制御信号の出力を開始すること、
   を特徴とするスイッチング制御回路。
5. 請求項３に記載のスイッチング制御回路であって、
   前記第１参照電圧と前記第２参照電圧以上の所定の電圧との比較信号を出力する参照電圧比較回路を更に備え、
   前記開始信号出力回路は、
   前記比較回路から出力される前記比較信号と、前記参照電圧比較回路から出力される前記比較信号とに基づいて、前記誤差電圧が前記帰還電圧を超えるか、または、前記第１参照電圧が前記所定の電圧を超えると、前記スイッチング開始信号を出力すること、
   を特徴とするスイッチング制御回路。
6. 誤差電圧制御回路
   請求項４に記載のスイッチング制御回路であって、
   前記駆動回路が前記第１及び第２制御信号の出力を開始するまでの間、前記誤差増幅回路から出力される前記誤差電圧を、前記第１及び第２参照電圧のうち低い方の電圧とする誤差電圧制御回路を更に備えること、
   を特徴とするスイッチング制御回路。
7. 請求項６に記載のスイッチング制御回路であって、
   前記誤差電圧制御回路は、
   前記駆動回路が前記第１及び第２制御信号の出力を開始するまでの間、前記誤差増幅回路の前記帰還電圧が印加される入力端子に、前記帰還電圧の代わりに前記誤差電圧を印加するスイッチ回路により構成されること、
   を特徴とするスイッチング制御回路。
8. 請求項５に記載のスイッチング制御回路であって、
   前記誤差増幅回路の前記帰還電圧が印加される入力端子に、前記帰還電圧又は前記誤差電圧の何れか一方を印加するスイッチ回路を更に備え、
   前記開始信号出力回路は、
   前記比較回路から出力される前記比較信号に基づいて、前記誤差電圧が前記帰還電圧より低い場合は、前記スイッチ回路を介して前記誤差電圧を前記入力端子に印加させることによって、前記誤差電圧を前記第１及び第２参照電圧のうち低い方の電圧に応じた電圧に上昇させ、前記誤差電圧が前記帰還電圧より高い場合は、前記スイッチ回路を介して前記帰還電圧を前記入力端子に印加させること、
   を特徴とするスイッチング制御回路。
   
   

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