JP7393311B2 - スイッチング電源回路 - Google Patents

Description

本発明は、２つのスイッチング素子を相補的にオンオフすることにより入力電圧を所望の出力電圧に変換する同期整流方式のスイッチング電源回路に関する。

従来、同期整流方式のスイッチング電源回路として、コンパレータにより出力リップルを検出してスイッチング素子のオンオフ制御を行うヒステリシス制御方式のものがある。特許文献１には、ヒステリシス制御方式の一種であるＣＯＴ制御方式のスイッチング電源回路が開示されている。なお、ＣＯＴは、Constant On Timeの略称である。ヒステリシス制御方式では、高速な負荷応答に対応することができるものの、スイッチング周波数が変動するという欠点がある。

そこで、このようなスイッチング周波数の変動を抑制するため、入力電圧および出力電圧に応じて固定オン時間を制御する適応型ＣＯＴ制御方式のスイッチング電源回路が提案されている。このような方式のスイッチング電源回路の構成としては、例えば図９に示すような構成例を挙げることができる。図９に示すように、スイッチング電源回路１０１は、２つのスイッチング素子２、３を備える。スイッチング電源回路１０１は、２つのスイッチング素子２、３を相補的にオンオフすることにより、直流電源４から供給される入力電圧ＶＩＮを所望の出力電圧ＶＯＵＴに変換する同期整流方式の降圧型スイッチング電源回路である。

スイッチング素子２、３は、例えばＭＯＳトランジスタである。スイッチング素子２の一方の主端子は入力電圧ＶＩＮが与えられる入力電源線５に接続され、その他方の主端子はノードＮ１に接続されている。スイッチング素子３の一方の主端子はノードＮ１に接続され、その他方の主端子は回路の基準電位が与えられるグランドに接続されている。ノードＮ１と出力電圧ＶＯＵＴを出力するための出力電源線６との間にはインダクタ７が接続されている。出力電源線６とグランドとの間にはコンデンサ８が接続されている。

出力電源線６およびグランドの間には、抵抗９および抵抗１０が直列接続されている。抵抗９および抵抗１０は、出力電圧ＶＯＵＴを分圧する分圧回路を構成している。抵抗９および抵抗１０の相互接続ノードであるノードＮ２の電圧は、出力電圧ＶＯＵＴを分圧して得られるフィードバック電圧ＶＦＢであり、コンパレータ１１の反転入力端子に与えられる。コンパレータ１１の非反転入力端子には、電圧源１２により生成される基準電圧ＶＲＥＦが与えられる。基準電圧ＶＲＥＦは、出力電圧ＶＯＵＴの目標値に対応する電圧となっている。

コンパレータ１１の出力信号は、トリガ信号Ｓａであり、そのトリガ信号Ｓａは信号生成回路１３に与えられる。信号生成回路１３は、トリガ信号Ｓａ、入力電圧ＶＩＮおよび出力電圧ＶＯＵＴに基づいて、スイッチング素子２、３をオンするオン時間に対応するオン時間信号Ｓｂを生成する。信号生成回路１３により生成されるオン時間信号Ｓｂは、駆動回路１４に与えられる。駆動回路１４は、オン時間信号Ｓｂに基づいて、駆動信号Ｓｃ、Ｓｄを生成し、それら駆動信号Ｓｃ、Ｓｄをスイッチング素子２、３のゲートに出力する。スイッチング素子２、３は、それぞれ駆動信号Ｓｃ、Ｓｄに基づいて駆動される。このように、駆動回路１４は、オン時間信号Ｓｂに基づいてスイッチング素子２、３を駆動するようになっている。

信号生成回路１３の具体的な構成としては、例えば図１０に示すような第１構成例および図１１に示すような第２構成例を挙げることができる。図１０に示す第１構成例では、信号生成回路１３は、抵抗２１、カレントミラー回路２２、トランジスタ２３、コンデンサ２４およびコンパレータ２５を備えている。抵抗２１の一方の端子は入力電圧ＶＩＮが与えられる入力電源線５に接続され、その他方の端子はカレントミラー回路２２の入力側のトランジスタ２７を介してグランドに接続されている。トランジスタ２７は、いわゆるダイオード接続されていることから、図１０などではダイオードのシンボルで表されている。

カレントミラー回路２２の出力側のトランジスタ２８の一方の主端子は、電源電圧ＶＤＤが与えられる電源線２９に接続されている。電源電圧ＶＤＤは、例えば５Ｖなど、入力電圧ＶＩＮよりも低い所定の電圧となっている。トランジスタ２８は、電流出力用のトランジスタであることから、図１０などでは電流源のシンボルで表されている。トランジスタ２８の他方の主端子は、ノードＮ２１に接続されている。このような構成によれば、カレントミラー回路２２の出力電流は、入力電圧ＶＩＮに比例した電流となり、ノードＮ２１に向けて出力される。

トランジスタ２３は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタ２３のドレインはノードＮ２１に接続され、そのソースはグランドに接続されている。トランジスタ２３のドレイン・ソース間、つまりノードＮ２１とグランドとの間には、コンデンサ２４が接続されている。トランジスタ２３のゲートには、トリガ信号Ｓａが与えられている。そのため、トランジスタ２３は、トリガ信号Ｓａによりオンオフされる。このような構成によれば、コンデンサ２４は、トランジスタ２３のオンオフに応じて、カレントミラー回路２２から出力される入力電圧ＶＩＮに比例した電流により充放電される。

この場合、トランジスタ２３は、コンパレータ１１から出力されるトリガ信号Ｓａに基づいてコンデンサ２４の充放電を制御するスイッチとして機能する。コンデンサ２４の端子電圧Ｖｃは、コンパレータ２５の反転入力端子に与えられている。コンパレータ２５の非反転入力端子には、出力電圧ＶＯＵＴに比例した出力比例電圧Ｖｏが与えられている。この場合、コンパレータ２５の出力信号がオン時間信号Ｓｂとなる。

一方、図１１に示す第２構成例は、第１構成例に対し、ＳＲラッチ回路２６が追加されている点などが異なっている。この場合、コンパレータ２５の反転入力端子には出力比例電圧Ｖｏが与えられ、その非反転入力端子には端子電圧Ｖｃが与えられている。また、この場合、コンパレータ２５の出力信号は、ＳＲラッチ回路２６のリセット端子Ｒに与えられている。ＳＲラッチ回路２６のセット端子Ｓには、トリガ信号Ｓａが与えられている。ＳＲラッチ回路２６の反転出力端子Ｑバーから出力される反転出力信号は、トランジスタ２３のゲートに与えられている。なお、図１１などでは、ＳＲラッチ回路２６の反転出力端子について、符号Ｑの上に「－」を付して示している。

このように、第２構成例では、トランジスタ２３のオンオフは、ＳＲラッチ回路２６の反転出力信号により制御される。この場合、ＳＲラッチ回路２６の非反転出力端子Ｑから出力される非反転出力信号がオン時間信号Ｓｂとなる。上記構成によれば、トリガ信号Ｓａにノイズが重畳した場合でも、ＳＲラッチ回路２６の各出力信号には、そのノイズの影響が表れることはない。したがって、第２構成例によれば、トリガ信号Ｓａにノイズが重畳した場合であっても、そのノイズの影響を受けることなくオン時間信号Ｓｂを精度良く生成することができる。なお、以下の説明では、上記した構成のスイッチング電源回路１０１のことを従来構成と称することとする。

特開２０１９－０２２３８９号公報

従来構成では、フィードバック電圧ＶＦＢにおける出力リップルがコンパレータ１１により検出され、そのコンパレータ１１から出力されるトリガ信号Ｓａが信号生成回路１３に入力される。信号生成回路１３では、トリガ信号Ｓａに基づいてトランジスタ２３のオンオフが制御され、その結果、入力電圧ＶＩＮに比例した電流Ｉによりコンデンサ２４が充放電される。電流Ｉは、下記（１）式により表される。ただし、Ｒは、抵抗２１の抵抗値であり、Ｇはカレントミラー回路２２の電流増幅率である。なお、下記（１）式を含む各数式では、添え字については下付き文字で表している。

信号生成回路１３では、コンデンサ２４の端子電圧Ｖｃと出力電圧ＶＯＵＴに比例した出力比例電圧Ｖｏとがコンパレータ２５で比較され、その比較結果に対応した出力信号に基づいてパルス状のオン時間信号Ｓｂが生成される。端子電圧Ｖｃおよび出力比例電圧Ｖｏは、図１２に示すような波形となる。オン時間信号Ｓｂのパルス幅Ｔｏｎは、下記（２）式により表される。ただし、Ｃはコンデンサ２４の静電容量値である。

（２）式に対して（１）式を代入することにより下記（３）式が得られる。一方、スイッチング電源回路１０１におけるオン時間Ｔｏｎの定義は、下記（４）式により表される。ただし、ｆｓｗはスイッチング素子２、３のスイッチング周波数である。

（３）式および（４）式から下記（５）式が得られる。

上記（５）式を満たすように抵抗値Ｒ、静電容量値Ｃおよび電流増幅率Ｇを設定することにより、入力電圧ＶＩＮと出力電圧ＶＯＵＴの比に比例した固定オン時間のパルス幅Ｔｏｎを有するオン時間信号Ｓｂが生成されることになる。駆動回路１４は、このようなオン時間信号Ｓｂに基づいてスイッチング素子２、３のオンオフを制御する。これにより、従来構成では、入力電圧ＶＩＮの変動に対して駆動信号Ｓｃ、Ｓｄのデューティが変化してスイッチング周波数ｆｓｗの変動が抑制される。

ただし、従来構成では、２つのスイッチング素子２、３の同時オンを回避するため、駆動回路１４において図１３に示すようなデッドタイムτｄが設定される。図１３および下記（６）式に示すように、駆動信号ＳｃまたはＳｄのパルス幅である実際のオン時間Ｔｏｎ＿ｄは、オン時間信号Ｓｂのパルス幅であるオン時間Ｔｏｎに対し、デッドタイムτｄだけ短い時間となる。つまり、この場合、駆動信号ＳｃまたはＳｄの実際のパルス幅Ｔｏｎ＿ｄは、オン駆動信号Ｓｄのパルス幅に対し、デッドタイムτｄ分だけ狭くなる。

このようなことから、従来構成では、インダクタ７およびコンデンサ８から構成されるＬＣタンクに注入される電荷が少なくなり、それに起因して実際のスイッチング周波数が高くなる。また、信号生成回路１３では、入力電圧ＶＩＮに反比例したパルス幅Ｔｏｎを有するオン時間信号Ｓｂが生成される。そのため、入力電圧ＶＩＮが比較的高いときにはパルス幅Ｔｏｎが狭くなり、デッドタイムτｄの比率が高まる。その結果、駆動信号ＳｃまたはＳｄの実際のパルス幅Ｔｏｎ＿ｄが一層狭くなり、それによりスイッチング周波数が一層高くなってしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、デッドタイムの影響によるスイッチング周波数の変動を抑制することができるスイッチング電源回路を提供することにある。

請求項１に記載のスイッチング電源回路は、２つのスイッチング素子（２、３）を備え、それら２つのスイッチング素子を相補的にオンオフすることにより入力電圧を所望の出力電圧に変換する同期整流方式のスイッチング電源回路であり、第１コンパレータ（１１）、信号生成回路（３１、４１、６１、７１、８１）および駆動回路（１４）を備える。前記第１コンパレータは、前記出力電圧に応じたフィードバック電圧および所定の第１基準電圧を比較する。前記信号生成回路は、前記第１コンパレータの出力信号、前記入力電圧および前記出力電圧に基づいて、前記スイッチング素子をオンするオン時間に対応するオン時間信号を生成する。前記駆動回路は、前記オン時間信号に基づいて前記スイッチング素子を駆動する。

この場合、前記信号生成回路は、前記入力電圧に比例した電流により充放電されるコンデンサ（２４）と、前記第１コンパレータの出力信号に基づいて前記コンデンサの充放電を制御するスイッチ（２３）と、前記出力電圧に比例した出力比例電圧に対して前記入力電圧に比例したオフセット電圧を加えた電圧である第２基準電圧を生成する基準電圧生成部（３７、５０、６４、７４、９１）と、前記コンデンサの端子電圧および前記第２基準電圧を比較する第２コンパレータ（２５）と、を備える。そして、前記信号生成回路は、前記第２コンパレータの出力信号に基づいて前記オン時間信号を生成する。

上記構成によれば、オン時間信号を生成するための第２コンパレータにおいて、コンデンサの端子電圧の比較対象となる第２基準電圧は、出力比例電圧に対して入力電圧に比例したオフセット電圧を加えた電圧となっている。そのため、信号生成回路により生成されるオン時間信号のパルス幅は、入力電圧が高くなるほど広くなるとともに入力電圧が低くなるほど狭くなるように、入力電圧に応じて変化する。

これにより、上記構成では、デッドタイムの影響によるパルス幅の減少が補正され、その結果、スイッチング周波数の変動が抑制される。そのため、上記構成によれば、デッドタイムの影響により入力電圧が比較的高くなるときであってもスイッチング周波数が一層高まることを抑制することができる。このように、スイッチング周波数の変動が抑えられることにより、上記構成のスイッチング電源回路では、放射ノイズを抑制するために基板上に挿入されるノイズフィルタの定数を最適化して部品コストを低減することができるという効果が得られる。

第１実施形態に係るスイッチング電源回路の構成を模式的に示す図 第１実施形態に係る信号生成回路の具体的な構成例を示す図 第１実施形態に係るコンデンサの端子電圧、出力比例電圧、第２基準電圧、オン時間信号および駆動信号の波形を模式的に示すタイミングチャート 第２実施形態に係る信号生成回路の具体的な構成例を示す図 第３実施形態に係る信号生成回路の具体的な構成例を示す図 第４実施形態に係る信号生成回路の具体的な構成例を示す図 第５実施形態に係る信号生成回路の具体的な構成例を示す図 第５実施形態に係るコンデンサの端子電圧、出力比例電圧、第２基準電圧、オン時間信号、駆動信号およびパルス信号の波形を模式的に示すタイミングチャート 従来構成に係るスイッチング電源回路の構成を模式的に示す図 従来構成に係る信号生成回路の具体的な第１構成例を示す図 従来構成に係る信号生成回路の具体的な第２構成例を示す図 従来構成に係るコンデンサの端子電圧および出力比例電圧の波形を模式的に示すタイミングチャート 従来構成に係るコンデンサの端子電圧、出力比例電圧、オン時間信号および駆動信号の波形を模式的に示すタイミングチャート

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１～図３を参照して説明する。

図１に示す本実施形態のスイッチング電源回路１は、図９に示した従来構成のスイッチング電源回路１０１に対し、信号生成回路１３に代えて信号生成回路３１を備える点などが異なっている。なお、本実施形態において従来構成と実質的に同一の構成には同一の符号を付して説明を省略する。本実施形態では、基準電圧ＶＲＥＦは、第１基準電圧に相当し、コンパレータ１１は、フィードバック電圧ＶＦＢおよび基準電圧ＶＲＥＦを比較する第１コンパレータとして機能する。

信号生成回路３１の具体的な構成としては、例えば図２に示すような構成例を挙げることができる。図２に示すように、本実施形態の信号生成回路３１は、図１１に示した従来の第２構成例の信号生成回路１３に対し、カレントミラー回路２２に代えてカレントミラー回路３２を備える点、抵抗３３、増幅器３４および加算器３５が追加されている点などが異なっている。カレントミラー回路３２は、カレントミラー回路２２に対し、出力側のトランジスタ３６が追加されている点などが異なっている。

この場合、トランジスタ２８から出力される電流Ｉの増幅率は「ｇｍ」であり、トランジスタ３６から出力される電流Ｉｘの電流増幅率は「ｇｍｘ」となっている。トランジスタ３６の一方の主端子は電源線２９に接続され、その他方の主端子はノードＮ３１に接続されている。このような構成によれば、電流Ｉｘは、入力電圧ＶＩＮに比例した電流となり、ノードＮ３１に向けて出力される。ノードＮ３１とグランドとの間には抵抗３３が接続されている。

抵抗３３は、抵抗２１と同じ特性を持つものであり、具体的には抵抗２１と温度特性が同じものであり、また、抵抗２１と同じプロセスで生成されたものである。ノードＮ３１の電圧は、電流Ｉｘを抵抗３３により電圧に変換したものであり、入力電圧ＶＩＮに比例した電圧となる。ノードＮ３１の電圧は、増幅器３４に入力される。増幅器３４は、入力された電圧をゲインＫ倍した電圧を出力する。増幅器３４の出力電圧は、入力電圧ＶＩＮに比例したオフセット電圧Ｖｘとなり、加算器３５の一方の入力端子に与えられる。加算器３５の他方の入力端子には、出力比例電圧Ｖｏが与えられる。

加算器３５は、出力比例電圧Ｖｏに対してオフセット電圧Ｖｘを加算した電圧Ｖｏ＋Ｖｘを出力する。加算器３５の出力電圧は、第２基準電圧に相当する。この場合、カレントミラー回路３２、抵抗３３、増幅器３４および加算器３５により、上記した第２基準電圧を生成する基準電圧生成部３７が構成される。第２基準電圧に相当する電圧Ｖｏ＋Ｖｘは、コンパレータ２５の反転入力端子に与えられる。この場合、コンパレータ２５は、コンデンサ２４の端子電圧Ｖｃおよび電圧Ｖｏ＋Ｖｘを比較する第２コンパレータとして機能する。

以上説明した本実施形態によれば、次のような効果が得られる。
上記構成の信号生成回路３１では、入力電圧ＶＩＮに比例したカレントミラー回路３２の入力電流をゲインｇｍｘ倍した電流Ｉｘが生成され、その電流Ｉｘが抵抗３３により電圧に変換される。そして、上記構成の信号生成回路３１では、出力比例電圧Ｖｏに対して上記変換された電圧をゲインＫ倍したオフセット電圧Ｖｘが加算された電圧Ｖｏ＋Ｖｘがコンパレータ２５の反転入力端子に与えられている。

このように、上記構成では、オン時間信号Ｓｂを生成するためのコンパレータ２５において、コンデンサ２４の端子電圧Ｖｃの比較対象となる第２基準電圧は、出力比例電圧Ｖｏに対して入力電圧ＶＩＮに比例したオフセット電圧Ｖｘを加えた電圧Ｖｏ＋Ｖｘとなっている。そのため、信号生成回路３１により生成されるオン時間信号Ｓｂのパルス幅は、入力電圧ＶＩＮが高くなるほど広くなるとともに入力電圧ＶＩＮが低くなるほど狭くなるように、入力電圧ＶＩＮに応じて変化する。

これにより、本実施形態のスイッチング電源回路１では、デッドタイムτｄの影響によるパルス幅の減少が補正され、その結果、スイッチング周波数の変動が抑制される。そのため、本実施形態によれば、デッドタイムτｄの影響により入力電圧ＶＩＮが比較的高くなるときであってもスイッチング周波数が一層高まることを抑制することができる。このように、スイッチング周波数の変動が抑えられることにより、本実施形態のスイッチング電源回路１では、放射ノイズを抑制するために基板上に挿入されるノイズフィルタの定数を最適化して部品コストを低減することができるという効果が得られる。

また、上記構成では、各回路定数などについて次のように設定することで、デッドタイムτｄの影響によるパルス幅の減少を一層確実に補正することが可能となる。すなわち、本実施形態において、駆動信号ＳｃまたはＳｄのパルス幅である実際のオン時間Ｔｏｎ＿ｄは、下記（７）式により表される。

上記（７）式に表される実際のオン時間Ｔｏｎ＿ｄと、（４）式に示したスイッチング電源回路１におけるオン時間Ｔｏｎとが等しくなる条件として、下記（８）式が得られる。

上記（８）式に対して（５）式を代入することにより下記（９）式が得られる。ただし、この場合、電流増幅率Ｇを電流増幅率ｇｍに置き換えることとする。

一方、図２に示した構成の信号生成回路３１において生成されるオフセット電圧Ｖｘは、下記（１０）式により表される。ただし、Ｒｘは、抵抗３３の抵抗値である。

（９）式および（１０）式から下記（１１）式が得られる。

上記（１１）式が成立するように、各定数、具体的には増幅器３４のゲインＫ、カレントミラー回路３２の電流増幅率ｇｍ、ｇｍｘ、抵抗３３の抵抗値Ｒｘおよびコンデンサ２４の静電容量値Ｃを設定することにより、図３に示すように、事前にデッドタイムτｄ分広げたパルス幅Ｔｏｎを有するオン時間信号Ｓｂが生成されることになる。そのため、このようにすれば、駆動信号ＳｃまたはＳｄのパルス幅Ｔｏｎ＿ｄがデッドタイムτｄの影響により狭くなったとしても目標とするパルス幅を維持できるようになる。したがって、上記したような定数設定によれば、入力電圧ＶＩＮの変動にかかわらずスイッチング周波数が変動することを一層確実に抑制することができる。

上記構成の信号生成回路３１では、入力電圧ＶＩＮに比例したカレントミラー回路３２の入力電流をゲインｇｍｘ倍した電流Ｉｘが、上記入力電流を生成するための抵抗２１と同じ特性を持つ抵抗３３により電圧に変換されるようになっている。このようにすれば、抵抗２１、３３の各抵抗値Ｒ、Ｒｘは、温度による変動およびプロセス変動が同じ態様となり、その結果、オフセット電圧Ｖｘの生成精度が高められてスイッチング周波数の変動を精度良く抑制することができる。

（第２実施形態）
以下、第１実施形態に対して信号生成回路の具体的な構成が変更された第２実施形態について図４を参照して説明する。
図４に示すように、本実施形態の信号生成回路４１は、図２に示した第１実施形態の信号生成回路３１に対し、カレントミラー回路３２に代えてカレントミラー回路４２を備える点、増幅器３４および加算器３５に代えて抵抗４３およびカレントミラー回路４４を備える点などが異なる。

カレントミラー回路４２は、カレントミラー回路３２に対し、出力側のトランジスタ３６に代えてトランジスタ４５を備える点などが異なっている。トランジスタ４５から出力される電流Ｉｘの電流増幅率は「Ｋ×ｇｍｘ」となっている。なお、Ｋは、増幅器３４のゲインと同様の値である。トランジスタ４５の一方の主端子は電源線２９に接続され、その他方の主端子はノードＮ３１に接続されている。このような構成によれば、カレントミラー回路４２のトランジスタ４５から出力される電流Ｉｘは、入力電圧ＶＩＮに比例した電流となり、ノードＮ３１に向けて出力される。なお、以下では、トランジスタ４５から出力される電流Ｉｘのことをオフセット電流とも称する。

抵抗４３の一方の端子には出力比例電圧Ｖｏが与えられ、その他方の端子はカレントミラー回路４４の入力側のトランジスタ４６を介してグランドに接続されている。トランジスタ４６は、いわゆるダイオード接続されていることから、図４などではダイオードのシンボルで表されている。カレントミラー回路４４の出力側のトランジスタ４７の一方の主端子は、電源線２９に接続されている。トランジスタ４７は、電流出力用のトランジスタであることから、図４などでは電流源のシンボルで表されている。トランジスタ４７から出力される電流Ｉｖの電流増幅率は「ｇｍｖ」となっている。トランジスタ４７の他方の主端子は、ノードＮ３１に接続されている。

このような構成によれば、カレントミラー回路４４から出力される電流Ｉｖは、出力比例電圧Ｖｏに比例した電流、ひいては出力電圧ＶＯＵＴに比例した電流となり、ノードＮ３１に向けて出力される。なお、以下では、カレントミラー回路４４から出力される電流Ｉｖのことを出力比例電流とも称する。電流増幅率ｇｍｖは、トランジスタ４５から出力される電流Ｉｘがゼロになったときに、ノードＮ３１の電圧が出力比例電圧Ｖｏと同じ電圧値となるような値に設定されている。上記構成によれば、ノードＮ３１の電圧は、出力比例電圧Ｖｏに対してオフセット電圧Ｖｘを加えた電圧Ｖｏ＋Ｖｘである第２基準電圧となり、コンパレータ２５の反転入力端子に与えられる。

この場合、抵抗４３およびカレントミラー回路４４により出力比例電流を生成する第１電流生成部４８が構成されるとともに、抵抗２１およびカレントミラー回路４２によりオフセット電流を生成する第２電流生成部４９が構成される。また、この場合、抵抗３３は、出力比例電流にオフセット電流を加算した加算電流を電圧に変換することによりオフセット電圧Ｖｘを生成する電圧生成部として機能する。さらに、この場合、第１電流生成部４８、第２電流生成部４９および抵抗３３により、第２基準電圧を生成する基準電圧生成部５０が構成される。

以上説明した本実施形態によっても第１実施形態と同様の効果が得られる。また、本実施形態の信号生成回路４１では、出力比例電圧Ｖｏに対して入力電圧ＶＩＮに比例したオフセット電圧Ｖｘを加算するための構成として、電流加算する構成が採用されている。このように電流加算する本実施形態の構成によれば、電圧加算する第１実施形態の構成に比べ、増幅器３４および加算器３５が不要になるなど、簡潔な構成とすることが可能となり、その結果、回路規模を小さく抑えることができるという効果が得られる。

（第３実施形態）
以下、第２実施形態に対して信号生成回路の具体的な構成が変更された第３実施形態について図５を参照して説明する。
図５に示すように、本実施形態の信号生成回路６１は、図４に示した第２実施形態の信号生成回路４１に対し、抵抗６２が追加されている点などが異なる。この場合、カレントミラー回路４２のトランジスタ４５から出力される電流Ｉｘの電流増幅率は「ｇｍｘ」となっている。カレントミラー回路４４のトランジスタ４７の他方の主端子は、ノードＮ６１に接続されている。抵抗６２は、ノードＮ３１とノードＮ６１との間に接続されている。抵抗３３の抵抗値Ｒ１および抵抗６２の抵抗値Ｒ２は、下記（１２）式および下記（１３）式を満たすような値に設定されている。

上記構成では、出力比例電流である電流Ｉｖが流れる経路に介在する２つの抵抗３３、６２の直列回路により電圧生成部６３が構成される。この場合、２つの抵抗３３、６２のうち低電位側に配置される抵抗３３には、電流Ｉｖに加え、オフセット電流である電流Ｉｘも流れるようになっている。電圧生成部６３は、抵抗３３、６２の直列回路の端子電圧からオフセット電圧Ｖｘを生成するようになっている。この場合、第１電流生成部４８、第２電流生成部４９および電圧生成部６３により、第２基準電圧を生成する基準電圧生成部６４が構成される。

以上説明した本実施形態によっても、第２実施形態と同様の効果が得られる。さらに、本実施形態の信号生成回路６１によれば、次のような効果が得られる。すなわち、第２実施形態の構成では、特にゲインＫが１よりも非常に小さいとき、つまり「Ｋ＜＜１」のとき、カレントミラー回路４２のマッチング精度が課題になることがある。これに対し、本実施形態の構成によれば、抵抗３３、６２の抵抗比に応じてゲインＫを設定するようになっている。そのため、本実施形態によれば、カレントミラー回路４２から出力される電流Ｉｘの電流値を大きくすることが可能となってカレントミラー回路４２のマッチング精度がオフセット電流の生成精度に及ぼす影響が低減され、その結果、スイッチング周波数の変動を精度良く抑えることができる。

（第４実施形態）
以下、第３実施形態に対して信号生成回路の具体的な構成が変更された第４実施形態について図６を参照して説明する。
図６に示すように、本実施形態の信号生成回路７１は、図５に示した第３実施形態の信号生成回路６１に対し、カレントミラー回路４４に代えてカレントミラー回路２２およびＤ／Ａ変換器７２を備える点などが異なっている。なお、本明細書では、Ｄ／Ａ変換器のことをＤＡＣと省略することがある。

ＤＡＣ７２は、電流出力型の構成であり、入力されるデジタル値に応じた電流を出力する電流出力型の構成である。ＤＡＣ７２の出力電流は、カレントミラー回路２２の入力電流をゲインｇｍｘ倍した電流となるように構成されている。つまり、ＤＡＣ７２の出力電流は、入力電圧ＶＩＮに比例した電流となる。ＤＡＣ７２から出力される電流Ｉｘは、ノードＮ３１に向けて出力される。この場合、抵抗２１、カレントミラー回路２２およびＤＡＣ７２によりオフセット電流を生成する第２電流生成部７３が構成される。つまり、第２電流生成部７３は、ＤＡＣ７２の出力電流からオフセット電流を生成するようになっている。また、この場合、第１電流生成部４８、第２電流生成部７３および電圧生成部６３により、第２基準電圧を生成する基準電圧生成部７４が構成される。

以上説明した本実施形態によっても、第３実施形態と同様の効果が得られる。さらに、本実施形態の信号生成回路７１によれば、次のような効果が得られる。すなわち、信号生成回路７１では、ＤＡＣ７２の出力電流からオフセット電流を生成するようになっていることから、ＤＡＣ７２に入力するデジタル値に応じてオフセット電流を微調整することが可能となる。そのため、本実施形態の構成によれば、デッドタイムτｄの影響によるパルス幅の減少を精度良く補正することができ、その結果、スイッチング周波数の変動を確実に抑制することができる。

また、スイッチング電源回路１を構成する２つのスイッチング素子２、３は、ＩＣの外付け部品とされることが多く、その場合には、スイッチング素子２、３の遅延が様々なものとなることから、デッドタイムτｄを可変できる構成が望まれる。なお、ＩＣは、Integrated Circuitの略称である。このような要望に対応するため、スイッチング電源回路１では、デッドタイムτｄを任意の時間に設定できる構成となっている。本実施形態の信号生成回路７１によれば、このように任意の時間に設定されるデッドタイムτｄの設定値に応じて、オフセット電流の設定を調整することが可能となる。そのため、本実施形態によれば、デッドタイムτｄの影響によるパルス幅の減少を一層精度良く補正することができ、その結果、スイッチング周波数の変動を一層確実に抑制することができる。

（第５実施形態）
以下、第４実施形態に対して信号生成回路の具体的な構成が変更された第５実施形態について図７および図８を参照して説明する。
図７に示すように、本実施形態の信号生成回路８１は、図６に示した第４実施形態の信号生成回路７１に対し、デッドタイム検出部８２および出力補正部８３が追加されている点などが異なっている。

デッドタイム検出部８２には、オン時間信号Ｓｂおよび駆動信号Ｓｃが与えられている。デッドタイム検出部８２は、オン時間信号Ｓｂおよび駆動信号Ｓｃに基づいて、２つのスイッチング素子２、３の双方がオフする期間であるデッドタイムτｄを検出する。具体的には、デッドタイム検出部８２は、オン時間信号Ｓｂおよび駆動信号Ｓｃを論理合成することにより、図８に示すようなパルス信号Ｓｅを生成する。パルス信号Ｓｅのパルス幅がデッドタイムτｄの検出値に相当する。なお、デッドタイム検出部８２は、オン時間信号Ｓｂおよび駆動信号Ｓｄに基づいてデッドタイムτｄを検出する構成であってもよい。

デッドタイム検出部８２により生成されたパルス信号Ｓｅは、出力補正部８３に与えられる。出力補正部８３は、パルス信号Ｓｅ、つまりデッドタイム検出部８２による検出の結果に基づいて、ＤＡＣ７２の出力電流を補正する。出力補正部８３は、積分回路８４、コンパレータ８５、電圧源８６およびカウンタ８７を備えている。積分回路８４は、チャージポンプ回路８８およびコンデンサ８９を備えている。チャージポンプ回路８８は、パルス信号Ｓｅをクロックとして動作する。チャージポンプ回路８８の出力端子とグランドとの間にはコンデンサ８９が接続されている。

上記構成の積分回路８４は、パルス信号Ｓｅを複数周期にわたって、つまり複数パルスを積分し、その積分結果に対応する電圧Ｖｃｐを出力する。電圧Ｖｃｐは、デッドタイムτｄに依存する電荷に応じた電圧となる。コンパレータ８５の非反転入力端子には電圧Ｖｃｐが与えられており、その反転入力端子には電圧源８６により生成される基準電圧Ｖｒが与えられている。コンパレータ８５は、電圧Ｖｃｐおよび基準電圧Ｖｒの比較結果に対応する信号Ｓｆをカウンタ８７へと出力する。カウンタ８７は、アップダウンカウンタであり、信号Ｓｆに基づいて所定のカウント動作を行い、そのカウント値に対応する信号ＳｇをＤＡＣ７２へと出力する。

ＤＡＣ７２は、信号Ｓｇに基づいて、その出力電流が変更されるように構成されている。この場合、抵抗２１、カレントミラー回路２２、ＤＡＣ７２、デッドタイム検出部８２および出力補正部８３によりオフセット電流を生成する第２電流生成部９０が構成される。また、この場合、第１電流生成部４８、第２電流生成部９０および電圧生成部６３により、第２基準電圧を生成する基準電圧生成部９１が構成される。上記構成によれば、ＤＡＣ７２を介してオフセット電流を調整することが可能となる。このようなオフセット電流の調整は、起動時だけ実施してもよいし、それに加えて、動作中に常時実施してもよいし、または、動作中に所定の周期毎に実施してもよい。

以上説明した本実施形態によっても、第４実施形態と同様の効果が得られる。さらに、本実施形態の信号生成回路８１によれば、次のような効果が得られる。すなわち、第４実施形態では、駆動回路１４においてデッドタイムの値がＲＣの時定数で決定される構成の場合には温度特性、プロセスばらつきなどを含めて補正可能となるものの、デッドタイムの値がトランジスタの遅延などの他の要因が支配的となって決定される場合には補正が十分にできない可能性がある。

これに対し、本実施形態では、デッドタイム検出部８２がデッドタイムτｄを直接検出し、出力補正部８３がデッドタイムτｄの検出結果に応じてＤＡＣ７３の出力電流であるオフセット電流を調整するようになっている。そのため、本実施形態によれば、駆動回路１４においてデッドタイムの値がトランジスタの遅延などの他の要因が支配的となって決定される場合であっても、温度特性、プロセスばらつきなどを含めた補正を行うことができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。

本発明は、降圧型のスイッチング電源回路１に限らず、例えば昇圧型のスイッチング電源回路など、２つのスイッチング素子を相補的にオンオフすることにより入力電圧を所望の出力電圧に変換する同期整流方式のスイッチング電源回路全般に適用することができる。
上記各実施形態において出力電圧ＶＯＵＴに比例した出力比例電圧Ｖｏが用いられている箇所について、出力電圧ＶＯＵＴそのものを用いるように変更してもよい。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１…スイッチング電源回路、２、３…スイッチング素子、１１…コンパレータ、１４…駆動回路、２３…トランジスタ、２４…コンデンサ、２５…コンパレータ、３１、４１、６１、７１、８１…信号生成回路、３３…抵抗、３７、５０、６４、７４、９１…基準電圧生成部、４８…第１電流生成部、４９、７３、９０…第２電流生成部、６２…抵抗、６３…電圧生成部、７２…Ｄ／Ａ変換器、８２…デッドタイム検出部、８３…出力補正部。

Claims (5)

1. ２つのスイッチング素子（２、３）を備え、それら２つのスイッチング素子を相補的にオンオフすることにより入力電圧を所望の出力電圧に変換する同期整流方式のスイッチング電源回路であって、
   前記出力電圧に応じたフィードバック電圧および所定の第１基準電圧を比較する第１コンパレータ（１１）と、
   前記第１コンパレータの出力信号、前記入力電圧および前記出力電圧に基づいて、前記スイッチング素子をオンするオン時間に対応するオン時間信号を生成する信号生成回路（３１、４１、６１、７１、８１）と、
   前記オン時間信号に基づいて前記スイッチング素子を駆動する駆動回路（１４）と、
   を備え、
   前記信号生成回路は、
   前記入力電圧に比例した電流により充放電されるコンデンサ（２４）と、
   前記第１コンパレータの出力信号に基づいて前記コンデンサの充放電を制御するスイッチ（２３）と、
   前記出力電圧に比例した出力比例電圧に対して前記入力電圧に比例したオフセット電圧を加えた電圧である第２基準電圧を生成する基準電圧生成部（３７、５０、６４、７４、９１）と、
   前記コンデンサの端子電圧および前記第２基準電圧を比較する第２コンパレータ（２５）と、
   を備え、
   前記第２コンパレータの出力信号に基づいて前記オン時間信号を生成するスイッチング電源回路。
2. 前記基準電圧生成部（５０、６４、７４、９１）は、
   前記出力電圧に比例した出力比例電流を生成する第１電流生成部（４８）と、
   前記入力電圧に比例したオフセット電流を生成する第２電流生成部（４９、７３、９０）と、
   前記出力比例電流に前記オフセット電流を加算した加算電流を電圧に変換することにより前記オフセット電圧を生成する電圧生成部（３３、６３）と、
   を備える請求項１に記載のスイッチング電源回路。
3. 前記電圧生成部（６３）は、
   前記出力比例電流が流れる経路に介在する２つの抵抗（３３、６２）の直列回路を備え、
   前記２つの抵抗のうち低電位側に配置される抵抗（３３）には、前記オフセット電流も流れるようになっており、
   前記直列回路の端子電圧から前記オフセット電圧を生成するようになっている請求項２に記載のスイッチング電源回路。
4. 前記第２電流生成部（７３、９０）は、電流出力型のＤ／Ａ変換器（７２）を備え、前記Ｄ／Ａ変換器の出力電流から前記オフセット電流を生成するようになっている請求項２または３に記載のスイッチング電源回路。
5. 前記第２電流生成部（９０）は、
   前記２つのスイッチング素子の双方がオフする期間であるデッドタイムを検出するデッドタイム検出部（８２）と、
   前記デッドタイム検出部による検出の結果に基づいて前記Ｄ／Ａ変換器の出力電流を補正する出力補正部（８３）と、
   を備える請求項４に記載のスイッチング電源回路。

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