JP2009060701A - スイッチングレギュレータ - Google Patents
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Abstract
【課題】降圧型スイッチングレギュレータの出力電圧を調整は、回路定数の変更を必要とし、容易に行えない。
【解決手段】MOSトランジスタTrをPWM制御して、入力電圧VINからパルス状信号を生成し、これを平滑化して出力電圧VOUTを生成する。Trのゲートに印加されるPWM制御信号は、VOUTに基づいて生成される。VOUTに応じた電圧VAはデジタルデータDAに変換される。演算回路36は、DAとレジスタ34に格納された基準値DREFとから、カウンタ26のカウント値の変動範囲に含まれるDBを算出する。比較回路28は、DBとカウンタ26のカウント値C(t)との比較結果に応じてTrのオン/オフを制御するPWM制御信号S(t)を生成する。VOUTの調整は、レジスタ34に設定されるデータDREFの変更によりS(t)のデューティ比ξを変えることにより行われる。
【選択図】図1
【解決手段】MOSトランジスタTrをPWM制御して、入力電圧VINからパルス状信号を生成し、これを平滑化して出力電圧VOUTを生成する。Trのゲートに印加されるPWM制御信号は、VOUTに基づいて生成される。VOUTに応じた電圧VAはデジタルデータDAに変換される。演算回路36は、DAとレジスタ34に格納された基準値DREFとから、カウンタ26のカウント値の変動範囲に含まれるDBを算出する。比較回路28は、DBとカウンタ26のカウント値C(t)との比較結果に応じてTrのオン/オフを制御するPWM制御信号S(t)を生成する。VOUTの調整は、レジスタ34に設定されるデータDREFの変更によりS(t)のデューティ比ξを変えることにより行われる。
【選択図】図1
Description
本発明は、スイッチングレギュレータに関し、特に出力電圧の変更を可能とする構成に関する。
図5は、従来の降圧型スイッチングレギュレータの回路図である。このスイッチングレギュレータ2は、降圧型チョッパ回路4と、制御回路5とから構成される。降圧型チョッパ回路4は、スイッチング素子となるMOSトランジスタTrと、Trの出力端に現れるパルス状信号を平滑化する平滑化回路6とからなる。降圧型チョッパ回路4は、スイッチング素子の一方端に入力電圧VINを印加され、スイッチング素子の周期的な切り換え動作のデューティ比に応じた出力電圧VOUTを出力端子NOUTから出力する。制御回路5は、Trのゲートに印加するスイッチング制御信号を生成する。
Trは、ここではpチャネルMOSトランジスタとしている。Trは、ドレインにVINを印加され、ソースに平滑化回路6を接続される。平滑化回路6は、Trのソースに一方端を接続されたチョークコイルLと、Lの他方端と接地電位GNDとの間に接続されたキャパシタCとで構成されるLCローパスフィルタであり、Lの他方端が出力端子NOUTとなる。
制御回路5は、抵抗R1,R2、エラーアンプ8、及び比較回路10で構成される。R1,R2はVOUTとGNDとの間に接続され、それらの抵抗比に応じて分圧された電圧VAがエラーアンプ8の反転入力端子に入力される。エラーアンプ8は、VAと非反転入力端子に入力される基準電圧VREFとの差を所定ゲインgで増幅して得られるVB(≡g・(VREF−VA))を出力する。なおVREFは別途の回路から供給される。比較回路10は、反転入力端子にVBを、また非反転入力端子に周期Tで三角波を反復する信号STを入力され、それらの大小の比較結果に応じて、当該比較回路10の出力電圧は、H(High),L(Low)のいずれかのレベルとなる。この比較回路10の出力がTrのスイッチング制御信号となる。具体的には、比較回路10は、三角波の周期TのうちST≧VBの期間にHレベルを出力してpチャネルのTrをオフし、ST<VBの期間にLレベルを出力してTrをオンする。
比較回路10から出力されるパルス状信号は、VOUTに連動してデューティ比ξが変化するパルス幅変調(PWM)信号である。上述の構成では、VOUTが上がるとTrのオフ期間が伸張し、VOUTが下がるとTrのオン期間が伸張し、VOUTを設定値に保つようにフィードバック制御が行われる。
ここで、デューティ比ξを、Trがオンする期間が周期Tに占める割合とすると、VOUTの設定値は、次式で与えられる。
VOUT=ξ・VIN ………(1)
VOUT=ξ・VIN ………(1)
ξは、エラーアンプ8の出力電圧VBに依存するので、エラーアンプ8の一方入力信号を定めるR1とR2とからなる分圧回路の分圧比α(≡R2/(R1+R2))、他方入力信号VREF、及びゲインgにより設定される。
特表2005−530471号公報
所定のVINに対してVOUTを変更したい場合、上述した従来の回路では、VREF、α等を変えなければならず、VREFを供給する回路や分圧回路といったハードウェアの構成を変更する必要がある。そのため、VOUTの調整が容易ではないという問題があった。
一方、VREF、α等を可変に回路を構成すると、回路が複雑になったり規模が大きくなるという問題があった。例えば、スイッチングレギュレータの回路の主要部を集積回路として構成する場合に、分圧回路を構成するR1又はR2を外付けの可変抵抗とすればαを調整可能となり得るが、小型化が難しくなったり、部品点数の増加によるコストや組立工数の増加といった問題が生じる。
上記従来技術ではスイッチングレギュレータ2として降圧型スイッチングレギュレータを示した。ここで、スイッチングレギュレータ2において制御回路5はそのままにし、降圧型チョッパ回路4の部分を昇圧型チョッパ回路又は反転昇圧型チョッパ回路とすれば、昇圧型スイッチングレギュレータや反転昇圧型スイッチングレギュレータが構成される。これらについても、制御回路5にかかわる上述の問題が生じる。
本発明は上記問題点を解決するためになされたものであり、出力電圧信号VOUTの変更が容易なスイッチングレギュレータを提供することを目的とする。
本発明に係るスイッチングレギュレータは、スイッチング信号に基づいて動作し、入力電圧信号から昇圧又は降圧された出力電圧信号を生成する直流チョッパ回路と、デジタルデータであって前記出力電圧信号に応じて変化する出力電圧関数値を生成する出力電圧関数値生成回路と、前記出力電圧関数値を含む所定範囲にてカウント値を周期的に変化させるカウンタと、前記出力電圧関数値と前記カウント値との大小関係を継続的に比較し、比較結果に基づいて前記スイッチング信号を生成して前記スイッチング素子をPWM制御するスイッチング制御回路と、を有し、前記出力電圧関数値生成回路が、デジタルデータであって前記出力電圧関数値のオフセット量を定める基準値を変更可能に構成されている。
本発明によれば、基準値を変更することにより、出力電圧関数値がカウント値を上回る期間と下回る期間との比率が変わって、PWM制御に用いるスイッチング信号のデューティ比が変わるので、回路構成の変更を伴わずに出力電圧信号の電圧レベルを調整できる。
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。
図1は本発明の実施形態である降圧型スイッチングレギュレータ20の構成を示す模式的な回路図である。本スイッチングレギュレータ20は、スイッチング信号に応じて動作する降圧型チョッパ回路22と、出力電圧関数値生成回路24、カウンタ26及び比較回路28を含んで構成され前記スイッチング信号を生成する制御回路部とから構成される。降圧型チョッパ回路22は、MOSトランジスタTrと、平滑化回路30とを含み構成される。
MOSトランジスタTrは、スイッチング素子として機能し、制御回路部からゲートに印加されるスイッチング信号に基づいて、ドレイン−ソース間の電流の導通のオン/オフを切り換える。Trのドレインは、入力端子NINに接続され、このNINから基本的に直流である入力電圧信号VINを印加される。Trが周期的なスイッチング動作をすることにより、Trのソースにはパルス状信号が生じる。ここではTrをpチャネルMOSトランジスタで構成する回路構成を説明するが、TrをnチャネルMOSトランジスタで構成することもできるし、また電界効果トランジスタ(FET:Field Effect Transistor)や他の種類のスイッチング素子を用いることもできる。
平滑化回路30は、Trが生成するパルス状信号を平滑化して出力電圧信号VOUTを生成する。平滑化回路30は、チョークコイルL、キャパシタC、及びダイオードDを含んで構成される。
チョークコイルLは、Trのソースに一方端を接続され、他方端を出力端子NOUTに接続される。キャパシタCは、NOUTとGNDとの間に接続される。これらL,CはLCローパスフィルタを構成し、Lの一方端から入力されるパルス状信号を平滑化し、NOUTに平滑化された出力電圧信号VOUTを生じる。
ダイオードDはカソードをLの一方端に接続され、アノードをGNDに接続され、フリーホイールダイオードとして機能する。すなわち、Trがオン状態からオフ状態に切り替わったときにLに生じる逆起電力に対して、順方向にバイアスされて電流を流すことによりTrを保護する。なお、ダイオードDは、Trのオン時には逆バイアス状態となるので、Trのドレイン電流はダイオードDには流れず、Lに流れる。
出力電圧関数値生成回路24は、出力電圧VOUTに応じて変化するデジタルデータである出力電圧関数値DBを生成して、比較回路28へ出力する機能を有し、抵抗R1とR2とからなる分圧回路、A/D(analog-to-digital)変換回路32、レジスタ34、及び演算回路36を含んで構成される。
分圧回路を構成するR1,R2はVOUTとGNDとの間に直列に接続され、それらの抵抗比に応じて分圧された電圧VAがA/D変換回路32に入力される。分圧比をαとすると、α及びVAはそれぞれ次の(2)式、(3)式で表される。
α=R2/(R1+R2) ………(2)
VA=α・VOUT ………(3)
α=R2/(R1+R2) ………(2)
VA=α・VOUT ………(3)
A/D変換回路32は所定の解像度を有し、出力電圧VOUTに応じて変化する電圧VAを、設定された所定の感度でデジタルデータDAに変換する。本スイッチングレギュレータ20は、このデジタルデータDAによりVOUTの変動をモニターし、VOUTのフィードバック制御に利用する。モニター値DAは演算回路36に入力される。
レジスタ34は所定値を格納し、また格納値を外部から書き換え可能に構成される。例えば、レジスタ34はシステムバス等を介してパソコン等に接続され、このパソコン等からレジスタ34に所定値が格納される。このレジスタ34には演算回路36にて基準値DREFとして利用される値が格納される。
演算回路36は、A/D変換回路32から入力されるモニター値DAと、レジスタ34から読み出した基準値DREFとを用いて、それらの偏差δ(≡DREF−DA)に応じた出力電圧関数値DBを求める。例えば、演算回路36は、偏差δの一次関数である次式で表されるDBを計算する。
DB=g・(DREF−DA) ………(4)
DB=g・(DREF−DA) ………(4)
なお、演算回路36は例えば、ロジック回路で構成され、ゲインg(g>0)は所定値に設定される。また、ここでは単純な例として、DBを偏差δの一次式とした。この場合、本スイッチングレギュレータ20では比例制御(P制御)により、後述するフィードバック制御が行われることになる。しかし、本スイッチングレギュレータ20におけるフィードバック制御は当該方式には限定されず、例えば、(4)式の右辺にδの積分値及び時間微分値の項を加えたDBを用いてPID制御とすることもできる。
カウンタ26は、クロックCLK(周期τ)に同期して時間tと共に、下限値CLと上限値CHとの間でカウント値C(t)を単調に変化させる動作を1周期として、これを繰り返す。例えば、カウンタ26は、下限値CL=0から所定のCHまで1ずつカウントアップし、CHに達すると0にリセットする動作を繰り返す。これにより、図2に示すように、カウンタ26の出力値C(t)は、階段状の信号波形40を周期T(≡(CH+1)τ)で繰り返す。なお、クロックCLKは、本スイッチングレギュレータ20の外部から供給を受ける構成とすることができる。
比較回路28は、演算回路36が出力するデータDBと、カウンタ26が出力するカウント値C(t)との大小関係を継続的に比較し、比較結果に基づいてトランジスタTrのゲートに印加されるスイッチング信号S(t)を生成する。すなわち、比較回路28はスイッチング制御回路としての機能を有する。本スイッチングレギュレータ20では、比較回路28は、一方の入力端子にDBを、他方の入力端子にC(t)を入力され、C(t)≧DBの期間にHレベル(電位φH)を出力してpチャネルのTrをオフし、C(t)<DBの期間にLレベル(電位φL)を出力してTrをオンする。
本スイッチングレギュレータ20はVOUTを調整でき、この点については後述する。上述の構成において分圧比α、A/D変換回路32の感度、演算回路36でのゲインg、及び基準値DREFは、VOUTを調整可能とする範囲に対応したDBの変動範囲がカウント値の変動範囲CL〜CHに内包されるように設定される。このように構成された本スイッチングレギュレータ20の動作を以下に説明する。
図2は、比較回路28の入力データ及び出力信号の時間変化を示す模式図である。図2において、縦軸がデータ又は信号レベルに対応し、上が正の向きであり、また横軸が時間軸である。図2(a)の信号波形40はCL=0であるカウント値C(t)、信号波形42はDBをそれぞれ表し、図2(b)の信号波形44はS(t)を表している。カウント値C(t)の繰り返し周期TはDBの変動に比べて十分速いので、図2に示す範囲ではDBは一定値に維持されている。上述のように、周期Tのうち、C(t)<DBの期間TONにてS(t)はφLとなってTrをオンし、C(t)≧DBの期間TOFFにてS(t)はφHとなってTrをオフする。Tに対するTONの比率をデューティ比ξと定義する。すなわち、
TON=ξ・T ………(5)
である。
TON=ξ・T ………(5)
である。
ここでコイルLの両端間の電圧をVL、インダクタンスをχとし、また、VLの時定数に対して十分に短い時間間隔ΔtでのコイルLに流れる電流ILの変化量をΔILとすると、近似的に次式が成り立つ。
VL=−χ(ΔIL/Δt) ………(6)
VL=−χ(ΔIL/Δt) ………(6)
Trがオンとなる期間TONに関して(6)式は、
VOUT−VIN=−χ(ΔIL/ξT) ………(7)
となる。
VOUT−VIN=−χ(ΔIL/ξT) ………(7)
となる。
一方、Trがオフとなる期間TOFFでは、ダイオードDのフォワード電圧をβとすると、コイルLのTrのソースに接続された側の電位はβとなる。また、定常状態の場合、充放電時のコイルの平均電流は等しくなるため、コイルLに流れる電流ILの変化量はTOFFとTONとで大きさが同じで符号が逆となる。よって、TOFFに関して(6)式は、
VOUT−β=χ{ΔIL/(1−ξ)T} ………(8)
となる。(7)式、(8)式からΔILを消去すると、
VOUT=ξVIN+(1−ξ)β ………(9)
となる。(9)式は、所定のVINに対するVOUTがデューティ比ξに応じて変化することを示している。ちなみに、(9)式は、βを無視する近似にて(1)式となる。
VOUT−β=χ{ΔIL/(1−ξ)T} ………(8)
となる。(7)式、(8)式からΔILを消去すると、
VOUT=ξVIN+(1−ξ)β ………(9)
となる。(9)式は、所定のVINに対するVOUTがデューティ比ξに応じて変化することを示している。ちなみに、(9)式は、βを無視する近似にて(1)式となる。
本スイッチングレギュレータ20は、VOUTが増加すると(3)式、(4)式からわかるようにDBは減少するように構成されている。図2から理解されるように、DBの減少によりデューティ比は減少し、(9)式からVOUTは減少する。逆に、VOUTが減少した場合はVOUTを増加させるようにTrに対するPWM制御がなされる。すなわち、本スイッチングレギュレータ20ではVOUTを一定に保つようにフィードバック制御が行われる。
さて、本スイッチングレギュレータ20では、回路構成の変更を行わずにDREFを変更することができる。DREFを変更することで、(4)式に基づきDBが変化し、ひいてはξが変化してVOUTを変化させることができる。この構成は、図3に示す昇圧型チョッパ回路や、図4に示す反転昇圧型チョッパ回路を用いたスイッチングレギュレータにも適用することができ、降圧型チョッパ回路22の代わりに図3の回路を用いて昇圧型スイッチングレギュレータが得られ、また、降圧型チョッパ回路22の代わりに図4の回路を用いて反転昇圧型スイッチングレギュレータが得られる。
上述の実施形態では、DREFはレジスタ34に格納され、演算回路36がこれを読み出す構成としたが、レジスタ34を用いずにDREFを外部から直接、演算回路36に入力する構成としてもよい。
また、A/D変換回路32の入力ダイナミックレンジがVOUTを直接、入力できるものであれば、R1,R2で構成したような分圧回路を設けない構成とすることもできる。
20 降圧型スイッチングレギュレータ、22 降圧型チョッパ回路、24 出力電圧関数値生成回路、26 カウンタ、28 比較回路、30 平滑化回路、32 A/D変換回路、34 レジスタ、36 演算回路。
Claims (4)
- スイッチング信号に基づいて動作し、入力電圧信号から昇圧又は降圧された出力電圧信号を生成する直流チョッパ回路と、
デジタルデータであって前記出力電圧信号に応じて変化する出力電圧関数値を生成する出力電圧関数値生成回路と、
前記出力電圧関数値を含む所定範囲にてカウント値を周期的に変化させるカウンタと、
前記出力電圧関数値と前記カウント値との大小関係を継続的に比較し、比較結果に基づいて前記スイッチング信号を生成して前記スイッチング素子をPWM制御するスイッチング制御回路と、
を有し、
前記出力電圧関数値生成回路は、デジタルデータであって前記出力電圧関数値のオフセット量を定める基準値を変更可能に構成されていること、
を特徴とするスイッチングレギュレータ。 - 請求項1に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、外部から書き換え可能であって前記基準値を格納するレジスタを有することを特徴とするスイッチングレギュレータ。 - 請求項1又は請求項2に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、
前記出力電圧信号に応じた電圧をデジタルデータであるモニター値に変換するA/D変換回路と、
前記モニター値の単調関数に基づき前記出力電圧関数値を計算する演算回路と、
を有することを特徴とするスイッチングレギュレータ。 - 請求項3に記載のスイッチングレギュレータにおいて、
前記出力電圧関数値生成回路は、直列接続された抵抗からなり、前記出力電圧信号を抵抗値の比に応じて分割して、前記A/D変換回路へ入力する分圧回路を有すること、
を特徴とするスイッチングレギュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007224884A JP2009060701A (ja) | 2007-08-30 | 2007-08-30 | スイッチングレギュレータ |
Applications Claiming Priority (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013143844A (ja) * | 2012-01-11 | 2013-07-22 | Murata Mfg Co Ltd | スイッチング電源 |
WO2021169348A1 (zh) * | 2020-02-25 | 2021-09-02 | 绍兴艾亿科照明电器有限公司 | 一种带智能感应的驱动电路 |
-
2007
- 2007-08-30 JP JP2007224884A patent/JP2009060701A/ja active Pending
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WO2021169348A1 (zh) * | 2020-02-25 | 2021-09-02 | 绍兴艾亿科照明电器有限公司 | 一种带智能感应的驱动电路 |
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