JP2006238062A

JP2006238062A - 増幅回路

Info

Publication number: JP2006238062A
Application number: JP2005049872A
Authority: JP
Inventors: Kohei Yamada; 耕平山田
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-02-25
Filing date: 2005-02-25
Publication date: 2006-09-07

Abstract

【目的】スイッチング電源の誤差増幅器もしくは誤差増幅回路に適用できかつ集積回路に内蔵可能であって、直流安定点の精度を確保しつつ、集積回路のレイアウト面積が小さくても必要な時定数を確保することのできる誤差増幅回路を提供する。
【構成】直流安定点を定める抵抗Ｒ１，Ｒ２には抵抗値が比較的小さくて精度のよいものを用い、時定数を定める抵抗Ｒ０には抵抗値の精度は求めずに抵抗値が大きくそのレイアウト面積が小さいＭＯＳＦＥＴを適用することにより、小さなレイアウト面積で必要な精度と時定数を実現できる増幅回路を提供することができる。
【選択図】図１

Description

本発明は、例えばスイッチング電源の誤差増幅器もしくは誤差増幅回路に適用できる、集積回路に内蔵可能な増幅回路に関する。

まず、図４によりスイッチング電源の構成例について説明する。図４は入力電圧Ｖｉｎより出力電圧Ｖｏを生成して負荷Ｚに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ／ＤＣコンバータである。このＤＣ／ＤＣコンバータは誤差増幅器１，三角波Ｖｏｓｃを生成する発振器２，ＰＷＭコンパレータ３、スイッチング素子であるＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）４，同期整流方式の転流素子としてのＮチャネルＭＯＳＦＥＴ５，ＰＷＭコンパレータ３の出力に従いＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５を駆動するドライブ回路６，インダクタ７，コンデンサＣ０，電圧設定用のフィードバック手段となる抵抗Ｒ１およびＲ２，基準電圧Ｖ_ＲＥＦを発生する基準電圧源８，並びに出力端子９を有している。１０は電源供給ラインである。誤差増幅器１の非反転入力端子には基準電圧Ｖ_ＲＥＦが入力され、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１が接続されている。ＰＷＭコンパレータ３の非反転入力端子には誤差増幅器１の出力信号Ｖｅｒｒが入力され、反転入力端子には三角波Ｖｏｓｃが入力される。ＰＷＭコンパレータ３は誤差増幅器１の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路６に出力するものである。ＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５のドレインは互いに接続されるとともにインダクタ７の一端に接続されている。またＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ５のソースはそれぞれ電源供給ライン１０および接地電位（ＧＮＤ）に接続されている。インダクタ７の他端は出力端子９に接続されている。出力端子９とＧＮＤの間にはコンデンサＣ０および抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位はフィードバック信号Ｖ_ＦＢとして誤差増幅器１の反転入力端子へ入力される。またＤＣ／ＤＣコンバータの負荷として出力端子９には負荷１１が接続されている。

以下、簡単にこのＤＣ／ＤＣコンバータの動作を説明する。誤差増幅器１は基準電圧Ｖ_ＲＥＦとフィードバック信号Ｖ_ＦＢの差を増幅した信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波パルス（ＰＷＭ信号）をドライブ回路６を介してＰチャネルＭＯＳＦＥＴ４のゲートに出力する。すなわち、（Ｖ_ＲＥＦ−Ｖ_ＦＢ）が大きい（小さい）ほど１周期内のＰチャネルＭＯＳＦＥＴ４がオン（導通）する期間が長く（短く）なるような方形波パルスを発生し、インダクタ７に蓄積するエネルギを大きく（小さく）することにより出力電圧Ｖ_Ｏを一定に保つ。ＮチャネルＭＯＳＦＥＴ５のゲートにも同様に方形波パルスが出力される。基本的にはＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５のゲートに出力される方形波パルスは同相であるが、ＰチャネルＭＯＳＦＥＴ４とＮチャネルＭＯＳＦＥＴ５が同時にオンして貫通電流が流れることがないように、両方オフの期間であるデッドタイムを設ける。

抵抗Ｒ１，Ｒ２，Ｒ３，コンデンサＣ１，誤差増幅器１および基準電圧源８は誤差増幅回路を構成する。この部分を抜き出して図５に示す。図５に示す誤差増幅回路は、入力信号Ｖ_ＩＮが入力され、出力信号Ｖ_ＯＵＴを出力する一種の増幅回路である。なお、信号Ｖ_ＩＮ，Ｖ_ＯＵＴはそれぞれ図４のＶｏ，Ｖｅｒｒに相当する。図５の誤差増幅回路は、下式の条件を満たすとき直流的に安定する。

上の（１）式を満たす安定点からのＶ_ＩＮ，Ｖ_ＯＵＴの変動分をそれぞれｖ_ｉｎ，ｖ_ｏｕｔとし、ｖ_ｉｎに応じて抵抗Ｒ１に流れる電流（すなわち安定点からの変動分）をｉとすると、抵抗Ｒ１とＲ２の接続点の電位は基準電位Ｖ_ＲＥＦにイマジナリショートされて固定されているからｉ＝ｖ／Ｒ_１となる。ここでＲ_１は抵抗Ｒ１の抵抗値である。以下、同様に抵抗Ｒｉの抵抗値をＲ_ｉ（ｉ＝０，１，２）で表す。抵抗Ｒ２の両端の電圧は上述のようにＶ_ＲＥＦに固定されていて抵抗Ｒ２に流れる電流も変化できないため、電流ｉは抵抗Ｒ２には流れず抵抗Ｒ３に流れる。これより、ｖ_ｉｎ，ｖ_ｏｕｔおよびｉの関係式は次式となる。

これより、図５に示す回路の（安定点からの変動分に関する）伝達関数Ｔ（ｓ）は次式となる。

また、図５に示す回路に抵抗Ｒ０を追加した形の図６に示す誤差増幅回路を使ったスイッチング電源も提案されている（例えば、特許文献１参照）。
特開平５−１４５３４８号公報（第２−３頁、図１，２，４）

図５に示す誤差増幅回路を図４に示すような電圧モードのＤＣ／ＤＣコンバータに用いる場合、制御ループを安定に動作させるために比較的大きな時定数τ＝Ｒ_１・Ｃ_１が要求される。なお、Ｃ_１はコンデンサＣ１の容量値である。例えばτ＝１００μｓを実現するためには、Ｒ_１＝１ＭΩとしてもコンデンサＣ１の容量値Ｃ_１として１００ｐＦが必要となり、これは集積回路に内蔵する容量値としては大きな値であり、集積回路に占めるレイアウト面積も大きなものにならざるをえない。また、高シート抵抗のポリシリコンを利用できない集積回路の製造プロセスでは、抵抗Ｒ１の抵抗値を１ＭΩとすること自体が難しくなるため、コンデンサＣ１を集積回路に内蔵させることはさらに困難となる。コンデンサＣ１は誤差増幅器１の位相補償素子であるということや、集積回路の端子数や外付け回路を減らしたいという要求から、コンデンサＣ１は集積回路に内蔵させる必要があるが、上述のように従来の方式では集積回路の面積が大きく増加してしまうという問題がある。また、特許文献１にもレイアウト面積の増大に係るこの種の問題およびその解決については開示がない。

本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、直流安定点の精度を確保しつつ、集積回路のレイアウト面積が小さくても必要な時定数を確保できる誤差増幅回路を提供することにある。

そこで、上記課題を解決するために、請求項１に係る発明は、入力端子と第１の基準電位の間に直列に接続された第１の抵抗素子および第２の抵抗素子、反転入力端子，非反転入力端子および出力端子を備える演算増幅器、前記非反転入力端子に接続され第２の基準電位を与える基準電圧源、前記反転入力端子と前記出力端子の間に接続された容量性負荷、並びに前記第1の抵抗素子および第２の抵抗素子の接続点と前記反転入力端子の間に接続された第３の抵抗素子を有する増幅回路であって、前記第３の抵抗素子がＭＯＳＦＥＴであることを特徴とする。
請求項２に係る発明は、請求項１に係る発明のおいて、前記容量性負荷が直列に接続された第４の抵抗素子とコンデンサであることを特徴とする。
請求項３に係る発明は、請求項１または２に係る発明において、前記ＭＯＳＦＥＴのオン抵抗が前記第１の抵抗素子および第２の抵抗素子より大きくなるよう前記ＭＯＳＦＥＴのゲートが制御されていることを特徴とする。

請求項４に係る発明は、請求項３に係る発明のおいて、前記ＭＯＳＦＥＴと同型の第２のＭＯＳＦＥＴを用いて該第２のＭＯＳＦＥＴに微小電流を流す回路を構成し、前記ＭＯＳＦＥＴのゲートと前記第２のＭＯＳＦＥＴのゲートを接続したことを特徴とする。
請求項５に係る発明は、請求項４に係る発明において、反転入力端子，非反転入力端子および出力端子を備える第２の演算増幅器、第３の基準電位と前記第２の演算増幅器の反転入力端子の間に並列に接続された第５の抵抗素子および前記第２のＭＯＳＦＥＴ、前記第２の演算増幅器の反転入力端子と前記第１の基準電位の間に接続された第６の抵抗素子、前記第２の演算増幅器の非反転入力端子に接続された第４の基準電位を与える第２の基準電圧源または前記第２の演算増幅器の非反転入力端子に接続された前記第１の基準電圧源によりゲート電圧制御回路を構成し、前記第２の演算増幅器の出力を前記ＭＯＳＦＥＴのゲートと前記第２のＭＯＳＦＥＴのゲートに接続したことを特徴とする。

請求項６に係る発明は、請求項１ないし５のいずれかに係る発明において、前記増幅回路はスイッチング電源の出力電圧と目標電圧の差を増幅する誤差増幅回路として適用されるものであることを特徴とする。

この発明は、直流安定点を定める抵抗には抵抗値が比較的小さくて精度のよいものを用い、時定数を定める抵抗には抵抗値の精度は求めずに抵抗値が大きくそのレイアウト面積が小さいものを用いることにより、小さなレイアウト面積で必要な精度と時定数を実現できる増幅回路を提供することができる。

本発明の実施の形態は、図６に示す誤差増幅回路に着目し、これを発展させて小さなレイアウト面積で必要な精度と時定数を実現するものであり、以下図面を用いて詳細を説明する。まず、図６に示す誤差増幅回路について解析する。なお、以下の知見は特許文献１に何ら記載も示唆もなく、本発明により初めて明らかになるものである。図６の誤差増幅回路は、下式の条件を満たすとき直流的に安定する。

また、図６に示す回路の（安定点からの変動分に関する）伝達関数Ｔ（ｓ）は次式となる。

図５に示す誤差増幅回路と図６に示す誤差増幅回路を比較すると、まず（１）式と（４）式より、両者の直流安定点は同じものとなることが分る。次に（３）式と（５）式を比較することにより、図６の回路のＲ_１＋（Ｒ_１＋Ｒ_２）Ｒ_０／Ｒ_２が図５の回路におけるＲ_１に相当することが分る。これより、図６に示す誤差増幅回路では、Ｒ_０のみを大きくすれば、直流安定点を変化させずに時定数を大きくできることが分る。また、抵抗Ｒ０は、直流安定点を定める抵抗Ｒ１，Ｒ２ほど抵抗値に精度は要求されず、また定常状態において両端に大きな直流電圧が印加されることもない。
図１に、以上の考察を基にしてなした本発明の実施の形態を示す。図６と同じ部位には同じ記号を付して詳細な説明を省略する。図１に示す回路は、図６の抵抗Ｒ０をＭＯＳＦＥＴ・Ｍ０に置き換えたものである。ＭＯＳＦＥＴ・Ｍ０のゲートには制御信号ＶＧが接続されて、ＭＯＳＦＥＴ・Ｍ０が高いオン抵抗をもつようにしている。本実施の形態は、抵抗Ｒ１，Ｒ２はポリシリコンなど、比較的抵抗値の精度が確保できる材料を適用して直流安定点の精度を確保する一方、抵抗Ｒ０にレイアウト面積を小さくすることができるＭＯＳＦＥＴを適用してレイアウト面積の増大を防ぐものである。

なお、ＭＯＳＦＥＴ・Ｍ０のゲート電位であるＶＧは、そのＭＯＳＦＥＴの製造プロセスに応じた固定値とするか、もしくはＭＯＳＦＥＴ・Ｍ０のオン抵抗が目標の抵抗値となるようなＶＧを生成する回路により制御すればよい。
約１００μｓの時定数τを実現するものについて、各素子の具体的なパラメータを付した増幅回路を図２に示す。なお、回路構成自体は図１と同じものである。ＭＯＳＦＥＴ・Ｍ０のＷ／Ｌ比（Ｗ，ＬはそれぞれＭＯＳＦＥＴのゲート幅とゲート長）は１／１００であり、制御信号ＶＧによりＭＯＳＦＥＴ・Ｍ０のオン抵抗は約５ＭΩとなっている。オン抵抗は約５ＭΩと大きいが、ＭＯＳＦＥＴであるのでレイアウト面積は小さい。抵抗Ｒ１，Ｒ２の抵抗値はそれぞれ１００ｋΩでよく、集積回路内蔵に適した値となっている。分圧抵抗に流れる電流が問題でなければ、抵抗Ｒ１，Ｒ２の抵抗値はさらに小さくすることができる。コンデンサＣ１の容量値は１０ｐＦで、これも集積回路内蔵に適した値となっている。

制御信号ＶＧについては、上述のように固定値（ＭＯＳＦＥＴの製造プロセスのパラメータに応じた固定値で、概ね２Ｖ程度）とする方法と、制御信号ＶＧを生成する回路を設ける方法とがある。以下、図３により、制御信号ＶＧを生成する制御回路について説明する。
図３が制御信号ＶＧの生成するゲート電圧制御回路の例であり、基準電圧Ｖ_ＲＥＦ２（１．１Ｖ）を発生する基準電圧源１２、基準電圧Ｖ_ＲＥＦ２と接地電位（ＧＮＤ）の間に直列に接続された抵抗Ｒ４（２５ｋオーム），Ｒ５（１００ｋΩ）、抵抗Ｒ４と並列に接続された参照用ＭＯＳＦＥＴ・Ｍ１、基準電圧Ｖ_ＲＥＦ（１．０Ｖ）を発生する基準電圧源８および演算増幅器ＯＰにより構成されている。演算増幅器ＯＰの反転入力端子は、抵抗Ｒ４，Ｒ５およびＭＯＳＦＥＴ・Ｍ１の接続点に接続され、非反転入力端子には基準電圧Ｖ_ＲＥＦが入力されている。また、演算増幅器ＯＰの出力はＭＯＳＦＥＴ・Ｍ１のゲートに接続されるとともに、制御信号ＶＧとしてＭＯＳＦＥＴ・Ｍ０のゲートに接続される。また、基準電圧源８は図１，２に示す基準電圧源８と同じものであるが、別の基準電圧源としてＶ_ＲＥＦとは異なる基準電圧を適用させるようにしてもよい。

この回路の動作を説明する。抵抗Ｒ４とＲ５の接続点はＶ_ＲＥＦすなわち１．０Ｖにイマジナリショートされているため、抵抗Ｒ２の両端電圧は０．１Ｖになる。演算増幅器ＯＰは、抵抗Ｒ３に流れる電流（１．０Ｖ／２００ｋΩ＝５μＡ）と抵抗Ｒ２とＭＯＳＦＥＴ・Ｍ１の合成抵抗に流れる電流が等しくなるように動作する（そうでなければイマジナリショートを維持できない）。抵抗Ｒ２に流れる電流は０．１Ｖ／２５ｋΩ＝４μＡであるから、ＭＯＳＦＥＴ・Ｍ１に１μＡ流れるような制御信号ＶＧが発生することになる。ＭＯＳＦＥＴ・Ｍ１のソース・ドレイン間に印加されている電圧は０．１Ｖであるから、ＭＯＳＦＥＴ・Ｍ１のオン抵抗は１００ｋΩ（＝０．１Ｖ／１μＡ）となる。
制御信号ＶＧをＭＯＳＦＥＴ・Ｍ１のゲートに接続すれば、ＭＯＳＦＥＴ・Ｍ０とＭＯＳＦＥＴ・Ｍ１は一種のミラー回路を構成することになる。ミラー回路により写される電流の元の電流に対する電流比はミラー回路を構成するトランジスタのサイズ比により定まり、ＭＯＳＦＥＴ・Ｍ１のＷ／Ｌ比は１／２で、ＭＯＳＦＥＴ・Ｍ０のミラー比の１／５０であるから、ＭＯＳＦＥＴ・Ｍ０のオン抵抗は５ＭΩ（１００ｋΩ×５０）に相当することになる。

発明の実施の形態における増幅回路の回路図である。図１に示す回路において、約１００μｓの時定数τを実現する具体的な素子パラメータを付した回路図である。図１，２における制御信号ＶＧを生成するゲート電圧制御回路の例である。スイッチング電源の構成例を示す回路ブロック図である。従来の誤差増幅回路の構成を示す回路図である。別の従来の誤差増幅回路の構成を示す回路図である。

符号の説明

１誤差増幅器
８，１２基準電圧源
Ｃ１コンデンサ
Ｍ０，Ｍ１ＭＯＳＦＥＴ
ＯＰ演算増幅器
Ｖ_ＩＮ入力信号
Ｖ_ＯＵＴ出力信号
ＶＧ制御信号
Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５抵抗

Claims

入力端子と第１の基準電位の間に直列に接続された第１の抵抗素子および第２の抵抗素子、反転入力端子，非反転入力端子および出力端子を備える演算増幅器、前記非反転入力端子に接続され第２の基準電位を与える基準電圧源、前記反転入力端子と前記出力端子の間に接続された容量性負荷、並びに前記第1の抵抗素子および第２の抵抗素子の接続点と前記反転入力端子の間に接続された第３の抵抗素子を有する増幅回路であって、前記第３の抵抗素子がＭＯＳＦＥＴであることを特徴とする増幅回路。
前記容量性負荷が直列に接続された第４の抵抗素子とコンデンサであることを特徴とする請求項１に記載の増幅回路。
前記ＭＯＳＦＥＴのオン抵抗が前記第１の抵抗素子および第２の抵抗素子より大きくなるよう前記ＭＯＳＦＥＴのゲートが制御されていることを特徴とする請求項１または２に記載の増幅回路。
前記ＭＯＳＦＥＴと同型の第２のＭＯＳＦＥＴを用いて該第２のＭＯＳＦＥＴに微小電流を流す回路を構成し、前記ＭＯＳＦＥＴのゲートと前記第２のＭＯＳＦＥＴのゲートを接続したことを特徴とする請求項３に記載の増幅回路。
反転入力端子，非反転入力端子および出力端子を備える第２の演算増幅器、第３の基準電位と前記第２の演算増幅器の反転入力端子の間に並列に接続された第５の抵抗素子および前記第２のＭＯＳＦＥＴ、前記第２の演算増幅器の反転入力端子と前記第１の基準電位の間に接続された第６の抵抗素子、前記第２の演算増幅器の非反転入力端子に接続された第４の基準電位を与える第２の基準電圧源または前記第２の演算増幅器の非反転入力端子に接続された前記第１の基準電圧源によりゲート電圧制御回路を構成し、前記第２の演算増幅器の出力を前記ＭＯＳＦＥＴのゲートと前記第２のＭＯＳＦＥＴのゲートに接続したことを特徴とする請求項４に記載の増幅回路。
前記増幅回路はスイッチング電源の出力電圧と目標電圧の差を増幅する誤差増幅回路として適用されるものであることを特徴とする請求項１ないし５のいずれかに記載の増幅回路。