JP4928202B2 - スロープ補償回路およびスイッチングレギュレータ - Google Patents

Description

本発明は、コンピュータ装置や携帯電話等の電子機器に用いられるスイッチングレギュレータに関し、特に、スイッチングレギュレータにおいて、安定動作が得られるスロープ補償回路に関するものである。

従来のスイッチングレギュレータにおいては、電圧モード制御方式が一般的に用いられていた。電圧モード制御方式では、出力電圧と基準電圧の電圧差に応じて、スイッチング素子に対しＰＷＭ制御を行うことで出力電圧を安定化させている。しかし、電圧モード制御方式のスイッチングレギュレータではその帰還信号を出力電圧から検出しているため、入力電圧変動に対する応答速度が遅く、帰還回路における誤差増幅回路の位相補償が複雑になるなどの問題を有していた。

これらの欠点を克服する技術として、近年電流モード制御方式のスイッチングレギュレータが多く用いられるようになってきた。しかし、電流モード制御方式のスイッチングレギュレータでは、ＰＷＭ制御のオンデューティが５０％を超えると、スイッチング周波数の整数倍の周期で発振するサブハーモニック発振を起こし、制御不能になることが知られている。この対策としては、通常、ＰＷＭ制御にスロープ補償を行い、サブハーモニック発振の発生を防止していた。

スロープ補償としては、インダクタ電流を電圧に変換したスロープ電圧に、さらに線形なスロープ電圧を加算する方法が多く用いられているが、誤差増幅回路をより安定に動作させるために、時間に対し高次の電圧変化を持ったスロープ電圧を加算する方法が提案されている（特許文献１および２参照。）。

図５は特許文献１に開示されているスイッチングレギュレータの回路図である。このスイッチングレギュレータのスロープ補償回路２０は、カレントトランス２２、ダイオード２３、抵抗２４と２６、およびコンデンサ２５で構成されている。なお、スイッチング素子２１はＮＭＯＳトランジスタである。
図５に示す従来のスイッチングレギュレータにおいては、スイッチング素子２１がオン状態のときに流れる電流をカレントトランス２２により検出している。カレントトランス２２では、スイッチング素子２１に流れる電流に比例した電流が、カレントトランス２２の２次側から取り出されて、ダイオード２３と抵抗２４を介してコンデンサ２５を充電している。

図６は、図５のスイッチングレギュレータにおけるスロープ補償回路２０の信号波形を示すタイミングチャートである。
スイッチング制御回路２７からの駆動信号に基づきスイッチング素子２１がオンすると、スイッチング素子２１には図６の（ａ）に示すように時間の経過と共に１次直線の傾きを持って増加する電流が流れる。この電流に比例した電流がカレントトランス２２の２次側に誘起され、ダイオード２３と抵抗２４を介してコンデンサ２５が充電される。コンデンサ２５の充電電圧は、図６の（ｂ）に示すように、時間の経過と共に２次曲線の傾斜で増加する。したがって、スロープ補償回路２０の出力信号であるスロープ電圧Ｖslopeは、カレントトランス２２の２次側の電流が流れる抵抗２４における電圧降下の電圧とコンデンサ２５の充電電圧との和として、ダイオード２３のカソードと抵抗２４との接続ノードから出力される。

図６の（ｃ）に示すように、スロープ電圧Ｖslopeは時間の経過に対し２次曲線の傾斜を持っているため、サブハーモニック発振に対する余裕度が大きくなり、より安定した動作が可能となっている。
図５に示した従来のスイッチングレギュレータでは、２次曲線の傾斜を生成するために、スイッチング素子２１の電流を積分する構成であるが、特許文献２では、非線形のスロープ電圧を発生させる方法として、トランジスタの飽和領域の特性を利用している。例えば、線形のスロープ電圧を生成するコンデンサに接続されたトランジスタのゲート電圧を、定電流源とコンデンサを用いて線形に変化させることにより、このトランジスタの飽和領域の特性を利用して非線形のスロープ電圧を生成している。
特許第３１１６８６９号明細書 特開２００５−２２９７４４号公報

しかしながら、特許文献１のスイッチングレギュレータでは、スロープ電圧をスイッチング素子２１に流れる電流にのみ基づいて生成しているため、線形部分のスロープの傾斜と２次曲線のスロープの傾斜を自由に組み合わせることができず、場合によっては適切なスロープ電圧が得られないという問題があった。また、スイッチング素子２１に流れる電流を検出する手段としてカレントトランスを用いているため、小型化、およびＩＣ化には適さない構成であった。

特許文献２のスイッチングレギュレータでは、非線形のスロープ電圧を生成するために、専用のＭＯＳトランジスタと積分回路が必要であり、回路規模が大きくなってしまうという問題があった。

本発明は、前述の従来のスイッチングレギュレータにおける実情を考慮したものであり、従来における各種の問題を解決するものである。本発明においては、小型化、およびＩＣ化に適さないカレントトランスを用いることなく、かつ極めて簡単な回路構成により２次曲線の傾斜を有するスロープ電圧を生成することができるスロープ補償回路およびこのスロープ補償回路を用いたスイッチングレギュレータを提供することを目的とする。

上記の目的を達成するために、本発明における第１の観点のスロープ補償回路は、
スイッチングレギュレータにおいて所望電圧を形成するためにオンオフ駆動されるスイッチング素子と同期してオンオフ駆動され、前記スイッチング素子とによりカレントミラー回路が構成され、前記スイッチング素子に流れる電流と同等の電流が流れる第１トランジスタ回路、
第１トランジスタ回路に流れる電流に比例した比例電流を形成するカレントミラー回路を備えた比例電流生成手段、
抵抗とコンデンサの直列回路を有し、前記第１トランジスタ回路のオンオフ駆動のタイミングで前記コンデンサが放電してバイパスされるよう構成されたスロープ電圧生成部、および
前記スロープ電圧生成部へ定電流を常に供給する定電流源、を備え
前記比例電流生成手段からの前記比例電流と前記定電流源からの前記定電流が前記スロープ電圧生成部に供給されたとき、前記比例電流に基づいて時間に対する２次曲線で上昇するスロープ電圧波形と、前記定電流に基づいて時間に対して線形に上昇するスロープ電圧波形とが合成されたスロープ電圧が生成され、
前記定電流源からの前記定電流のみが前記スロープ電圧生成部に供給されたとき、前記コンデンサが放電してバイパスされ、前記定電流に基づいて時間に対して一定電圧となるスロープ電圧が生成されるよう構成されている。このように構成された本発明のスロープ補償回路は、１次の線形なスロープ電圧と２次曲線の傾斜を有するスロープ電圧を合成して自由に所望のスロープ電圧の設定が可能となり、スイッチングレギュレータの特性に合わせて適切なスロープ電圧を設定できるため、安定した動作が可能となる。また、本発明のスロープ補償回路は、回路構成が極めてシンプルになり、小型化、および軽量化を図ることができ、スイッチングレギュレータの仕様に応じて容易に設定可能である。

なお、本発明における比例電流生成手段は、後述する実施例において、第２のカレントミラー回路、および第３のカレントミラー回路により例示される。また、第１トランジスタ回路は、スイッチングレギュレータ（１）におけるスイッチング素子（Ｍ１）とにより第１のカレントミラー回路が構成されるＰＭＯＳトランジスタ（Ｍ１１）により例示される。さらに、スロープ電圧生成部は、比例電流生成手段からの比例電流（Ｉ３）および定電流源からの定電流（Ｉ４）によりスロープ電圧（Ｖslope)を生成する可変抵抗（Ｒｓ）、コンデンサ（Ｃｓ）およびＮＭＯＳトランジスタ（Ｍ１９）で例示される。

本発明における第２の観点のスロープ補償回路において、前記第１の観点のスロープ補償回路における前記スロープ電圧生成部において、前記比例電流および前記定電流が流れる前記抵抗が可変抵抗で構成されている。このように構成された本発明のスロープ補償回路は、スイッチングレギュレータの仕様に応じて容易に設定可能である。

本発明における第３の観点のスロープ補償回路において、前記第１又は第２の観点のスロープ補償回路における前記スイッチング素子が、ＭＯＳトランジスタで構成され、
前記第１トランジスタ回路は、前記スイッチング素子とカレントミラー回路を構成する同導電型のＭＯＳトランジスタで構成されている。このように構成された本発明のスロープ補償回路は、カレントトランスが不要となり、ＩＣ化、および小型化を図ることが可能となる。

本発明における第４の観点のスロープ補償回路において、前記第３の観点のスロープ補償回路における前記第１トランジスタ回路が、前記スイッチング素子と同じゲート長の複数の単位トランジスタの直列接続体で構成され、
前記直列接続体の一端を前記第１トランジスタ回路のソースとし、前記直列接続体の他端をドレインとし、前記複数の単位トランジスタのそれぞれのゲートを共通接続したノードを前記第１トランジスタ回路のゲートとして構成され、
前記第１トランジスタ回路は、前記直列接続体で構成されたユニットトランジスタを複数備えており、
それぞれのユニットトランジスタにおいて、各単位トランジスタのバックゲートが共通接続されており、且つ前記単位トランジスタのバックゲートがそれぞれのユニットトランジスタのソースに接続されて構成されている。このように構成された本発明のスロープ補償回路は、ミラー電流比が大きくなっても精度の高い電流比を確保することができる。

本発明における第５の観点のスイッチングレギュレータは、前記第１の観点乃至第４の観点のいずれかのスロープ補償回路を用いて構成されている。このように構成された本発明のスイッチングレギュレータは、スロープ補償回路において１次の線形なスロープ電圧と２次曲線の傾斜を有するスロープ電圧を合成して自由に所望のスロープ電圧の設定ができるため、高精度で安定したスイッチングレギュレータとなる。

本発明によれば、カレントトランスを用いることなく、かつ極めて簡単な回路構成により２次曲線の傾斜を有する所望のスロープ電圧を生成することができるスロープ補償回路および信頼性が高く安定したスイッチングレギュレータを提供することができる。
本発明のスロープ補償回路においては、定電流源からの電流によりコンデンサを充電することで得られる線形の電圧変化を示すスロープ電圧と、スイッチングレギュレータにおけるスイッチング素子に流れる時間の経過と共に増加する電流に比例した電流によりコンデンサを充電することで得られる２次曲線の電圧変化を示すスロープ電圧とを合成して、時間の経過と共に２次曲線で変化するスロープ電圧を生成すようにしたので、簡単な回路構成で自由度が大きなスロープ電圧を生成することが可能となる。

また、本発明のスロープ補償回路においては、スイッチング素子の電流検出にカレントミラー回路を用いているため、カレントトランスが不要となり、小型化およびＩＣ化が可能となるという優れた効果を有する。

さらに、本発明において、スイッチング素子の電流検出用のカレントミラー回路のトランジスタは、スイッチング素子と同じゲート長を有する複数の単位トランジスタの直列接続体で構成されており、そして所定の個数の単位トランジスタでユニットトランジスタが構成されており、単位トランジスタのバックゲートをユニットトランジスタ毎に共通接続してユニットトランジスタのソースに接続するように構成しているので、精度の高いミラー電流比が得られ、かつ素子分離に使用する面積の増加を抑えることができるので、ＩＣのチップ面積の増加を大幅に抑制することが可能となる。

以下、本発明に係るスロープ補償回路およびそのスロープ補償回路を用いたスイッチングレギュレータの好適な実施例を添付の図面を参照して詳細に説明する。

図１は本発明に係る実施例１のスイッチングレギュレータの構成を示す回路図である。実施例１のスイッチングレギュレータは、ピーク電流制御型ＰＷＭスイッチングレギュレータである。
図１に示すように、スイッチングレギュレータ１は、出力電圧Ｖoutを抵抗分割して検出する出力電圧検出器２、この出力電圧検出器２からの検出電圧Ｖdと基準電源１１の基準電圧Ｖrefを比較する誤差増幅回路３、誤差増幅回路３からの誤差信号Ｖeと後述するスロープ補償回路１０からのスロープ信号Ｖslopeが入力されるＰＷＭコンパレータ４、ＰＷＭコンパレータ４からの出力信号がＲ端子に入力されるラッチ回路５、ラッチ回路５からの出力信号がＩ端子に入力されるドライバ回路６、ドライバ回路６により駆動制御されるスイッチング素子Ｍ１と同期整流素子Ｍ２、平滑手段であるインダクタＬ１、出力コンデンサＣ１、およびスロープ補償回路１０により構成されている。実施例１において、スイッチング素子Ｍ１はＰＭＯＳトランジスタで構成され、同期整流素子Ｍ２はＮＭＯＳトランジスタで構成されている。また、出力電圧検出器２は２つの分圧抵抗Ｒ１とＲ２により構成されている。

スロープ補償回路１０は、スイッチング素子Ｍ１を駆動制御するドライバ回路６のＰ端子と、スイッチング素子Ｍ１とインダクタＬ１との接続ノードから信号が入力され、スロープ信号ＶslopeをＰＷＭコンパレータ４の一方の端子に出力するよう構成されている。スロープ補償回路１０は、複数のＭＯＳトランジスタＭ１０からＭ１９と、コンデンサＣｓと、可変抵抗Ｒｓ、第１のバイアス電圧Ｖb1を生成する第１のバイアス電源１２と、第２のバイアス電圧Ｖb2を生成する第２のバイアス電源１３、および演算増幅回路９により構成されている。ＭＯＳトランジスタＭ１０からＭ１９において、Ｍ１０からＭ１６がＰＭＯＳトランジスタであり、Ｍ１７からＭ１９がＮＭＯＳトランジスタである。

図１に示すように、ＰＭＯＳトランジスタＭ１０のソースはスイッチング素子Ｍ１とインダクタＬ１の接続ノードに接続されており、ＰＭＯＳトランジスタＭ１０のドレインは演算増幅回路９の非反転入力端子に接続されている。ＰＭＯＳトランジスタＭ１０のゲートはドライバ回路６のＰ端子に接続されており、スイッチング素子Ｍ１のゲート信号と同じ信号が入力される。
また、演算増幅回路９の非反転入力端子は、ＰＭＯＳトランジスタＭ１２を介して入力電圧Ｖinにプルアップされている。ＰＭＯＳトランジスタＭ１２のゲートには第１のバイアス電圧Ｖb1が印加されているので、ＰＭＯＳトランジスタＭ１２と第１のバイアス電源１２とにより第１の定電流源７が構成されている。

演算増幅回路９の反転入力端子はＰＭＯＳトランジスタＭ１１のドレインとＰＭＯＳトランジスタＭ１６のソースとの接続ノードに接続されている。演算増幅回路９の出力はＰＭＯＳトランジスタＭ１６のゲートに接続されている。
ＰＭＯＳトランジスタＭ１１のソースは入力電圧Ｖinに接続され、ゲートはスイッチング素子Ｍ１のゲートと共通接続されている。したがって、ＰＭＯＳトランジスタＭ１１とスイッチング素子Ｍ１とにより第１のカレントミラー回路が構成されている。

ＰＭＯＳトランジスタＭ１６のドレインはＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１７のソースは接地（ＧＮＤ）され、ＮＭＯＳトランジスタＭ１７のゲートは自身のドレインに接続されている。
ＮＭＯＳトランジスタＭ１８のソースは接地（ＧＮＤ）され、ＮＭＯＳトランジスタＭ１８のゲートはＮＭＯＳトランジスタＭ１７のゲートに接続されている。このため、ＮＭＯＳトランジスタＭ１７とＭ１８は第２のカレトミラー回路を構成している。

ＮＭＯＳトランジスタＭ１８のドレインはＰＭＯＳトランジスタＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＭ１３のソースは入力電圧Ｖinに接続され、ＰＭＯＳトランジスタＭ１３のゲートは自身のドレインとＰＭＯＳトランジスタＭ１４のゲートに接続されている。ＰＭＯＳトランジスタＭ１４のソースは入力電圧Ｖinに接続されているので、ＰＭＯＳトランジスタＭ１３とＭ１４は第３のカレントミラー回路を構成している。

ＰＭＯＳトランジスタＭ１４のドレインは可変抵抗Ｒｓの一端に接続されている。可変抵抗Ｒｓの他端はコンデンサＣｓの一端に接続されており、コンデンサＣｓの他端は接地（ＧＮＤ）されている。
ＰＭＯＳトランジスタＭ１５のソースは入力電圧Ｖinに接続され、ＰＭＯＳトランジスタＭ１５のドレインはＰＭＯＳトランジスタＭ１４のドレインと共通接続されている。また、ＰＭＯＳトランジスタＭ１５のゲートには第２のバイアス電圧Ｖb2が印加されているので、ＰＭＯＳトランジスタＭ１５と第２のバイアス電源１３により第２の定電流源８が構成されている。
ＮＭＯＳトランジスタＭ１９のドレインはコンデンサＣｓの一端に、ＮＭＯＳトランジスタＭ１９のソースは接地（ＧＮＤ）されている。また、ＮＭＯＳトランジスタＭ１９のゲートはドライバ回路６のＰ端子に接続され、スイッチング素子Ｍ１のゲート信号と同じ信号が入力される構成である。

次に、以上のように構成された実施例１のスイッチングレギュレータにおけるスロープ補償回路１０の動作について説明する。図２はスロープ補償回路１０から出力されるスロープ電圧Ｖslopeに関係する波形を示す波形図である。
スイッチング素子Ｍ１と第１のカレントミラー回路を構成しているＰＭＯＳトランジスタＭ１１のドレイン電流Ｉ２は、ＮＭＯＳトランジスタＭ１７とＭ１８で構成された第２のカレントミラー回路と、ＰＭＯＳトランジスタＭ１３とＭ１４で構成された第３のカレントミラー回路を介して、ＰＭＯＳトランジスタＭ１４のドレイン電流Ｉ３となる。このドレイン電流Ｉ３は、可変抵抗Ｒｓを通りコンデンサＣｓを充電する。

ドライバ回路６のＰ端子がハイレベルの信号を出力して、スイッチング素子Ｍ１がオフの場合は、スイッチング素子Ｍ１のドレイン電流Ｉ１が流れないので、第１のカレントミラー回路のＰＭＯＳトランジスタＭ１１にはドレイン電流Ｉ２が流れない。その結果、第２のカレントミラー回路を介した第３のカレントミラー回路のＰＭＯＳトランジスタ１４のドレイン電流Ｉ３も流れないので、スイッチング素子Ｍ１に流れる電流に比例した電流によるコンデンサＣｓへの充電は行われない。

また、上記のようにスイッチング素子Ｍ１がオフの期間は、ＮＭＯＳトランジスタＭ１９がオンとなるので、コンデンサＣｓの電荷が放電され、コンデンサＣｓの端子間電圧は零Ｖとなる。しかし、この期間においても、ＰＭＯＳトランジスタＭ１５と第２のバイアス電源１３で構成された第２の定電流源８からは電流Ｉ４が供給されるので、可変抵抗Ｒｓには、Ｒｓ（抵抗値）×Ｉ４（電流値）の電圧降下が発生する。この結果、スイッチング素子Ｍ１がオフの期間のスロープ電圧Ｖslopeは、（Ｒｓ×Ｉ４）Ｖとなる。

なお、スイッチング素子Ｍ１がオフの期間はＰＭＯＳトランジスタＭ１０がオフとなるので、演算増幅回路９の非反転入力端子はスイッチング素子Ｍ１とインダクタＬ１との接続ノードから確実に切り離される。演算増幅回路９の非反転入力端子は、ＰＭＯＳトランジスタＭ１２により入力電圧Ｖinにプルアップされるので、演算増幅回路９はＰＭＯＳトランジスタＭ１１のドレイン電圧がほぼ入力電圧ＶinになるようにＰＭＯＳトランジスタＭ１６のゲート電圧を制御する。

次に、ドライバ回路６のＰ端子がローレベルの信号を出力して、スイッチング素子Ｍ１がオンになると、ＰＭＯＳトランジスタＭ１０もオンとなり、スイッチング素子Ｍ１とインダクタＬ１の接続ノードの電圧が演算増幅回路９の非反転入力端子に印加される。演算増幅回路９はＰＭＯＳトランジスタＭ１１のドレイン電圧がスイッチング素子Ｍ１のドレイン電圧と同じ電圧になるように、ＰＭＯＳトランジスタＭ１６のゲート電圧を制御するので、スイッチング素子Ｍ１とＰＭＯＳトランジスタＭ１１のλ効果による誤差を抑えることができる。
スイッチング素子Ｍ１のドレイン電流Ｉ１は、前記した３つのカレントミラー回路を介して、ＰＭＯＳトランジスタＭ１４のドレイン電流Ｉ３となる。このドレイン電流Ｉ３はスイッチング素子Ｍ１のドレイン電流Ｉ１に比例する電流となっている。

図２において、（ａ）はドライバ回路６のＰ端子の出力信号であり、（ｂ）はスイッチング素子Ｍ１のドレイン電流Ｉ１であり、（ｃ）はドレイン電流Ｉ１の比例電流であるＰＭＯＳトランジスタＭ１４のドレイン電流Ｉ３を示している。図２の（ｃ）に示すように、ドレイン電流Ｉ３は時間に比例して増加する電流であり、このドレイン電流Ｉ３が抵抗Ｒｓを介してコンデンサＣｓを充電する。このとき、ＮＭＯＳトランジスタＭ１９はオフであるので、電流Ｉ３で充電されたコンデンサＣｓの電圧は図２の（ｅ）に示すように時間に対し２次曲線の傾斜を有して上昇する電圧波形となる。

また、ドレイン電流Ｉ３によって抵抗Ｒｓに生ずる電圧降下は、Ｒｓ（抵抗値）×Ｉ３（電流値）となり、図２の（ｄ）に示すように、時間に対し線形に上昇する電圧波形となる。
さらに、この期間においてドレイン電流Ｉ４も抵抗Ｒｓを介してコンデンサＣｓを充電するので、ドレイン電流Ｉ４によって抵抗ＲｓとコンデンサＣｓに発生する電圧の合成電圧は図２の（ｆ）に示すように時間に対し線形で上昇する電圧波形である。
実際には、上記のドレイン電流Ｉ３とドレイン電流Ｉ４の和が抵抗Ｒｓを介してコンデンサＣｓを充電するので、合成したスロープ電圧Ｖslopeは、図２の（ｇ）に示す時間に対し２次曲線の傾斜で上昇する電圧波形となる。

上記のように、本発明に係る実施例１のスイッチングレギュレータにおいては、定電流であるドレイン電流Ｉ４で生成された線形のスロープ電圧と、スイッチング素子Ｉ１に比例した電流Ｉ３により生成された２次曲線のスロープ電圧とを合成したスロープ電圧Ｖslopeを出力するよう構成している。これにより、実施例１のスイッチングレギュレータでは、線形部分の傾斜を回路特性に合わせて設定可能であり、しかも、２次曲線を持ったスロープ電圧を加算するよう構成したので、優れた安定性を有するスイッチングレギュレータを構築することが可能となる。
さらに、本発明に係る実施例１のスイッチングレギュレータにおいては、可変抵抗Ｒｓを用いて電圧降下分を調整できるよう構成されているため、軽負荷時においてスイッチングレギュレータのパルススキップ動作が可能となる。

以下、本発明に係る実施例２のスイッチングレギュレータについて説明する。実施例２のスイッチングレギュレータは、前述の図１に示した実施例１のスイッチングレギュレータと同じ構成を有しているが、スイッチング素子Ｍ１と第１のカレントミラー回路を構成しているＰＭＯＳトランジスタＭ１１の構成を具体的にしたものである。したがって、以下の実施例２の説明において、実施例１の構成と同じものには同じ符号を付し、その説明は実施例１の説明を適用する。

図３は、スイッチング素子Ｍ１と第１のカレントミラー回路を構成しているＰＭＯＳトランジスタＭ１１として用いる合成トランジスタ回路の回路構成を示しており、（ａ）は比較例としての従来の回路構成であり、（ｂ）は本発明の回路構成である。
ＰＭＯＳトランジスタＭ１１のドレイン電流Ｉ２は、スイッチング素子Ｍ１の電流に比べ遥かに小さい電流である。通常、カレントミラー回路では、ペアとなるトランジスタのサイズ比を変えることにより、比例したミラー電流を生成することができる。例えば、スイッチング素子Ｍ１のドレイン電流Ｉ１の１／Ｎの電流をＰＭＯＳトランジスタＭ１１の出力電流とする場合、スイッチング素子Ｍ１のチャネル長をＬ１、チャネル幅をＷ１とし、ＰＭＯＳトランジスタＭ１１のチャネル長をＬ２、チャネル幅をＷ２とすると、下記式（１）に示す構成とすることにより所望の電流比の出力を得ることができる。

（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＝Ｎ （１）

しかし、チャネル長Ｌを変更するとゲート電圧−ドレイン電流特性や温度特性などトランジスタの基本特性が変化してしまい、広い動作条件で比例関係が成立しなくなる。そのため、通常はチャネル長Ｌの変更は行わず、チャネル幅Ｗだけを変更して比例電流を得る構成としている。
ところが、Ｎの値が数千から数万と言うように大きくなると、チャネル幅Ｗの変更だけでは対処できなくなる。
そこで、従来のカレントミラー回路においては、図３の（ａ）に示すように、スイッチング素子Ｍ１と同一のチャネル長Ｌで、同一特性の複数の単位トランジスタを直列に接続し、この直列接続した一端をソースＳ、他端をドレインＤ、全ての単位トランジスタのゲートを共通接続したノードをゲートＧとして合成トランジスタ回路を作成していた。また、バックゲートは全て共通接続して合成トランジスタ回路のソースＳに接続していた。

このように構成された合成トランジスタ回路において、合成トランジスタ回路を構成している各単位トランジスタのゲート長をＬ、ゲート幅をＷとし、合成トランジスタ回路を構成している単位トランジスタの数をＭとすると、合成トランジスタ回路の等価的なゲート長は（Ｌ×Ｍ）、ゲート幅はＷと表すことができる。

例えば、スイッチング素子Ｍ１として、ゲート幅Ｗが５０μｍ、ゲート長Ｌが０．５μｍのトランジスタを５８０個並列接続したとすると、合成されたゲート幅Ｗは２９０００μｍとなり、Ｗ／Ｌは２９０００／０．５＝５８０００となる。

一方、スイッチング素子Ｍ１とＰＭＯＳトランジスタＭ１１の電流比を１００００００：１として、ＰＭＯＳトランジスタＭ１１を構成する各単位トランジスタとしてゲート幅Ｗが２μｍ、ゲート長Ｌが０．５μｍのものを使った場合、単位トランジスタを７０個直列接続するとＰＭＯＳトランジスタＭ１１の合成ゲート長Ｌは３５μｍとなり、Ｗ／Ｌは２／３５＝０．０５７となる。すなわち、スイッチング素子Ｍ１のＷ／Ｌ：ＰＭＯＳトランジスタＭ１１のＷ／Ｌは、 ５８０００：０．０５７≒１００００００：１となる。

しかし、図３の（ａ）に示すようにＰＭＯＳトランジスタＭ１１を構成した場合、各単位トランジスタのバックゲートが全て合成トランジスタ回路のソースに接続されているため、それぞれの単位トランジスタにおける回路に着目すると、単位トランジスタ毎のバックゲートとソース間電圧は全て異なった値となる。このため、合成トランジスタ回路において、最もソースよりの単位トランジスタと最もドレインよりの単位トランジスタとではバックゲートバイアスの違いにより特性が異なってしまい、上記の比例関係がくずれてしまうという問題が発生する。

本発明に係るスイッチングレギュレータにおいては、図３の（ｂ）に示すように、ＰＭＯＳトランジスタＭ１１を構成している。図３の（ｂ）の合成トランジスタ回路においては、図３の（ａ）の構成と異なり、７個の単位トランジスタ１４を直列接続して１つのユニットトランジスタ１５を構成し、それぞれのユニットトランジスタ１５において、バックゲートを共通接続して、ユニットトランジスタのソースにバックゲートを接続している。図３の（ｂ）に示す構成とすることにより、ＰＭＯＳトランジスタＭ１１における単位トランジスタ１４のソースとバックゲート間の電圧差が図３の（ａ）の構成に比べて小さくなり、カレントミラー回路における実際の比例値がより計算値に近くなる。

図４のグラフは、図３の（ａ）に示した従来の合成トランジスタ回路と理想トランジスタとの誤差（Ｅａ）と、図３の（ｂ）に示した本発明のスイッチングレギュレータにおいて用いた合成トランジシタ回路と理想トランジスタとの誤差（Ｅｂ）の比率（Ｅａ／Ｅｂ）を縦軸に表し、入力電圧Ｖinを横軸に表したものである。このグラフから分かるように、入力電圧Ｖinが低いほど、従来の構成の誤差（Ｅａ）が本発明に係る構成の誤差（Ｅｂ）に比べて大きな値となっており、本発明に係る構成が大きく改善されていることが分かる。

なお、上記の実施例２においては、単位トランジスタ１４を７個で１つのユニットトランジスタ１５を構成した例で説明しているが、本発明においては単位トランジスタの数を７個に限定するものではなく、７個より少ない数でユニットトランジスタを構成すれば、よりバックゲート電圧の影響を少なくすることができるので、改善幅を大きくすることが可能となる。しかし、ユニットトランジスタの数が増えるとユニットトランジスタ間の素子分離領域が増えるため、より広いＩＣのチップ面積を必要とする。したがって、比例誤差の改善量とチップ面積との間で最も効率のよい関係を検出して、ユニットトランジスタに用いる単位トランジスタの個数を決定すればよい。

上記の各実施例において説明したように、本発明においては、定電流であるドレイン電流で生成された線形のスロープ電圧と、スイッチング素子に比例した電流により生成される２次曲線のスロープ電圧とを合成したスロープ電圧を出力するよう構成して、線形部分の傾斜を回路特性に合わせて設定可能となっている。また、本発明においては、２次曲線の傾斜を持ったスロープ電圧を加算するよう構成したので、優れた安定性を有するスイッチングレギュレータを構築することが可能となる。さらに、本発明においては、可変抵抗Ｒｓを用いて電圧降下分を調整できるよう構成されているため、軽負荷時においてスイッチングレギュレータのパルススキップ動作が可能となる。また、本発明においては、カレントミラー回路を計算値に近い回路構成とすることにより、高精度のスイッチングレギュレータを構築することが可能となる。

本発明はコンピュータ装置や携帯電話等の電子機器に用いられるスイッチングレギュレータにおいて有用である。

本発明に係る実施例１のスイッチングレギュレータの構成を示す回路図である。 実施例１のスイッチングレギュレータにおいて生成するスロープ電圧を説明するためのタイミングチャートである。 本発明に係る実施例２のスイッチングレギュレータにおけるカレントミラー回路を説明するための回路図であり、（ａ）が従来の構成であり、（ｂ）が本発明の構成の一例である。 図３の（ａ）に示した従来の構成における理想トランジスタとの誤差（Ｅａ）と、図３の（ｂ）に示した本発明における理想トランジスタとの誤差（Ｅｂ）の比率（Ｅａ／Ｅｂ）と入力電圧Ｖinとの関係を表したグラフである。 従来のスイッチングレギュレータの構成を示す回路図である。 図５に示す従来のスイッチングレギュレータにおけるスロープ電圧の生成を説明するためのタイミングチャートである。

符号の説明

１ スイッチングレギュレータ
２ 出力電圧検出器
３ 誤差増幅器
４ ＰＷＭコンパレータ
５ ラッチ回路
６ ドライバ回路
７ 第１の定電流源
８ 第２の定電流源
９ 演算増幅回路
１０ スロープ補償回路
１１ 基準電源
１２ 第１のバイアス電源
１３ 第２のバイアス電源
１４ 単位トランジスタ
１５ ユニットトランジスタ
Ｍ１ スイッチング素子
Ｍ２ 同期整流素子
Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６ ＰＭＯＳトランジスタ
Ｍ１７，Ｍ１８，Ｍ１９ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｒ１，Ｒ２ 抵抗
Ｒｓ 可変抵抗
Ｃ１，Ｃｓ コンデンサ
Ｖb1 第１のバイアス電圧
Ｖb2 第２のバイアス電圧

Claims (5)

1. スイッチングレギュレータにおいて所望電圧を形成するためにオンオフ駆動されるスイッチング素子と同期してオンオフ駆動され、前記スイッチング素子とによりカレントミラー回路を構成して、前記スイッチング素子に流れる電流と同等の電流が流れる第１トランジスタ回路、
   第１トランジスタ回路に流れる電流に比例した比例電流を形成するカレントミラー回路を備えた比例電流生成手段、
   抵抗とコンデンサの直列回路を有し、前記第１トランジスタ回路のオンオフ駆動のタイミングで前記コンデンサが放電してバイパスされるよう構成されたスロープ電圧生成部、および
   前記スロープ電圧生成部へ定電流を常に供給する定電流源、を備え
   前記比例電流生成手段からの前記比例電流と前記定電流源からの前記定電流が前記スロープ電圧生成部に供給されたとき、前記比例電流に基づいて時間に対する２次曲線で上昇するスロープ電圧波形と、前記定電流に基づいて時間に対して線形に上昇するスロープ電圧波形とが合成されたスロープ電圧が生成され、
   前記定電流源からの前記定電流のみが前記スロープ電圧生成部に供給されたとき、前記コンデンサが放電してバイパスされ、前記定電流に基づいて時間に対して一定電圧となるスロープ電圧が生成されるよう構成されたスロープ補償回路。
2. 前記スロープ電圧生成部において、前記比例電流および前記定電流が流れる前記抵抗が可変抵抗で構成された請求項１に記載のスロープ補償回路。
3. 前記スイッチング素子は、ＭＯＳトランジスタで構成され、
   前記第１トランジスタ回路は、前記スイッチング素子とカレントミラー回路を構成する同導電型のＭＯＳトランジスタで構成された請求項１又は２に記載のスロープ補償回路。
4. 前記第１トランジスタ回路は、前記スイッチング素子と同じゲート長の複数の単位トランジスタの直列接続体で構成され、
   前記直列接続体の一端を前記第１トランジスタ回路のソースとし、前記直列接続体の他端をドレインとし、前記複数の単位トランジスタのそれぞれのゲートを共通接続したノードを前記第１トランジスタ回路のゲートとして構成され、
   前記第１トランジスタ回路は、前記直列接続体で構成されたユニットトランジスタを複数備えており、
   それぞれのユニットトランジスタにおいて、各単位トランジスタのバックゲートが共通接続されており、且つ前記単位トランジスタのバックゲートがそれぞれのユニットトランジスタのソースに接続されて構成された請求項３に記載のスロープ補償回路。
5. 請求項１乃至４のいずれか一項に記載のスロープ補償回路を用いたスイッチングレギュレータ。

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