JP5169498B2

JP5169498B2 - 電流検出回路及びその電流検出回路を備えたスイッチングレギュレータ

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Publication number: JP5169498B2
Application number: JP2008144173A
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Inventors: 淳二西田
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Filing date: 2008-06-02
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Description

本発明は、ＤＣ−ＤＣコンバータをなすスイッチングレギュレータの電流検出回路に関し、特にスイッチングトランジスタと同期整流用トランジスタに流れる電流を個別に検出するための電流検出回路に関する。

従来、ＤＣ−ＤＣコンバータをなすスイッチングレギュレータのスイッチングトランジスタや同期整流用トランジスタに流れる電流を検出する場合、該スイッチングトランジスタや該同期整流用トランジスタに直列に電流検出用の抵抗を接続し、該抵抗の両端に発生する電圧を検出する方法が多く用いられていた。
しかし、このような抵抗を接続する方法は、該抵抗による電力消費が大きいため、変換効率を低下させていた。また、半導体装置内で生成される抵抗は、抵抗値の設定精度が低く、高精度の電流検出を行うためにはトリミングを行う等の製造工数が多くかかっていた。

図７は、これらの問題を解決するためになされた電流検出回路の従来例を示した図である（例えば、特許文献１参照。）。
図７の電流検出回路は、ＰＭＯＳトランジスタで構成されたスイッチングトランジスタＭ１０１に流れる電流が所定の電流値に達したことを検出するための回路である。スイッチングトランジスタＭ１０１にはＰＭＯＳトランジスタＭ１０３とＭ１０４の直列回路が並列に接続されている。ＰＭＯＳトランジスタＭ１０３は、ゲートが接地電圧ＧＮＤに接続されていることから常時オンして導通状態になっている。ＰＭＯＳトランジスタＭ１０４は、ゲートがスイッチングトランジスタＭ１０１のゲートに接続されており、スイッチングトランジスタＭ１０１に同期してオン／オフする。

ＰＭＯＳトランジスタＭ１０５は、ソースが電源電圧をなす入力電圧Ｖｉｎに接続されると共に、ゲートが接地電圧ＧＮＤに接続されており、常時オンして導通状態になっている。
ＰＭＯＳトランジスタＭ１０６〜Ｍ１０９はカスコードカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ１０６において、ソースはＰＭＯＳトランジスタＭ１０３のドレインに接続され、ドレインはＰＭＯＳトランジスタＭ１０８のソースに接続されている。ＰＭＯＳトランジスタＭ１０７において、ソースはＰＭＯＳトランジスタＭ１０５のドレインに接続され、ドレインはＰＭＯＳトランジスタＭ１０９のソースに接続されている。

また、ＰＭＯＳトランジスタＭ１０６とＭ１０７の各ゲートはそれぞれＰＭＯＳトランジスタＭ１０８のドレインに接続され、ＰＭＯＳトランジスタＭ１０８とＭ１０９の各ゲートは、一端がＰＭＯＳトランジスタＭ１０８のドレインに接続された抵抗Ｒ１０１の他端にそれぞれ接続されている。更に、電流源１０１が抵抗Ｒ１０１の他端と接地電圧ＧＮＤとの間に、電流源１０２がＰＭＯＳトランジスタＭ１０９のドレインと接地電圧ＧＮＤとの間にそれぞれ接続されている。

このような構成において、スイッチングトランジスタＭ１０１を流れる電流が小さい場合は、ＰＭＯＳトランジスタＭ１０３のドレイン電圧が入力電圧Ｖｉｎの近くまで高くなっているため、ＰＭＯＳトランジスタＭ１０６及びＭ１０８に流れる電流の方が、ＰＭＯＳトランジスタＭ１０７及びＭ１０９に流れる電流よりも大きいことから、過電流出力端子ＯＵＴａの電圧は接地電圧ＧＮＤに近くなる。スイッチングトランジスタＭ１０１を流れる電流が増加すると、ＰＭＯＳトランジスタＭ１０３及びＭ１０４に流れる電流も増加し、これに伴って、ＰＭＯＳトランジスタＭ１０３のドレイン電圧が低下してＰＭＯＳトランジスタＭ１０５のドレイン電圧より小さくなると、ＰＭＯＳトランジスタＭ１０９のドレイン電圧が上昇し、過電流出力端子ＯＵＴａがハイレベルになる。
特開２００７−７８４２７号公報

しかし、図７の回路では、カレントミラー回路の基準電流として電流源１０１の方を使用していることから、ＰＭＯＳトランジスタＭ１０３には電流源１０１からの電流ｉ１０１が常に供給されている。このため、スイッチングトランジスタＭ１０１を流れる電流が小さい場合に、カレントミラー回路のＰＭＯＳトランジスタＭ１０７及びＭ１０９を流れる電流を、ＰＭＯＳトランジスタＭ１０６及びＭ１０８を流れる電流よりも小さくし、かつＰＭＯＳトランジスタＭ１０５のドレイン電圧をＰＭＯＳトランジスタＭ１０３のドレイン電圧よりも小さくなるようにするためには、ＰＭＯＳトランジスタＭ１０５の素子サイズをＰＭＯＳトランジスタＭ１０３よりもはるかに小さくして、ＰＭＯＳトランジスタＭ１０５のオン抵抗が大きくなるようにする必要があった。

また、スイッチングトランジスタＭ１０１を流れる電流が増加して、ＰＭＯＳトランジスタＭ１０３のドレイン電圧が低下すると、ＰＭＯＳトランジスタＭ１０６のゲート−ソース間電圧は変わらないことから、ＰＭＯＳトランジスタＭ１０６のゲート電圧も低下する。ＰＭＯＳトランジスタＭ１０７のゲートはＰＭＯＳトランジスタＭ１０６のゲートに接続されているため、ＰＭＯＳトランジスタＭ１０７のゲート電圧も低下して、ＰＭＯＳトランジスタＭ１０７及びＭ１０９を流れる電流も増加する。

しかし、このような電流の増加に伴ってＰＭＯＳトランジスタＭ１０５のドレイン電圧も低下することから、ＰＭＯＳトランジスタＭ１０７のゲート−ソース間電圧の変動は小さく、ＰＭＯＳトランジスタＭ１０７及びＭ１０９を流れる電流の増加速度は遅い。このため、カレントミラー回路を比較回路として使用した場合の利得は低下し、その結果、検出電流の精度は低下して応答速度も遅くなっていた。
更に、入力電圧が変動した場合や、出力電圧を変更した場合は、電流検出回路の検出遅延時間の影響で、電流検出レベルが変動してしまうという問題もあった。

本発明は、このような問題を解決するためになされたものであり、電流検出精度を高くすることができると共に応答速度を速くすることができる電流検出回路及びその電流検出回路を備えたスイッチングレギュレータを得ることを目的とする。

この発明に係る電流検出回路は、制御電極に入力された第１制御信号に応じてスイッチングを行い、入力端子に入力された入力電圧をインダクタに入力して充電を行うスイッチングトランジスタと、該スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子とを備えた前記入力電圧を所定の定電圧に変換して出力電圧として出力端子から出力する非絶縁型のスイッチングレギュレータにおける、前記スイッチングトランジスタに流れる電流の検出を行う電流検出回路において、
前記スイッチングトランジスタの両端の電圧を分圧して出力する分圧回路部と、
電流入力端が該分圧回路部の出力端に接続され、電流出力端と接地電圧との間に所定の第１負荷が接続された第１トランジスタと、
一端が前記入力電圧に接続され、入力された第２制御信号に応じたインピーダンスをなす第１インピーダンス素子と、
電流入力端が該第１インピーダンス素子の他端に接続され、電流出力端と接地電圧との間に所定の第２負荷が接続された第２トランジスタと、
電流入力端が該第１インピーダンス素子の他端に接続され、電流出力端と接地電圧との間に第１定電流源が接続された第３トランジスタと、
前記第１トランジスタと前記第１負荷との接続部の電圧と、前記第２トランジスタと前記第２負荷との接続部の電圧との電圧比較を行い、該比較結果を示す信号を前記スイッチングトランジスタに流れる電流の検出結果を示す信号として出力する第１電圧比較回路部と、
を備え、
前記第１トランジスタ、第２トランジスタ及び第３トランジスタの各制御電極が共通接続されると共に、該接続部が前記第３トランジスタと前記第１定電流源との接続部に接続されるものである。

具体的には、前記分圧回路部は、制御電極に前記第２制御信号が入力された第４トランジスタと、制御電極に前記第１制御信号が入力された第５トランジスタが直列に接続され、該直列回路が前記スイッチングトランジスタに並列に接続されてなり、前記第４トランジスタと該第５トランジスタとの接続部から前記分圧した電圧を出力するようにした。

この場合、前記第４トランジスタ及び第５トランジスタは、それぞれ前記スイッチングトランジスタと同じ導電型のＭＯＳトランジスタであるようにした。

また、前記第１インピーダンス素子は、制御電極に前記第２制御信号が入力された第６トランジスタで構成され、該第６トランジスタは、電流入力端が前記入力電圧に接続され、電流出力端が前記第２トランジスタ及び第３トランジスタの各電流入力端にそれぞれ接続されるようにした。

この場合、前記第６トランジスタは、前記スイッチングトランジスタと同じ導電型のＭＯＳトランジスタであるようにした。

また、前記スイッチングレギュレータにおける入力電圧と出力電圧との差電圧に反比例した第１補正電流を生成し、前記第１インピーダンス素子、第２トランジスタ及び第３トランジスタの接続部に供給する第１補正電流生成回路部を備えるようにした。

また、前記第１定電流源は、生成する定電流の電流値が可変設定され、該設定によって前記スイッチングトランジスタに流れる電流の検出値の設定が行われるようにした。

また、この発明に係るスイッチングレギュレータ、前記スイッチングトランジスタに流れる電流の検出を行う前記のようないずれかの電流検出回路を備えるものである。

また、この発明に係る電流検出回路は、制御電極に入力された第１制御信号に応じてスイッチングを行い、入力端子に入力された入力電圧をインダクタに入力して充電を行うスイッチングトランジスタと、該スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行う同期整流用トランジスタとを備えた前記入力電圧を所定の定電圧に変換して出力電圧として出力端子から出力する非絶縁型のスイッチングレギュレータにおける、前記同期整流用トランジスタに流れる電流の検出を行う電流検出回路において、
一端が前記同期整流用トランジスタと前記インダクタとの接続部に接続された第２インピーダンス素子と、
電流出力端が該第２インピーダンス素子の他端に接続され、電流入力端と前記入力電圧との間に所定の第３負荷が接続された第７トランジスタと、
電流出力端が接地電圧に接続され、電流入力端と前記入力電圧との間に所定の第４負荷が接続された第８トランジスタと、
電流出力端が接地電圧に接続され、電流入力端と前記入力電圧との間に第２定電流源が接続された第９トランジスタと、
前記第７トランジスタと前記第３負荷との接続部の電圧と、前記第８トランジスタと前記第４負荷との接続部の電圧との電圧比較を行い、該比較結果を示す信号を前記同期整流用トランジスタに流れる電流の検出結果を示す信号として出力する第２電圧比較回路部と、
を備え、
前記第７トランジスタ、第８トランジスタ及び第９トランジスタの各制御電極が共通接続されると共に、該接続部が前記第９トランジスタと前記第２定電流源との接続部に接続されるようにした。

具体的は、前記第２インピーダンス素子は、制御電極が前記同期整流用トランジスタの制御電極に接続された第１０トランジスタで構成され、該第１０トランジスタは、電流入力端が前記第７トランジスタの電流出力端に接続され、電流出力端が前記同期整流用トランジスタと前記インダクタとの接続部に接続されるようにした。

この場合、前記第１０トランジスタは、前記同期整流用トランジスタと同じ導電型のＭＯＳトランジスタであるようにした。

また、前記スイッチングレギュレータの出力電圧に応じた第２補正電流を生成し、前記第２インピーダンス素子と第７トランジスタとの接続部に供給する第２補正電流生成回路部を備えるようにした。

また、前記第２定電流源は、生成する定電流の電流値が可変設定され、該設定によって前記同期整流用トランジスタに流れる電流の検出値の設定が行われるようにした。

また、この発明に係るスイッチングレギュレータは、前記スイッチングトランジスタに流れる電流、又は前記同期整流用トランジスタに流れる電流の検出を行う前記のようないずれかの電流検出回路を備えるものである。

また、この発明に係るスイッチングレギュレータは、前記スイッチングトランジスタに流れる電流の検出を行う前記のようないずれかの電流検出回路、及び前記同期整流用トランジスタに流れる電流の検出を行う前記のようないずれかの電流検出回路をそれぞれ備えるものである。

本発明の電流検出回路及びその電流検出回路を備えたスイッチングレギュレータによれば、スイッチングトランジスタ、及び／又は同期整流用トランジスタに流れる電流の電流検出精度を向上させることができ、しかも応答速度の速い電流検出を行うことができる。

また、第１補正電流生成回路部又は第２補正電流生成回路部を設けることによって、入力電圧の変動や、出力電圧を変更した場合でも電流検出値の変動を抑えることができる。

更に、回路構成素子として、電流検出の対象であるスイッチングトランジスタ、又は同期整流用トランジスタと同じ導電型のＭＯＳトランジスタを使用するようにしたことから、製造プロセスのばらつきによる検出電流値のばらつきを低減させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力端子ＩＮに入力され入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータである。

スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。更に、スイッチングレギュレータ１は、出力電圧Ｖｏｕｔが前記所定の定電圧になるようにスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行う制御回路２と、スイッチングトランジスタＭ１に流れる電流の検出を行う電流検出回路３と、インダクタＬ１と、出力コンデンサＣ１とを備えている。また、電流検出回路３は、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、コンパレータ１１、所定の定電流ｉ１を供給する定電流源１２及び抵抗Ｒ１１，Ｒ１２で構成されている。

なお、同期整流用トランジスタＭ２は整流素子を、ＰＭＯＳトランジスタＭ１１は第１トランジスタを、ＰＭＯＳトランジスタＭ１２は第２トランジスタを、ＰＭＯＳトランジスタＭ１３は第３トランジスタをそれぞれなし、抵抗Ｒ１１は第１負荷を、抵抗Ｒ１２は第２負荷を、定電流源１２は第１定電流源をそれぞれなす。また、ＰＭＯＳトランジスタＭ１４及びＭ１５は分圧回路部をなすと共に、ＰＭＯＳトランジスタＭ１４は第４トランジスタを、ＰＭＯＳトランジスタＭ１５は第５トランジスタをそれぞれなす。また、ＰＭＯＳトランジスタＭ１６は第１インピーダンス素子をなすと共に第６トランジスタをなし、コンパレータ１１は第１電圧比較回路部をなす。
また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

入力端子ＩＮと接地電圧Ｖｓｓとの間にはスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部ＬＸと出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧Ｖｓｓとの間には出力コンデンサＣ１が接続されている。例えば、ＰＷＭ制御を行う場合、制御回路２は、出力電圧Ｖｏｕｔが入力されており、出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの電圧差を増幅して誤差電圧Ｖｅを生成し、誤差電圧Ｖｅと所定の三角波信号ＴＷとの電圧比較を行って生成したパルス信号である制御信号ＰＨＳをスイッチングトランジスタＭ１のゲートに出力すると共に、該制御信号ＰＨＳの信号レベルを反転させた制御信号ＮＬＳを同期整流用トランジスタＭ２のゲートに出力する。

一方、電流検出回路３において、ＰＭＯＳトランジスタＭ１６のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ１６のドレインにはＰＭＯＳトランジスタＭ１２及びＭ１３の各ソースが接続されており、該接続部をＡとする。ＰＭＯＳトランジスタＭ１２及びＭ１３はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ１２及びＭ１３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のドレインと接地電圧Ｖｓｓとの間には抵抗Ｒ１２が、ＰＭＯＳトランジスタＭ１３のドレインと接地電圧Ｖｓｓとの間には定電流源１２がそれぞれ接続されている。

また、入力電圧Ｖｉｎと接続部ＬＸとの間には、ＰＭＯＳトランジスタＭ１４及びＭ１５が直列に接続され、ＰＭＯＳトランジスタＭ１４とＭ１５との接続部と接地電圧Ｖｓｓとの間にＰＭＯＳトランジスタＭ１１と抵抗Ｒ１１が直列に接続されている。ＰＭＯＳトランジスタＭ１４及びＭ１６の各ゲートにはそれぞれ外部からの制御信号ＳＬＰが入力されており、ＰＭＯＳトランジスタＭ１１のゲートはＰＭＯＳトランジスタＭ１３のゲートに接続され、ＰＭＯＳトランジスタＭ１５のゲートには制御信号ＰＨＳが入力されている。コンパレータ１１の非反転入力端はＰＭＯＳトランジスタＭ１１と抵抗Ｒ１１との接続部に接続され、コンパレータ１１の反転入力端はＰＭＯＳトランジスタＭ１２と抵抗Ｒ１２との接続部に接続されている。コンパレータ１１の出力端は、電流検出回路３の出力端子ＯＵＴＰに接続されている。

このような構成において、前記のようなＰＷＭ制御が行われる場合は、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、制御回路２から出力される制御信号ＰＨＳのオンデューティサイクルは小さくなる。この結果、スイッチングトランジスタＭ１がオンする時間が短くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、制御回路２から出力される制御信号ＰＨＳのオンデューティサイクルは大きくなる。この結果、スイッチングトランジスタＭ１がオンする時間が長くなり、それに応じて同期整流用トランジスタＭ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御される。

一方、外部から入力される制御信号ＳＬＰは、スイッチングレギュレータ１を作動させるときにはローレベルになることから、スイッチングレギュレータ１が作動している間は、ＰＭＯＳトランジスタＭ１４及びＭ１６はそれぞれオンしている。ＰＭＯＳトランジスタＭ１５は、ゲートがスイッチングトランジスタＭ１のゲートと共通接続されていることから、スイッチングトランジスタＭ１と同期してオン／オフする。すなわち、スイッチングトランジスタＭ１がオンしているときは、ＰＭＯＳトランジスタＭ１５もオンしており、ＰＭＯＳトランジスタＭ１４とＰＭＯＳトランジスタＭ１５にも電流が流れる。該電流は、スイッチングトランジスタＭ１のソース−ドレイン間電圧が大きくなるほど増加する。また、ＰＭＯＳトランジスタＭ１４とＭ１５は、分圧回路を形成しており、スイッチングトランジスタＭ１のソース−ドレイン間の電圧を分圧し、該分圧した電圧をＰＭＯＳトランジスタＭ１４のドレインから電圧Ｖ１として出力する。

ＰＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３はカレントミラー回路を形成しているため、ＰＭＯＳトランジスタＭ１２のドレイン電流ｉｄ２は定電流源１２から供給される定電流ｉ１に比例した定電流になる。ドレイン電流ｉｄ２が抵抗Ｒ１２に供給されるため、抵抗Ｒ１２の電圧降下は一定になり、ＰＭＯＳトランジスタＭ１２のドレイン電圧Ｖ４は定電圧になる。
また、ＰＭＯＳトランジスタＭ１６のドレイン電流ｉｄ６は、ＰＭＯＳトランジスタＭ１２及びＭ１３の各ドレイン電流の和（ｉ１＋ｉｄ２）になるため定電流である。ＰＭＯＳトランジスタＭ１６のドレイン電圧Ｖ２は、ドレイン電流ｉｄ６に応じた電圧になる。

スイッチングトランジスタＭ１に流れる電流は、スイッチングトランジスタＭ１がオンした直後が最も小さく、時間の経過に従って直線的に増加する。該増加速度は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に依存し、該電圧差が大きいほど大きくなる。
スイッチングトランジスタＭ１がオンした直後で、スイッチングトランジスタＭ１の電流が小さい場合は、スイッチングトランジスタＭ１による電圧降下が小さいことから、ＰＭＯＳトランジスタＭ１４のドレイン電圧Ｖ１はＰＭＯＳトランジスタＭ１６のドレイン電圧Ｖ２よりも大きい電圧になっている。このため、ＰＭＯＳトランジスタＭ１１のゲート−ソース間電圧は、ＰＭＯＳトランジスタＭ１２のゲート−ソース間電圧よりも大きくなり、ＰＭＯＳトランジスタＭ１１のドレイン電流ｉｄ１は大きくなる。すると、抵抗Ｒ１１の電圧降下も大きくなり、ＰＭＯＳトランジスタＭ１１のドレイン電圧Ｖ３はＰＭＯＳトランジスタＭ１２のドレイン電圧Ｖ４よりも大きくなり、コンパレータ１１はハイレベルの信号を出力する。

スイッチングトランジスタＭ１の電流が増加すると、スイッチングトランジスタＭ１による電圧降下が大きくなり、ＰＭＯＳトランジスタＭ１４とＰＭＯＳトランジスタＭ１５に流れる電流も増加するため、ＰＭＯＳトランジスタＭ１４のドレイン電圧Ｖ１は低下する。ＰＭＯＳトランジスタＭ１１のゲート電圧はＰＭＯＳトランジスタＭ１３のゲート電圧で固定されているため、ＰＭＯＳトランジスタＭ１４のドレイン電圧Ｖ１が低下すると、ＰＭＯＳトランジスタＭ１１のゲート−ソース間電圧が小さくなり、ＰＭＯＳトランジスタＭ１１のドレイン電流ｉｄ１が減少して抵抗Ｒ１１での電圧降下が小さくなる。ＰＭＯＳトランジスタＭ１１のドレイン電圧Ｖ３がＰＭＯＳトランジスタＭ１２のドレイン電圧Ｖ４以下になるとコンパレータ１１の出力信号はローレベルに反転し、スイッチングトランジスタＭ１の電流が所定の検出電流値に達したことを示す信号として出力される。

このように、本第１の実施の形態における電流検出回路は、ＰＭＯＳトランジスタＭ１６のドレイン電圧Ｖ２が電流検出中に変動しないため、ＰＭＯＳトランジスタＭ１１〜Ｍ１３の各ゲート電圧を一定に保つことができ、ＰＭＯＳトランジスタＭ１１の利得を損なうことがなく、高感度でしかも応答速度の速い、スイッチングトランジスタＭ１に流れる電流の検出を行うことができる。

また、ＰＭＯＳトランジスタＭ１４とＭ１５をスイッチングトランジスタＭ１と同じ導電型のＭＯＳトランジスタにしたことから、製造プロセスがばらついてスイッチングトランジスタＭ１のオン抵抗が変動しても、ＰＭＯＳトランジスタＭ１４及びＭ１５の各オン抵抗も同様に変化することから、スイッチングトランジスタＭ１を流れる電流と、ＰＭＯＳトランジスタＭ１４とＭ１５に流れる電流との比は変化せず、またＰＭＯＳトランジスタＭ１４とＭ１５による分圧比も変わらないため、製造プロセスが変動しても高精度な電流検出を行うことができる。

更に、第１インピーダンス素子をなすＰＭＯＳトランジスタＭ１６をＰＭＯＳトランジスタＭ１４と同じ導電型にしたことから、ＰＭＯＳトランジスタＭ１６のオン抵抗とＰＭＯＳトランジスタＭ１４のオン抵抗の比も製造プロセスの影響を受けなくなり、高精度な電流検出を行うことができる。

第２の実施の形態．
前記第１の実施の形態では、スイッチングトランジスタＭ１に流れる電流の増加速度は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差に応じて変化するため、スイッチングトランジスタＭ１の電流検出レベルが一定である場合、検出遅延時間の影響で、出力端子ＯＵＴＰから検出信号が出力された時点でのスイッチングトランジスタＭ１の電流値は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差によって変化する。特に、出力電圧Ｖｏｕｔを可変するタイプのスイッチングレギュレータでは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧差が大きく変化するため、前記遅延時間は無視することができなくなる。そこで、補正電流生成回路２０を追加して、スイッチングトランジスタＭ１の電流が所望の検出電流に達したことを示す信号が出力端子ＯＵＴＰから出力された時点におけるスイッチングトランジスタＭ１の電流値を、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に関わらずほぼ一定になるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。

図２は、本発明の第２の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の電流検出回路３に補正電流生成回路２０を追加したことにあり、これに伴って図１の電流検出回路３を電流検出回路３ａにし、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにした。

図２において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力され入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、制御回路２と、電流検出回路３ａと、インダクタＬ１と、出力コンデンサＣ１とを備えている。また、電流検出回路３ａは、ＰＭＯＳトランジスタＭ１１〜Ｍ１６、コンパレータ１１、定電流源１２、抵抗Ｒ１１，Ｒ１２、及び補正電流ｉ２０を生成してＰＭＯＳトランジスタＭ１６のドレイン電流ｉｄ６に加算する補正電流生成回路２０で構成されている。なお、補正電流生成回路２０は第１補正電流生成回路部をなし、補正電流ｉ２０は第１補正電流をなす。

補正電流生成回路２０によってＰＭＯＳトランジスタＭ１６のドレイン電流ｉｄ６に補正電流ｉ２０を加算する目的は、電流検出回路３における検出遅延時間を一定とした場合、スイッチングトランジスタＭ１の電流が電流検出回路３に設定された検出電流値に到達してから、出力端子ＯＵＴＰから所定の検出信号が出力されるまでの遅延時間の間に変化するスイッチングトランジスタＭ１の電流変化量をほぼ一定にすることにある。
図３は、補正電流生成回路２０の回路例を示した図であり、図３を使用して補正電流生成回路２０の動作についてもう少し詳細に説明する。
図３において、補正電流生成回路２０は、Ｄ／Ａコンバータ２１、演算増幅回路２２，２３、定電流源２４、ＰＭＯＳトランジスタＭ２１，Ｍ２２、ＮＭＯＳトランジスタＭ２３〜Ｍ２６及び抵抗Ｒ２１〜Ｒ２３で構成されている。

Ｄ／Ａコンバータ２１は、制御回路２で使用する基準電圧Ｖｒｅｆと、該基準電圧Ｖｒｅｆの半分の電圧Ｖｒｅｆ／２をそれぞれ出力する。電圧Ｖｒｅｆ／２は演算増幅回路２２の反転入力端に入力され、演算増幅回路２２の出力端はＰＭＯＳトランジスタＭ２１のゲートに接続されている。ＰＭＯＳトランジスタＭ２１のソースは入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ２１のドレインと接地電圧Ｖｓｓとの間には抵抗Ｒ２１及びＲ２２が直列に接続されている。演算増幅回路２２の非反転入力端は、抵抗Ｒ２１と抵抗Ｒ２２との接続部に接続され、ＰＭＯＳトランジスタＭ２１と抵抗Ｒ２１との接続部は演算増幅回路２３の非反転入力端に接続されている。

演算増幅回路２３の出力端はＰＭＯＳトランジスタＭ２２のゲートに接続され、入力電圧ＶｉｎとＰＭＯＳトランジスタＭ２２のソースとの間には抵抗Ｒ２３が接続されており、抵抗Ｒ２３とＰＭＯＳトランジスタＭ２２との接続部は演算増幅回路２３の反転入力端に接続されている。一方、ＮＭＯＳトランジスタＭ２３及びＭ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２３及びＭ２４の各ソースはそれぞれ接地電圧Ｖｓｓに接続され、ＮＭＯＳトランジスタＭ２３及びＭ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２３のドレインに接続されている。ＮＭＯＳトランジスタＭ２３のドレインはＰＭＯＳトランジスタＭ２２のドレインに接続され、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ２４のドレインとの間に定電流源２４が接続されている。

また、ＮＭＯＳトランジスタＭ２５及びＭ２６はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２５及びＭ２６の各ソースはそれぞれ接地電圧Ｖｓｓに接続され、ＮＭＯＳトランジスタＭ２５及びＭ２６の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２５のドレインに接続されている。ＮＭＯＳトランジスタＭ２５のドレインは、定電流源２４とＮＭＯＳトランジスタＭ２４との接続部に接続され、ＮＭＯＳトランジスタＭ２６のドレインは、図３の接続部Ａに接続されている。ＮＭＯＳトランジスタＭ２６のドレインは、補正電流生成回路２０の出力端をなし、ＮＭＯＳトランジスタＭ２６のドレインから補正電流ｉ２０の供給が行われる。

このような構成において、Ｄ／Ａコンバータ２１は、外部からの指示に応じた値の基準電圧Ｖｒｅｆを生成し、これに伴った電圧Ｖｒｅｆ／２をも生成している。スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔを変更する場合は、外部からの指示で基準電圧Ｖｒｅｆの電圧値を変更し、これに伴って電圧Ｖｒｅｆ／２の電圧値も変更される。すなわち、電圧Ｖｒｅｆ／２はスイッチングレギュレータ１ａの出力電圧Ｖｏｕｔの変更に応じて変更される。

Ｄ／Ａコンバータ２１、演算増幅回路２２、ＰＭＯＳトランジスタＭ２１及び抵抗Ｒ２１，Ｒ２２は定電圧回路を形成しており、ＰＭＯＳトランジスタＭ２１のドレインが該定電圧回路の出力端をなし、該出力端の電圧をＶ２１とすると、電圧Ｖ２１は、下記（１）式のようになる。なお、以下、抵抗Ｒ２１〜Ｒ２３の抵抗値をｒ２１〜ｒ２３とする。
Ｖ２１＝Ｖｒｅｆ／２×（ｒ２１＋ｒ２２）／ｒ２１………………（１）
前記（１）式の右辺から分かるように、電圧Ｖ２１は、電圧Ｖｒｅｆ／２の関数になっていることから、出力電圧Ｖｏｕｔの関数でもあり、演算増幅回路２３の非反転入力端に入力されている。

演算増幅回路２３は、ＰＭＯＳトランジスタＭ２２のソース電圧が、非反転入力端に入力された電圧Ｖ２１と同じになるようにＰＭＯＳトランジスタＭ２２のゲート電圧を制御する。このことから、抵抗Ｒ２３の両端の電圧差Ｖｒ２３は、下記（２）式のようになる。
Ｖｒ２３＝Ｖｉｎ−Ｖ２１………………（２）
また、抵抗Ｒ２３を流れる電流ｉｒ２３は、下記（３）式のようになる。
ｉｒ２３＝Ｖｒ２３／ｒ２３………………（３）
前記（１）〜（３）式より、電流ｉｒ２３は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関数であることが分かる。電流ｉｒ２３は、ＰＭＯＳトランジスタＭ２２を介してＮＭＯＳトランジスタＭ２３のドレインに供給される。

ＮＭＯＳトランジスタＭ２３とＭ２４はカレントミラー回路を形成していることから、ＮＭＯＳトランジスタＭ２３とＭ２４の素子サイズ比を１：Ｋ１とすると、ＮＭＯＳトランジスタＭ２４のドレイン電流ｉｄ２４は、下記（４）式のようになる。
ｉｄ２４＝Ｋ１×ｉｒ２３………………（４）

ＮＭＯＳトランジスタＭ２４とＭ２５のドレインには定電流源２４からの定電流ｉ２１が供給されていることから、ＮＭＯＳトランジスタＭ２５のドレイン電流ｉｄ２５は、下記（５）式のようになる。
ｉｄ２５＝ｉ２１−ｉｄ２４………………（５）

ＮＭＯＳトランジスタＭ２５とＭ２６もカレントミラー回路を形成していることから、ＮＭＯＳトランジスタＭ２５とＭ２６の素子サイズ比を１：Ｋ２とすると、ＮＭＯＳトランジスタＭ２６のドレイン電流、すなわち補正電流ｉ２０は、下記（６）式のようになる。
ｉ２０＝Ｋ２×ｉｄ２５………………（６）
前記（６）式において、ドレイン電流ｉｄ２５も入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関数であることから、補正電流ｉ２０も入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関数であり、補正電流ｉ２０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差が大きいほど小さく、該電圧差が小さいほど大きくなる。しかし、補正電流ｉ２０の最大値は、定電流源２４からの定電流ｉ２１で制限される。

ＰＭＯＳトランジスタＭ６のドレイン電流ｉｄ６に補正電流ｉ２０が加算されると、加算された補正電流ｉ２０の分だけ、ＰＭＯＳトランジスタＭ６のドレイン電圧である接続部Ａの電圧Ｖ２が低下する。このため、スイッチングトランジスタＭ１に流れる電流の検出レベルが大きくなり、より大きな電流がスイッチングトランジスタＭ１に流れないと、コンパレータ１１の出力信号はローレベルに反転してスイッチングトランジスタＭ１の電流が所望の検出電流に達したことを示さなくなる。

補正電流ｉ２０は、スイッチングトランジスタＭ１に流れる電流の傾きが大きいほど小さくなるため、スイッチングトランジスタＭ１に流れる電流の傾きが大きいほど、より小さい電流で検出を行うことができる。逆に、スイッチングトランジスタＭ１の電流の傾きが小さい場合は、より大きい電流で検出することになるため、補正電流ｉ２０の電流値を適当な値に設定することにより、出力端子ＯＵＴＰから所定の検出信号が出力された時点におけるスイッチングトランジスタＭ１の電流値は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に関わらずほぼ一定にすることができる。

このように、本第２の実施の形態における電流検出回路は、前記第１の実施の形態と同様の効果を得ることができると共に、補正電流生成回路２０を設けたことにより、スイッチングトランジスタＭ１の電流が所望の検出電流値に達したことを示す信号が出力端子ＯＵＴＰから出力された時点におけるスイッチングトランジスタＭ１の電流値を、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの電圧差に関わらずほぼ一定にすることができ、より正確な電流検出を行うことができる。

なお、前記第２の実施の形態では、演算増幅回路２２の反転入力端に電圧Ｖｒｅｆ／２を入力するようにしたが、これは一例であり、前記説明から分かるように、演算増幅回路２２の反転入力端に入力される電圧は出力電圧Ｖｏｕｔに比例した電圧であればどのような電圧でもよく、例えば、出力電圧Ｖｏｕｔを抵抗等で分圧した電圧であってもよい。
また、電圧Ｖ２１は、出力電圧Ｖｏｕｔに比例した電圧であるため、電圧Ｖ２１として前記のような出力電圧Ｖｏｕｔに比例した電圧を使用するようにしてもよい。

第３の実施の形態．
前記第１及び第２の各実施の形態では、スイッチングトランジスタＭ１に流れる電流の検出を行う場合を示したが、電流検出回路が同期整流用トランジスタＭ２に流れる電流を検出するようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図４は、本発明の第３の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図４における図１との相違点は、図１の電流検出回路３を同期整流用トランジスタＭ２に流れる電流を検出する電流検出回路３０に置き換えたことにあり、これに伴って図１のスイッチングレギュレータ１をスイッチングレギュレータ１ｂにした。
図４において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力され入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータである。

スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、制御回路２と、同期整流用トランジスタＭ２に流れる電流の検出を行う電流検出回路３０と、インダクタＬ１と、出力コンデンサＣ１とを備えている。また、電流検出回路３０は、ＮＭＯＳトランジスタＭ３１〜Ｍ３４、コンパレータ３１、所定の定電流ｉ２を供給する定電流源３２及び抵抗Ｒ３１，Ｒ３２で構成されている。

なお、ＮＭＯＳトランジスタＭ３１は第７トランジスタを、ＮＭＯＳトランジスタＭ３２は第８トランジスタを、ＮＭＯＳトランジスタＭ３３は第９トランジスタをそれぞれなし、抵抗Ｒ３１は第３負荷を、抵抗Ｒ３２は第４負荷を、定電流源３２は第２定電流源をそれぞれなす。また、ＮＭＯＳトランジスタＭ３４は、第２インピーダンス素子をなすと共に第１０トランジスタをなし、コンパレータ３１は第２電圧比較回路部をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。

電流検出回路３０において、ＮＭＯＳトランジスタＭ３２及びＭ３３はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ３２及びＭ３３の各ソースはそれぞれ接地電圧Ｖｓｓに接続され、ＮＭＯＳトランジスタＭ３２及びＭ３３の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ３３のドレインに接続されている。入力電圧ＶｉｎとＮＭＯＳトランジスタＭ３３のドレインとの間には定電流源３２が接続され、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ３２のドレインとの間には抵抗Ｒ３２が接続されている。

また、入力電圧Ｖｉｎと接続部ＬＸとの間には、抵抗Ｒ３１、ＮＭＯＳトランジスタＭ３１及びＭ３４が直列に接続されている。ＮＭＯＳトランジスタＭ３１のゲートはＮＭＯＳトランジスタＭ３３のゲートに接続され、ＮＭＯＳトランジスタＭ３４のゲートには制御信号ＮＬＳが入力されている。コンパレータ３１の非反転入力端は、抵抗Ｒ３２とＮＭＯＳトランジスタＭ３２との接続部に接続され、コンパレータ３１の反転入力端は、抵抗Ｒ３１とＮＭＯＳトランジスタＭ３１との接続部に接続されている。コンパレータ３１の出力端は、電流検出回路３０の出力端子ＯＵＴＮに接続されている。

このような構成において、ＮＭＯＳトランジスタＭ３４は、ゲートが同期整流用トランジスタＭ２のゲートに接続されているため、同期整流用トランジスタＭ２と同期してオン／オフする。すなわち、同期整流用トランジスタＭ２がオンしているときは、ＮＭＯＳトランジスタＭ３４もオンしている。ＮＭＯＳトランジスタＭ３２とＭ３３はカレントミラー回路を形成していることから、ＮＭＯＳトランジスタＭ３２のドレイン電流ｉｄ８は、定電流源３２から供給される定電流ｉ２に比例した電流になる。ドレイン電流ｉｄ８が抵抗Ｒ３２に供給されるため、抵抗Ｒ３２の電圧降下は一定であり、ＮＭＯＳトランジスタＭ３２のドレイン電圧である電圧Ｖ７は定電圧になる。

ＮＭＯＳトランジスタＭ３１のゲート電圧は、ＮＭＯＳトランジスタＭ３２とＭ３３の各ゲート電圧と同電圧であるが、ＮＭＯＳトランジスタＭ３１のゲート−ソース間電圧は、ＮＭＯＳトランジスタＭ３２とＭ３３のゲート電圧と接続部ＬＸの電圧との電圧差から、ＮＭＯＳトランジスタＭ３４のドレイン−ソース間電圧を引いたものになる。
一方、同期整流用トランジスタＭ２に流れる電流は、同期整流用トランジスタＭ２がオンしてからほぼ直線的に減少するが、その減少速度は出力電圧Ｖｏｕｔが大きいほど大きくなる。

同期整流用トランジスタＭ２がオンした直後で同期整流用トランジスタＭ２に流れる電流が多い場合は、同期整流用トランジスタＭ２による電圧降下が大きく、接続部ＬＸの電圧は負電圧に大きく低下する。これに伴って、ＮＭＯＳトランジスタＭ３１のソース電圧である接続部Ｂの電圧Ｖ５も低下するため、ＮＭＯＳトランジスタＭ３１のゲート−ソース間電圧が大きくなり、ＮＭＯＳトランジスタＭ３１のドレイン電流ｉｄ７は大きくなる。この結果、抵抗Ｒ３１の電圧降下も大きくなり、ＮＭＯＳトランジスタＭ３１のドレイン電圧である電圧Ｖ６は、ＮＭＯＳトランジスタＭ３２のドレイン電圧である電圧Ｖ７よりも小さくなり、コンパレータ３１の出力信号はハイレベルになる。

同期整流用トランジスタＭ２に流れる電流が減少すると、同期整流用トランジスタＭ２による電圧降下も小さくなり、ＮＭＯＳトランジスタＭ３１のソース電圧である電圧Ｖ５が上昇して、ＮＭＯＳトランジスタＭ３１のドレイン電流ｉｄ７も減少する。すると、ＮＭＯＳトランジスタＭ３１のドレイン電圧である電圧Ｖ６が上昇し、ＮＭＯＳトランジスタＭ３２のドレイン電圧Ｖ７よりも大きくなると、コンパレータ３１の出力信号はローレベルに反転して、同期整流用トランジスタＭ２の電流が所定の検出電流値になったことを示す信号として出力される。

このように、本第３の実施の形態における電流検出回路は、ＮＭＯＳトランジスタＭ３１のゲート電圧が電流検出中に変動しないため、ＮＭＯＳトランジスタＭ３１の利得を損なうことがなく、高感度でしかも応答速度の速い、同期整流用トランジスタＭ２に流れる電流の検出を行うことができる。
更に、ＮＭＯＳトランジスタＭ３４を同期整流用トランジスタＭ２と同じ導電型のＭＯＳトランジスタにしたことから、製造プロセスにおけるバラツキの影響を少なくすることができ、電流検出精度をより高めることができる。

第４の実施の形態．
前記第３の実施の形態では、同期整流用トランジスタＭ２に流れる電流は、同期整流用トランジスタＭ２がオンしてからほぼ直線的に減少するが、該減少速度は出力電圧Ｖｏｕｔが大きいほど大きくなる。このため、同期整流用トランジスタＭ２の電流検出のレベルを一定にしていると、出力電圧Ｖｏｕｔを変更した場合に、検出遅延時間の影響で、出力端子ＯＵＴＮから検出信号が出力された時点での同期整流用トランジスタＭ２の電流値は出力電圧Ｖｏｕｔの電圧値の違いによって変化する。具体的には、出力電圧Ｖｏｕｔが大きくなるほど検出時の電流は小さくなり、出力電圧Ｖｏｕｔが小さいほど検出時の電流は大きくなってしまう。そこで、補正電流生成回路４０を追加して、同期整流用トランジスタＭ２の電流が所望の検出電流値に達したことを示す信号が出力端子ＯＵＴＮから出力された時点における同期整流用トランジスタＭ２の電流値を、出力電圧Ｖｏｕｔに関わらずほぼ一定になるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。

図５は、本発明の第４の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。なお、図５では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図５における図４との相違点は、図４の電流検出回路３０に補正電流生成回路４０を追加したことにあり、これに伴って、図４の電流検出回路３０を電流検出回路３０ｃにし、図４のスイッチングレギュレータ１ｂをスイッチングレギュレータ１ｃにした。

図５において、スイッチングレギュレータ１ｃは、入力端子ＩＮに入力され入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流方式の降圧型スイッチングレギュレータである。
スイッチングレギュレータ１ｃは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、制御回路２と、電流検出回路３０ｃと、インダクタＬ１と、出力コンデンサＣ１とを備えている。また、電流検出回路３０ｃは、ＮＭＯＳトランジスタＭ３１〜Ｍ３４、コンパレータ３１、定電流源３２、抵抗Ｒ３１，Ｒ３２、及び補正電流ｉ４０を生成して接続部Ｂに加算する補正電流生成回路４０で構成されている。なお、補正電流生成回路４０は第２補正電流生成回路部をなし、補正電流ｉ４０は第２補正電流をなす。

補正電流生成回路４０によって接続部Ｂに補正電流ｉ４０を加算する目的は、同期整流用トランジスタＭ２の電流が所望の検出電流値に達したことを示す信号が出力端子ＯＵＴＮから出力された時点における同期整流用トランジスタＭ２の電流値を、出力電圧Ｖｏｕｔに関わらずほぼ一定にすることにより、電流検出回路３０ｃの検出遅延時間による電流検出精度の低下を補正するものである。
図６は、補正電流生成回路４０の回路例を示した図であり、図６を使用して補正電流生成回路４０の動作についてもう少し詳細に説明する。
図６において、補正電流生成回路４０は、Ｄ／Ａコンバータ４１、演算増幅回路４２、定電流源４３、ＰＭＯＳトランジスタＭ４１〜Ｍ４３及び抵抗Ｒ４１で構成されている。

Ｄ／Ａコンバータ４１は、制御回路２で使用する基準電圧Ｖｒｅｆと、該基準電圧Ｖｒｅｆの半分の電圧Ｖｒｅｆ／２をそれぞれ出力する。電圧Ｖｒｅｆ／２は演算増幅回路４２の反転入力端に入力され、演算増幅回路４２の出力端はＰＭＯＳトランジスタＭ４１のゲートに接続されている。ＰＭＯＳトランジスタＭ４１のソースはＰＭＯＳトランジスタＭ４２のドレインに接続され、ＰＭＯＳトランジスタＭ４１のドレインと接地電圧Ｖｓｓとの間には抵抗Ｒ４１が接続されている。演算増幅回路４２の非反転入力端は、ＰＭＯＳトランジスタＭ４１と抵抗Ｒ４１との接続部に接続され、入力電圧Ｖｉｎと、ＰＭＯＳトランジスタＭ４１及び抵抗Ｒ４１の接続部との間に定電流源４３が接続されている。

ＰＭＯＳトランジスタＭ４２及びＭ４３はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ４２及びＭ４３の各ソースはそれぞれ入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＭ４２及びＭ４３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ４２のドレインに接続されている。ＰＭＯＳトランジスタＭ４３のドレインは、図５の接続部Ｂに接続され、ＰＭＯＳトランジスタＭ４３のドレインは、補正電流生成回路４０の出力端をなし、ＰＭＯＳトランジスタＭ４３のドレインから補正電流ｉ４０の供給が行われる。

このような構成において、Ｄ／Ａコンバータ４１は、外部からの指示に応じた値の基準電圧Ｖｒｅｆを生成し、これに伴った電圧Ｖｒｅｆ／２をも生成している。スイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔを変更する場合は、外部からの指示で基準電圧Ｖｒｅｆの電圧値を変更し、これに伴って電圧Ｖｒｅｆ／２の電圧値も変更される。すなわち、電圧Ｖｒｅｆ／２はスイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔの変更に応じて変更される。

演算増幅回路４２は、ＰＭＯＳトランジスタＭ４１のドレイン電圧が電圧Ｖｒｅｆ／２に等しくなるようにＰＭＯＳトランジスタＭ４１のゲート電圧を制御する。また、ＰＭＯＳトランジスタＭ４１のドレインと抵抗Ｒ４１との接続部には、定電流源４３から定電流ｉ４１も供給されている。このため、ＰＭＯＳトランジスタＭ４１から抵抗Ｒ４１に供給される電流ｉｄ４１は、抵抗Ｒ４１の抵抗値をｒ４１とすると、下記（７）式のようになり、電流ｉｄ４１は出力電圧Ｖｏｕｔの関数であることが分かる。
ｉｄ４１＝Ｖｒｅｆ／（２×ｒ４１）−ｉ４１………………（７）

電流ｉｄ４１は、ＰＭＯＳトランジスタＭ４２のドレイン電流となり、ＰＭＯＳトランジスタＭ４２とＭ４３はカレントミラー回路を形成していることから、ＰＭＯＳトランジスタＭ４２とＭ４３の素子サイズ比を１：Ｋ３とすると、ＰＭＯＳトランジスタＭ４３のドレイン電流である補正電流ｉ４０は、下記（８）式のようになる。
ｉ４０＝Ｋ３×ｉｄ４１………………（８）

前記のように、電流ｉｄ４１は出力電圧Ｖｏｕｔの関数であることから、補正電流ｉ４０も出力電圧Ｖｏｕｔの関数であり、出力電圧Ｖｏｕｔに比例した電流になる。すなわち、出力電圧Ｖｏｕｔが大きいほど補正電流ｉ４０は大きく、出力電圧Ｖｏｕｔが小さいほど補正電流ｉ４０は小さくなる。
また、接続部Ｂには、定電流ｉ２に比例した電流が流れているため、定電流ｉ２と定電流ｉ４１が等価になるように設定することによって、ＮＭＯＳトランジスタＭ３４に流れる電流ｉｄ３４は、下記（９）式のようになり、出力電圧Ｖｏｕｔに比例した電流になる。
ｉｄ３４＝Ｋ３／ｒ４１×Ｖｒｅｆ／２………………（９）

補正電流ｉ４０は、インピーダンス素子であるＮＭＯＳトランジスタＭ３４のドレイン電流に加算されるため、ＮＭＯＳトランジスタＭ３４における電圧降下は補正電流ｉ４０が大きいほど大きくなる。すなわち、同期整流用トランジスタＭ２に流れる電流の傾きが大きいほど、ＮＭＯＳトランジスタＭ３４の電圧降下が大きくなることから、ＮＭＯＳトランジスタＭ３１のゲート−ソース間電圧は小さくなり、ドレイン電流ｉｄ７を減少させて電圧Ｖ６を上昇させる。この結果、より速い時点で電圧Ｖ６は電圧Ｖ７よりも大きくなってコンパレータ３１の出力信号をローレベルに反転させるため、電流検出回路３０の遅延時間を補正することができる。

このように、本第４の実施の形態における電流検出回路は、前記第３の実施の形態と同様の効果を得ることができると共に、補正電流生成回路４０を設けて補正電流ｉ４０の電流値を適正に設定することにより、電流が所望の検出値に達したことを示す信号が出力端子ＯＵＴＮから出力された時点における同期整流用トランジスタＭ２の電流値を、出力電圧Ｖｏｕｔの電圧値に関わらずほぼ一定にすることができ、より正確な電流検出を行うことができる。

なお、前記第４の実施の形態では、演算増幅回路４２の反転入力端に電圧Ｖｒｅｆ／２を入力するようにしたが、これは一例であり、前記説明から分かるように、演算増幅回路４２の反転入力端に入力される電圧は出力電圧Ｖｏｕｔに比例した電圧であればどのような電圧でもよく、例えば、出力電圧Ｖｏｕｔを抵抗等で分圧した電圧であってもよい。

また、前記第１から第４の各実施の形態では、スイッチングトランジスタＭ１の電流を検出する電流検出回路と同期整流用トランジスタＭ２の電流を検出する電流検出回路のいずれか一方を備えた場合を例にして説明したが、スイッチングトランジスタＭ１の電流を検出する電流検出回路と同期整流用トランジスタＭ２の電流を検出する電流検出回路をそれぞれ備えるようにしてもよい。またこの場合、補正電流生成回路２０及び４０のいずれか一方又は両方を備えるようにしてもよい。

また、前記第１及び第２の各実施の形態では、同期整流方式のスイッチングレギュレータを例にして説明したが、これは一例であり、非同期整流方式のスイッチングレギュレータにも適用することができる。この場合、図１及び図２の同期整流用トランジスタＭ２を、アノードが接地電圧Ｖｓｓに接続されカソードが接続部ＬＸに接続されたダイオードに置き換えればよい。この場合、該ダイオードは整流素子をなす。

また、前記第１から第４の各実施の形態において、制御回路２又は外部の制御回路（図示せず）が、電流検出回路の出力端子から出力された信号から過電流の検出を行い、該過電流を検出すると所定の動作、例えばスイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２をオフさせて遮断状態にするようにしてもよい。

本発明の第１の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。本発明の第２の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。図２の補正電流生成回路２０の回路例を示した図である。本発明の第３の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。本発明の第４の実施の形態における電流検出回路を備えたスイッチングレギュレータの回路例を示した図である。図５の補正電流生成回路４０の回路例を示した図である。電流検出回路の従来例を示した図である。

符号の説明

１，１ａ，１ｂ，１ｃスイッチングレギュレータ
２制御回路
３，３ａ，３０，３０ｃ電流検出回路
１１，３１コンパレータ
１２，２４，３２，４３定電流源
２０，４０補正電流生成回路
２１，４１Ｄ／Ａコンバータ
２２，２３，４２演算増幅回路
Ｍ１スイッチングトランジスタ
Ｍ２同期整流用トランジスタ
Ｌ１インダクタ
Ｃ１出力コンデンサ
Ｍ１１〜Ｍ１６，Ｍ２１，Ｍ２２，Ｍ４１〜Ｍ４３ＰＭＯＳトランジスタ
Ｒ１１，Ｒ１２，Ｒ２１〜Ｒ２３，Ｒ３１，Ｒ３２，Ｒ４１抵抗
Ｍ２３〜Ｍ２６，Ｍ３１〜Ｍ３３ＮＭＯＳトランジスタ

Claims

制御電極に入力された第１制御信号に応じてスイッチングを行い、入力端子に入力された入力電圧をインダクタに入力して充電を行うスイッチングトランジスタと、該スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子とを備えた前記入力電圧を所定の定電圧に変換して出力電圧として出力端子から出力する非絶縁型のスイッチングレギュレータにおける、前記スイッチングトランジスタに流れる電流の検出を行う電流検出回路において、
前記スイッチングトランジスタの両端の電圧を分圧して出力する分圧回路部と、
電流入力端が該分圧回路の出力端に接続され、電流出力端と接地電圧との間に所定の第１負荷が接続された第１トランジスタと、
一端が前記入力電圧に接続され、入力された第２制御信号に応じたインピーダンスをなす第１インピーダンス素子と、
電流入力端が該第１インピーダンス素子の他端に接続され、電流出力端と接地電圧との間に所定の第２負荷が接続された第２トランジスタと、
電流入力端が該第１インピーダンス素子の他端に接続され、電流出力端と接地電圧との間に第１定電流源が接続された第３トランジスタと、
前記第１トランジスタと前記第１負荷との接続部の電圧と、前記第２トランジスタと前記第２負荷との接続部の電圧との電圧比較を行い、該比較結果を示す信号を前記スイッチングトランジスタに流れる電流の検出結果を示す信号として出力する第１電圧比較回路部と、
を備え、
前記第１トランジスタ、第２トランジスタ及び第３トランジスタの各制御電極が共通接続されると共に、該接続部が前記第３トランジスタと前記第１定電流源との接続部に接続されることを特徴とする電流検出回路。
前記分圧回路部は、制御電極に前記第２制御信号が入力された第４トランジスタと、制御電極に前記第１制御信号が入力された第５トランジスタが直列に接続され、該直列回路が前記スイッチングトランジスタに並列に接続されてなり、前記第４トランジスタと該第５トランジスタとの接続部から前記分圧した電圧を出力すること特徴とする請求項１記載の電流検出回路。
前記第４トランジスタ及び第５トランジスタは、それぞれ前記スイッチングトランジスタと同じ導電型のＭＯＳトランジスタであることを特徴とする請求項２記載の電流検出回路。
前記第１インピーダンス素子は、制御電極に前記第２制御信号が入力された第６トランジスタで構成され、該第６トランジスタは、電流入力端が前記入力電圧に接続され、電流出力端が前記第２トランジスタ及び第３トランジスタの各電流入力端にそれぞれ接続されることを特徴とする請求項１、２又は３記載の電流検出回路。
前記第６トランジスタは、前記スイッチングトランジスタと同じ導電型のＭＯＳトランジスタであることを特徴とする請求項４記載の電流検出回路。
前記スイッチングレギュレータにおける入力電圧と出力電圧との差電圧に反比例した第１補正電流を生成し、前記第１インピーダンス素子、第２トランジスタ及び第３トランジスタの接続部に供給する第１補正電流生成回路部を備えることを特徴とする請求項１、２、３、４又は５記載の電流検出回路。
前記第１定電流源は、生成する定電流の電流値が可変設定され、該設定によって前記スイッチングトランジスタに流れる電流の検出値の設定が行われることを特徴とする請求項１、２、３、４、５又は６記載の電流検出回路。
制御電極に入力された第１制御信号に応じてスイッチングを行い、入力端子に入力された入力電圧をインダクタに入力して充電を行うスイッチングトランジスタと、該スイッチングトランジスタがオフして該インダクタへの充電が停止すると、該インダクタの放電を行う同期整流用トランジスタとを備えた前記入力電圧を所定の定電圧に変換して出力電圧として出力端子から出力する非絶縁型のスイッチングレギュレータにおける、前記同期整流用トランジスタに流れる電流の検出を行う電流検出回路において、
一端が前記同期整流用トランジスタと前記インダクタとの接続部に接続された第２インピーダンス素子と、
電流出力端が該第２インピーダンス素子の他端に接続され、電流入力端と前記入力電圧との間に所定の第３負荷が接続された第７トランジスタと、
電流出力端が接地電圧に接続され、電流入力端と前記入力電圧との間に所定の第４負荷が接続された第８トランジスタと、
電流出力端が接地電圧に接続され、電流入力端と前記入力電圧との間に第２定電流源が接続された第９トランジスタと、
前記第７トランジスタと前記第３負荷との接続部の電圧と、前記第８トランジスタと前記第４負荷との接続部の電圧との電圧比較を行い、該比較結果を示す信号を前記同期整流用トランジスタに流れる電流の検出結果を示す信号として出力する第２電圧比較回路部と、
を備え、
前記第７トランジスタ、第８トランジスタ及び第９トランジスタの各制御電極が共通接続されると共に、該接続部が前記第９トランジスタと前記第２定電流源との接続部に接続されることを特徴とする電流検出回路。
前記第２インピーダンス素子は、制御電極が前記同期整流用トランジスタの制御電極に接続された第１０トランジスタで構成され、該第１０トランジスタは、電流入力端が前記第７トランジスタの電流出力端に接続され、電流出力端が前記同期整流用トランジスタと前記インダクタとの接続部に接続されることを特徴とする請求項８記載の電流検出回路。
前記第１０トランジスタは、前記同期整流用トランジスタと同じ導電型のＭＯＳトランジスタであることを特徴とする請求項９記載の電流検出回路。
前記スイッチングレギュレータの出力電圧に応じた第２補正電流を生成し、前記第２インピーダンス素子と第７トランジスタとの接続部に供給する第２補正電流生成回路部を備えることを特徴とする請求項８、９又は１０記載の電流検出回路。
前記第２定電流源は、生成する定電流の電流値が可変設定され、該設定によって前記同期整流用トランジスタに流れる電流の検出値の設定が行われることを特徴とする請求項８、９、１０又は１１記載の電流検出回路。
請求項１から請求項１２のいずれかに記載の電流検出回路を備えたスイッチングレギュレータ。
請求項１から請求項７のいずれかに記載の電流検出回路、及び請求項８から請求項１２のいずれかに記載の電流検出回路をそれぞれ備えたスイッチングレギュレータ。