CN107817378B - 使用在io上的电压检测电路 - Google Patents

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Abstract

本发明公开了一种使用在IO上的电压检测电路，包括：由多个采用二极管连接方式串联的PMOS管串联结构，连接在输入信号和第一节点之间；第一PMOS管的源极连接输入信号，栅极连接第一节点；第一电阻和第二电阻串联在第一PMOS管的漏极和地之间，二者的连接点为输出检测信号的第二节点；第三电阻连接在第一节点和第二PMOS管的源极之间，第二PMOS管的漏极接电源电压，栅极接第二节点，源极为第三节点；各PMOS管都采用工作电压为电源电压的晶体管工艺结构。本发明能采用电源电压的晶体管工艺结构实现，不需要采用齐纳管，从而能节省一层光罩，节约成本。

Description

使用在IO上的电压检测电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种使用在IO上的电压检测电路。
背景技术
在一些应用中，为了省芯片PIN脚，在常规的数字输入输出端口(IO)中会额外有一个高压输入状态，需要IO能够检测识别。这种应用中，一般电源电压VCC的大小如1.8V～5.5V,输入信号为0、VCC和VHV三种状态，VHV表示大于VCC的高压，因此IO中需要有模块来检测输入信号是否为高压信号。
现有在IO中检测高压信号的电路一般是使用齐纳管，但是在标准CMOS工艺中，增加齐纳管需要增加一块光罩(mask)，增加了成本。
如图1所示，是现有使用在IO上的电压检测电路的电路图；输入信号VIN，电压检测电路主要是为了检测出输入信号VIN中的高压信号VHV。图1中输入信号VIN连接到齐纳管D101的阴极，齐纳管D101的阳极连接电阻R101和R102，电阻R101和R102形成的分压信号连接到NMOS管N101的栅极，当输入信号VIN中出现高压信号时，齐纳管D101导通，这时NMOS管N101的栅极为高电平，NMOS管N101会导通，从而是NMOS管N101的漏极为低电平，该低电平经过3个反相器101的形成高电平的输出信号OUT，也即当输出信号OUT为高电平时，表示输入信号VIN为高压VHV。NMOS管N101的漏极和电源电压VCC之间连接偏置电流Ibias，当输入信号VIN不是高压时，齐纳管D101会反向截止而关闭，这样NMOS管N101的栅极电压为0而关闭，反相器101的串联结构的输入端通过偏置电路Ibias连接到电源电压VCC，反相器101的串联结构的输出端输出低电平的输出信号OUT。
发明内容
本发明所要解决的技术问题是提供一种使用在IO上的电压检测电路，能采用电源电压的晶体管工艺结构实现，不需要采用齐纳管，从而能节省一层光罩，节约成本。
为解决上述技术问题，本发明提供的使用在IO上的电压检测电路中，输入信号连接到电压检测电路的输入端，所述输入信号包括0V、电源电压和高压三种状态，所述高压大于所述电源电压。
所述电压检测电路包括：
由多个采用二极管连接方式串联的PMOS管串联结构，所述PMOS管串联结构连接在所述输入信号和第一节点之间。
第一PMOS管，所述第一PMOS管的源极连接所述输入信号，所述第一PMOS管的栅极连接所述第一节点。
第一电阻和第二电阻，所述第一电阻的第一端连接所述第一PMOS管的漏极，所述第一电阻的第二端为第二节点，所述第二电阻的第一端的连接所述第二节点，所述第二电阻的第二端接地。
第二PMOS管，第三电阻连接在所述第一节点和所述第二PMOS管的源极之间，所述第二PMOS管的漏极接电源电压，所述第二PMOS管的栅极连接所述第二节点；所述第二PMOS管的源极为第三节点。
所述第二节点输出所述电压检测电路的检测信号。
所述PMOS管串联结构的各PMOS管、所述第一PMOS管和所述第二PMOS管都采用工作电压为所述电源电压的晶体管工艺结构。
当所述输入信号为高压时：
所述PMOS管串联结构使所述第一节点的电压为在所述高压的基础上降低一个值，所述第一节点的电压使所述第一PMOS管导通以及使所述PMOS管串联结构的各PMOS管和所述第一PMOS管的各电极之间电压差在所述电源电压范围内；所述第一PMOS管导通并使所述第二节点输出高电平的输出信号，所述输出信号的大小由第一电阻和所述第二电阻的分压确定；所述第一节点使所述第二PMOS管导通且所述第三节点电压为所述第二节点电压加所述第二PMOS管的源漏电压，所述第三节点的电压使所述第二PMOS管的各电极之间电压差在所述电源电压范围内。
进一步的改进是，所述电压检测电路还包括输出电路，所述输出电路包括第一NMOS管，所述第一NMOS管的栅极连接所述第二节点，所述第一NMOS管的源极接地，所述第一NMOS管的漏极连接偏置电流源，所述偏置电流源的电源端接所述电源电压；所述输出信号通过所述第一NMOS管的漏极输出。
进一步的改进是，奇数个反相器形成的串联结构的输入端连接所述第一NMOS管的漏极，所述反相器的串联结构的输出端输出所述输出信号。
进一步的改进是，所述PMOS管串联结构由第三PMOS管和第四PMOS管串联而成，所述第三PMOS管的源极接所述输入信号，所述第三PMOS管的栅极和漏极连接所述第四PMOS管的源极，所述第四PMOS管的栅极和漏极都连接所述第一节点。
进一步的改进是，所述第一PMOS管的衬底电极连接所述源极。
进一步的改进是，所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接第一衬底切换电路，所述第一衬底切换电路将所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接到所述输入信号和所述第一节点电压之间的较大的一个。
进一步的改进是，所述第一衬底切换电路包括第五PMOS管和第六PMOS管，所述第五PMOS管和所述第六PMOS管都采用工作电压为所述电源电压的晶体管工艺结构。
所述第五PMOS管的源极连接所述输入信号，所述第五PMOS管的栅极连接所述第一节点。
所述第六PMOS管的漏极电极所述第一节点，所述第六PMOS管的栅极连接所述输入信号。
所述第五PMOS管的漏极和衬底电极、所述第六PMOS管的源极和衬底电极、所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接在一起。
进一步的改进是，所述第二PMOS管的衬底电极连接第二衬底切换电路，所述第二衬底切换电路将所述第二PMOS管的衬底电极连接到所述电源电压和所述第三节点电压之间的较大的一个。
进一步的改进是，所述第二衬底切换电路包括第七PMOS管和第八PMOS管，所述第七PMOS管和所述第八PMOS管都采用工作电压为所述电源电压的晶体管工艺结构。
所述第七PMOS管的源极连接所述第三节点，所述第七PMOS管的栅极连接所述电源电压。
所述第八PMOS管的漏极电极所述电源电压，所述第八PMOS管的栅极连接所述第三节点。
所述第七PMOS管的漏极和衬底电极、所述第八PMOS管的源极和衬底电极、所述第二PMOS管的衬底电极连接在一起。
进一步的改进是，所述第一电阻的阻值为所述第二电阻的阻值的两倍。
进一步的改进是，所述电源电压为1.8V～5.5V，所述输入信号的高压为7V～10V。
进一步的改进是，所述PMOS管串联结构的各PMOS管、所述第一PMOS管和所述第二PMOS管都采用工作电压为5V的晶体管工艺结构。
进一步的改进是，所述反相器形成的串联结构中的所述反相器的个数为3个。
本发明使用在IO上的电压检测电路完全通过一个PMOS管即第一PMOS管的导通和关断来判断输入信号是否为高压，也即当输入信号为高压时，本发明电路的输入信号的高压通过PMOS管串联结构降低相应的个数的PMOS管的栅源电压后加到第一PMOS管的栅极，使得第一PMOS管导通从而使得由第一电阻和第二电阻形成的分压信号为高电平，最后使输出信号为高电平，实现对高压的检测；
而当输入信号为电源电压以下时，通过一个PMOS管即第二PMOS管将电源电压加到第一PMOS管的栅极，使得第一PMOS管截止，从而使由第一电阻和第二电阻形成的分压信号为低电平，最后使输出信号为低电平。
另外，本发明在输入信号为高压时，通过PMOS管串联结构降低相应的个数的PMOS管的栅源电压，能使第一PMOS管的栅极即第一节点到输入信号之间的PMOS管的各电极端之间的电压差不会超过电源电压，故都能采用电源电压的晶体管工艺结构实现；而通过第一电阻和第二电阻形成的分压信号即第二节点电压加上第二PMOS管的栅源电压后形成第三节点电压，也能使第三节点电压和电源电压之间的PMOS管的各电极端之间的电压差不会超过电源电压，故都能采用电源电压的晶体管工艺结构实现；由上可知，本发明不需要采用齐纳管，采用电源电压的晶体管工艺结构即可实现，从而能节省一层光罩，节约成本。
另外，本发明通过设置两个衬底切换电路，能够防止当输入信号为0V时使得各PMOS管的N阱正偏而对应的寄生PN结导通，能进一步优化器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有使用在IO上的电压检测电路的电路图；
图2是本发明实施例使用在IO上的电压检测电路的电路图。
具体实施方式
如图2所示，是本发明实施例使用在IO上的电压检测电路的电路图，本发明实施例使用在IO上的电压检测电路包括：
输入信号VIN连接到电压检测电路的输入端，所述输入信号VIN包括0V、电源电压VCC和高压即VHV三种状态，所述高压大于所述电源电压VCC。
所述电压检测电路包括：
由多个采用二极管连接方式串联的PMOS管串联结构，所述PMOS管串联结构连接在所述输入信号VIN和第一节点Net1之间。
第一PMOS管P1，所述第一PMOS管P1的源极连接所述输入信号VIN，所述第一PMOS管P1的栅极连接所述第一节点Net1。
第一电阻R1和第二电阻R2，所述第一电阻R1的第一端连接所述第一PMOS管P1的漏极，所述第一电阻R1的第二端为第二节点Net2，所述第二电阻R2的第一端的连接所述第二节点Net2，所述第二电阻R2的第二端接地GND。
第二PMOS管P2，第三电阻连接在所述第一节点Net1和所述第二PMOS管P2的源极之间，所述第二PMOS管P2的漏极接电源电压VCC，所述第二PMOS管P2的栅极连接所述第二节点Net2；所述第二PMOS管P2的源极为第三节点Net3。
所述第二节点Net2输出所述电压检测电路的检测信号。
所述PMOS管串联结构的各PMOS管、所述第一PMOS管P1和所述第二PMOS管P2都采用工作电压为所述电源电压VCC的晶体管工艺结构。
当所述输入信号VIN为高压时：
所述PMOS管串联结构使所述第一节点Net1的电压为在所述高压的基础上降低一个值，所述第一节点Net1的电压使所述第一PMOS管P1导通以及使所述PMOS管串联结构的各PMOS管和所述第一PMOS管P1的各电极之间电压差在所述电源电压VCC范围内；所述第一PMOS管P1导通并使所述第二节点Net2输出高电平的输出信号OUT，所述输出信号OUT的大小由第一电阻R1和所述第二电阻R2的分压确定；所述第一节点Net1使所述第二PMOS管P2导通且所述第三节点Net3电压为所述第二节点Net2电压加所述第二PMOS管P2的源漏电压，所述第三节点Net3的电压使所述第二PMOS管P2的各电极之间电压差在所述电源电压VCC范围内。
本发明实施例中，所述电压检测电路还包括输出电路，所述输出电路包括第一NMOS管N1，所述第一NMOS管N1的栅极连接所述第二节点Net2，所述第一NMOS管N1的源极接地GND，所述第一NMOS管N1的漏极连接偏置电流源Ibias，所述偏置电流源Ibias的电源端接所述电源电压VCC；所述输出信号OUT通过所述第一NMOS管N1的漏极输出。奇数个反相器1形成的串联结构的输入端连接所述第一NMOS管N1的漏极，所述反相器1的串联结构的输出端输出所述输出信号OUT。图2中，所述反相器1形成的串联结构中的所述反相器1的个数为3个。
本发明实施例中，所述PMOS管串联结构由第三PMOS管P3和第四PMOS管P4串联而成，所述第三PMOS管P3的源极接所述输入信号VIN，所述第三PMOS管P3的栅极和漏极连接所述第四PMOS管P4的源极，所述第四PMOS管P4的栅极和漏极都连接所述第一节点Net1。
所述第一PMOS管P1的衬底电极连接所述源极。
所述第三PMOS管P3的衬底电极和所述第四PMOS管P4的衬底电极连接第一衬底切换电路，所述第一衬底切换电路将所述第三PMOS管P3的衬底电极和所述第四PMOS管P4的衬底电极连接到所述输入信号VIN和所述第一节点Net1电压之间的较大的一个。较佳为，所述第一衬底切换电路包括第五PMOS管P5和第六PMOS管P6，所述第五PMOS管P5和所述第六PMOS管P6都采用工作电压为所述电源电压VCC的晶体管工艺结构。
所述第五PMOS管P5的源极连接所述输入信号VIN，所述第五PMOS管P5的栅极连接所述第一节点Net1。
所述第六PMOS管P6的漏极电极所述第一节点Net1，所述第六PMOS管P6的栅极连接所述输入信号VIN。
所述第五PMOS管P5的漏极和衬底电极、所述第六PMOS管P6的源极和衬底电极、所述第三PMOS管P3的衬底电极和所述第四PMOS管P4的衬底电极连接在一起。
本发明实施例中，所述第二PMOS管P2的衬底电极连接第二衬底切换电路，所述第二衬底切换电路将所述第二PMOS管P2的衬底电极连接到所述电源电压VCC和所述第三节点Net3电压之间的较大的一个。较佳为，所述第二衬底切换电路包括第七PMOS管P7和第八PMOS管P8，所述第七PMOS管P7和所述第八PMOS管P8都采用工作电压为所述电源电压VCC的晶体管工艺结构。
所述第七PMOS管P7的源极连接所述第三节点Net3，所述第七PMOS管P7的栅极连接所述电源电压VCC。
所述第八PMOS管P8的漏极电极所述电源电压VCC，所述第八PMOS管P8的栅极连接所述第三节点Net3。
所述第七PMOS管P7的漏极和衬底电极、所述第八PMOS管P8的源极和衬底电极、所述第二PMOS管P2的衬底电极连接在一起。
较佳为，所述第一电阻R1的阻值为所述第二电阻R2的阻值的两倍。所述电源电压VCC为1.8V～5.5V，所述输入信号VIN的高压即VHV为7V～10V。本发明实施例中的各PMOS管即PMOS管P1～P8都采用工作电压为5V的晶体管工艺结构。
由图2所示可知，本发明实施例使用在IO上的电压检测电路完全通过一个PMOS管即第一PMOS管P1的导通和关断来判断输入信号VIN是否为高压，也即当输入信号VIN为高压时，本发明实施例电路的输入信号VIN的高压通过PMOS管串联结构降低相应的个数的PMOS管图2中为2个的栅源电压Vgs后加到第一PMOS管P1的栅极，使得第一PMOS管P1导通从而使得由第一电阻R1和第二电阻R2形成的分压信号为高电平，最后使输出信号OUT为高电平，实现对高压的检测。
而当输入信号VIN为电源电压VCC以下时，通过一个PMOS管即第二PMOS管P2将电源电压VCC加到第一PMOS管P1的栅极，也即，此时第二PMOS管P2将导通从而将所述第二PMOS管P2漏极的电源电压VCC依次传输到所述第三节点Net3，第三电阻R3和第一节点Net1，而第三PMOS管P3和第四PMOS管P4则会截止，同一也使得第一PMOS管P1截止，从而使由第一电阻R1和第二电阻R2形成的分压信号为低电平，最后使输出信号OUT为低电平。
另外，本发明实施例在输入信号VIN为高压时，通过PMOS管串联结构降低相应的个数的PMOS管的栅源电压即2倍的Vgs，能使第一PMOS管P1的栅极即第一节点Net1到输入信号VIN之间的PMOS管即PMOS管P1、P3、P4、P5和P6的各电极端之间的电压差不会超过电源电压VCC，故都能采用电源电压VCC的晶体管工艺结构实现；此时第一节点Net1的电压为VHC-2Vgs，VHV为高压，2Vgs表示PMOS管P3和P4的栅源电压和。而通过第一电阻R1和第二电阻R2形成的分压信号即第二节点Net2电压加上第二PMOS管P2的栅源电压后形成第三节点Net3电压，也能使第三节点Net3电压和电源电压VCC之间的PMOS管即PMOS管P2、P7和P8的各电极端之间的电压差不会超过电源电压VCC，故都能采用电源电压VCC的晶体管工艺结构实现；由上可知，本发明实施例不需要采用齐纳管，采用电源电压VCC的晶体管工艺结构即可实现，从而能节省一层光罩，节约成本。其中，输入信号VIN为高压时第二节点Net2电压不会高于VHV×R2/(R1+R2)，其中VHV为高压，R1表示第一电阻R1的电阻值，R2表示第二电阻R2的电阻值；第三节点Net3的电压为Vnet2+vgs，Vnet2表示第二节点Net2电压，此处的Vgs表示第二PMOS管P2的栅源电压。
另外，本发明实施例通过设置两个衬底切换电路，其中由PMOS管P5和P6组成的第一衬底切换电路能使对应PMOS管的衬底电极在所述输入信号VIN和所述第一节点Net1电压之间切换；而由PMOS管P7和P8组成的第二衬底切换电路能使对应PMOS管的衬底电极所述电源电压VCC和所述第三节点Net3电压之间切换；所以，本发明实施例能够防止当输入信号VIN为0V时使得各PMOS管的N阱正偏而对应的寄生PN结导通，能进一步优化器件的性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种使用在IO上的电压检测电路，其特征在于：
输入信号连接到电压检测电路的输入端，所述输入信号包括0V、电源电压和高压三种状态，所述高压大于所述电源电压；
所述电压检测电路包括：
由多个采用二极管连接方式串联的PMOS管串联结构，所述PMOS管串联结构连接在所述输入信号和第一节点之间；
第一PMOS管，所述第一PMOS管的源极连接所述输入信号，所述第一PMOS管的栅极连接所述第一节点；
第一电阻和第二电阻，所述第一电阻的第一端连接所述第一PMOS管的漏极，所述第一电阻的第二端为第二节点，所述第二电阻的第一端的连接所述第二节点，所述第二电阻的第二端接地；
第二PMOS管，第三电阻连接在所述第一节点和所述第二PMOS管的源极之间，所述第二PMOS管的漏极接电源电压，所述第二PMOS管的栅极连接所述第二节点；所述第二PMOS管的源极为第三节点；
所述第二节点输出所述电压检测电路的检测信号；
所述PMOS管串联结构的各PMOS管、所述第一PMOS管和所述第二PMOS管都采用工作电压为所述电源电压的晶体管工艺结构；
当所述输入信号为高压时：
所述PMOS管串联结构使所述第一节点的电压为在所述高压的基础上降低一个由所述PMOS管串联结构中所包含的PMOS管的个数乘以PMOS管的栅源电压对应的值，所述第一节点的电压使所述第一PMOS管导通以及使所述PMOS管串联结构的各PMOS管和所述第一PMOS管的各电极之间电压差在所述电源电压范围内；所述第一PMOS管导通并使所述第二节点输出高电平的输出信号，所述输出信号的大小由第一电阻和所述第二电阻的分压确定；所述第一节点使所述第二PMOS管导通且所述第三节点电压为所述第二节点电压加所述第二PMOS管的源漏电压，所述第三节点的电压使所述第二PMOS管的各电极之间电压差在所述电源电压范围内；
所述电压检测电路还包括输出电路，所述输出电路包括第一NMOS管，所述第一NMOS管的栅极连接所述第二节点，所述第一NMOS管的源极接地，所述第一NMOS管的漏极连接偏置电流源，所述偏置电流源的电源端接所述电源电压；所述输出信号通过所述第一NMOS管的漏极输出。
2.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：奇数个反相器形成的串联结构的输入端连接所述第一NMOS管的漏极，所述反相器的串联结构的输出端输出所述输出信号。
3.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：所述PMOS管串联结构由第三PMOS管和第四PMOS管串联而成，所述第三PMOS管的源极接所述输入信号，所述第三PMOS管的栅极和漏极连接所述第四PMOS管的源极，所述第四PMOS管的栅极和漏极都连接所述第一节点。
4.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：所述第一PMOS管的衬底电极连接所述源极。
5.如权利要求3所述的使用在IO上的电压检测电路，其特征在于：所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接第一衬底切换电路，所述第一衬底切换电路将所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接到所述输入信号和所述第一节点电压之间的较大的一个。
6.如权利要求5所述的使用在IO上的电压检测电路，其特征在于：所述第一衬底切换电路包括第五PMOS管和第六PMOS管，所述第五PMOS管和所述第六PMOS管都采用工作电压为所述电源电压的晶体管工艺结构；
所述第五PMOS管的源极连接所述输入信号，所述第五PMOS管的栅极连接所述第一节点；
所述第六PMOS管的漏极电极所述第一节点，所述第六PMOS管的栅极连接所述输入信号；
所述第五PMOS管的漏极和衬底电极、所述第六PMOS管的源极和衬底电极、所述第三PMOS管的衬底电极和所述第四PMOS管的衬底电极连接在一起。
7.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：所述第二PMOS管的衬底电极连接第二衬底切换电路，所述第二衬底切换电路将所述第二PMOS管的衬底电极连接到所述电源电压和所述第三节点电压之间的较大的一个。
8.如权利要求7所述的使用在IO上的电压检测电路，其特征在于：所述第二衬底切换电路包括第七PMOS管和第八PMOS管，所述第七PMOS管和所述第八PMOS管都采用工作电压为所述电源电压的晶体管工艺结构；
所述第七PMOS管的源极连接所述第三节点，所述第七PMOS管的栅极连接所述电源电压；
所述第八PMOS管的漏极电极所述电源电压，所述第八PMOS管的栅极连接所述第三节点；
所述第七PMOS管的漏极和衬底电极、所述第八PMOS管的源极和衬底电极、所述第二PMOS管的衬底电极连接在一起。
9.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：所述第一电阻的阻值为所述第二电阻的阻值的两倍。
10.如权利要求1所述的使用在IO上的电压检测电路，其特征在于：所述电源电压为1.8V～5.5V，所述输入信号的高压为7V～10V。
11.如权利要求10所述的使用在IO上的电压检测电路，其特征在于：所述PMOS管串联结构的各PMOS管、所述第一PMOS管和所述第二PMOS管都采用工作电压为5V的晶体管工艺结构。
12.如权利要求2所述的使用在IO上的电压检测电路，其特征在于：所述反相器形成的串联结构中的所述反相器的个数为3个。
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