KR20100016050A - 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 - Google Patents

트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 Download PDF

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KR20100016050A
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Abstract

제 2의 더 높은 전압 영역에 대응하는 한 쌍의 상보적인 출력 신호들을 생성하기 위해서, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 레벨 시프트 회로가 개시된다. 출력 노드에 부하에 무관하게 그리고 출력 부하의 함수로서 정밀 트랜지스터 크기를 정할 필요없이, 고전압 출력 노드에 대한 방전 회로 내 스냅백 민감 장치가 보호된다. 스냅백 민감 장치들은 가장 큰 출력 전압에서 고용량성 출력 노드에 대해서도, 민감성 장치들에 걸리는 전압을 제한하기 위해서, 민감성 장치들과 직렬의 전압 시프터 회로에 의해 보호된다. 전압 시프터 회로는 낮은 파워 서플라이 레일에 완전히 도달하는 출력 저 레벨을 제공하기 위해 바이패스된다.

Description

트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로{LEVEL SHIFTER CIRCUIT INCORPORATING TRANSISTOR SNAP-BACK PROTECTION}
본 발명은, 저전압 영역 입력 신호에 응하여 고전압 영역 출력 신호를 생성하는 레벨 시프트 회로(level shifting circuit)에 관한 것이다.
레벨 시프트 회로는 일반적으로 저 전압 영역에서 고 전압 영역으로 신호를 변환시키기 위해서 사용된다. 예를 들어, 논리 신호는 VDD와 같은 저전압 파워 서플라이 전압(예를 들어 1.5볼트)에 의해 파워를 공급받는 회로에 의해 생성될 수 있고, 이에 따라 일반적으로 VDD 및 접지에 대응하는 출력 레벨을 갖는다. 그러나, 프로그램 가능한 메모리 장치와 같은 많은 회로들이 판독 모드보다 프로그래밍 및 소거 모드에서 내부 신호에 대해 더 높은 전압을 이용한다. 흔히 이러한 장치는 VPP로 알려진 3~10볼트 또는 그 이상의 내부 파워 서플라이 전압을 사용한다. 결국, 이것은 이들 저 레벨 논리 신호들을 레벨 시프트한, VPP 및 접지의 출력 레벨을 갖는 "버전"을 생성하여, 특히 프로그래밍 및 소거 동작 모드에서 각종 스위칭된 회로 노드에 적합한 전압을 제공하는데 유용하다.
반도체 장치가 더 작아짐에 따라, 다양한 장치에 안전하게 인가될 수 있는 전압은 감소하였다. 예를 들어, 비전도성 N-채널 MOSFET 트랜지스터(즉, "오프 NMOS 트랜지스터)의 드레인 단자에서 소스 단자로 안전하게 인가될 수 있는 최대 전압은 빈번히 브레이크다운 전압으로 알려져 있다. 그러나, 이러한 트랜지스터가 전도성이 있고 있을 때, 드레인 단자에서 소스 단자로 안전하게 인가될 수 있는 최대 전압은 빈번히 브레이크다운 전압보다 낮은 전압이다. 이러한 전압은 "스냅백(snap-back)" 전압으로 알려져 있고, 이것은 트랜지스터에 이러한 상태가 가해졌을 때 이 트랜지스터의 I-V 곡선의 모양을 보고 명명되었다.
스냅백 우려는 빈번히 레벨 시프트 회로에서 달성될 수 있는 동작 전압을 제한시키며 이러한 레벨 시프트 회로에서 현격한 신뢰성 우려를 야기할 수 있다. 스냅백 문제는 산화물에 전자가 트랩되기가 더 쉽고 정공들이 표면에서 더 트랩되기가 쉽기 때문에 PMOS 장치보다 NMOS 장치에서 더 문제가 된다. 스냅백은 장치에 파멸적 고장을 일으킬 수 있어 이러한 장치를 탑재한 회로에 고장을 일으킬 수 있다. 결국, 스냅백 문제는 레벨 시프터 회로의 출력 노드와 같은 고전압 노드를 방전시키는데 사용되는 서브-회로에서 더 일어나기가 쉽다.
도 1을 참조하면, 스냅백 보호 레벨 시프터(100)가 도시되었다. 논리 신호(DIN)가 노드(102) 상에 운반되고, 이 논리 신호(DIN)는 이 레벨 시프터(100)에 대한 입력 신호이다. 이 입력 신호는 "데이터" 신호에 대응할 필요는 없으나, 이를테면 어드레스 신호, 디코딩 또는 사전 디코딩된 어드레스 신호, 제어 신호와 같은 임의의 논리 신호, 또는 신호 레벨로서 저전압 영역을 위한 2개의 논리 상태들 중 하나를 갖는 그외 임의의 다른 논리 신호일 수 있다. 인버터들(103, 105, 107, 108, 109)은 모두가 이 저전압 영역에 속하고, VDD{노드(143)} 및 접지{노드(140)} 에 의해 파워를 받으며, 이에 따라 노드들(104, 106 128, 129) 상에 생성된 신호들은 각각 "VDD-레벨" 신호들(즉, VDD의 "하이" 레벨, 및 접지의 "로우" 레벨을 갖는)이다. 이들 저전압 인버터들(103, 105, 107, 108, 109)은 300 ~ 600mV의 전형적인 임계 전압(Vx)을 가지며 고전압 노드들에의 접속엔 적합하지 않은 저전압 트랜지스터들을 사용하여 구현된다.
제 2 파워 서플라이 VPP가 노드(145) 상에서 운반된다. 이러한 파워 서플라이는 외부원으로부터 제공될 수도 있고, 아니면 전체 회로(예를 들어, 플래시 메모리 장치 또는 이외 프로그램 가능한 메모리 장치) 내 내부에서 생성될 수도 있다. 또한, VPP 노드(145) 상에 운반된 전압은 동작 모드에 따라 달라질 수도 있다. 예를 들어, 판독 모드에서 VPP 전압의 크기는 기입, 프로그래밍, 또는 소거 모드보다 훨씬 더 낮을 수도 있다(예를 들어, 3볼트). 다음의 설명에서, VPP 전압은 전형적인 NMOS 트랜지스터들을 위한 스냅백 전압보다 더 높은 고전압(예를 들어, 프로그래밍 모드에서 10볼트)인 것으로 가정한다.
상보적인 XQ, Q 출력 노드(114, 115)는 교차 결합된 PMOS 트랜지스터(120, 121)에 의해 VPP에 결합되고, 매칭 방전 회로에 의해 접지에 결합된다. XQ 출력 노드(114)는 네이티브 트랜지스터(122, 130, 132), 및 인터버(103) 내에 출력 풀-다운 트랜지스터에 의해 방전되며, 이들 모두 아래 기술된다. 이와 유사하게, Q 출력 노드(115)는 네이티브 트랜지스터(123, 131, 133), 및 인버터(105) 내에 출력 풀-다운 트랜지스터에 의해 방전된다. 이러한 네이티브 트랜지스터들은 일반적으로 제로 볼트에 가까운 임계 전압을 갖는다.
고전압 NMOS 장치들은 어떤 반도체 공정들에서 얻어질 수도 있다. 그러나, 10 볼트 동작용으로 적합한 고전압 장치는 마찬가지로 게이트 상에 VDD 레벨 신호(예를 들어 1.2볼트만큼 낮은)가 이러한 장치를 완전히는 아니지만 거의 턴 온 시키지 않을 충분히 높은 임계 전압을 요구한다(예를 들어, VT = 600 - 1200mV).
이 회로의 동작을 이해하기 위해서, 초기에 DIN 신호가 하이이고(즉, VDD), 결국 Q 출력 노드(115)도 하이이며(즉, VPP), XQ 출력 노드(114)는 로우인 것으로(즉, 접지) 가정한다. 다음에, 하이에서 로우 레벨(즉, VDD에서 접지로)로 DIN 노드가 전이하는 것으로 가정한다. 명백히, 의도된 동작은 Q 출력 노드(115)의 전압을 접지로 가져가고 XQ 출력 노드(114)의 전압을 VPP로 가져가는 것이다. DIN이 접지에 있을 때 노드(128)은 접지가 되고, 트랜지스터(130)는 턴 오프 되고, XQ 출력 노드(114)는 트랜지스터(120)(후술함)의 게이트에 결합되는 Q 출력 노드(115) 상의 감소된 전압에 의해 턴 온 되었을 때 PMOS 트랜지스터(120)에 의해 하이로 자유롭게 구동된다.
DIN 접지시, 노드(106)도 접지로 구동되고, 노드(129)는 인버터(109)에 의해 하이(즉, VDD)로 구동된다. 그러나, 트랜지스터(131)은 스냅백에 매우 민감하기 때문에, 노드(129)의 상승 시간은 의도적으로 늦추어져 트랜지스터(131)의 게이트-소스 전압은 매우 느리게 전개하여, 이에 따라 트랜지스터(131)는 매우 느리게 턴 온 하여, 트랜지스터(131)의 게이트-소스 전압이 스냅백 상태를 야기할 전압에 도달하기 전에 노드(127)를 방전시킨다(즉, 트랜지스터(131)의 드레인-소스 전압을 감소 시킨다). 이와 같이 의도적으로 느려지게 하는 것은 주어진 반도체 공정에 있어 일반적인 "최소 길이" 트랜지스터들보다 더 긴 전기적 길이를 갖는 인버터(109) 내 트랜지스터들을 사용함으로써 달성될 수도 있다. 노드(127) 상에 전압을 Q 출력 노드(115)의 전압보다 낮은 값으로 감소시키기 위해 레벨 시프트 다이오드(123)가 사용되어, 사용되지 않았다면 트랜지스터(131)에 가해졌을 전압을 감소시킨다. 노드(129)의 전압이 계속하여 상승함에 따라, 그리고 노드(127)의 전압이 계속하여 하강함에 따라, 트랜지스터(133)는 결국에 턴 온 하여, 레벨 시프트 다이오드(123)를 바이패스하고, Q 출력 노드(115)로부터, 트랜지스터(133), 트랜지스터(131), 및 인터버(105)의 풀-다운 트랜지스터를 통해 접지로의 방전 경로를 제공할 것이다. 이 방전 경로는 다이오드 드롭만큼 접지보다 높아 있는 저 레벨을 야기함이 없이, Q 출력 노드(115)를 완전히 접지로 구동하는데 적합하다.
Q 출력(115)이 방전되고 있음에 따라, PMOS 풀-업 트랜지스터(121)는 초기에는 Q 출력 노드(115)의 전압이 적어도 PMOS 임계 전압(VT)만큼 감소하여 PMOS 트랜지스터(120)가 턴 온 하여 상보적인 XQ 출력 노드(114)를 완전히 충전하고, PMOS 트랜지스터(121)를 턴 오프 시켜 방전 경로에 의해 Q 출력 노드(115)를 완전히 방전시키고 대기 파워 낭비가 전혀 없는 정적 상태를 달성할 때까지 완전히 턴 온 상태로 있다. 이러한 의도적으로 약화시킨 풀-다운 경로들은 대응하는 풀-업 경로 또한 약화될 것을 요구한다. 즉, 방전 경로가 약화된다면, 풀-업 경로는 출력 노드 상에 전압이 적어도 PMOS 임계 전압만큼 감소될 수 있다면 약화되어야 한다.
충전(즉, 풀-업) 경로와 방전(즉, 풀-다운) 경로 둘 다에서 약화된 구동 강도는 이러한 레벨 시프터 회로를 통해 지연을 증가시키며 이에 따라 회로 성능을 감소시킨다. 또한, 레벨 시프터 회로 내 여러 트랜지스터들은 주어진 출력로드에 맞게 크기를 가져야 한다. 결국, 레벨 시프터 회로의 신뢰성을 위태롭게 하지 않고는 가변하는 출력 용량성 로드에 표준 크기의 레벨 시프터 회로를 전혀 사용할 수 없다.
이러한 스냅백 우려를 피해 설계하기 위해 상당한 노력이 이 기술에서 행해졌지만, 때때로 단순한 논리 구조처럼 보일 수도 있을 것을 달성하기 위해 종종 유별나게 복잡성이 큰 회로가 되었다. 그럼에도, 이러한 레벨 시프터 회로들에서 개선은 항시 이익이 있다.
제 2의 더 높은 전압 영역에 대응하는 한 쌍의 상보적인 출력 신호들 또는 출력 신호를 생성하기 위해서, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 개선된 레벨 시프트 회로들이 개시된다. 고전압 출력 노드에 대한 방전 회로 내 스냅백 민감 장치들은 출력 노드에 로드에 무관하고, 가장 높은 출력 전압에서 고 용량 출력 노드에 대해서도, 민감성 장치에 걸리는 전압을 제한하기 위해서, 민감성 장치들과 직렬로 전압 시프터 회로에 의해 보호된다. 이것은 어떤 트랜지스터들이 얼마나 신속하게 완전히 턴 온 되는가를 주의깊게 제어하기 위해서, 출력 로드의 함수로서, 정밀 트랜지스터 크기를 정할 것을 요구함이 없이 달성될 수 있다. 전압 시프터 회로는 낮은 파워 서플라이 레일에 완전히 도달하는 출력 저 레벨을 제공하기 위해 바이패스된다.
일 면에서 발명은 실시예에서, (a) 제 1 및 제 2 상보적인 출력 노드를 제 1 전압 서플라이 노드에 각각 결합하기 위한 제 1 및 제 2 로드 장치(load device); 각각이 상기 제 1 및 제 2 출력 노드를 제 2 전압 서플라이 노드에 결합하기 위한 것인 제 1 및 제 2 드라이버 회로를 포함하고, 상기 제 1 및 제 2 드라이버 회로들 각각은, (1) 상기 각각의 출력 노드와 각각의 중간 노드 사이에 결합된 전압 시프터 회로; (2) 상기 각각의 출력 노드와 상기 각각의 중간 노드 사이에 결합된 바이패스 회로; 및 (3) 입력 신호에 응답하며 상기 각각의 중간 노드와 상기 제 2 전압 서플라이 노드 사이에 결합된 스위칭 회로를 포함하고, (4) 상기 전압 시프터 회로는, 상기 제 1 전압 서플라이 노드에 동작적으로 결합된 가장 큰 전압과 동일한 상기 각각의 출력 노드의 전압에 대해서, 그리고 상기 스위칭 회로가 상기 입력 신호에 응하여 완전히 활성화할 때, 상기 각각의 중간 노드의 전압이 상기 스위칭 회로 내 임의의 장치의 최대 스냅백 전압을 초과하지 않게 하는 충분한 큰 전압 강하를 제공하는, 레벨 시프터 회로를 제공한다.
또 다른 면에서 발명은, 제 1 전압 영역보다 크기가 더 큰 제 2 전압 영역에 대응하는 상보적인 제 1 및 제 2 출력 신호들을 생성하기 위해서 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법으로서, 상기 제 1 및 제 2 출력 신호들은 각각의 제 1 및 제 2 출력 노드들 상에 운반된 것인, 상기 방법을 제공한다. 실시예에서, 방법은 제 1 상태에서 제 1 전압 영역의 제 2 상태로 상기 입력 신호의 변경에 응하여, 상기 출력 노드의 전압을 제 1 전압 서플라이 노드 전압을 향하여 부분적으로 구동하기 위해서, 제 1 스위치 장치와 직렬의 제 1 전압 시프터 회로를 포함하는 제 1 전류 경로에 의해 제 2 전압 서플라이 노드에 제 1 출력 노드를 결합하는 단계로서, 상기 제 1 전압 시프터 회로는 상기 제 2 전압 영역에서 가장 큰 전압과 동일한 상기 제 1 출력 노드의 전압에 대해서, 그리고 상기 제 1 스위치 장치가 완전히 활성화되었을 때, 상기 제 1 스위치 장치에 걸리는 전압이 최대 스냅백 전압을 초과하지 않게 하기에 충분히 큰 전압 강하를 제공하는 것인, 단계; 상기 제 1 스위치 장치와 직렬로 제 1 바이패스 장치를 포함하나 제 1 전압 스프터 회로를 배제하는 제 1 전류 경로에 의해 제 2 전압 서플라이 노드에 상기 제 1 출력 노드를 결합하여 제 1 출력 노드의 전압을 제 2 전압 서플라이 노드 전압으로 완전히 구동하는 단계; 및 실질적으로 제 1 전압 서플라이 노드에 운반된 전압으로 제 2 출력 노드의 전압을 구동하기 위해서 제 1 전압 서플라이 노드에 제 2 출력 노드를 결합하는 단계를 포함한다.
여러 면에서 발명은 메모리 어레이를 구비한 집적 회로를 포함한, 집적 회로 내에 구현에, 이러한 회로를 동작시키기 위한 방법들에, 이러한 회로를 탑재한 시스템들에, 이러한 회로들의 컴퓨터 판독가능 매체 엔코딩들에, 여기 상세히 기술되고 첨부한 청구항들에 개시된 모든 것들에 특히 적합하다. 이러한 다양한 집적 회로는 기판 위에 형성된 3차원 메모리 어레이를 구비하는 것들을 포함하여, 특히 프로그램 가능한 메모리 어레이들을 탑재한 것들이 특정하게 고찰된다.
전술한 바는 요약이고, 이에 따라, 필요성 따라, 단순화, 일반화 및 상세의 생략을 내포한다. 결국, 당업자들은 전술한 요약은 단지 예시적이며 발명을 어떤 식으로든 제한하려는 것은 아님을 알 것이다. 또한, 여기 기술된 발명의 면들은 단독으로 또는 조합하게 사용되는 것으로 고찰된다. 청구항들에 의해 단독으로 정의된 바와 같이, 다른 면들, 발명의 특징들, 및 본 발명의 이점들은 이하 개시된 상세할 설명으로부터 명백할 수 있다.
본 발명은 첨부한 도면들을 참조함으로써 더 잘 이해될 수 있고, 이의 다수의 목적들, 특징들, 및 이점들이 당업자들에게 명백하게 될 수 있다.
도 1은, 종래 기술로 표기한 레벨 시프터 회로의 개략도.
도 2는, 본 발명의 어떤 실시예들에 따른 레벨 시프터 회로의 개요도.
도 3은, 도 2에 도시된 레벨 시프터 회로의 스위칭 거동을 예시한 파형도.
도 4는, 발명의 어떤 실시예들에 따른 레벨 시프터 회로의 블록도.
도 5는, 발명의 어떤 실시예들에 따른 레벨 시프터 회로의 개략도.
도 6은, 발명의 어떤 실시예들에 따른 레벨 시프터 회로의 개략도.
도면에서 일 참조 부호의 사용은 동일 구성 요소를 나타낸다.
도 2를 참조하면, 의도적으로 약화되는 풀-다운 경로들을 요구하지 않으면서 출력 로드에 무관하게 스냅백 영향들로부터 보호되는 레벨 시프트 회로가 도시되었다. 전처럼, 논리 신호(DIN)가 노드(102) 상에 운반되고, 저전압 인버터(103)에 의해 반전되어 노드(104) 상에 VDD-레벨 제어 신호를 생성하고, 이 신호는 저전압 인버터(105)에 의해 반전되어 노드(106) 상에 VDD-레벨 제어 신호를 생성한다. 인버 터들(103, 106)은 VDD 전압 영역(즉, 저전압 영역)에 속하는 것으로 볼 수 있고, 노드(102) 상에 운반된 입력 신호 DIN 및 노드들(104, 106) 상에 운반된 제어 신호들은 VDD 및 접지에 각각 대응하는 고 및 저 레벨들을 갖는 VDD 영역(즉, 저전압 영역) 신호들로서 볼 수 있다.
상보적인 XQ, Q 출력 노드들(114, 115)은 교차 결합된 PMOS 트랜지스터들(120, 121)에 의해 VPP에 결합되고, 일반적으로 매칭 방전 회로들에 의해 접지에 결합된다. XQ 출력 노드(114)는 네이티브 트랜지스터들(122, 124, 152, 154), 및 인버터(103) 내 저전압 출력 풀-다운 트랜지스터에 의해 방전된다. 이와 마찬가지로, Q 출력 노드(115)는 네이티브 트랜지스터들(123, 125, 153, 155), 및 인버터(105) 내 저전압 출력 풀-다운 트랜지스터에 의해 방전된다. VPP 전압은 고전압 영역에 대응하며, 노드들(XQ, Q) 상에 운반된 출력 신호들은 각각 VPP 및 접지에 대응하는 고 및 저 레벨들을 갖는 VPP 영역(즉, 고전압 영역) 신호로 볼 수 있다.
다시, 초기에는 DIN 신호는 하이이고, Q 출력 노드(115)는 하이이고(즉, VPP), XQ 출력 노드(114)는 로우(즉, 접지)인 것으로 가정한다. 노드(102) 상에 DIN 신호가 하이에서 로우 레벨로 전이되면, 노드(104)는 VDD로 구동되고, 노드(106)는 접지가 된다. 이에 따라, 트랜지스터(152)는 턴 오프 되고, XQ 출력 노드(114)는 트랜지스터(120)의 게이트에 결합된 Q 출력 노드(115) 상에 감소된 전압에 의해 턴 온 되었을 때 PMOS 트랜지스터(120)에 의해 하이로 자유롭게 구동된다.
트랜지스터(153)는 노드(104) 상에 상승하는 전압이 노드(106) 상에 하강하는 전압을 초과할 때 턴 온 된다. 그러나, 트랜지스터들(123, 125)은 노드(127) 상 에 최대 전압을 감소시키는 전압 시프터 회로를 형성하며, 트랜지스터(153)는 도 1에 도시된 레벨 시프터 회로(100) 내 방전 트랜지스터(131)보다 더 신속하게 턴 온 될 수도 있다. 이러하므로, 최소 길이 트랜지스터들은 방전 경로를 턴 온 시킴에 있어 어떠한 의도된 지연도 도입할 필요가 없기 때문에, 방전 경로{예를 들어, 인버터(103, 105)}를 구동하는 여러 트랜지스터에서 사용될 수도 있다.
노드(127)의 전압이 하강함에 따라, 트랜지스터(155)는 결국에 턴 온 하여, 레벨 시프트 다이오드들(123, 125)을 바이패스하고, Q 출력 노드(115)로부터 트랜지스터(155), 트랜지스터(153) 및 인버터(105)의 풀-다운 트랜지스터를 통해, 접지로 방전 경로를 제공할 것이다. 이 방전 경로는 Q 출력 노드(115)를 완전히 접지로 구동하는데 적합하다.
교차 결합된 PMOS 로드(120, 121)의 동작은 도 1에 앞에서 기술된 바와 같다. 그러나, 방전 경로가 훨씬 더 강한 경로로서 구현될 수도 있기 때문에, 비 효과(ratio effect)는 더 용이해진다(즉, 방전 경로는 풀-업 트랜지스터(121) 전도성을 더 쉽게 극복할 수 있고 트랜지스터(120)에 -VT 게이트-소스 전압을 생성한다). 풀-다운 경로들은 더 확고하기 때문에, 대응하는 풀-업 경로들도 더 확고할 수 있다. 이것은 레벨 시프터 회로를 통해 더 짧은 지연을 제공하며 이에 따라 회로 성능을 증가시킨다. 또한, 여러 트랜지스터들은 주어진 출력 로드에 맞게 정밀하게 크기를 가질 필요가 없어 정확한 동작 및 레벨 시프터 회로의 신뢰도를 위태롭게 함이 없이 가변 출력 용량성 로드에 표준 크기의 레벨 시프터 회로가 사용될 수도 있다.
풀-다운 경로가 강하게 되게 하는 크기를 가질 수 있고, 저전압 장치가 매우 강하기 때문에, 노드(106)는 접지로 확고하게 풀 다운할 것이다. 결국, 트랜지스터(153)의 게이트-소스 전압은 VDD와 같게 될 것이고 최대 전류가 트랜지스터(153)를 통할 수 있게 될 것이다. 모든 3개의 풀-다운 장치들(즉, 트랜지스터들(123, 125, 153)은 포화 상태에 있기 때문에, 트랜지스터들(123, 125)에 대한 게이트-소스 전압들도 VDD {이에 더하여 바디 효과에 기인한 추가의 VT, 모든 3개의 트랜지스터(123, 125, 131)가 동일 크기라고 가정}와 같게 될 것이다. 바이패스 회로{즉, 트랜지스터(155)}는 노드(127)가 VDD 미만이 될 때까지 활성화되지 않으며, 이 시점에서 트랜지스터(155)의 게이트-소스 전압은 거의 제로이다(즉, 이의 VT). 이때 Q 출력 노드(115)의 전압은 근사적으로 3*VDD보다 높지 않으므로 초기에 턴 온 되었을 때 트랜지스터(155)에 최대 VDS는 2*VDD보다 높지 않다 (위에 기술된 바디 효과에 기인하여 다소 높을 수 있을지라도).
트랜지스터들(123, 125)에 의해서{그리고 마찬가지로 XQ 방전 경로에서 트랜지스터들(122, 124)에 의해서} 형성된 전압 시프터는 다양한 다른 구조들 및 장치들을 사용하여 구현될 수 있다. 예를 들어, PMOS 다이오드들, 고전압 NMOS 또는 PMOS 트랜지스터들, 저항기들, 또는 전류가 흐를 때 전압 강하를 야기하는 이외 어떤 다른 적합한 구조가 대안적으로 사용될 수도 있다. 저항기의 경우와 같이, 전압 시프터 회로에 전압 강하는 일정할 필요가 없다. 다른 실시예들에서, 각각의 전압 시프터 회로는 하나의 다이오드, 3개의 다이오드 등과 같이, 다른 개수의 직렬 다 이오드들을 포함할 수도 있다.
현저하게, 도 2에 도시된 레벨 시프터 회로(150)를 통한 전파 지연은 도 1에 도시된 레벨 시프터 회로(100)를 통한 지연보다 훨씬 덜하다. 또한, 레벨 시프터 회로(150)는 레벨 시프터 회로(100)의 경우보다 3개 더 적은 인버터들을 갖는다. 그러나, 레벨 시프터 회로(150)는 이의 출력들에 용량성 로드의 함수로 주의 깊게 스케일링될 필요가 없다. 이든 모두는 이 회로의 유용한 이점들이다.
도 3은 1.5 볼트의 VDD 전압과 10 볼트의 VPP 전압으로 동작하는, 도 2에 도시된 레벨 시프터 회로에 대한 파형들을 도시한 것이다. 이 동작은 "고속 PMOS/저속 NMOS" 프로세스 코너를 반영하며, 이것은 풀-다운 경로 내 NMOS 트랜지스터들이 스위칭시 PMOS 로드 트랜지스터를 극복하는 어려움을 증가시키며 다른 프로세스 코너들보다 스냅백 영향들을 받기가 더 쉽다. 트랜지스터(153)는 근사적으로 22ns에서 턴 온 하고, 게이트-소스 전압을 전개하여 약 22.8ns에서 VDD에(실제로는 약 1200mV) 도달하는 것에 유의한다. 이때, 노드(127)의 전압은 약 5.5볼트까지 강하하였으며 이에 따라 트랜지스터(153)에 드레인-소스 전압은 이미 약 5.5 볼트 미만까지 강하하였다. 반도체 프로세스에 있어서, 네이티브 트랜지스터에 대한 공칭 스냅백 전압(VDS)은 VGS가 VDD와 같다고 할 때(예를 들어, 1.5V), 약 6.5 볼트이다. 전압 시프터 회로{트랜지스터들(123, 127)}는 VPP 전압과 동일한 Q 출력 노드(115)의 전압에 대해서 트랜지스터(153) 전압이 이의 최대 스냅백 전압을 초과할 수 없게 하는데 충분히 큰 전압 강하를 제공한다.
또한, 바이패스 트랜지스터(155)는 노드(127)의 전압이 노드(104)의 전압 미만으로 떨어질 때 근사적으로 28ns에서 턴 온한다. 이때, Q 출력 노드(115)의 전압은 약 4.5볼트까지 떨어졌으며, 이에 따라 트랜지스터(155)의 드레인-소스 전압은 약 3.0볼트이다. 전압 시프터 회로{트랜지스터들(123, 127)}는 턴 온 되었을 때 트랜지스터(155)의 전압이 이의 최대 스냅백 전압을 초과할 수 없게 하는데 충분히 작은 전압 강하를 제공한다.
도 4를 참조하면, 본 발명에 따른 어떤 레벨 시프터 실시예들을 나타낸 블록도(200)가 도시되었다. 입력 논리 신호(INPUT)가 노드(201) 상에 운반되고, 한 쌍의 상호배타 드라이버 회로들(예를 들어, 방전 경로들)(202, 203)에 결합된다. 상보적인 XOUTPUT, OUTPUT 노드(214, 215)는 각각 교차 결합된 로드 장치{여기에서는 PMOS 트랜지스터(216, 217)로 도시}에 의해 VPP에 각각 결합되고, 상호배타 드라이버 회로(202, 203)에 의해 각각 접지에 결합된다. 트랜지스터(216, 217)에 대한 소스 및 드레인 접속 모두에서 점선이 의미하는 바와 같이, 다른 장치가 이러한 로드 회로에 포함될 수도 있다{즉, 트랜지스터(216, 217)는 VPP에, 노드(214, 215)에 직접 결합될 필요가 없음}.
OUTPUT 노드(215)에 대한 드라이버 회로(203)는 INPUT 신호가 하이일 때 활성화되는 입력-제어 스위치 회로(209)와 직렬로 함께 결합되는, 바이패스 회로(205)와 병렬의 전압 시프트 회로(207)를 포함한다. 초기에, OUTPUT 노드(215)는 전압 시프트 회로(207)를 통해서, 그리고 입력-제어 스위치 회로(209)를 통해서 전류 흐름에 의해 방전된다. 중간 노드(211)이 안전한 전압에 도달한 후에, 바이패스 회로(205)는 CONTROL2 신호에 의해 활성화되고, OUTPUT 노드(215)는 바이패스 회로(205) 및 입력-제어 스위치 회로(209)를 통해 전류 흐름에 의해 접지로 완전히 방전된다. 바이패스 회로(205)에 걸리는 전압이 전압 시프터 회로(207)에 걸리는 전압의 크기 미만으로 감소할 때, 전압 시프터 회로(207)를 통하는 전류 흐름은 중단되고, OUTPUT 노드(215)는 바이패스 회로(205) 및 입력-제어 스위치 회로(209)에 의해서만 방전된다.
상보적인 XOUTOUT 노드(214)에 대한 방전 경로(202)는 INPUT 신호가 로우일 때(입력 상에 반전 "버블"에 유의) 활성화되는 입력-제어 스위치 회로(208)와 직렬로 함께 결합되는, 바이패스 회로(204)(CONTROL 신호에 응답하는)와 병렬의 전압 시프트 회로(206)를 포함한다. 동작은 자명한 극성 변경은 제외하고, 방전 경로(203)의 동작과 동일하다.
도 5를 참조하면, 또 다른 레벨 시프터 회로(250)가 도시되었다. Q 출력 노드(115)에 대한 방전 경로는 전압 시프터 회로{네이티브 트랜지스터(123, 125)}, 바이패스 회로{네이티브 트랜지스터(257)}, 및 입력-제어 스위치 회로(인버터들(103, 105)을 통해 DIN에 의해 제어되는 인핸스먼트 트랜지스터(255))를 포함한다. 이 경우, 접지에의 전류 경로는 인버터(105)를 통해 흐르지 않는다. XQ 출력 노드(114)에 대한 방전 경로는 전압 시프터 회로{네이티브 트랜지스터(122, 124)}, 바이패스 회로{네이티브 트랜지스터(256)}, 및 입력-제어 스위치 회로{인버터(103)를 통해 DIN에 의해 제어되는 인핸스먼트 트랜지스터(254)}를 포함한다. 전처럼, 교차 결합된 PMOS 트랜지스터(120, 121)는 XQ, Q 출력 노드들(114, 115)에 대한 각 각의 로드 장치로 작용한다. 이 실시예는 가장 낮은 VDD 전압이 가장 높은 인핸스먼트 모드 임계 전압보다 충분히 클 때 유용하며, 따라서 노드(104) 상에 VDD-레벨 신호는 트랜지스터(254)를 항시 턴 온 시킬 수 있다(이와 마찬가지로 노드(106) 상에 VDD-레벨 신호는 항시 트랜지스터(255)를 턴 온 시킬 수 있다).
도 6을 참조하면, 도 2에 도시된 것과 유사하지만 바이어스 전압이 2개의 바이패스 회로에 대한 제어 전압으로서 작용하는 또 다른 레벨 시프터 회로(300)가 도시되었다. Q 출력 노드(115)를 위한 방전 경로는 전압 시프터 회로{트랜지스터(123, 125)}, 바이패스 회로{게이트 단자에 바이어스 전압이 결합된 트랜지스터(307)}, 및 입력-제어 스위치 회로{트랜지스터(305) 및 인버터(105)}를 포함한다. XQ 출력 노드(114)에 대한 방전 경로는 전압 시프터 회로{트랜지스터들(122, 124)}, 바이패스 회로{게이트 단자에 바이어스 전압이 결합된 트랜지스터(306)}, 및 입력-제어 스위치 회로{트랜지스터(304) 및 인버터(103)}를 포함한다. 전처럼, 교차 결합된 PMOS 트랜지스터들(120, 121)은 XQ, Q 출력 노드들(114, 115)에 대한 각각의 로드 장치로 작용한다. 트랜지스터들(306, 307)의 게이트들에 결합된 바이어스 전압은 편리하게 VDD로 선택될 수도 있고, 아니면 중간 노드들(302, 303)의 적합한 전압에서 바이패스 회로 턴-온을 달성하기 위해서 또 다른 더 높은 또는 더 낮은 DC 전압으로 선택될 수도 있다.
예시적인 실시예에서, 레벨 시프터 회로는, (a) 제 1 전압을 동작적으로 수신하기 위한 제 1 전압 서플라이 노드; (b) 제 2 전압을 동작적으로 수신하기 위한 제 2 전압 서플라이 노드; (c) 제 1 및 제 2 상보적인 출력 노드를 제 1 전압에 각 각 결합하기 위한 제 1 및 제 2 로드 장치; (d) 제 1 및 제 2 상보적인 출력 노드를 제 2 전압에 각각 결합하기 위한 제 1 및 제 2 드라이버 회로를 포함하며, 상기 제 1 및 제 2 드라이버 회로들 각각은 (1) 각각의 출력 노드의 전압에 관하여 어떤 크기만큼 제 2 전압쪽으로 레벨 시프트되는 전압을 각각의 중간 노드에 제공하는 전압 시프트 수단; (2) 입력 신호에 응하여, 각각의 중간 노드에 제 2 전압을 결합하기 위한 스위칭 수단; 및 (3) 각각의 출력 노드를 각각의 중간 노드에 그럼으로써 제 2 전압에 결합하기 위한 바이패스수단을 포함하고, (4) 제 1 전압의 각각의 출력 노드와 스위칭 수단이 입력 신호에 응하여 완전히 활성화되는 것에 대해서, 각각의 중간 노드의 레벨 시프트된 전압이 스위칭 수단 내 임의의 장치의 최대 스냅백 전압만큼만 제 2 전압과 다르도록 어떤 크기가 선택된다.
또 다른 예시적인 실시예에서, 레벨-시프터 회로는, (a) 제 1 및 제 2 전압 서플라이 노드들; (b) 제 1 및 제 2 상보적인 출력 노드들; (c) 제 1 및 제 2 중간 노드들; (d) 제 1 및 제 2 출력 노드들과 제 1 전압 서플라이 노드 사이에 각각 결합된 제 1 및 제 2 교차 결합된 로드 장치; (e) 제 1 및 제 2 출력 노드들과 제 1 및 제 2 중간 노드 사이에 각각 결합된 제 1 및 제 2 시프터 회로들; (f) 제 1 및 제 2 출력 노드들과 제 1 및 제 2 중간 노드 사이에 각각 결합된 제 1 및 제 2 바이패스 트랜지스터들; 및 (g) 제 1 및 제 2 출력 노드들과 제 2 전압 서플라이 노드 사이에 각각 결합된 제 1 및 제 2 교차 결합된 스위치 트랜지스터들을 포함한다.
레벨 시프터 회로를 탑재하는 제품을 제작하는 방법들도 고찰된다. 실시예에 서, 방법은, (a) 제 1 및 제 2 상보출력 노드를 제 1 전압 서플라이 노드에 각각 결합하기 위한 제 1 및 제 2 로드 장치를 형성하는 단계; (b) 제 1 및 제 2 출력 노드를 제 2 전압 서플라이 노드에 각각 결합하기 위한 제 1 및 제 2 상호배타적 드라이버 회로를 형성하는 단계를 포함하고, 제 1 및 제 2 드라이버 회로들 각각은, (1) 각각의 출력 노드와 각각의 중간 노드 사이에 결합된 전압 시프터 회로; (2) 각각의 출력 노드와 각각의 중간 노드 사이에 결합된 바이패스 회로; (3) 입력 신호에 응답하며 각각의 중간 노드와 제 2 전압 서플라이 노드 사이에 결합된 스위칭 회로를 포함하고, (4) 전압 시프터 회로는 제 1 전압 서플라이 노드에 동작적으로 결합된 가장 큰 전압과 동일한 각각의 노드의 전압에 대해서, 그리고 입력 신호에 응하여 스위칭 신호가 완전히 활성화되었을 때, 각각의 중간 노드의 전압이 스위칭 회로 내 임의의 장치의 최대 스냅백 전압을 초과하지 않게 충분히 큰 전압 강하를 제공한다.
여기에서 사용되는 바와 같이, 전압 서플라이 노드는 외부에서 생성된 전압원에, 또는 전압 분할기, 전하 펌프 또는 그외 승압회로, DC-DC 컨버터 회로, 또는 다른 회로에 의해 사용될 수 있는 전압원을 생성하는 그외 임의의 회로와 같은 회로에 의해 내부에서 생성된 전압에 결합될 수도 있다. 이러한 노드들은 파워 서플라이 노드들로서 기술될 수도 있다. 접지 기준 노드(즉, VSS, "접지")는 전압 서플라이 노드로서 기술될 수도 있다.
XQ, Q 출력 노드들과 같은 출력 노드들은 편의상 여기에서와 같이 기술될 수 있으나 물론 실제로 수신회로에 "출력"으로서 운반되기 전에 버퍼될 수도 있다. 또 한, 이러한 XQ, Q 출력 노드들(및/또는 이들의 임의의 버퍼된 버전들)은 단일 극성 "출력"을 갖는 레벨 시프터 회로가 바람직할 수도 있는 많은 경우들이 있기 때문에, 임의의 수신회로에 실제로 운반될 필요는 없다.
여기에서 사용되는 바와 같이, 결합된이라는 것은 직접적으로 또는 간접적으로를 의미한다. 트랜지스터, 스위치 회로, 또는 이외 스위칭 가능한 전류 경로는 이러한 장치 또는 구조를 제어하는 하나 이상의 제어 신호들이 이들의 최대 활성화 전압 또는 신호 레벨에 실질적으로 도달하였을 때 완전히 활성화되는 것으로서 볼 수 있다. 전압 시프터 회로(종종 전압 시프터 "블록"이라고도 함)는 임의의 회로구조에 흐르는 주어진 전류에 대해 이 구조에 걸리는 전압 강하는 제공하는 이러한 회로에 의해 구현될 수도 있다. 이러한 전압 강하는 임의의 크기의 전류 흐름에 대한 실질적으로 일정한 전압 강하일 수 있고(즉, "완전한 배터리"), 그러나 이러한 것을 요구되는 것은 아니다. 실제로, 전압 강하의 크기는 전류의 낮은 값들에서 감소할 수 있고, 임의의 범위의 전류에 대해서 특히 일정한 전압 강하가 아닐 수도 있다. 예들은 하나 이상의 직렬로 다이오드 접속된 트랜지스터들, 직렬의 하나 이상의 물리적 다이오드들, 직렬의 하나 이상의 저항기들, 이러한 구조들의 병렬 조합들 등을 포함한다. 여기에서 사용되는 바와 같이, 2개의 상호 배타 드라이버 회로들(예를 들어, 상호 배타 방전 경로들)은 이러한 두 회로들이 부분적으로 또는 완전하게 전도성이 있는 짧은 중복 기간을 포함할 수 있으나, 정상 상태에서 이러한 회로들 중 하나(예를 들어, 경로들)가 전도성이 있고 다른 것은 전도성이 없다.
여기에 기술된 어떤 실시예들에 의해 고찰되는 바와 같이, N-채널 "네이티 브" 트랜지스터는 고전압 NMOS 트랜지스터이지만, 이러한 고전압 장치가 이러한 고전압 장치들의 더 높은 임계 전압을 설정하기 위해 받는 채널 임플란트를 받지 않고, 동등하게 형성될 수도 있다. 바람직한 실시예들에서, 이러한 네이티브 트랜지스터들은 0볼트의 공칭 임계 전압(VT = -20OmV 내지 +20OmV)을 갖는다. 여기 기술된 회로는 공지의 반도체 제조 기술들을 사용하여 형성될 수도 있다.
접지 기준 서플라이에 대해 양의 전압을 갖는 실시예들이 기술되었으나, 접지 기준 서플라이에 대해 음의 전압들, 또는 양 및 음 두 전압을 갖는 다른 실시예들이 특정하게 고찰된다. 예를 들어, NMOS 및 PMOS 트랜지스터들을 상호교환하고 신호 및 파워 서플라이 전압들의 극성을 반전함으로써 달성되는, 기술된 실시예들을 위한 "이중" 회로도 고찰된다.
여기에서 사용되는 일반적인 용어에 관하여, 여러 표현 중 어느 것은 회로 내 다양한 신호들 및 노드를 포함하는 회로의 동작을 기술할 때에도 동등하게 사용될 수 있음을 당업자는 알 것이다. 논리 신호이든 아니면 더 일반적인 아날로그 신호이든 신호의 임의의 종류는 회로 내 노드의 전압 레벨(또는 어떤 회로 기술들에 있어선, 전류 레벨)의 물리적 형태를 취한다. 신호들이 와이어들 또는 버스들 상에 운반되는 것으로 간주하는 것이 맞을 수 있다. 예를 들어, 한 특정의 회로 동작을 "회로(10)의 출력이 VDD를 향하여 노드(11)의 전압을 구동하며 이에 따라 운반된 신호 OUT를 노드(11) 상에 발현시킨다"라고 기술할 수도 있을 것이다. 이것은 정확하나, 그럼에도 다소 성가신 표현이다. 결국, 이러한 회로 동작을 "회로(10)가 노 드(11)를 하이로 구동한다", "노드(11)가 회로(10)에 의해 하이로 된다", "회로(10)는 신호를 하이가 되게 한다", "회로(10)를 OUT를 하이로 구동한다"라고 동일하게 기술하는 것은 잘 알려져 있다. 회로 동작을 기술하기 위한 이러한 간략한 어구들은, 특히 도면들에서 개요도들이 다양한 신호 명칭들을 대응하는 회로 블록 및 노드 명칭들에 명료하게 연관시키기 때문에, 회로 동작의 상세들을 알리는데 더 효율적이다. 편의상, CLK 신호를 운반하는 달리 명칭이 없는 노드는 CLK 노드라 지칭될 수도 있다. 유사하게, "하이가 되게 한다", "하이로 구동한다", "충전한다"와 같은 어구들은 일반적으로, "로우가 되게 한다", "로우로 구동한다", "방전한다" 어구들과 같이, 달리 구별되지 않는다면 일반적으로 동의어이다. 이들 더 간략한 서술적 표현들의 사용은 개시의 명료도 및 교시를 향상시키는 것으로 생각된다. 이들 및 다른 유사한 어구들 각각은 공통의 회로 동작을 기술하기 위해 서로 바꾸어 사용될 수도 있고, 이 명세서 내에서 다양하게 사용한 것을 어떠한 미묘한 추론으로 해석해서는 안 됨을 당업자는 알아야 한다.
트랜지스터는 제 1 전류 취급 단자(또는 전류 수송단자)와 제 2 전류 취급 단자 사이에 전류 흐름을 제어하는 제어 단자를 갖는 것으로서 개념화될 수 있다. 제어 단자 상에 적합한 상태는 전류가 제 1 전류 취급 단자로부터/에 및 제 2 전류 취급 단자에/로부터 흐르게 한다(제 1 및 제 2 전류 취급 단자들의 전형적인 동작 전압들에 있어서). 바이폴라 트랜지스터에서, 제 1 전류 취급 단자는 에미터로 간주되고 제어 단자는 베이스로 간주되며, 제 2 전류 취급 단자는 콜렉터로 간주된다. 마찬가지로 MOS 트랜지스터는 제 1 전류 취급 단자와 제 2 전류 취급 단자 사 이에 전류 흐름을 제어하는 제어 단자를 갖는 것으로 개념화될 수도 있다. MOS 트랜지스터들이 드레인, 게이트, 및 소스를 구비하는 것으로서 빈번히 논의될지라도, 대부분의 이러한 장치들에서 드레인과 소스를 서로 바꾸어 사용할 수 있다. 이것은 트랜지스터의 레이아웃 및 반도체 가공이 대칭적이기 때문이다(통상적으로 바이폴라 트랜지스터들에선 그렇지 않다). N-채널 MOS 트랜지스터에 있어서, 일반적으로 더 높은 전압에 있는 전류 취급 단자를 관습적으로 드레인이라고 한다. 일반적으로 더 낮은 전압에 있는 전류 취급 단자를 관습적으로 소스라고 한다. 따라서, 게이트 상에 충분히 높은 전압(소스 전압에 비해)은 전류가 드레인에서 소스로 흐르게 한다(드레인 및 소스의 각각의 전압이 다르다면). 인핸스먼트 모드 N-채널 장치에 있어서, 임계 전압(바디효과를 포함한)보다 큰 양의 게이트-소스 전압은 충분하다. N-채널 MOS 장치 식들에서 언급되는 소스 전압은 임의의 시점에서 전류 취급 단자 중 어느 하나가 낮은 전압을 갖는 것을 단지 지칭한다. 예를 들어, 양방향 CMOS 전송 게이트의 N-채널 장치의 "소스"는 트랜지스터 게이트의 어느 측이 낮은 전압에 있는가에 따른다. 대부분의 N-채널 MOS 트랜지스터들의 이러한 대칭성을 반영하기 위해서, 제어 단자는 게이트로 간주될 수 있고, 제 1 전류 취급 단자는 "드레인/소스" 용어가 사용될 수 있고, 제 2 전류 취급 단자는 "소스/드레인" 용어가 사용될 수 있다. 이러한 설명은 드레인과 소스 전압 사이에 극성, 드레인과 소스 사이에 전류 흐름 방향을 이러한 용어로 기술하지 않기 때문에 P-채널 MOS 트랜지스터에도 마찬가지로 유효하다. 대안적으로, 드레인 및 소스는 구별되지 않지만 서로 바꾸어 사용할 수 없다는 암묵적 이해를 갖고, 한 전류 취급 단자는 임의로 "드레인"으로 간주하고 다른 것을 "소스"라 간주할 수 있다.
파워 서플라이에 관하여, 회로에 파워를 공급하기 위해 사용되는 단일의 양의 파워 서플라이 전압(예를 들어, 2.5볼트 파워 서플라이)는 "VDD" 파워 서플라이라고 흔히 명명된다. 집적 회로에서, 트랜지스터 및 기타 회로 소자는 실제로 VDD 단자에 또는 VDD 노드에 접속되고, 이것은 동작을 위해 VDD 파워 서플라이에 접속된다. "VDD에 결선" 또는 "VDD에 접속"과 같은 일상적 어구들의 사용은 "VDD 노드에 접속된"을 의미하는 것으로 이해되고, 이것은 일반적으로 집적 회로의 사용시 VDD 파워 서플라이 전압을 실제로 받기 위해 접속된다.
이러한 단일 파워 서플라이 회로에 대한 기준 전압은 빈번히 "VSS"라고 한다. 트랜지스터들 및 그외의 회로 소자들은 실제로는 VDD 단자 또는 VDD 노드에 접속되고, 이것은 집적 회로의 사용시 VSS 파워 서플라이에 동작되게 접속된다. 빈번히 VSS 단자는 접지 기준 전위, 단지 "접지"에 접속된다. 한 특정의 트랜지스터 또는 회로(달리 정의되지 않는한)에 의해 "접지"된 노드를 기술하는 것은 트랜지스터 또는 회로에 의해 "로우로 되게 하는" 또는 "접지가 되게 하는" 것과 동일한 것을 의미한다.
여기에서 블록도는 블록도들을 연결하는 단일 노드의 용어를 사용하여 기술될 수도 있다. 그럼에도, 문맥에 의해 요구될 때, 이러한 "노드"는 실제로는 차동 신호를 운반하기 위한 한 쌍의 노드를 나타내거나 몇 개의 관계된 신호를 수송하거하나 디지털 워드를 형성하는 복수의 신호들을 수송하기 위한 복수의 개별적 와이어(예를 들어, 버스)를 나타낼 수도 있음을 알아야 한다.
회로들 및 물리적 구조들이 일반적으로 가정되나, 최근의 반도체 설계 및 제조에서 물리적 구조들 및 회로는 결과적인 제조된 반도체 집적 회로에서뿐만 아니라 후속되는 설계, 테스트 또는 제조 활동들에서 사용에 적합한 컴퓨터 판독가능의 서술적 형태로 실시될 수 있음을 알 것이다. 따라서, 통상의 회로들 또는 구조들에 관한 청구항들은, 이들의 특별한 언어와 일치하여, 대응하는 회로들 및/또는 구조들의 제조, 테스트 또는 설계 상세를 할 수 있게 매체들에 구현되든 아니면 적합한 리더 설비들에 결합되든, 컴퓨터 판독가능 엔코딩들 및 이의 표현으로 읽혀질 수 있다. 발명은 회로들, 관계된 방법들 또는 동작, 이러한 회로를 제작하기 위한 관계된 방법들, 및 이러한 회로들 및 방법들의 컴퓨터 판독가능 매체 엔코딩들, 여기 기술되고 첨부한 청구항들에 정의된 모든 것을 포함하는 것으로 간주된다. 여기에서 사용되는 바와 같이, 컴퓨터 판독가능의 매체는 적어도 디스크, 테이프, 또는 그외의 자기, 광학, 반도체(예를 들어, 플래시 메모리 카드들, ROM), 또는 전자매체 및 네트워크 유선, 무선 또는 이외 통신 매체를 포함한다. 회로의 엔코딩은 회로 개요 정보, 물리 레이아웃 정보, 거동 시뮬레이션 정보를 포함할 수 있고 및/또는 회로가 표현되거나 연락될 수 있는 이외 임의의 다른 엔코딩을 포함할 수 있다.
전술한 상세한 설명은 본 발명의 많은 가능한 구현들 중 단지 몇 개만을 기술하였다. 이러한 이유로, 이 상세한 설명은 예시로서 의도된 것이고 제한으로 의도된 것은 아니다. 여기 개시된 실시예들의 변형들 및 수정들은 발명의 범위 및 정신 내에서, 여기 개시된 설명에 근거하여 행해질 수 있다. 또한, 위에 기술된 실시예들은 구체적으로 다양한 조합들로만이 아니라 단독으로 사용되는 것으로 생각된 다. 이 발명의 범위를 규정하게 의도된 것은 모든 등가물들을 포함하여 다음의 청구항들뿐이다. 따라서, 여기에 기술되지 않는 다른 실시예들, 변형들 및 개선들은 발명의 범위에서 제외되는 것은 아니다.
상술한 바와 같이, 본 발명은, 저전압 영역 입력 신호에 응하여 고전압 영역 출력 신호를 생성하는 레벨 시프트 회로(level shifting circuit)를 제조하는데 사용된다.

Claims (15)

  1. 레벨 시프터 회로(level shifter circuit)에 있어서,
    제 1 및 제 2 상보적인 출력 노드를 제 1 전압 서플라이 노드에 각각 결합하기 위한 제 1 및 제 2 로드 장치(load device)와,
    각각이 상기 제 1 및 제 2 출력 노드를 제 2 전압 서플라이 노드에 결합하기 위한 제 1 및 제 2 드라이버 회로를 포함하고, 상기 제 1 및 제 2 드라이버 회로 각각은,
    상기 각각의 출력 노드와 각각의 중간 노드 사이에 결합된 전압 시프터 회로와,
    상기 각각의 출력 노드와 상기 각각의 중간 노드 사이에 결합된 바이패스 회로와,
    입력 신호에 응답하며 상기 각각의 중간 노드와 상기 제 2 전압 서플라이 노드 사이에 결합된 스위칭 회로를
    포함하고,
    상기 전압 시프터 회로는, 상기 제 1 전압 서플라이 노드에 동작적으로 결합된 가장 큰 전압과 동일한 상기 각각의 출력 노드의 전압에 대해서, 그리고 상기 스위칭 회로가 상기 입력 신호에 응하여 완전히 활성화할 때, 상기 각각의 중간 노드의 전압이 상기 스위칭 회로 내 임의의 장치의 최대 스냅백 전압을 초과하지 않게 하는 충분한 큰 전압 강하를 제공하는, 레벨 시프터 회로.
  2. 제 1항에 있어서, 상기 제 1 및 제 2 전압 시프터 회로 각각은 상기 제 1 및 제 2 바이패스 회로가 전도성될 때 이들 전체에 가해지는 전압이 상기 제 1 및 제 2 바이패스 회로 내 임의의 장치의 최대 스냅백 전압을 초과할 수 없도록 충분히 낮은 크기의 전압 강하를 제공하는, 레벨 시프터 회로.
  3. 제 1항에 있어서, 상기 제 1 스위칭 회로는 제 1 제어 노드에 결합된 소스 단자와 제 2 제어 노드에 결합된 게이트 단자를 갖는 제 1 스위치 트랜지스터를 포함하고,
    상기 제 2 스위칭 회로는 제 2 제어 노드에 결합된 소스 단자와 제 1 제어 노드에 결합된 게이트 단자를 갖는 제 2 스위치 트랜지스터를 포함하는, 레벨 시프터 회로.
  4. 제 3항에 있어서,
    상기 입력 신호에 응답하고, 상기 제 1 제어 노드에 결합된 출력을 갖는 제 1 반전 회로와,
    상기 제 1 제어 노드에 결합된 입력과 상기 제 2 제어 노드에 결합된 출력을 갖는 제 2 반전 회로를
    더 포함하고,
    상기 제 1 및 제 2 반전 회로는 제 3 전압 서플라이 노드 및 상기 제 2 전압 서플라이 노드에 결합된 저전압 회로를 포함하고, 상기 제 3 전압 서플라이 노드는 상기 제 1 전압 서플라이 노드에 의해 수신된 것보다 훨씬 더 적은 전압을 동작적으로 수신하기 위한, 레벨 시프터 회로.
  5. 제 4항에 있어서, 상기 제 1 바이패스 회로는 상기 제 2 제어 노드에 결합된 게이트 단자를 갖는 제 1 바이패스 트랜지스터를 포함하고,
    상기 제 2 바이패스 회로는 상기 제 1 제어 노드에 결합된 게이트 단자를 갖는 제 2 바이패스 트랜지스터를 포함하는, 레벨 시프터 회로.
  6. 제 4항에 있어서, 상기 제 1 및 제 2 바이패스 트랜지스터 각각의 게이트 단자에 결합된 바이어스 전압 노드를 더 포함하는, 레벨 시프터 회로.
  7. 제 5항에 있어서, 상기 제 1 및 제 2 로드 장치는 상기 제 1 및 제 2 출력 노드와 상기 제 1 전압 서플라이 노드 사이에 각각 결합된 교차 결합된 로드 장치를 포함하는, 레벨 시프터 회로.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 스위칭 회로는 공칭적으로 약 0 볼트의 임계 전압을 갖는 고전압 네이티브 트랜지스터를 포함하는, 레벨 시프터 회로.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서, 상기 제 1 및 제 2 전압 시프터 회로 각각은 복수의 직렬로 접속된 고전압 네이티브 트랜지스터를 포함하는, 레벨 시프터 회로.
  10. 제 1 전압 영역보다 크기가 더 큰 제 2 전압 영역에 대응하는 상보적인 제 1 및 제 2 출력 신호들을 생성하기 위해서 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법으로서,
    상기 제 1 및 제 2 출력 신호는 각각의 제 1 및 제 2 출력 노드 상에 운반된 것으로, 상기 방법은,
    제 1 상태에서 제 1 전압 영역의 제 2 상태로 상기 입력 신호의 변경에 응하여,
    상기 출력 노드의 전압을 제 1 전압 서플라이 노드 전압을 향하여 부분적으로 구동하기 위해서, 제 1 스위치 장치와 직렬의 제 1 전압 시프터 회로를 포함하는 제 1 전류 경로에 의해 제 2 전압 서플라이 노드에 제 1 출력 노드를 결합하는 단계로서, 상기 제 1 전압 시프터 회로는 상기 제 2 전압 영역에서 가장 큰 전압과 동일한 상기 제 1 출력 노드의 전압에 대해서, 그리고 상기 제 1 스위치 장치가 완전히 활성화되었을 때, 상기 제 1 스위치 장치에 걸리는 전압이 최대 스냅백 전압을 초과하지 않게 하기에 충분히 큰 전압 강하를 제공하는, 단계와,
    상기 제 1 스위치 장치와 직렬로 제 1 바이패스 장치를 포함하나 제 1 전압 스프터 회로를 배제하는 제 1 전류 경로에 의해 제 2 전압 서플라이 노드에 상기 제 1 출력 노드를 결합하여 제 1 출력 노드의 전압을 제 2 전압 서플라이 노드 전압으로 완전히 구동하는 단계와,
    실질적으로 제 1 전압 서플라이 노드에 운반된 전압으로 제 2 출력 노드의 전압을 구동하기 위해서 제 1 전압 서플라이 노드에 제 2 출력 노드를 결합하는 단계를
    포함하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
  11. 제 10항에 있어서, 상기 제 1 전압 시프터 회로는 제 1 바이패스 회로가 전도성되었을 때 이에 걸쳐 인가되는 전압이 제 1 바이패스 회로 내 임의의 장치의 최대 스냅백 전압을 초과할 수 없게 하는데 충분히 작은 전압 강하를 제공하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
  12. 제 10항에 있어서,
    입력 신호에 응하여 제 1 전압 영역에서 제 1 및 제 2 상보적인 제어 신호를 생성하는 단계와,
    제 1 스위치 장치의 소스 단자에 제 1 제어 신호를 결합하는 단계와,
    제 2 제어 신호를 제 1 스위치 장치의 게이트 단자에 결합하는 단계를
    더 포함하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
  13. 제 12항에 있어서, 제 2 전류 경로는 제 1 스위치 장치와 제 전압 서플라이 노드 사이에 결합된 제 1 전압 영역에 속하는 논리 회로의 출력 장치를 더 포함하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
  14. 제 13항에 있어서, 제 2 바이패스 장치의 게이트 단자에 바이어스 전압을 결합하는 단계를 더 포함하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
  15. 제 13항에 있어서, 동일 제어 신호를 제 1 스위치 장치의 게이트 단자 및 제 1 바이패스 장치의 게이트 단자 모두에 결합하는 단계를 더 포함하는, 제 1 전압 영역에 대응하는 입력 신호를 레벨 시프트하는 방법.
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