TWI770999B - 電壓調變電路及其操作方法 - Google Patents

電壓調變電路及其操作方法 Download PDF

Info

Publication number
TWI770999B
TWI770999B TW110117123A TW110117123A TWI770999B TW I770999 B TWI770999 B TW I770999B TW 110117123 A TW110117123 A TW 110117123A TW 110117123 A TW110117123 A TW 110117123A TW I770999 B TWI770999 B TW I770999B
Authority
TW
Taiwan
Prior art keywords
pull
voltage
terminal
transistors
circuit
Prior art date
Application number
TW110117123A
Other languages
English (en)
Other versions
TW202245387A (zh
Inventor
盧弈臻
李旭騏
陳怡然
趙伯頴
莊錦棠
陳忠宏
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW110117123A priority Critical patent/TWI770999B/zh
Priority to US17/516,730 priority patent/US11558043B2/en
Priority to CN202111339997.XA priority patent/CN114115411B/zh
Application granted granted Critical
Publication of TWI770999B publication Critical patent/TWI770999B/zh
Publication of TW202245387A publication Critical patent/TW202245387A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H03K5/023—Shaping pulses by amplifying using field effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)

Abstract

本揭示文件提供一種電壓調變電路。電壓調變電路包含緩衝電路、偏壓電路、位準移位電路以及跨壓限制電路。緩衝電路包含複數個上拉電晶體以及複數個下拉電晶體。該些上拉電晶體電性串聯在該電路的輸出端以及系統高電壓端之間，該些下拉電晶體電性串聯在電路的該輸出端以及系統低電壓端之間。跨壓限制電路用以限制該些上拉電晶體或該些下拉電晶體之兩端的暫態與靜態跨壓。

Description

電壓調變電路及其操作方法
本案內容係關於一種電壓調變電路，特別是關於一種能夠提供動態電壓輸出範圍的電壓調變電路。
在現今技術中，電子裝置的電路通常會具有在低壓擺幅操作的訊號，前述在低壓擺幅操作的訊號的值域會低於適合外部電路的訊號的值域，因此電壓調變電路通常用於將低壓擺幅訊號轉換為外部電路接受的高壓擺幅訊號，並且增加電壓調變電路輸出電壓的範圍為重要的議題。
本揭示文件提供一種電壓調變電路。電壓調變電路包含緩衝電路、位準移位電器、偏壓電路以及跨壓限制電路。緩衝電路包含複數個上拉電晶體以及複數個下拉電晶體。該些上拉電晶體電性串聯在該電路的輸出端以及系統高電壓端之間，該些下拉電晶體電性串聯在電壓調變電路的該輸出端以及系統低電壓端之間。位準移位器用以依據輸入訊號產生複數個控制訊號。偏壓電路電性耦接在位準移位器以及緩衝電路之間，偏壓電路用以依據該些控制訊號先後致能該緩衝電路的該些上拉電晶體或該些下拉電晶體，使輸出端之電位在系統高電壓端之電位與系統低電壓端之電位之間切換。跨壓限制電路電性耦接該些上拉電晶體以及該些下拉電晶體。當輸出端之電位在系統高電壓端之電位與系統低電壓端之電位之間切換時用以限制該些上拉電晶體或該些下拉電晶體之兩端的暫態與靜態跨壓。
本揭示文件提供一種方法，用於操作包含緩衝電路的電壓調變電路，其中緩衝電路包含複數個上拉電晶體以及複數個下拉電晶體。該些上拉電晶體電性串聯在系統高電壓端以及該電壓調變電路的輸出端之間。該些下拉電晶體電性串聯在電壓調變電路的輸出端以及系統低電壓端之間。所述方法包含下列步驟。提供一輸入訊號。依據輸入訊號產生複數個控制訊號。依據該些控制訊號先後致能緩衝電路的該些上拉電晶體或該些下拉電晶體，使輸出端之電位在系統高電壓端之電位與系統低電壓端之電位之間切換。當輸出端之電位在系統高電壓端之電位與系統低電壓端之電位之間切換時與切換完成時，限制該些上拉電晶體或該些下拉電晶體之兩端的暫態與靜態跨壓。
本揭示文件提供一種方法，用於操作包含緩衝電路的電壓調變電路，其中緩衝電路包含複數個上拉電晶體電性串聯在系統高電壓端以及電壓調變電路的輸出端之間以及複數個下拉電晶體電性串聯在電壓調變電路的輸出端以及系統低電壓端之間。所述方法包含下列步驟。提供一輸入訊號；依據輸入訊號產生複數個控制訊號；依據該些控制訊號分別產生複數個動態偏壓；該些上拉電晶體中最接近系統高電壓端之一者依據該些動態偏壓中之一者而致能；該些下拉電晶體中最接近該系統低電壓端之一者依據該些動態偏壓中之另一者而致能。
綜上所述， 本揭示文件的電壓調變電路利用跨壓限制電路抑制輸出端的電位在切換時產生的瞬時電流，從而增加電路的可靠度以及使用時間。
下文係舉實施例配合所附圖式作詳細說明，以更好地理解本案的態樣，但所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。此外，根據業界的標準及慣常做法，圖式僅以輔助說明為目的，並未依照原尺寸作圖，實際上各種特徵的尺寸可任意地增加或減少以便於說明。下述說明中相同元件將以相同之符號標示來進行說明以便於理解。
本案說明書和圖式中使用的元件編號和訊號編號中的索引1~n，只是為了方便指稱個別的元件和訊號，並非有意將前述元件和訊號的數量侷限在特定數目。在本案說明書和圖式中，若使用某一元件編號或訊號編號時沒有指明該元件編號或訊號編號的索引，則代表該元件編號或訊號編號是指稱所屬元件群組或訊號群組中不特定的任一元件或訊號。
此外，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。
於本文中，當一元件被稱為『連接』或『耦接』時，可指『電性連接』或『電性耦接』。『連接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。
請參閱第1圖，第1圖為本揭露一實施例之電壓調變電路100的電路架構圖。如第1圖所示，電壓調變電路100包含緩衝電路110、偏壓電路120、位準移位器130以及跨壓限制電路140。緩衝電路110包含上拉電晶體TPU1~TPU5以及下拉電晶體TPD1~TPD5。上拉電晶體TPU1~TPU5電性串聯在系統高電壓端VGH以及電壓調變電路100的輸出端VOUT之間，下拉電晶體TPD1~TPD5電性串聯在電壓調變電路100的輸出端VOUT以及系統低電壓端VGL之間。
於一實施例中，電壓調變電路100可以應用在顯示裝置(圖中未繪示)，例如電壓調變電路100可以應用在顯示裝置的掃描驅動器(scan driver)或閘極驅動器(gate driver)。例如，當電壓調變電路100應用在掃描驅動器時，電壓調變電路100用以根據輸入訊號VIN產生相應的輸出電壓至輸出端VOUT，此輸出端VOUT可以耦接至顯示裝置的掃描線。電壓調變電路100可以將電壓變化範圍較小的輸入訊號VIN(例如在0V至3V之間震盪)轉換為電壓變化範圍較大的輸出電壓(例如在-3V至12V之間震盪)至輸出端VOUT，藉以提供足夠大的電壓變化範圍以驅動顯示裝置的掃描線，使顯示裝置達到理想的顯示效果。詳細如何將電壓變化範圍較小的輸入訊號VIN轉換為電壓變化範圍較大的輸出電壓至輸出端VOUT將在後續段落有進一步說明。
電壓調變電路100具有承載高電壓的系統高電壓端VGH以及承載低電壓的系統低電壓端VGL。電壓調變電路100利用偏壓電路120輸出的動態偏壓VD1及VD2、靜態偏壓VS1及VS2以及內部偏壓VB1~VB5來控制緩衝電路110中的上拉電晶體TPU1~TPU5以及下拉電晶體TPD1~TPD5，藉此將輸出端VOUT的電壓位準切換在系統高電壓端VGH的電位以及系統低電壓端VGL的電位之間。
在本揭示文件中，電壓調變電路100所採用的N型電晶體可以由具有深N井之N型金屬氧化物半導體實施。在電壓調變電路100中的 N型電晶體之深N井電性耦接至該系統高電壓端VGH，使得P型基板與深N井的PN接面不會順向導通、P型井與深N井的PN接面不會順向導通，N型電晶體中PN接面的跨壓皆會在容許範圍內。如此，將電壓調變電路100之系統低電壓端VGL被設定在負數值，例如可將系統低電壓端VGL之電位能夠設定在-3伏特，N型電晶體亦能承受電壓調變電路100中之跨壓，從而避免N型電晶體PN接面崩潰。並且，本揭示的N型電晶體各自的基極端與其源極端電性耦接，以消除本體效應(body effect)。
如上述實施例，在本揭示文件中系統低電壓端VGL之電位能夠設定在-3伏特，並系統高電壓端VGH之電位被設定在12伏特，藉以使輸出端VOUT的電壓位準可以在-3伏特以及12伏特之間切換。
在一些實施例中，系統低電壓端VGL之電位與系統高電壓端VGH之電位的差值可以為上拉電晶體TPU1~ TPU5或下拉電晶體TPD1~ TPD5的數量的倍數。也就是說，系統低電壓端VGL之電位以及系統高電壓端VGH之電位可以被設定在其它數值，本揭示文件不應以此為限。
在一些實施例中，電壓調變電路100之輸出端VOUT的電位可用於驅動顯示面板中各個畫素的驅動電路。一般而言，緩衝電路僅提供0伏特以上之電位供驅動電路使用，本揭示文件的電壓調變電路100當中之緩衝電路110提供-3伏特以及12伏特之輸出電位，從而提高驅動電路對發光元件(例如，有機發光二極體或微型發光二極體)之電壓操作範圍，藉此提升發光元件之亮度。
偏壓電路120電性耦接在位準移位器130以及跨壓限制電路140之間。偏壓電路120用以依據控制訊號V1、V2及V3先後致能緩衝電路110的上拉電晶體TPU1或下拉電晶體TPD1，使輸出端VOUT之電位在系統高電壓端VGH之電位與系統低電壓端VGL之電位之間切換。偏壓電路120包含第一開關124、第二開關126、第三開關128、分壓電晶體T13~T16以及內部偏壓電路122。分壓電晶體T13~T16電性串連在系統高電壓端VGH以及接地端GND之間。分壓電晶體T13~T16每一者的閘極端與汲極端電性耦接。也就是說，由於分壓電晶體T13之閘極端以及第一端(汲極端)電性耦接系統高電壓端，在分壓電晶體T13之第二端在較低電位時，分壓電晶體T13會導通以將系統高電壓端的電位傳送至分壓電晶體T13之第二端，直到分壓電晶體T13之第二端(源極端)與閘極端之電位差為分壓電晶體T13的臨界電壓時，分壓電晶體T13截止。分壓電晶體T14~T16之作棟方式類似於分壓電晶體T13，在此不再贅述。
在本揭示的實施例中，分壓電晶體T13~T16的臨界電壓可以是3伏特，並且系統高電壓端VGH之電位是12伏特，接地端電位是0伏特，4顆分壓電晶體T13~T16可以分別提供9伏特之第一靜態偏壓VS1、6伏特之第三靜態偏壓VS3、3伏特之第四靜態偏壓VS4以及0伏特之第二靜態偏壓VS2。
在架構上，分壓電晶體T13之第一端電性耦接系統高電壓端VGH，分壓電晶體T13之第二端電性耦接分壓電晶體T14之第一端。分壓電晶體T14之第二端電性耦接分壓電晶體T15之第一端。分壓電晶體T15之第二端電性耦接分壓電晶體T16之第一端。分壓電晶體T16之第二端電性耦接接地端GND。
位準移位器130用以接收輸入訊號VIN，並且位準移位器130依據輸入訊號VIN產生控制訊號V1、V2及V3，並且位準移位器130分別提供控制訊號V1、V2及V3至第一開關124、第二開關126以及第三開關128。
第一開關124、第二開關126以及第三開關128電性耦接在系統高電壓端VGH以及系統低電壓端VGL之間。第一開關124電性耦接在系統高電壓端VGH以及分壓電晶體T13之第二端(節點N1)之間。
第一開關124包含電晶體T1及T2。電晶體T1之第一端電性耦接系統高電壓端VGH，電晶體T1之第二端電性耦接電晶體T2之第一端，電晶體T1之閘極端電性耦接電晶體T2之閘極端。電晶體T2之第二端電性耦接節點N1。電晶體T1以及電晶體T2之閘極端用以接收控制訊號V1。
第一開關124用以依據控制訊號V1導通電晶體T1及T2中之一者且關斷電晶體T1及T2中之另一者以提供系統高電壓端VGH之電位或第一靜態偏壓VS1至上拉電晶體TPU1之閘極端。換言之，第一開關124依據控制訊號V1產生在系統高電電壓端VGH之電位以及在第一靜態偏壓VS1之電位之間切換的第一動態偏壓VD1，並且第一開關124提供第一動態偏壓VD1至上拉電晶體TPU1之閘極端。
第二開關126包含電晶體T5及T6。電晶體T5之第一端電性耦接分壓電晶體T16之第二端，電晶體T5之第二端電性耦接電晶體T6之第一端以及下拉電晶體TPD1之閘極端，電晶體T5之閘極端電性耦接電晶體T6之閘極端。電晶體T6之第二端電性耦接系統低電壓端VGL。電晶體T5以及電晶體T6之閘極端用以接收控制訊號V2。
第二開關126電性耦接在分壓電晶體T16之第二端(節點N2)以及系統低電壓端VGL之間。第二開關126用以依據控制訊號V2導通電晶體T5及T6中之一者且關斷電晶體T5及T6中之另一者以提供第二靜態偏壓VS2或系統低電壓端VGL之電位至下拉電晶體TPD1之閘極端。換言之，第二開關126依據控制訊號V2產生在第二靜態偏壓VS2之電位以及在系統低電壓端VGL之電位之間切換的第二動態偏壓VD2，並且第二開關126提供第二動態偏壓VD2至下拉電晶體TPD1之閘極端。
第三開關128包含電晶體T3及T4。電晶體T3之第一端電性耦接分壓電晶體T14之第二端，電晶體T3之第二端電性耦接電晶體T4之第一端以及內部偏壓電路122，電晶體T3之閘極端電性耦接電晶體T4之閘極端。電晶體T4之第二端電性耦接分壓電晶體T16之第一端。電晶體T3以及電晶體T4之閘極端用以接收控制訊號V3。
第三開關128電性耦接在分壓電晶體T14之第二端以及分壓電晶體T16之第一端之間。第三開關128用以依據控制訊號V3導通電晶體T3及T4中之一者且關斷電晶體T3及T4中之另一者以提供系統第三靜態偏壓VS3或第四靜態偏壓VS4至內部偏壓電路122。換言之，第三開關128依據控制訊號V3產生在第三靜態偏壓VS3之電位以及在第四靜態偏壓VS4之電位之間切換的第三動態偏壓VD3，並且第三開關128提供第三動態偏壓VD3至內部偏壓電路122。
偏壓電路120更包含內部偏壓電路122。內部偏壓電路122電性耦接在節點N1以及節點N2之間。內部偏壓電路122提供內部偏壓VB1~VB5至緩衝電路110。在後續實施例中會詳細說明內部偏壓電路122架構及操作方式。
緩衝電路110之上拉電晶體TPU1~TPU5以及下拉電晶體TPD1~TPD5分別依據第一動態偏壓VD1、第一靜態偏壓VS1、第二動態偏壓VD2、第二靜態偏壓VS2以及內部偏壓VB1~VB5而致能。進一步而言，上拉電晶體TPU1~TPU5中最接近系統高電壓端VGH之一者(例如，上拉電晶體TPU1)依據動態偏壓VD1致能，下拉電晶體TPD1~TPD5中最接近系統低電壓端VGL之一者(例如，下拉電晶體TPD1)依據動態偏壓VD2而致能。
詳細而言，上拉電晶體TPU1之第一端電性耦接系統高電壓端VGH，上拉電晶體TPU1之第二端電性耦接上拉電晶體TPU2之第一端，上拉電晶體TPU1之閘極端用以接收第一動態偏壓VD1。上拉電晶體TPU2之第二端電性耦接上拉電晶體TPU3之第一端，上拉電晶體TPU2之閘極端用以接收第一靜態偏壓VS1。上拉電晶體TPU3之第二端電性耦接上拉電晶體TPU4之第一端，上拉電晶體TPU3之閘極端用以接收內部偏壓VB1。上拉電晶體TPU4之第二端電性耦接上拉電晶體TPU5之第一端，上拉電晶體TPU4之閘極端用以接收內部偏壓VB2。上拉電晶體TPU5之第二端電性耦接電壓調變電路100之輸出端VOUT，上拉電晶體TPU5之閘極端用以接收內部偏壓VB3。並且，節點Na1~Na4分別是上拉電晶體TPU1~TPU4中相鄰兩者的連接處。
下拉電晶體TPD1之第一端電性耦接系統低電壓端VGL，下拉電晶體TPD1之第二端電性耦接下拉電晶體TPD2之第一端，下拉電晶體TPD1之閘極端用以接收第二動態偏壓VD2。下拉電晶體TPD2之第二端電性耦接下拉電晶體TPD3之第一端，下拉電晶體TPD2之閘極端用以接收第二靜態偏壓VS2。下拉電晶體TPD3之第二端電性耦接下拉電晶體TPD4之第一端，下拉電晶體TPD3之閘極端用以接收內部偏壓VB5。下拉電晶體TPD4之第二端電性耦接下拉電晶體TPD5之第一端，下拉電晶體TPD4之閘極端用以接收內部偏壓VB4。下拉電晶體TPD5之第二端電性耦接電壓調變電路100之輸出端VOUT，下拉電晶體TPD5之閘極端用以接收內部偏壓VB3。並且，節點Nb1~Nb4分別是下拉電晶體TPD1~TPD4中相鄰兩者的連接處。
跨壓限制電路140電性耦接上拉電晶體TPU1~TPU4以及下拉電晶體TPD1~TPD4。當輸出端VOUT之電位在系統高電壓端VGH之電位與系統低電壓端VGL之電位之間切換時，跨壓限制電路140用以限制上拉電晶體TPU1~TPU4或下拉電晶體TPD1~TPD4之兩端的暫態與靜態跨壓。跨壓限制電路140包含上拉限壓電晶體T7~T9以及下拉限壓電晶體T10~T12。
在架構上，上拉限壓電晶體T7~T9電性耦接在上拉電晶體TPU2~TPU4各自的源極端以及閘極端之間。上拉限壓電晶體T7~T9的閘極端電性耦接上拉電晶體TPU1~TPU3各自的閘極端。
上拉限壓電晶體T7的汲極端耦接相鄰兩個上拉電晶體TPU1及TPU2其中一者(上拉電晶體TPU2)的源極端，上拉限壓電晶體T7的源極端耦接相鄰兩個上拉電晶體TPU1及TPU2其中該者(上拉電晶體TPU2)的閘極端。上拉限壓電晶體T7的閘極端耦接相鄰兩個上拉電晶體TPU1及TPU2中另一者(上拉電晶體TPU1)的閘極端。
上拉限壓電晶體T8的汲極端耦接相鄰兩個上拉電晶體TPU2及TPU3其中一者(上拉電晶體TPU3)的源極端，上拉限壓電晶體T8的源極端耦接相鄰兩個上拉電晶體TPU2及TPU3其中該者(上拉電晶體TPU3)的閘極端。上拉限壓電晶體T8的閘極端耦接相鄰兩個上拉電晶體TPU2及TPU3中另一者(上拉電晶體TPU2)的閘極端。
上拉限壓電晶體T9的汲極端耦接相鄰兩個上拉電晶體TPU3及TPU4其中一者(上拉電晶體TPU4)的源極端，上拉限壓電晶體T9的源極端耦接相鄰兩個上拉電晶體TPU3及TPU4其中該者(上拉電晶體TPU4)的閘極端。上拉限壓電晶體T9的閘極端耦接相鄰兩個上拉電晶體TPU3及TPU4中另一者(上拉電晶體TPU3)的閘極端。
詳細而言，上拉限壓電晶體T7之第一端電性耦接上拉電晶體TPU2之第一端(源極端)，上拉限壓電晶體T7之第二端電性耦接上拉電晶體TPU2之閘極端，上拉限壓電晶體T7之閘極端電性耦接上拉電晶體TPU1之閘極端。上拉限壓電晶體T7之閘極端用以接收第一動態偏壓VD1，上拉限壓電晶體T7之第二端(源極端)用以接收第一靜態偏壓VS1。換言之，上拉限壓電晶體T7依據第一動態偏壓VD1與第一靜態偏壓VS1之差異導通或關斷。
上拉限壓電晶體T8之第一端電性耦接上拉電晶體TPU3之第一端(源極端)，上拉限壓電晶體T8之第二端電性耦接上拉電晶體TPU3之閘極端，上拉限壓電晶體T8之閘極端電性耦接上拉電晶體TPU2之閘極端。上拉限壓電晶體T8之閘極端用以接收第一靜態偏壓VS1，上拉限壓電晶體T8之第二端(源極端)用以接收內部偏壓VB1。換言之，上拉限壓電晶體T8依據第一靜態偏壓VS1與內部偏壓VB1之差異導通或關斷。
上拉限壓電晶體T9之第一端電性耦接上拉電晶體TPU4之第一端(源極端)，上拉限壓電晶體T9之第二端電性耦接上拉電晶體TPU4之閘極端，上拉限壓電晶體T9之閘極端電性耦接上拉電晶體TPU3之閘極端。上拉限壓電晶體T9之閘極端用以接收內部偏壓VB1，上拉限壓電晶體T9之第二端(源極端)用以接收內部偏壓VB2。換言之，上拉限壓電晶體T9依據內部偏壓VB1與內部偏壓VB2之差異導通或關斷。
在架構上，下拉限壓電晶體T10~T12電性耦接在下拉電晶體TPD2~TPD4各自的源極端以及閘極端之間。下拉限壓電晶體T10~T12的閘極端電性耦接下拉電晶體TPD1~TPD3各自的閘極端。
下拉限壓電晶體T10的汲極端耦接相鄰兩個下拉電晶體TPD4及TPD3其中一者(下拉電晶體TPD4)的源極端，下拉限壓電晶體T10的源極端耦接該相鄰兩個下拉電晶體TPD4及TPD3其中該者(下拉電晶體TPD4)的閘極端。下拉限壓電晶體T10的閘極端耦接相鄰兩個下拉電晶體TPD4及TPD3中另一者(下拉電晶體TPD3)的閘極端。
下拉限壓電晶體T11的汲極端耦接相鄰兩個下拉電晶體TPD3及TPD2其中一者(下拉電晶體TPD3)的源極端，下拉限壓電晶體T11的源極端耦接該相鄰兩個下拉電晶體TPD3及TPD2其中該者(下拉電晶體TPD3)的閘極端。下拉限壓電晶體T11的閘極端耦接相鄰兩個下拉電晶體TPD3及TPD2中另一者(下拉電晶體TPD2)的閘極端。
下拉限壓電晶體T12的汲極端耦接相鄰兩個下拉電晶體TPD2及TPD1其中一者(下拉電晶體TPD2)的源極端，下拉限壓電晶體T12的源極端耦接該相鄰兩個下拉電晶體TPD2及TPD1其中該者(下拉電晶體TPD2)的閘極端。下拉限壓電晶體T12的閘極端耦接相鄰兩個下拉電晶體TPD2及TPD1中另一者(下拉電晶體TPD1)的閘極端。
詳細而言，下拉限壓電晶體T10之第一端電性耦接下拉電晶體TPD4之閘極端，下拉限壓電晶體T10之第二端電性耦接下拉電晶體TPD4之第二端(源極端)，下拉限壓電晶體T10之閘極端電性耦接下拉電晶體TPD3之閘極端。下拉限壓電晶體T10之第一端(源極端)用以接收內部偏壓VB4，下拉限壓電晶體T10之閘極端用以接收內部偏壓VB5。換言之，下拉限壓電晶體T10依據內部偏壓VB4與內部偏壓VB5之差異導通或關斷。
下拉限壓電晶體T11之第一端電性耦接下拉電晶體TPD3之閘極端，下拉限壓電晶體T11之第二端電性耦接下拉電晶體TPD3之第二端(源極端)，下拉限壓電晶體T11之閘極端電性耦接下拉電晶體TPD2之閘極端。下拉限壓電晶體T11之第一端(源極端)用以接收內部偏壓VB5，下拉限壓電晶體T11之閘極端用以接收第二靜態偏壓VS2。換言之，下拉限壓電晶體T11依據內部偏壓VB5與第二靜態偏壓VS2之差異導通或關斷。
下拉限壓電晶體T12之第一端電性耦接下拉電晶體TPD2之閘極端，下拉限壓電晶體T12之第二端電性耦接下拉電晶體TPD2之第二端(源極端)，下拉限壓電晶體T12之閘極端電性耦接下拉電晶體TPD1之閘極端。下拉限壓電晶體T12之第一端(源極端)用以接收第二靜態偏壓VS2，下拉限壓電晶體T12之閘極端用以接收第二動態偏壓VD2。換言之，下拉限壓電晶體T12依據第二靜態偏壓VS2與第二動態偏壓VD2之差異導通或關斷。
當輸入訊號VIN在第一邏輯位準(例如，0伏特)時，電壓調變電路100利用第一動態偏壓VD1以及第三動態偏壓VD3從系統高電壓端VGH至輸出端VOUT依序關斷上拉電晶體TPU1~TPU5，並利用第二動態偏壓VD2從系統低電壓端VGL至輸出端VOUT依序導通下拉電晶體TPD1~TPD5，藉以將輸出端VOUT的電位下拉至系統低電壓端VGL之電位。
換言之，當輸入訊號VIN在第一邏輯位準(例如，0伏特)時，上拉電晶體TPU1~ TPU5依據第一動態偏壓VD1、第一靜態偏壓VS1以及內部偏壓VB1~VB5中之一部分而關斷，並且下拉電晶體TPD1~TPD5依據第二動態偏壓VD2、第二靜態偏壓VS2以及內部偏壓VB1~VB5中之另一部分而導通。
當輸入訊號VIN在第二邏輯位準(例如，3伏特)時，電壓調變電路100利用第一動態偏壓VD1從系統高電壓端VGH至輸出端VOUT依序導通上拉電晶體TPU1~TPU5，並利用第三動態偏壓VD3以及第二動態偏壓VD2從系統低電壓端VGL至輸出端VOUT依序關斷下拉電晶體TPD1~TPD5，藉以將輸出端VOUT的電位上拉至系統高電壓端VGH之電位。
換言之，當輸入訊號VIN在第二邏輯位準(例如，3伏特)時，上拉電晶體TPU1~ TPU5依據第一動態偏壓VD1、第一靜態偏壓VS1以及內部偏壓VB1~VB5中之一部分而導通，並且下拉電晶體TPD1~TPD5依據第二動態偏壓VD2、第二靜態偏壓VS2以及內部偏壓VB1~VB5中之另一部分而關斷。
為了更佳的理解電壓調變電路100的操作方式，在後續實施例中將進一步說明。
請參閱第2圖，第2圖為本揭露一實施例之電壓調變電路100的電路架構圖。如第2圖所示，內部偏壓電路122包含電晶體T17~T26、電阻R1~R4、第一電容C1以及第二電容C2。
詳細而言，第一電容C1電性耦接在上拉電晶體TPU1~TPU5之中最接近輸出端VOUT之兩個上拉電晶體TPU4~TPU5的閘極端之間，用以穩定鄰近輸出端VOUT之兩個上拉電晶體TPU4~TPU5的閘極端的電位。第一電容C1的第一端電性耦接上拉電晶體TPU4的閘極端，第一電容C1的第二端電性耦接上拉電晶體TPU5的閘極端。
電阻R1的第一端用以接收第三動態偏壓VD3，電阻R1的第二端電性耦接電晶體T17的第一端。電晶體T17的第二端電性耦接上拉電晶體TPU4之閘極端，電晶體T17的閘極端電性耦接節點N3。電晶體T17用以依節點N3的電位提供內部偏壓VB2至上拉電晶體TPU4之閘極端。
電晶體T19之第一端用以接收第三靜態偏壓VS3，電晶體T19之第二端電性耦接上拉電晶體TPU3之閘極端，電晶體T19之閘極端電性耦接電容C1之第一端。電晶體T19用以依據電容C1之第一端的電位提供內部偏壓VB1至上拉電晶體TPU3之閘極端。
電阻R3的第一端電性耦接節點N1，電阻R3的第二端電性耦接電晶體T21之第一端。電晶體T21之第二端電性耦接上拉電晶體TPU3之閘極端以及電晶體T22之第一端，電晶體T21之閘極端電性耦接上拉電晶體TPU3之第一端。電晶體T22之第二端電性耦接上拉電晶體TPU4之閘極端以及電晶體T23之第一端，電晶體T22之閘極端電性耦接上拉電晶體TPU4之第一端。電晶體T23之第二端電性耦接上拉電晶體TPU5之閘極端以及節點N3，電晶體T23之閘極端電性耦接上拉電晶體TPU5之第一端。並且，節點Na4是上拉電晶體TPU4及TPU5的連接處。
第二電容C2電性耦接在下拉電晶體TPD1~TPD5之中最接近輸出端VOUT之兩個下拉電晶體TPD4~TPD5之的閘極端之間，用以穩定鄰近輸出端VOUT之兩個下拉電晶體TPD4~TPD5的閘極端的電位。第二電容C2的第一端電性耦接下拉電晶體TPD4的閘極端，第二電容C2的第二端電性耦接下拉電晶體TPD5的閘極端。
電阻R2的第一端用以接收第三動態偏壓VD3，電阻R2的第二端電性耦接電晶體T18的第一端。電晶體T18的第二端電性耦接下拉電晶體TPD4之閘極端，電晶體T18的閘極端電性耦接節點N3。電晶體T18用以依據節點N3的電位提供內部偏壓VB4至下拉電晶體TPD4之閘極端。
電晶體T20之第一端用以接收第四靜態偏壓VS4，電晶體T20之第二端電性耦接下拉電晶體TPD3之閘極端，電晶體T20之閘極端電性耦接電容C2之第二端。電晶體T20用以依據電容C2之第二端的電位提供內部偏壓VB5至下拉電晶體TPD3之閘極端。
電阻R4的第一端電性耦接節點N2，電阻R4的第二端電性耦接電晶體T26之第二端。電晶體T26之第一端電性耦接下拉電晶體TPD3之閘極端以及電晶體T25之第二端，電晶體T26之閘極端電性耦接下拉電晶體TPD3之第二端。電晶體T25之第一端電性耦接下拉電晶體TPD4之閘極端以及電晶體T24之第二端，電晶體T25之閘極端電性耦接下拉電晶體TPD4之第二端。電晶體T24之第一端電性耦接下拉電晶體TPD5之閘極端以及節點N3，電晶體T24之閘極端電性耦接下拉電晶體TPD5之第二端。並且，節點Nb4是下拉電晶體TPD4及TPD5的連接處。
請一併參閱第3圖以及第4圖。第3圖為第2圖中的電壓調變電路100之操作時序圖。第4圖為第2圖中的電壓調變電路100之操作時序圖。第3圖繪示輸入訊號VIN、第一動態偏壓VD1、第二動態偏壓VD2、第三動態偏壓VD3、內部偏壓VB1~VB5。
分壓電晶體T13~T16電性耦接在系統高電壓端VGH以及接地端GND之間，從而提供分別為9伏特、6伏特、3伏特及0伏特的第一靜態偏壓VS1、第三靜態偏壓VS3、第四靜態偏壓VS4及第二靜態偏壓VS2。由於第一靜態偏壓VS1、第三靜態偏壓VS3、第四靜態偏壓VS4及第二靜態偏壓VS2皆在定值，因此未繪示於第3圖及第4圖之中。
在輸入訊號VIN由3伏特切換至0伏特時，位準移位電路130分別提供8.9伏特的控制訊號V1、-3伏特的控制訊號V2以及6.03伏特的控制訊號V3至第一開關124、第二開關126以及第三開關128。
此時，控制訊號V1(8.9伏特)導通電晶體T1且關斷電晶體T2，以將系統高電壓端VGH之電位(12伏特)作為第一動態偏壓VD1傳送至上拉電晶體TPU1之閘極端，使上拉電晶體TPU1關斷。並且，由於上拉限壓電晶體T7之閘極端亦接收系統高電壓端VGH之電位(12伏特)，上拉限壓電晶體T7之源極端接收第一靜態偏壓VS1(9伏特)，使上拉限壓電晶體T7導通，並將上拉限壓電晶體T7之源極端之電位(9伏特)傳送至上拉電晶體TPU2之源極端，藉以關斷上拉電晶體TPU2並抑制輸出端VOUT的電位在下拉時的瞬時電流。
另一方面，控制訊號V2(-3伏特)導通電晶體T5且關斷電晶體T6，以將第二靜態偏壓VS2(0伏特)傳送至下拉電晶體TPD1之閘極端，使下拉電晶體TPD1導通並關斷下拉電晶體T12，以將系統低電壓端VGL之電位(-3伏特)傳送至下拉電晶體TPD2之源極端，使得下拉電晶體TPD2導通並將系統低電壓端VGL之電位(-3伏特)傳送至下拉電晶體TPD3之第二端，使電晶體T26導通並將第二靜態偏壓VS2(0伏特)傳送至下拉電晶體TPD3之閘極端，使下拉電晶體TPD3導通並且下拉限壓電晶體T11關斷。下拉電晶體TPD3導通會將系統低電壓端VGL之電位(-3伏特)傳送至下拉電晶體TPD4之第二端以及電晶體T25之閘極端，使得電晶體T25導通。
電晶體T25導通會將第二靜態偏壓VS2(0伏特) 作為內部偏壓VB4傳送至下拉電晶體TPD4之閘極端，使下拉電晶體TPD4導通並且下拉限壓電晶體T10關斷。
下拉電晶體TPD4導通會將系統低電壓端VGL之電位(-3伏特)傳送至下拉電晶體TPD4之第二端以及電晶體T24之閘極端，以導通電晶體T24。
電晶體T24導通會將第二靜態偏壓VS2(0伏特)作為內部偏壓VB3傳送至節點N3以及下拉電晶體TPD5之閘極端，使下拉電晶體TPD5導通，從而將系統低電壓端VGL之電位(-3伏特)傳送至輸出端VOUT。如此，當輸入訊號VIN由3伏特切換至0伏特時，輸出端VOUT之電位得以被切換為系統低電壓端VGL之電位，-3伏特。
電晶體T18依據節點N3的電位(0伏特)關斷，並且電晶體T20依據第二電容C2之第二端的電位(0伏特)關斷。
此時，依據控制訊號V3(6.03伏特)，第三開關128中之電晶體T4導通且T3關斷，以將第四靜態偏壓VS4(3伏特)作為第三動態偏壓VD3傳送至電晶體T17及T18之第一端。
電晶體T17依據節點N3的電位(0伏特)導通，並且將第四靜態偏壓VS4(3伏特)作為內部偏壓VB2傳送至第一電容C1之第一端。電晶體T19依據第一電容C1之第一端的電位(3伏特)導通，以將第三靜態偏壓VS3(6伏特)作為內部偏壓VB1傳送至上拉電晶體TPU3之閘極端，使得上拉限壓電晶體T8導通，並將上拉限壓電晶體T8之源極端之電位(6伏特)傳送至上拉電晶體TPU3之源極端，藉以關斷上拉電晶體TPU3並抑制輸出端VOUT的電位在下拉時的瞬時電流，並且關斷電晶體T21。
內部偏壓VB2(3伏特)會導通上拉限壓電晶體T9，並將上拉限壓電晶體T9之源極端之電位(3伏特)傳送至上拉電晶體TPU4之源極端，藉以關斷上拉電晶體TPU4以及電晶體T22並抑制輸出端VOUT的電位在下拉時的瞬時電流。接著，節點Na4之電位(例如，0伏特)會關斷電晶體T23，並且節點N3之電位(0伏特)會關斷上拉電晶體TPU5。如此，輸入訊號VIN從3伏特切換至0伏特時，電壓調變電路100依據第一動態偏壓VD1從系統高電壓端VGH至輸出端VOUT依序關斷上拉電晶體TPU1~TPU5，並依據第二動態偏壓VD2從系統低電壓端VGL至輸出端VOUT依序導通下拉電晶體TPD1~TPD5，從而將輸出端VOUT的電位從12伏特切換為-3伏特。
利用電壓調變電路100之架構可從系統高電壓端VGH至輸出端VOUT依序關斷上拉電晶體TPU1~TPU5，並抑制輸出端VOUT的電位在下拉時的瞬時電流，從而增加電壓調變電路100的可靠度並延長電路的使用時間。
進一步而言，電壓調變電路100中的各個電晶體的在操作時序中的跨壓皆會小於3.1伏特，會在3.6伏特的安全範圍內，亦會增加電壓調變電路100的可靠度並延長電路的使用時間。因此，本揭示文件中之一部分的電晶體(例如，上拉電晶體TPU1~TPU5、下拉電晶體TPD1~TPD5以及電晶體T1~T12及T17~T26)可以由低壓電晶體實施，進而減少電路面積並降低製造成本。
如第3圖及第4圖所示，當輸入訊號VIN從0伏特切換為3伏特時，控制訊號V1、V2及V3分別是12伏特、0伏特及2.92伏特。第一動態偏壓VD1、第二動態偏壓VD2、第三動態偏壓VD3分別是9伏特、-3伏特及6伏特。內部偏壓VB1~VB5分別是9伏特、9伏特、9伏特、6伏特、3伏特。相應地，節點Na1~Na4的電位皆是在12伏特，節點Nb1~Nb4的電位分別是0伏特、3伏特、6伏特、9伏特。此時，電壓調變電路100亦可從系統低電壓端VGL至輸出端VOUT依序關斷下拉電晶體TPD1~TPD5，並將輸出端VOUT之電位切換為系統高電壓端VGH之電位，12伏特。
電壓調變電路100依序關斷下拉電晶體TPD1~TPD5之操作方式相似於電壓調變電路100依序關斷上拉電晶體TPU1~TPU5。因此，在此不再贅述。
綜上所述，本揭示文件的電壓調變電路100利用上拉限壓電晶體T7~T9以及下拉限壓電晶體T10~T12抑制輸出端VOUT的電位在切換時產生的瞬時電流，並且藉由電壓調變電路100經設計的架構使各個電晶體的跨壓皆在容許範圍，從而增加電壓調變電路100的可靠度以及使用時間。進一步而言，電壓調變電路100利用第一開關124、第二開關126以及第三開關128提供第一動態偏壓VD1、第二動態偏壓VD2以及第三動態偏壓VD3予緩衝電路110，從而減少提供予緩衝電路110的控制訊號的電路的面積。更甚者，電壓調變電路100提供-3伏特及12伏特的電位供顯示面板使用，藉此增加顯示面板的發光元件的發光亮度範圍。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下： 100:電壓調變電路 110:緩衝電路 120:偏壓電路 122:內部偏壓電路 124:第一開關 126:第二開關 128:第三開關 130:位準移位器 140:跨壓限制電路 TPU1~TPU5:上拉電晶體 TPD1~TPD5:下拉電晶體 T1~T6:電晶體 T7~T9:上拉限壓電晶體 T10~T12:下拉限壓電晶體 T13~T16:分壓電晶體 T17~T26:電晶體 VIN:輸入訊號 VOUT:輸出端 GND:接地端 N1~N3:節點 C1:第一電容 C2:第二電容 R1,R2,R3,R4:電阻 V1~V3:控制訊號 VD1:第一動態偏壓 VD2:第二動態偏壓 VD3:第三動態偏壓 VS1:第一靜態偏壓 VS2:第二靜態偏壓 VS3:第三靜態偏壓 VS4:第四靜態偏壓 VB1~VB5:內部偏壓 Na1~Na4,Nb1~Nb4:節點
為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本揭露一實施例之電路的電路架構圖。 第2圖為本揭露一實施例之電路的電路架構圖。 第3圖為第2圖中的電路之操作時序圖。 第4圖為第2圖中的電路之操作時序圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:電壓調變電路
110:緩衝電路
120:偏壓電路
122:內部偏壓電路
124:第一開關
126:第二開關
128:第三開關
130:位準移位器
140:跨壓限制電路
TPU1~TPU5:上拉電晶體
TPD1~TPD5:下拉電晶體
T1~T6:電晶體
T7~T9:上拉限壓電晶體
T10~T12:下拉限壓電晶體
T13~T16:分壓電晶體
VIN:輸入訊號
VOUT:輸出端
GND:接地端
N1~N3:節點
V1~V3:控制訊號
VD1:第一動態偏壓
VD2:第二動態偏壓
VD3:第三動態偏壓
VS1:第一靜態偏壓
VS2:第二靜態偏壓
VS3:第三靜態偏壓
VS4:第四靜態偏壓
VB1~VB5:內部偏壓
Na1~Na3,Nb1~Nb3:節點

Claims (13)

  1. 一種電壓調變電路，包含：一緩衝電路，包含複數個上拉電晶體以及複數個下拉電晶體，其中該些上拉電晶體電性串聯在該電路的一輸出端以及一系統高電壓端之間，其中該些下拉電晶體電性串聯在該電路的該輸出端以及一系統低電壓端之間；一位準移位器，用以依據一輸入訊號產生複數個控制訊號；一偏壓電路，電性耦接在該位準移位器以及該緩衝電路之間，用以依據該些控制訊號先後致能該緩衝電路的該些上拉電晶體或該些下拉電晶體，使該輸出端之電位在該系統高電壓端之電位與該系統低電壓端之電位之間切換；以及一跨壓限制電路，電性耦接該些上拉電晶體以及該些下拉電晶體，當該輸出端之電位在該系統高電壓端之電位與該系統低電壓端之電位之間切換時用以限制該些上拉電晶體或該些下拉電晶體之兩端的暫態與靜態跨壓，其中該跨壓限制電路包含：一上拉限壓電晶體，該上拉限壓電晶體的汲極端耦接相鄰兩個上拉電晶體其中一者的源極端，該上拉限壓電晶體的源極端耦接該相鄰兩個上拉電晶體其中該者的閘極端；以及一下拉限壓電晶體，該下拉限壓電晶體的汲極端耦接相鄰兩個下拉電晶體其中一者的源極端，該下拉限 壓電晶體的源極端耦接該相鄰兩個下拉電晶體其中該者的閘極端。
  2. 如請求項1所述之電壓調變電路，其中，該上拉限壓電晶體的閘極端耦接該相鄰兩個上拉電晶體中另一者的閘極端；以及該下拉限壓電晶體的閘極端耦接該相鄰兩個下拉電晶體中另一者的閘極端。
  3. 如請求項1所述之電壓調變電路，其中該系統低電壓端的電位係在負數值。
  4. 如請求項1所述之電壓調變電路，其中該偏壓電路更包含：複數個分壓電晶體，電性串連在該系統高電壓端以及該系統低電壓端之間，該些分壓電晶體用以提供一第一靜態偏壓至一第一節點，並且該些分壓電晶體提供一第二靜態偏壓至一第二節點；以及一內部偏壓電路，電性耦接在該第一節點以及該第二節點之間，用以提供複數個內部偏壓至該緩衝電路。
  5. 如請求項4所述之電壓調變電路，其中該偏壓電路更包含複數個開關，該些開關電性耦接在該系統高電壓端以及該系統低電壓端之間，其中該位準移位器 依據該輸入電壓分別提供該些控制訊號至該些開關，使該些開關依據該些控制訊號提供複數個動態偏壓至該緩衝電路以及該內部偏壓電路。
  6. 如請求5所述之電壓調變電路，其中該些開關包含：一第一開關，電性耦接在該系統高電壓端以及該第一節點之間，該第一開關用以依據該些控制訊號中之一者提供該些動態偏壓中之一者至該些上拉電晶體中最接近該系統高電壓端之一者的閘極端；以及一第二開關，電性耦接在該第二節點以及該系統低電壓端之間，該第二開關用以依據該些控制訊號中之另一者提供該些動態偏壓中之一第二動態偏壓至該些下拉電晶體中最接近該系統低電壓端之一者的閘極端；以及一第三開關，電性耦接在該第一開關以及該第二開關之間，用以依據該些控制訊號中之再一者提供該些動態偏壓中之一第三動態偏壓至該內部偏壓電路。
  7. 如請求項6所述之電壓調變電路，其中該緩衝電路之該些上拉電晶體以及該些下拉電晶體分別依據該第一動態偏壓、該第一靜態偏壓、該第二動態偏壓、該第二靜態偏壓以及該些內部偏壓而致能。
  8. 如請求項7所述之電壓調變電路，其中： 當該輸入訊號在一第一邏輯位準時，該些上拉電晶體依據該第一動態偏壓、該第一靜態偏壓以及該些內部偏壓中之一部分而關斷，並且該些下拉電晶體依據該第二動態偏壓、該第二靜態偏壓以及該些內部偏壓中之另一部分而導通。
  9. 如請求項7所述之電壓調變電路，其中：當該輸入訊號在一第二邏輯位準時，該些上拉電晶體依據該第一動態偏壓、該第一靜態偏壓以及該些內部偏壓中之一部分而導通，並且該些下拉電晶體依據該第二動態偏壓、該第二靜態偏壓以及該些內部偏壓中之另一部分而關斷。
  10. 如請求項1所述之電壓調變電路，其中該偏壓電路更包含：一第一電容，電性耦接在該些上拉電晶體之中最接近該輸出端之兩個上拉電晶體的閘極端之間；以及一第二電容，電性耦接在該些下拉電晶體之中最接近該輸出端之兩個下拉電晶體之的閘極端之間。
  11. 如請求項1所述之電壓調變電路，其中該些下拉電晶體是由具有深N井之N型金屬氧化物半導體實施，其中該些下拉電晶體每一者之深N井電性耦接至該系統高電壓端，其中該些下拉電晶體各自的基極端以及 源極端電性耦接。
  12. 一種操作方法，用於操作包含一緩衝電路以及一跨壓限制電路的一電壓調變電路，其中該緩衝電路包含複數個上拉電晶體電性串聯在一系統高電壓端以及該電壓調變電路的一輸出端之間以及複數個下拉電晶體電性串聯在該電壓調變電路的該輸出端以及一系統低電壓端之間，其中該跨壓限制電路包含一上拉限壓電晶體以及一下拉限壓電晶體，其中該上拉限壓電晶體的汲極端以及源極端分別耦接該些上拉電晶體其中一者的源極端以及閘極端，其中該下拉限壓電晶體的汲極端以及源極端分別耦接該些下拉電晶體其中一者的源極端以及閘極端，其中該操作方法包含：提供一輸入訊號；依據該輸入訊號產生複數個控制訊號；依據該些控制訊號先後致能該緩衝電路的該些上拉電晶體或該些下拉電晶體，使該輸出端之電位在該系統高電壓端之電位與該系統低電壓端之電位之間切換；以及當該輸出端之電位在該系統高電壓端之電位與該系統低電壓端之電位之間切換時與切換完成時，由該跨壓限制電路限制該些上拉電晶體或該些下拉電晶體之兩端的暫態跨壓與靜態跨壓。
  13. 一種操作方法，用於操作包含一緩衝電路以 及一跨壓限制電路的一電壓調變電路，其中該緩衝電路包含複數個上拉電晶體電性串聯在一系統高電壓端以及該電壓調變電路的一輸出端之間以及複數個下拉電晶體電性串聯在該電路的該輸出端以及一系統低電壓端之間，其中該跨壓限制電路包含一上拉限壓電晶體以及一下拉限壓電晶體，其中該上拉限壓電晶體的汲極端以及源極端分別耦接該些上拉電晶體其中一者的源極端以及閘極端，其中該下拉限壓電晶體的汲極端以及源極端分別耦接該些下拉電晶體其中一者的源極端以及閘極端，其中該操作方法包含：提供一輸入訊號；依據該輸入訊號產生複數個控制訊號；依據該些控制訊號分別產生複數個動態偏壓；該些上拉電晶體中最接近該系統高電壓端之一者依據該些動態偏壓中之一者而致能；以及該些下拉電晶體中最接近該系統低電壓端之一者依據該些動態偏壓中之另一者而致能。
TW110117123A 2021-05-12 2021-05-12 電壓調變電路及其操作方法 TWI770999B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW110117123A TWI770999B (zh) 2021-05-12 2021-05-12 電壓調變電路及其操作方法
US17/516,730 US11558043B2 (en) 2021-05-12 2021-11-02 Voltage adjust circuit and operation method thereof
CN202111339997.XA CN114115411B (zh) 2021-05-12 2021-11-12 电压调制电路及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110117123A TWI770999B (zh) 2021-05-12 2021-05-12 電壓調變電路及其操作方法

Publications (2)

Publication Number Publication Date
TWI770999B true TWI770999B (zh) 2022-07-11
TW202245387A TW202245387A (zh) 2022-11-16

Family

ID=80379229

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110117123A TWI770999B (zh) 2021-05-12 2021-05-12 電壓調變電路及其操作方法

Country Status (3)

Country Link
US (1) US11558043B2 (zh)
CN (1) CN114115411B (zh)
TW (1) TWI770999B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200847627A (en) * 2007-03-31 2008-12-01 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
TW201336217A (zh) * 2012-02-20 2013-09-01 Global Unichip Corp 電壓轉換電路
TWI675273B (zh) * 2019-03-28 2019-10-21 友達光電股份有限公司 升壓電路、輸出緩衝電路與顯示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224195B2 (en) * 2003-12-11 2007-05-29 Integrated Device Technology, Inc. Output drive circuit that accommodates variable supply voltages
US7227400B1 (en) * 2005-03-30 2007-06-05 Integrated Device Technology, Inc. High speed MOSFET output driver
US7830199B2 (en) 2008-07-02 2010-11-09 Analog Devices, Inc. Dynamically-driven deep n-well circuit
KR101652824B1 (ko) * 2009-07-29 2016-08-31 삼성전자주식회사 와이드 전압 레인지용 출력 드라이버
KR101092997B1 (ko) * 2009-12-14 2011-12-12 주식회사 하이닉스반도체 네거티브 내부전압 생성장치
KR101989571B1 (ko) * 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
US9746866B2 (en) * 2014-05-22 2017-08-29 Mediatek Inc. Control circuit and control system
US9450573B2 (en) 2015-02-25 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
JP6643157B2 (ja) * 2016-03-22 2020-02-12 ルネサスエレクトロニクス株式会社 半導体装置
KR102538700B1 (ko) * 2016-10-13 2023-06-01 에스케이하이닉스 주식회사 저전압 소자로 구현되는 고전압 출력 드라이버
CN106782366B (zh) * 2016-12-15 2018-09-25 武汉华星光电技术有限公司 一种栅极驱动电路及其驱动方法、显示装置
US9893730B1 (en) * 2017-03-31 2018-02-13 Advanced Micro Devices, Inc. Three rail level shifter
TWI685202B (zh) * 2018-11-20 2020-02-11 瑞昱半導體股份有限公司 反相器
TWI680463B (zh) * 2019-02-12 2019-12-21 友達光電股份有限公司 移位暫存裝置與顯示裝置
TWI697002B (zh) * 2019-03-28 2020-06-21 友達光電股份有限公司 位準移位電路與顯示面板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200847627A (en) * 2007-03-31 2008-12-01 Sandisk 3D Llc Level shifter circuit incorporating transistor snap-back protection
TW201336217A (zh) * 2012-02-20 2013-09-01 Global Unichip Corp 電壓轉換電路
TWI675273B (zh) * 2019-03-28 2019-10-21 友達光電股份有限公司 升壓電路、輸出緩衝電路與顯示面板

Also Published As

Publication number Publication date
CN114115411A (zh) 2022-03-01
TW202245387A (zh) 2022-11-16
CN114115411B (zh) 2023-02-28
US11558043B2 (en) 2023-01-17
US20220368320A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
WO2020038362A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
WO2013160941A1 (ja) シフトレジスタ及び表示装置
KR20120136675A (ko) 레벨 쉬프터
WO2019109446A1 (zh) Goa电路单元、goa电路及显示面板
CN207835431U (zh) 电平转换器和包括该电平转换器的源极驱动器、栅极驱动器和显示装置
WO2020253789A1 (zh) 移位寄存器单元及其驱动方法以及栅极驱动电路
WO2020007059A1 (zh) 移位寄存器单元、驱动方法、发光控制栅极驱动电路和显示装置
CN112671393A (zh) 电平转换电路
TWI591968B (zh) 應用於顯示裝置之位準移位器電路
TW201340056A (zh) 電位平移電路
US20130222036A1 (en) Voltage level converting circuit
WO2021143718A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板
TWI406251B (zh) 具輸出緩衝器之源極驅動電路
TWI770999B (zh) 電壓調變電路及其操作方法
CN111294042B (zh) 电平移位电路
TWI701657B (zh) 移位暫存器與相關的顯示裝置
CN213152036U (zh) 电平移位电路以及集成电路
CN111833820A (zh) 栅极扫描驱动电路、驱动方法及显示面板
WO2022199077A1 (zh) 移位寄存器单元、栅极驱动电路、显示面板
TW201926298A (zh) 位準偏移電路及顯示裝置驅動器
TW202014766A (zh) 畫素結構
JP2005284710A (ja) 駆動回路
JP2015076718A (ja) レベルシフト回路および表示駆動回路
TWI723903B (zh) 畫素驅動電路
TWI627617B (zh) 顯示裝置