JP6643157B2

JP6643157B2 - 半導体装置

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Publication number: JP6643157B2
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Inventors: 浩二高柳
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Current assignee: Renesas Electronics Corp
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Filing date: 2016-03-22
Publication date: 2020-02-12
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Description

本開示は半導体装置に関し、例えばレベルシフト回路を備える半導体装置に適用可能である。

レベルシフト回路は、異なる電源電圧で動作する回路間における信号振幅をそれぞれの電源電圧に応じた値に変換する回路である。例えば、微細化された半導体集積回路においては、回路の消費電力低減や素子の信頼度等の観点から低電圧系の電源電圧が用いられる。一方、外部回路との間で信号を入出力する入出力回路においては、従来と同様の電源電圧（高電圧系の電源電圧）が用いられる。このため、集積回路内部の低電圧系電源回路の信号レベルを、高電圧系電源回路の信号レベルに変換するレベルシフト回路が必要となる。特開平８−１４８９８８（特許文献１）には、「基本的に負荷素子と、高電圧の略１／２にゲートバイアスされた一導電型のＭＯＳトランジスタと、同じく高電圧の略１／２にゲートバイアスされた逆導電型のＭＯＳトランジスタと、低振幅の論理入力がゲートに印加された逆導電型のＭＯＳトランジスタとをこの順に高電圧とＧＮＤとの間に直列接続して各ＭＯＳトランジスタのゲート膜にかかる電圧を全て低くする。」ことが開示されている。

特開平８−１４８９８８号公報

特許文献１のように、高耐圧構造のトランジスタを使用しないで（低耐圧構造のトランジスタを使用して）、高振幅の信号（高電圧（ＶＰＰ））を出力すると、トランジスタに低振幅の信号（低電圧（ＶＤＤ））を超えるドレイン−ソース間の電圧（Ｖds）が印加される場合がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は低振幅の論理信号により高振幅の信号を出力するレベルシフト回路を備える。前記レベルシフト回路は、直列接続回路と、第１電源に接続される第１のゲート制御回路と、前記第１電源の電位よりも高い第２電源に接続される第２のゲート制御回路と、前記第１のゲート制御回路と前記直列接続回路との間に配置される電位変換回路と、を備える。前記電位変換回路は前記直列接続回路のＮチャネル型ＭＯＳトランジスタのゲートに前記第１電源の電位よりも低く基準電源の電位よりも高い第１レベルの電位を供給する。

上記半導体装置によれば、トランジスタのドレイン−ソース間の電圧を低減することができる。

比較例に係るレベルシフト回路の回路図ゲート制御回路の回路図中間電位生成回路の回路図実施例１に係るレベルシフト回路の回路図実施例１に係る半導体装置のブロック図実施例２に係るレベルシフト回路の回路図実施例２に係る半導体装置のブロック図実施例３に係るレベルシフト回路の回路図実施例４に係るレベルシフト回路の回路図実施例５に係るレベルシフト回路の回路図

以下、比較例および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

本願発明者らは高耐圧構造のトランジスタを使用せずに、またトランジスタのゲート酸化膜に過大な電圧がかからないように、低振幅（０Ｖ〜ＶＤＤ）の論理信号により、高振幅（０Ｖ〜ＶＰＰ）の信号を出力する技術（以下、比較例という。）について検討した。図１は比較例に係るレベルシフト回路の回路図である。

比較例に係るレベルシフト回路ＬＳＲはインバータＩＮＶ、ＩＮＶ２とゲート制御回路ＧＣと中間電位生成回路ＩＶＧと直列回路ＳＣとを備える。ゲート制御回路であるインバータＩＮＶは、低電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に、ゲートが入力信号（ＩＮ）に接続されるＰチャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」という。）ＱＰ１と、ゲートが入力信号（ＩＮ）に接続されるＮチャネル型ＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という。）ＱＮ１と、が直列に接続されて構成されている。ＩＮは０〜ＶＤＤの低振幅信号である。ゲート制御回路であるインバータＩＮＶ２は、低電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に、ゲートが反転信号（／ＩＮ）に接続されるＰＭＯＳトランジスタＱＰ２と、ゲートが反転信号（／ＩＮ）に接続されるＮＭＯＳトランジスタＱＮ２と、が直列に接続されて構成されている。インバータＩＮＶ２は第１信号（ＩＮ２）を生成する。

ゲート制御回路ＧＣは第２信号（Ｖｇ）を生成する。詳細は後述する。中間電位生成回路ＩＶＧは第１電位（Ｖrefp1）、第２電位（Ｖrefp2）および第３電位（Ｖrefn）を生成する。詳細は後述する。

直列回路ＳＣは、高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）との間に、ＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭＮ２と、ＮＭＯＳトランジスタＭＮ１と、が直列接続されて構成されている。ＰＭＯＳトランジスタＭＰ１のゲートに第２信号（Ｖｇ）が印加される。ＰＭＯＳトランジスタＭＰ２のゲートに第１電位（Ｖrefp1）が印加される。ＮＭＯＳトランジスタＭＮ２のゲートに第２電位（Ｖrefn）が印加される。ＮＭＯＳトランジスタＭＮ１のゲートにインバータＩＮＶ２の出力信号である第１信号（ＩＮ２）が印加される。第２信号（Ｖｇ）はＶＰＰ／２〜ＶＰＰの電位の信号である。第１電位（Ｖrefp1）および第３電位（Ｖrefn）はＶＰＰ／２近傍の電位である。ＰＭＯＳトランジスタＭＰ１の基板電極が高電源電位（ＶＰＰ）に接続され、ＮＭＯＳトランジスタＭＮ１の基板電極が接地電位（ＧＮＤ）に接続さる。ＰＭＯＳトランジスタＭＰ２の基板電極がＰＭＯＳトランジスタＭＰ２のソースに接続され、ＮＭＯＳトランジスタＭＮ２の基板電極がＮＭＯＳトランジスタＭＮ２のソースに接続され、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との接続点から出力信号（ＯＵＴ）が取り出されている。

低電源電位（ＶＤＤ）と接地電位（ＧＮＤ）との間に接続されるトランジスタと、高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）との間に接続されるトランジスタと、は同じプロセスで形成される低耐圧デバイスである。言い換えると、インバータＩＮＶを構成するトランジスタと直列回路ＳＣを構成するトランジスタの耐圧は同程度であり、各トランジスタの耐圧はＶＤＤよりも高いが、ＶＰＰよりも低い。ＶＤＤは例えば１．８Ｖ、ＶＰＰは例えば３．３Ｖ、ＧＮＤは例えば０Ｖである。

図２はゲート制御回路の回路図である。ゲート制御回路ＧＣは高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）間に、ＰＭＯＳトランジスタＭＰ１１と、ゲートに第２電位（Ｖrefp2）が印加されたＰＭＯＳトランジスタＭＰ１２と、ゲートに第３電位（Ｖrefn）が印加されたＮＭＯＳトランジスタＭＮ１２と、ゲートに入力信号（ＩＮ）が印加されたＮＭＯＳトランジスタＭＮ１１とが直列接続された直列回路が設けられている。

また、ゲート制御回路ＧＣは高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）間に、ＰＭＯＳトランジスタＭＰ１３と、ゲートに第２電位（Ｖrefp2）が印加されたＰＭＯＳトランジスタＭＰ１４と、ゲートに第３電位（Ｖrefn）が印加されたＮＭＯＳトランジスタＭＮ１４と、ゲートに反転信号（／ＩＮ）が印加されたＮＭＯＳトランジスタＭＮ１３とが直列接続された直列回路とが設けられている。

ＰＭＯＳトランジスタＭＰ１１のゲートがＰＭＯＳトランジスタＭＰ１３とＭＰ１４との接続点であるノードＮ１３に、ＰＭＯＳトランジスタＭＰ１３のゲートがＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１２との接続点であるノードＮ１１に接続される。それと共に、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３の基板電極がＶＰＰに、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１３の基板電極がＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ１２，ＭＰ１４の基板電極がそれぞれＰＭＯＳトランジスタＭＰ１２，ＭＰ１４のソースに接続され、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１４の基板電極がそれぞれＮＭＯＳトランジスタＭＮ１２、ＭＮ１４のソースに接続される。ノードＮ１３と接続されるノードＮ４からゲート電位（Ｖｇ）が取り出されている。Ｖrefp2＝ＶＰＰ／２−｜Ｖtp｜とすることにより、ＶｇはＶＰＰ／２〜ＶＰＰの間の振幅の電位となる。

ＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１３は互いにゲートとドレインとをクロスカップルすることによってラッチ回路ＬＴが構成され、定常電流を遮断することができる。

ＰＭＯＳトランジスタＭＰ１２，ＭＰ１４とＮＭＯＳトランジスタＭＮ１２、ＭＮ１４でクランプ回路ＣＬが構成される。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１３のドレイン電位はクランプ回路ＣＬによってＶrefp2までしか降下しない。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１３のドレイン電位はクランプ回路ＣＬによってＶrefnまでしか上昇しない。

ＮＭＯＳトランジスタＭＮ１１、ＭＮ１３でラッチ反転回路ＬＩが構成され、入力信号（ＩＮ）および反転信号（／ＩＮ）に基づいてラッチ回路ＬＴの状態を反転することができる。

図３は中間電位生成回路の回路図である。中間電位生成回路ＩＶＧは高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）との間に抵抗素子Ｒ１及び抵抗素子Ｒ２が直列接続され、第１電位（Ｖrefp1）及び第３電位（Ｖrefn）は抵抗素子Ｒ１と抵抗素子Ｒ２の接続点から取り出されており、抵抗素子Ｒ１の抵抗値をｒ１、抵抗素子Ｒ２の抵抗値をｒ２とすると、その値は次の式（１）で与えられる。
Ｖrefp1＝Ｖrefn＝ｒ２／（ｒ１＋ｒ２）・・・（１）
本例ではＶrefp1＝Ｖrefnであるが、ＶＰＰ／２近傍の電圧であればＶrefp1≠Ｖrefnであってもよい。中間電位生成回路ＩＶＧは高電源電位（ＶＰＰ）と接地電位（ＧＮＤ）との間に抵抗素子Ｒ３及び抵抗素子Ｒ４が直列接続され、第２電位（Ｖrefp2）は抵抗素子Ｒ３と抵抗素子Ｒ４の接続点から取り出されており、抵抗素子Ｒ３の抵抗値をｒ３、抵抗素子Ｒ４の抵抗値をｒ４とすると、その値は次の式（２）で与えられる。
Ｖrefp2＝ｒ４／（ｒ３＋ｒ４）・・・（２）
抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４はＰＭＯＳトランジスタやＮＭＯＳトランジスタで形成してもよい。

次に動作の説明をする。ここで、“Ｈ”は低電源電位（ＶＤＤ）、“ＨＨ”は高電源電位（ＶＰＰ）、“Ｌ”は接地電位（ＧＮＤ）である。接地電位は基準電位ともいう。

まず、入力信号（ＩＮ）が“Ｌ”の場合、ノードＮ１は“Ｈ”になり、ＮＭＯＳトランジスタＭＮ１がオフすると共に、ゲート制御回路ＧＣの出力のノードＮ４がＶrefp2＋｜Ｖtp｜であるので（ＶＰＰ−Ｖrefp2−｜Ｖtp｜）＞｜Ｖtp｜であれば、ＰＭＯＳトランジスタＭＰ１がオンしてＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２との接続点であるノードＮ３が“ＨＨ”にプルアップされる。（ＶＰＰ−Ｖrefp1）＞｜Ｖtp｜であれば、ＰＭＯＳトランジスタＭＰ２もオンし出力信号（ＯＵＴ）も“ＨＨ”となり、さらにＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２との接続点であるノードＮ２が（Ｖrefn−Ｖtn）まで、ＮＭＯＳトランジスタＭＮ２を介して、プルアップされ安定する。

一方、入力信号（ＩＮ）が“Ｈ”の場合、ノードＮ１は“Ｌ”になり、ＮＭＯＳトランジスタＭＮ１がオンしてＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２との接続点であるノードＮ２が“Ｌ”にプルダウンされる。Ｖrefn＞ＶtnであればＮＭＯＳトランジスタＭＮ２もオンして出力信号（ＯＵＴ）も“Ｌ”となる。さらに出力のノードＮ４が“ＨＨ”であるので、ＰＭＯＳトランジスタＭＰ１がオフして、よって、ノードＮ３が（Ｖrefp1＋｜Ｖtp｜）まで、ＰＭＯＳトランジスタＭＰ２を介してプルダウンされ安定する。

以上説明したように、図１に示した比較例によれば、ＶＤＤ〜ＧＮＤ間で振幅する入力信号（ＩＮ）で高電圧を制御し、“Ｌ”と“ＨＨ”の出力信号（ＯＵＴ）を得ることができる。ＰＭＯＳトランジスタＭＰ１のドレイン〜ソース間には最高（ＶＰＰ−Ｖrefp2−｜Ｖtp｜）の電圧が、ＰＭＯＳトランジスタＭＰ２のドレイン〜ソース間には最高（Ｖrefp1＋｜Ｖtp｜）の電圧が、ＮＭＯＳトランジスタＭＮ１のドレイン〜ソース間には最高（Ｖrefn−Ｖtn）の電圧が、ＮＭＯＳトランジスタＭＮ２のドレイン〜ソース間には最高（ＶＰＰ−Ｖrefn＋Ｖtn）の電圧が夫々印加される。Ｖrefp1及びＶrefnをＶＰＰ／２近傍の電圧に設定することによって、ＭＯＳトランジスタのドレイン〜ソース間に高電圧（ＶＰＰ）が印加されることが回避される。

また、ＰＭＯＳトランジスタＭＰ１のゲート酸化膜には最高（ＶＰＰ−Ｖrefp2−｜Ｖtp｜）の電圧が、ＰＭＯＳトランジスタＭＰ２のゲート酸化膜には最高（ＶＰＰ−Ｖrefp1）の電圧が、ＮＭＯＳトランジスタＭＮ１のゲート酸化膜には最高ＶＤＤの電圧が、ＮＭＯＳトランジスタＭＮ２のゲート酸化膜には最高Ｖrefnの電圧が夫々印加される。Ｖrefp1及びＶrefnをＶＰＰ／２近傍の電圧に設定することによってＭＯＳトランジスタのゲート酸化膜に強電界が印加されることが回避される。

これらにより、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１、ＭＮ２を高耐圧構造にする必要がなくなるため、製造工程が複雑化し製造コストが高くなるという問題点も解消される。

しかし、出力信号（ＯＵＴ）が“ＨＨ”から“Ｌ”に遷移する場合、インバータＩＶ２の出力信号（ＩＮ２）は“Ｈ”でＶgsn1＝ＶＤＤとなる。ノードＮ２の電位はＶdsn1となる。Ｖgsn2はＶrefn−Ｖdsn1であり、Ｖrefn＝ＶＰＰ／２とすると、Ｖgsn2＝ＶＰＰ／２−Ｖdsn1となる。実際の使用例として、ＶＰＰ＝３．３Ｖ、ＶＤＤ＝１．８Ｖと仮定すると、Ｖgsn2＝１．６５Ｖ−Ｖdsn1、Ｖgsn1＝１．８Ｖであり、Ｖgsn2＜Ｖgsn1となる。これにより、ＮＭＯＳトランジスタＭＮ２のオン抵抗がＮＭＯＳトランジスタＭＮ１のオン抵抗よりも大きくなり、Ｖdsn2＞Ｖdsn1となるため、ＮＭＯＳトランジスタＭＮ２のソース−ドレイン間電圧が大きくなる。Ｖdsn2＝ＶＰＰ−Ｖdsn1＝３．３Ｖ−Ｖdsn1＝１．８Ｖ＋１．５Ｖ−Ｖdsn1＝ＶＤＤ＋１．５Ｖ−Ｖdsn1であり、Ｖdsn1＜１．５Ｖとなると、Ｖdsn2＞ＶＤＤとなる。

また、出力信号（ＯＵＴ）が“Ｌ”から“ＨＨ”に遷移する場合、ノードＮ４はＶrefp2＋｜Ｖtp｜でＶgsp1＝ＶＰＰ−Ｖrefp2−｜Ｖtp｜となる。Ｖrefp2＝ＶＰＰ／２−｜Ｖtp｜とすると、Vgsp1＝ＶＰＰ／２となる。ノードＮ３の電位はＶＰＰ−Ｖdsp1となる。Ｖgsp2は（ＶＰＰ−Ｖdsp1）−Ｖrefp1であり、Ｖrefp1＝ＶＰＰ／２とすると、Ｖgsp2＝ＶＰＰ／２−Ｖdsp1となる。実際の使用例として、ＶＰＰ＝３．３Ｖ、ＶＤＤ＝１．８Ｖと仮定すると、Ｖgsp2＝１．６５Ｖ−Ｖdsp1、Ｖgsp1＝１．６５Ｖであり、Ｖdsp1＞０ＶであるのでＶgsp2＜Ｖgsp1となる。これにより、ＰＭＯＳトランジスタＭＰ２のオン抵抗がＰＭＯＳトランジスタＭＰ１のオン抵抗よりも大きくなり、Ｖdsp2＞Ｖdsp1となるため、ＰＭＯＳトランジスタＭＰ２のソース−ドレイン間電圧が大きくなる。Ｖdsp2＝ＶＰＰ−Ｖdsp1＝３．３Ｖ−Ｖdsp1＝１．８Ｖ＋１．５Ｖ−Ｖdsp1＝ＶＤＤ＋１．５Ｖ−Ｖdsp1であり、Ｖdsp1＜１．５Ｖとなると、Ｖds2＞ＶＤＤとなる。

ホットキャリア（ＨＣＩ）劣化とＶdsの関係は、一般に、下記の式（３）で表される。
ＨＣＩ劣化 ∝ exp(-γ／Ｖds) ・・・（３）
すなわち、Ｖds2が大きいとＮＭＯＳトランジスタＭＮ２のホットキャリア劣化が指数関数的に増加することになる。特に上記回路では、低耐圧トランジスタを使用して、高振幅の信号を出力しているため、上記のようにＶＤＤを超えるＶdsが印加される場合があり、劣化が激しくなる。

＜実施形態＞
Ｖgsn1を低くする手段（インバータＩＮＶの出力電位を低くする電位変換回路）をゲート制御回路であるインバータＩＮＶとＮチャネル型ＭＯＳトランジスタＭＮ１のゲートとの間に設ける。また、Ｖgsp1を低くする手段（ゲート制御回路ＧＣの出力電位を高くする電位変換回路）をゲート制御回路ＧＣとＰチャネル型ＭＯＳトランジスタＭＰ１のゲートとの間に設ける。
これにより、Ｖgsn1≒Ｖgsn2、Ｖgsp1≒Ｖgsp2となれば、Ｖdsn1≒Ｖdsn2≒ＶＰＰ／２＝１．６５Ｖ＜１．８Ｖ＝ＶＤＤ、Ｖdsp1≒Ｖdsp2≒ＶＰＰ／２＝１．６５Ｖ＜１．８Ｖ＝ＶＤＤ、となり、Ｖdsn2、Ｖdsp2を低くすることができる。

図４は実施例１に係るレベルシフト回路の回路図である。レベルシフト回路ＬＳ１はインバータＩＮＶ２の出力とＮＭＯＳトランジスタＭＮ１のゲートとの間に電位変換回路ＣＶ１を追加している点を除き、レベルシフト回路ＬＳＲと同様である。電位変換回路ＣＶ１はＮＭＯＳトランジスタＱＮ３（ＮＭＯＳトランスファーゲート）で構成され、ＮＭＯＳトランジスタＱＮ３は出力電位を入力電位と異ならせる。ＮＭＯＳトランジスタＱＮ３のゲートにＶＤＤが印加され、ＮＭＯＳトランジスタＱＮ３の基板電極はＮＭＯＳトランジスタＭＮ１のゲート（ノードＮ７）が接続される。インバータＩＮＶ２の出力の振幅は０〜ＶＤＤであり、ＮＭＯＳトランジスタＱＮ３を介したノードＮ７の過渡状態の振幅は０〜（ＶＤＤ−Ｖtn)となる。ＶtnはＮＭＯＳトランジスタＱＮ３のしきい値である。それによりＮＭＯＳトランジスタＭＮ１のオン時のＶgsn1はＶＤＤ−Ｖtnとなり、比較例と比べてＶtn分小さくなる。Ｖgsn1が小さくなることにより、ＮＭＯＳトランジスタＭＮ１のオン抵抗は高くなり、Ｖdsn1が大きくなる。ノードＮ２の電位はＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２の分圧で決まるため、Ｖdsn1が大きくなるとＶdsn2は小さくなる。前述の式（３）の関係から、Ｖdsn2が小さくなることにより、ＮＭＯＳトランジスタＭＮ２のホットキャリア劣化を抑制することができる。直列回路ＳＣでは、ＰＭＯＳトランジスタＭＰ２の基板電極がＰＭＯＳトランジスタＭＰ２のソースに接続され、ＮＭＯＳトランジスタＭＮ２の基板電極がＮＭＯＳトランジスタＭＮ２のソースに接続されているが、ＰＭＯＳトランジスタＭＰ２の基板電極が高電源電位（ＶＰＰ）に接続され、ＮＭＯＳトランジスタＭＮ２の基板電極が接地電位（ＧＮＤ）に接続される構成であってもよい。直列回路の構成の変更は以下の実施例２〜５にも適用することができる。また、ゲート制御回路ＧＣでは、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１４の基板電極がそれぞれＰＭＯＳトランジスタＭＰ１２，ＭＰ１４のソースに接続され、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１４の基板電極がそれぞれＮＭＯＳトランジスタＭＮ１２、ＭＮ１４のソースに接続されているが、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１４の基板電極がそれぞれＶＰＰに接続され、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１４の基板電極がそれぞれＧＮＤに接続される構成であってもよい。ゲート制御回路の構成の変更は以下の実施例２〜５にも適用することができる。

図５は実施例１に係る半導体装置のブロック図である。半導体装置５０は半導体装置であるＳｏＣ５１と電源ＩＣ５２とを備える。ＳｏＣ５１は内部回路５３とＩ／Ｏ回路５４、５５とを一つの半導体基板（半導体チップ）上に備える。レベルシフト回路ＬＳ１はＩ／Ｏ回路５４、５５の出力回路に用いられる。なお、本例では、Ｉ／Ｏ回路５４は出力回路、Ｉ／Ｏ回路５５は入力回路および出力回路として動作する。電源ＩＣ５２から高電源電位（ＶＰＰ＝３．３Ｖ）および低電源電位（ＶＤＤ）がＳｏＣ５１のＩ／Ｏ回路５４、５５に供給される。内部回路５３から出力される信号の振幅は０Ｖ〜ＶＤＤであり、Ｉ／Ｏ回路５４、５５に供給される。Ｉ／Ｏ回路５４、５５のレベルシフト回路ＬＳ１によって振幅が０Ｖ〜ＶＤＤの信号の振幅が０Ｖ〜ＶＰＰの信号に変換されて、ＳｏＣ５１の外部に出力される。

図６は実施例２に係るレベルシフト回路の回路図である。実施例２に係るレベルシフト回路ＬＳ２は高電源電位（ＶＰＰ）が高いときのホットキャリア劣化の抑制と、ＶＰＰが低いとき（ＭＯＳトランジスタの耐圧を超えない程度）の高速動作を両立する回路である。レベルシフト回路ＬＳ２は電位変換回路を除いて、レベルシフト回路ＬＳ１と同様である。電位変換回路ＣＶ２は、ＮＭＯＳトランジスタＱＮ３と並列に接続されるＰＭＯＳトランジスタＱＰ３（ＰＭＯＳトランスファゲート）を備える。ＰＭＯＳトランジスタＱＰ３のゲートにＰＯＣ信号が印加され、ＰＭＯＳトランジスタＱＰ３の基板電極はインバータＩＮＶ２の出力が接続される。ＶＰＰが高いときは、ＰＯＣ信号を“Ｈ”（ＶＤＤ）とし、ＰＭＯＳトランジスタＱＰ３をオフにする。その場合、回路動作は実施例１と同様で、ノードＮ７の“Ｈ”レベルが（ＶＤＤ−Ｖtn）となることにより、実施例１と同様にＮＭＯＳトランジスタＱＮ２のホットキャリア劣化を抑制することができる。ＶＰＰが低いときは、ＰＯＣ信号を“Ｌ”（ＧＮＤ）とし、ＰＭＯＳトランジスタＱＰ３をオンにする。これにより、ノードＮ７の“Ｈ”レベルはＶＤＤとなり、振幅は０Ｖ〜ＶＤＤとなり、高速動作が可能となる。

図７は実施例２に係る情報機器のブロック図である。情報機器７０は半導体装置であるＳｏＣ７１と電源ＩＣ７２とＳＤメモリカード７６とを備える。ＳｏＣ７１はＳＤホストコントローラ７３とＩ／Ｏ回路７４、７５とを一つの半導体基板（半導体チップ）上に備える。ＳＤホストコントローラ７３は図示していないＣＰＵとＳＤメモリカード７６の間のデータや制御信号をやり取りするためのものであり、例えばクロック信号（ＣＬＫ）やコマンド（ＣＭＤ）を出力し、データ（ＤＡＴ）の送受を行う。レベルシフト回路ＬＳ２はＩ／Ｏ回路７４、７５の出力回路に用いられる。なお、本例では、Ｉ／Ｏ回路７４は出力回路、Ｉ／Ｏ回路７５は入力回路および出力回路として動作する。電源ＩＣ７２から高電源電位（ＶＰＰ＝３．３Ｖまたは１．８Ｖ）がＳｏＣ７１のＩ／Ｏ回路７４、７５に供給される。電源ＩＣ７２から低電源電位（ＶＤＤ＝１．８Ｖ）がＳＤホストコントローラ７３およびＩ／Ｏ回路７４、７５に供給される。電源ＩＣ７２は、ＰＯＣ信号が“Ｌ”のときは１．８Ｖを供給し、ＰＯＣ信号が“Ｈ”のときは３．３Ｖを供給する。ＳＤホストコントローラ７３から出力される信号の振幅は０Ｖ〜ＶＤＤであり、Ｉ／Ｏ回路７４、７５に供給される。なお、電源ＩＣ７２はＳｏＣ７１に内蔵してもよい。

ＳｏＣ７１とＳＤメモリカード７６との信号のやり取りは、３.３Ｖレベルと１．８Ｖレベルの２つのモードがある。低速動作時３．３Ｖレベルで、高速動作時１．８Ｖレベルで動作する。例えばＳＤメモリカード規格３．０では、電源電圧が３．３Ｖ時に最大５０ＭＨｚ、電源電圧が１．８Ｖ時に最大２０８ＭＨｚで動作し、電源電圧が１．８Ｖ時の方がより高速動作が求められる。ＳｏＣ７１の電源電位（ＶＰＰ）は、電源ＩＣ７２から３.３Ｖまたは１．８Ｖが供給される。ＳｏＣ７１側のＰＯＣ信号によって、電源ＩＣ７２の出力電源電位の３.３Ｖ／１．８Ｖの切替を行う。また制御信号ＰＯＣによって、Ｉ／Ｏ回路７４、７５の動作モードの３.３Ｖ／１．８Ｖの切替を行い、１．８Ｖ時にＩ／Ｏ回路７４、７５が高速動作するように回路を切り替える。

図８は実施例３に係るレベルシフト回路の回路図である。実施例３に係るレベルシフト回路ＬＳ３はＰＭＯＳトランジスタのホットキャリアを抑制する回路である。レベルシフト回路ＬＳ３はゲート制御回路ＧＣとＰＭＯＳトランジスタＭＰ１との間に電位変換回路ＣＶ３を追加している点を除いて、レベルシフト回路ＬＳＲと同様である。電位変換回路ＣＶ３はＰＭＯＳトランジスタＱＰ４（ＰＭＯＳトランスファゲート）で構成され、出力電位を入力電位と異ならせる。ＰＭＯＳトランジスタＱＰ４のゲートにＶＤＤが印加され、ＰＭＯＳトランジスタＱＰ４の基板電極はＰＭＯＳトランジスタＰＮ１のゲート（ノードＮ８）が接続される。それにより、ノードＮ８のレベルは、（ＶＰＰ／２＋Ｖtp）〜ＶＰＰとなる。それによりＶgsp1が小さくなり、Ｖdsp1が大きくなる。Ｖdsp1が大きくなると、Ｖdsp2は小さくなり、ＰＭＯＳトランジスタＭＰ２のホットキャリア劣化が抑制される。レベルシフト回路ＬＳ３は実施例１と同様にＳｏＣ５１のＩ／Ｏ回路５４、５５に用いられる。

図９は実施例４に係るレベルシフト回路の回路図である。実施例４に係るレベルシフト回路ＬＳ４は高電源電位（ＶＰＰ）が高いときのホットキャリア劣化の抑制と、ＶＰＰが低いとき（ＭＯＳトランジスタの耐圧を超えない程度）の高速動作を両立する回路である。レベルシフト回路ＬＳ４は電位変換回路を除いて、レベルシフト回路ＬＳ３と同様である。電位変換回路ＣＶ４はＰＭＯＳトランジスタＱＮ４と並列に接続されるＮＭＯＳトランジスタＱＮ４（ＮＭＯＳトランスファゲート）を備える。ＮＭＯＳトランジスタＱＮ４のゲートに／ＰＯＣ信号が印加され、ＮＭＯＳトランジスタＱＮ４の基板電極はゲート制御回路ＧＣの出力（ノードＮ４）が接続される。ＶＰＰが高いときは、／ＰＯＣ信号を“Ｌ”（ＧＮＤ）とし、ＮＭＯＳトランジスタＱＮ４をオフにする。その場合、回路動作は実施例３と同様で、ノードＮ８の“Ｌ”レベルが（ＶＰＰ／２＋Ｖtp）となることにより、実施例３と同様にＰＭＯＳトランジスタＭＰ２のホットキャリア劣化を抑制することができる。ＶＰＰが低いときは、／ＰＯＣ信号を“Ｈ”（ＶＤＤ）とし、ＮＭＯＳトランジスタＱＮ４をオンにする。これにより、ノードＮ８の“Ｌ”レベルはＶＰＰ／２となり、振幅はＶＰＰ／２〜ＶＰＰとなり、高速動作が可能となる。レベルシフト回路ＬＳ４は実施例２と同様にＳｏＣ７１のＩ／Ｏ回路７４、７５に用いられる。この場合、Ｉ／Ｏ回路７４、７５には／ＰＯＣ信号が入力される。

図１０は実施例５に係るレベルシフト回路の回路図である。実施例５に係るレベルシフト回路ＬＳ５は高電源電位（ＶＰＰ）が高いとき、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２の両方のホットキャリア劣化の抑制と、ＶＰＰが低いとき（ＭＯＳトランジスタの耐圧を超えない程度）の高速動作を両立する回路である。レベルシフト回路ＬＳ５は実施例２と実施例４を組み合わせた回路であり、その動作は実施例２および実施例４と同様である。レベルシフト回路ＬＳ５は実施例２と同様にＳｏＣ７１のＩ／Ｏ回路７４、７５に用いられる。この場合、Ｉ／Ｏ回路７４、７５にはＰＯＣ信号および／ＰＯＣ信号が入力される。

実施例では、高耐圧構造のトランジスタを使用せずに、かつトランジスタのゲート酸化膜に過大な電圧がかからないように、低振幅（０Ｖ〜ＶＤＤ）の論理信号により、高振幅（０Ｖ〜ＶＰＰ)の信号を出力する回路で、出力部はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをそれぞれ複数段直列に接続した構成である。

実施例１、２，５では、ＮＭＯＳトランジスタのゲートとゲート制御回路の間に、トランスファゲートを接続することにより、縦積みしたそれぞれのＮＭＯＳトランジスタにかかるＶds（ソース−ドレイン間電圧）を適切に制御し、高電源電位（ＶＰＰ）が高いときのＮＭＯＳトランジスタのホットキャリア劣化を抑制するとともに、実施例２，５では、ＶＰＰが低いときに高速動作を実現する。

実施例３、４，５では、ＰＭＯＳトランジスタのゲートとゲート制御回路の間に、トランスファゲートを接続することにより、縦積みしたそれぞれのＰＭＯＳにかかるＶds（ソース−ドレイン間電圧）を適切に制御し、高電源電位（ＶＰＰ）が高いときのＰＭＯＳトランジスタのホットキャリア劣化を抑制するとともに、実施例４、５では、ＶＰＰが低いときに高速動作を実現する。

実施例によれば、低耐圧デバイスを用いた高電圧出力回路の信頼性を向上することができる。特に信頼性劣化が顕著となる、微細化された最先端プロセスに有効である。プロセスが微細化するにしたがって、ホットキャリアによるトランジスタ性能の劣化が著しくなっている。

以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

実施例１と実施例３を組み合わせて、電位変換回路ＣＶ１と電位変換回路ＣＶ３の両方を用いるようにしてもよい。

実施例１〜５は出力ドライバの例であるが、同様にトランジスタを縦積みにしてゲートバイアスを制御し、高電圧に耐えるようにする回路について、同じ手法が適用可能である。

５０・・・半導体装置
７０・・・情報機器
５１、７１・・・ＳｏＣ
５２、７２・・・電源ＩＣ
５４、７４・・・Ｉ／Ｏ回路
５５、７４・・・Ｉ／Ｏ回路
ＬＳ１、ＬＳ２、ＬＳ３、ＬＳ４、ＬＳ５・・・レベルシフト回路
ＧＣ・・・ゲート制御回路
ＩＶＧ・・・中間電位生成回路
ＩＮＶ、ＩＮＶ２・・・インバータ
ＭＮ１、ＭＮ２・・・ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２・・・ＰＭＯＳトランジスタ
ＱＮ３、ＱＮ４・・・ＮＭＯＳトランジスタ
ＱＰ３、ＱＰ４・・・ＰＭＯＳトランジスタ

Claims

半導体装置は低振幅の論理信号により高振幅の信号を出力するレベルシフト回路を有する半導体チップを備え、
前記レベルシフト回路は、
直列接続回路と、
電位生成回路と、
第１電源に接続される第１のゲート制御回路と、
前記第１電源の電位よりも高い第２電源に接続される第２のゲート制御回路と、
前記第１のゲート制御回路と前記直列接続回路との間に配置される第１の電位変換回路と、
を備え、
前記直列接続回路は、
ソースが前記第２電源に接続される第１のＰチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続される第２のＰチャネル型ＭＯＳトランジスタと、
ソースが基準電源に接続される第１のＮチャネル型ＭＯＳトランジスタと、
ソースが前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される第２のＮチャネル型ＭＯＳトランジスタと、
前記第２のＰチャネル型ＭＯＳトランジスタのドレインと前記第２のＮチャネル型ＭＯＳトランジスタのドレインとが接続される第１出力ノードと、
を備え、
前記電位生成回路は、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＰチャネル型ＭＯＳトランジスタのゲートに印加する第１電位と、前記第２電源の電位よりも低く前記基準電源の電位よりも高い前記第２のＮチャネル型ＭＯＳトランジスタのゲートに印加する第２電位と、前記第２電源の電位よりも低く前記基準電源の電位よりも高い第３電位とを生成し、
前記第１のゲート制御回路は、前記基準電源の電位と前記第１電源の電位との間の振幅であり、前記第１のＮチャネル型ＭＯＳトランジスタのゲートを制御する第１信号を生成し、
前記第２のゲート制御回路は、前記第１電位と前記第２電源の電位との間の振幅であり、前記第１のＰチャネル型ＭＯＳトランジスタのゲートを制御する第２信号を生成し、
前記第１の電位変換回路は、
前記第１のゲート制御回路と前記第１のＮチャネル型ＭＯＳトランジスタのゲートとの間に接続され、ゲートが前記第１電源の電位に接続された第３のＮチャネル型ＭＯＳトランジスタと、
前記第１のゲート制御回路と前記第１のＮチャネル型ＭＯＳトランジスタのゲートとの間に接続され、ゲートが第１制御端子に接続された第３のＰチャネル型ＭＯＳトランジスタとを有し、
前記第１制御端子から第１制御信号を出力して前記第３のＰチャネル型ＭＯＳトランジスタのゲート電圧を制御し、前記第１信号の電圧降下量を変更することにより、前記第１信号の高レベル時における前記第１のＮチャネル型ＭＯＳトランジスタのオン抵抗を変更するよう構成される。
請求項１の半導体装置において、
前記第１のＰチャネル型ＭＯＳトランジスタの基板は前記第２電源に接続され、
前記第２のＰチャネル型ＭＯＳトランジスタの基板は前記第１のＰチャネル型ＭＯＳトランジスタのドレインに接続され、
前記第１のＮチャネル型ＭＯＳトランジスタの基板は前記基準電源に接続され、
前記第２のＮチャネル型ＭＯＳトランジスタの基板は前記第１のＮチャネル型ＭＯＳトランジスタのドレインに接続される。
請求項１の半導体装置において、さらに
前記第２のゲート制御回路と前記直列接続回路との間に配置される第２の電位変換回路を備え、
前記第２の電位変換回路は、
前記第２のゲート制御回路と前記第１のＰチャネル型ＭＯＳトランジスタのゲートとの間に接続され、ゲートが前記第１電源の電位に接続された第４のＰチャネル型ＭＯＳトランジスタと、
前記第２のゲート制御回路と前記第１のＰチャネル型ＭＯＳトランジスタのゲートとの間に接続され、ゲートが第２制御端子に接続された第４のＮチャネル型ＭＯＳトランジスタとを有し、
前記第２制御端子から第２制御信号を出力して前記第４のＮチャネル型ＭＯＳトランジスタのゲート電圧を制御し、前記第１信号の電圧降下量を変更することにより、前記第１信号の高レベル時における前記第１のＮチャネル型ＭＯＳトランジスタのオン抵抗を変更するよう構成される。
請求項１の半導体装置において、
前記第１のゲート制御回路は、
入力信号を反転した反転信号を出力する第１インバータ回路と、
前記反転信号を反転した前記第１信号を出力する第２インバータ回路と、
を備える。
請求項４の半導体装置において、
前記第１インバータ回路は、
ソースが前記第１電源に接続される第５のＰチャネル型ＭＯＳトランジスタと、
ソースが前記基準電源に接続される第５のＮチャネル型ＭＯＳトランジスタと、
前記第５のＰチャネル型ＭＯＳトランジスタのゲートと第５のＮチャネル型ＭＯＳトランジスタのゲートとが接続される第３入力ノードと、
前記第５のＰチャネル型ＭＯＳトランジスタのドレインと第５のＮチャネル型ＭＯＳトランジスタのドレインとが接続される第４出力ノードと、
を備え、
前記第３入力ノードに前記入力信号が印加され、前記第４出力ノードに前記反転信号が印加されるよう構成される。
請求項４の半導体装置において、
前記第２のゲート制御回路は、
前記第１電位および前記第２電位にクランプするクランプ回路と、
前記第２電源の電位と前記第１電位との間で動作するラッチ回路と、
前記第２電位と前記基準電源の電位との間で動作するラッチ反転回路と、
を備え、
前記ラッチ回路の第５出力ノードから前記第２信号が出力されるよう構成される。
請求項６の半導体装置において、
前記ラッチ回路は、ソースがともに前記第２電源に接続され、互いにゲートが他のドレインに接続されている第６および第７のＰチャネル型ＭＯＳトランジスタで構成され、前記第６のＰチャネル型ＭＯＳトランジスタのドレインが前記第５出力ノードに接続されている回路である。
請求項７の半導体装置において、
前記クランプ回路は、互いにドレインが接続されている第８のＰチャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯＳトランジスタとの直列接続回路と、互いにドレインが接続されている第９のＰチャネル型ＭＯＳトランジスタと第７のＮチャネル型ＭＯＳトランジスタとの直列接続回路とで構成され、前記第８のＰチャネル型ＭＯＳトランジスタのソースが前記第６のＰチャネル型ＭＯＳトランジスタのドレインに接続され、前記第９のＰチャネル型ＭＯＳトランジスタのソースが前記第７のＰチャネル型ＭＯＳトランジスタのドレインに接続され、前記第８および第９のＰチャネル型ＭＯＳトランジスタのゲートには共通に前記第３電位が印加され、前記第６および第７のＮチャネル型ＭＯＳトランジスタのゲートには共通に前記第２電位が印加されている回路である。
請求項８の半導体装置において、
前記ラッチ反転回路は、互いにソースが前記基準電源に接続されている第８および第９のＮチャネル型ＭＯＳトランジスタで構成され、前記第８および第９のＮチャネル型ＭＯＳトランジスタのドレインは、それぞれ、前記第６および第７のＮチャネル型ＭＯＳトランジスタのソースに接続され、前記第８のＮチャネル型ＭＯＳトランジスタのゲートには前記反転信号が印加され、前記第９のＮチャネル型ＭＯＳトランジスタのゲートには前記入力信号が印加される回路である。