KR20230040754A - 복수의 바이어스 전압들에 기초하여 출력 전압을 생성하는 출력 드라이빙 회로 및 이의 동작 방법 - Google Patents

복수의 바이어스 전압들에 기초하여 출력 전압을 생성하는 출력 드라이빙 회로 및 이의 동작 방법 Download PDF

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Abstract

출력 드라이빙 회로는 복수의 바이어스 전압들을 생성하는 복수의 바이어스 전압 생성 회로들, 출력 전압의 서로 다른 천이(transition) 상태 각각에 대응하여 상기 복수의 바이어스 전압들 중 서로 다른 바이어스 전압을 수신하고, 상기 출력 전압이 천이함에 따라 생성된 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 출력 전압 생성 회로, 및 상기 출력 전압의 로직 레벨에 기초하여 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나를 상기 출력 전압 생성 회로와 연결시키는 스위칭 제어 회로를 포함할 수 있다.

Description

복수의 바이어스 전압들에 기초하여 출력 전압을 생성하는 출력 드라이빙 회로 및 이의 동작 방법 {An output driving circuit generating an output voltage based on a plurality of bias voltages and an operating method thereof}
본 개시의 기술적 사상은 출력 드라이빙 회로에 관한 것으로, 더욱 상세하게는, 복수의 바이어스 전압들에 기초하여 출력 전압을 생성하는 출력 드라이빙 회로에 관한 것이다.
최근, 반도체 공정이 스케일 다운(scale down)되면서 낮은 전원 전압의 로직 소자와 높은 전원 전압의 I/O 소자를 동시에 개발하는 비용이 증가함에 따라, 고전압의 I/O 소자 없이 저전압 소자만으로 I/O 회로를 구성하고자 하는 요구가 증가하는 추세이다.
I/O 회로는 저 전압 소자를 이용하여 고 전압 전원 동작 시 저 전압 소자의 게이트단과 드레인/소스단 양단에 소자 허용 전압을 초과하지 않도록 스택 구조의 트랜지스터로 구성될 수 있고, 적절한 바이어스 전압 공급이 필요할 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 출력 전압의 천이 과정에서 발생되는 기생 전류로 인한 바이어스 전압의 영향을 최소화하기 위한 출력 드라이빙 회로를 제공하는 데에 있다.
일실시예에 따르면, 출력 드라이빙 회로는 복수의 바이어스 전압들을 생성하는 복수의 바이어스 전압 생성 회로들, 출력 전압의 서로 다른 천이(transition) 상태 각각에 대응하여 상기 복수의 바이어스 전압들 중 서로 다른 바이어스 전압을 수신하고, 상기 출력 전압이 천이함에 따라 생성된 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 출력 전압 생성 회로, 및 상기 출력 전압의 로직 레벨에 기초하여 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나를 상기 출력 전압 생성 회로와 연결시키는 스위칭 제어 회로를 포함할 수 있다.
아울러, 출력 전압을 풀업 및 풀다운하는 출력 드라이빙 회로의 동작 방법은 복수의 바이어스 전압 생성 회로들에 의해 복수의 바이어스 전압들을 생성하는 단계, 상기 출력 전압의 천이 상태에 기초하여 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 풀업 트랜지스터 회로 및 풀다운 트랜지스터 회로의 바이어스 전압으로 결정하는 단계, 및 상기 출력 전압이 천이함에 따라 생성된 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 단계를 포함할 수 있다.
또한, 출력 드라이빙 회로는 특정 로직 레벨의 풀업 신호를 수신하는 경우에 응답하여 전원 노드와 출력 노드를 연결시킴으로써 출력 전압을 상승 천이 시키는 풀업 회로, 특정 레벨의 풀다운 신호를 수신하는 경우에 응답하여 그라운드 노드와 상기 출력 노드를 연결시킴으로써 상기 출력 전압을 하강 천이 시키는 풀다운 회로, 상기 출력 전압이 제1 천이 상태일 때 상기 풀업 회로 및 상기 풀다운 회로로 제1 바이어스 전압을 제공하고, 상기 풀업 회로 및 상기 풀다운 회로로부터 생성된 기생 전류를 수신하는 제1 바이어스 전압 생성 회로, 상기 출력 전압이 제2 천이 상태일 때 상기 풀업 회로 및 상기 풀다운 회로로 제2 바이어스 전압을 제공하고, 상기 풀업 회로 및 상기 풀다운 회로로 기생 전류를 제공하는 제2 바이어스 전압 생성 회로, 및 상기 출력 전압의 로직 레벨에 따라 상기 제1 바이어스 전압 생성 회로 및 상기 제2 바이어스 전압 생성 회로 중 어느 하나를 상기 풀업 회로 및 상기 풀다운 회로에 연결시키는 스위칭 제어 회로를 포함할 수 있다.
본 개시의 실시예에 따른 출력 드라이빙 회로는 서로 다른 천이 상태에서 서로 다른 바이어스 전압 생성 회로와 연결됨으로써 기생 전류로 인한 바이어스 전압의 영향을 최소화함으로써 안정적인 바이어스 전압을 제공할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 실시예에 따른 출력 드라이빙 회로의 구성을 개략적으로 도시한 블록도이다.
도 2는 비교 실시예에 따라 출력 전압 생성 회로의 풀다운 회로와 풀업 회로에 서로 다른 바이어스 전압들이 공급되는 예시가 도시된 회로도이다.
도 3은 본 개시의 실시예에 따른 출력 전압 생성 회로가 도시된 회로도이다.
도 4는 본 개시의 실시예에 따른 스위칭 제어 회로가 도시된 회로도이다.
도 5는 일실시예에 따른 스위칭 제어 회로에 포함된 인버터가 도시된 회로도이다.
도 6a 및 도 6b는 일실시예에 따라 제1 바이어스 전압을 생성하는 제1 바이어스 전압 생성 회로가 도시된 회로도이다.
도 7a 및 도 7b는 일실시예에 따라 제2 바이어스 전압을 생성하는 제2 바이어스 전압 생성 회로가 도시된 회로도이다.
도 8을 본 개시의 실시예에 따라 바이어스 전압 생성 회로와 출력 전압 생성 회로가 기생 전류를 송수신하는 방법을 도시한 흐름도이다.
도 9는 일실시예에 따라 서로 다른 천이 상태에서 서로 다른 방향으로 기생 전류를 송신하거나 수신하는 방법을 도시한 흐름도이다.
도 10은 일실시예에 따라 출력 전압이 상승할 때, 제1 바이어스 전압 생성 회로가 기생 전류를 수신하는 예시가 도시된 회로도이다.
도 11은 일실시예에 따라 출력 전압이 하강할 때, 제2 바이어스 전압 생성 회로가 출력 전압 생성 회로로 기생 전류를 송신하는 예시가 도시된 회로도이다.
도 12는 본 개시의 출력 드라이빙 회로가 포함된 메모리 시스템이 개시된 블록도이다.
도 13은 본 개시의 출력 드라이빙 회로가 포함된 시스템 온 칩이 개시된 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 실시예에 따른 출력 드라이빙 회로(10)의 구성을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 본 개시의 출력 드라이빙 회로(10)는 복수의 바이어스 전압 생성 회로들, 스위칭 제어 회로(200), 출력 전압 생성 회로(300)를 포함할 수 있다. 복수의 바이어스 전압 생성 회로들은 제1 바이어스 전압 생성 회로(100_1) 및 제2 바이어스 전압 생성 회로(100_2)로 구성될 수 있으나, 본 개시의 실시예에 따른 바이어스 전압 생성 회로들의 개수는 이에 국한되지 않는다.
제1 바이어스 전압 생성 회로(100_1)는 출력 드라이빙 회로(10)의 외부로부터 수신된 제1 전압(V1)에 기초하여 제1 바이어스 전압(Vbias1)을 생성할 수 있고, 제2 바이어스 전압 생성 회로(100_2)는 제2 전압(V2)에 기초하여 제2 바이어스 전압(Vbias2)을 생성할 수 있다. 제1 바이어스 전압 생성 회로(100_1) 및 제2 바이어스 전압 생성 회로(100_2)는 각각 전원에 연결되어 제1 바이어스 전압(Vbias1) 및 제2 바이어스 전압(Vbias2)을 생성할 수 있고, 출력 전압(VOUT)의 천이 상태에 따라 발생된 기생 전류를 출력 전압 생성 회로(300)와 송수신할 수 있다.
예시적으로, 제1 바이어스 전압 생성 회로(100_1)는 제1 바이어스 전압(Vbias1)을 생성할 수 있고, 제1 바이어스 전압(Vbias1)을 출력 전압 생성 회로(300)에 제공하는 경우, 출력 전압 생성 회로(300)에서 발생된 기생 전류를 수신하여 그라운드 노드로 기생 전류를 방출할 수 있다. 제2 바이어스 전압 생성 회로(100_2)는 제2 바이어스 전압(Vbias2)을 생성할 수 있고, 제2 바이어스 전압(Vbias2)을 출력 전압 생성 회로(300)에 제공하는 경우, 출력 전압 생성 회로(300)로 기생 전류를 제공할 수 있다.
스위칭 제어 회로(200)는 복수의 바이어스 전압 생성 회로들에 의해 생성된 복수의 바이어스 전압들을 수신할 수 있고, 출력 전압(VOUT)의 로직 레벨에 따라 복수의 바이어스 전압들 중 어느 하나를 출력 전압 생성 회로(300)로 제공할 수 있다. 예시적으로, 스위칭 제어 회로(200)는 로직 로우 레벨의 출력 전압(VOUT)을 피드백 받은 경우, 제1 바이어스 전압(Vbias1)을 출력할 수 있고, 로직 하이 레벨의 출력 전압(VOUT)을 피드백 받은 경우, 제2 바이어스 전압(Vbias2)을 출력할 수 있다.
출력 전압 생성 회로(300)는 스위칭 제어 회로(200)로부터 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 수신할 수 있다. 구체적으로 살펴보면, 출력 전압 생성 회로(300)는 풀다운(pull-down) 회로 및 풀업(pull-up) 회로로 구성될 수 있고, 풀다운 회로 및 풀업 회로는 수신된 바이어스 전압에 기초하여 바이어싱(biasing)될 수 있다.
출력 전압 생성 회로(300)는 그라운드 전압과 고전압의 전원 전압 사이를 스윙하는 입력 신호(IN)를 수신할 수 있다. 바이어싱된 풀다운 회로는 특정 레벨의 풀다운 신호를 수신하는 경우 출력 전압(VOUT)을 로직 로우 레벨로 풀다운 시킬 수 있다. 바이어싱된 풀업 회로는 특정 레벨의 풀업 신호를 수신하는 경우 출력 전압(VOUT)을 로직 하이 레벨로 풀업 시킬 수 있다.
이하, 본 명세서는 도 1의 구성들을 참조하여 설명될 수 있다.
도 2는 비교 실시예에 따라 출력 전압 생성 회로의 풀다운 회로와 풀업 회로에 서로 다른 바이어스 전압들이 공급되는 예시가 도시된 회로도이다.
도 2를 참조하면, 비교 실시예에 따른 출력 전압 생성 회로는 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2), 제1 풀다운 트랜지스터(PD1), 및 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제2 풀업 트랜지스터(PU2)는 제1 바이어스 전압(Vbias1)을 게이트단으로 수신할 수 있고, 제2 풀다운 트랜지스터(PD2)는 제2 바이어스 전압(Vbias2)을 게이트단으로 수신할 수 있다.
비교 실시예에 따른 출력 전압 생성 회로는 복수의 풀다운 트랜지스터들 및 풀업 트랜지스터들에 기초하여 출력 전압(VOUT)을 생성하기 위해 큰 전류 구동 능력을 필요로 한다. 출력 드라이빙 회로를 구성하는 집적 회로에서 트랜지스터들은 큰 면적을 차지하게 되고, 트랜지스터의 기생 커패시터(CPAR) 용량 또한 트랜지스터의 크기에 비례하여 클 수 있다. 이에 따라, 출력 드라이빙 회로의 출력 전압(VOUT)이 천이할 때마다 기생 커패시터(CPAR)에 의해 기생 전류가 바이어스 입력단으로 유입되거나 빠져나가게 된다. 출력 드라이빙 회로는 바이어스 입력단으로 수신되는 바이어스 전압을 안정화시키기 위해 바이어스 입력단에 큰 정적(static) 전류나 디커플링 커패시터를 필요로 하게 되는데, 큰 정적 전류는 전력 소모 증가를 야기하고, 디커플링 커패시터는 더 큰 크기의 출력 드라이빙 회로를 요구하게 된다.
이하에서는, 큰 정적 전류 및 디커플링 커패시터를 이용하지 않고, 기생 전류에 의한 바이어스 전압의 영향을 최소화하기 위한 본 개시의 실시예를 설명한다.
도 3은 본 개시의 실시예에 따른 출력 전압 생성 회로(300)가 도시된 회로도이다.
이하에서 설명되는 도 3의 출력 전압 생성 회로(300)는 도 1에서 선술된 출력 전압 생성 회로(300)의 일실시예일 수 있다.
도 3을 참조하면, 일실시예에 따른 출력 전압 생성 회로(300)는 제1 버퍼(BUF1), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)로 구성된 풀업 회로(310) 및 제2 버퍼(BUF2), 제1 풀다운 트랜지스터(PD1), 및 제2 풀다운 트랜지스터(PD2)로 구성된 풀다운 회로(320)를 포함할 수 있다. 풀업 회로(310) 및 풀다운 회로(320)는 출력 전압(VOUT)의 천이 상태에 따라 복수의 바이어스 전압들 중 어느 하나로 결정된 바이어스 전압 및 입력 신호(IN)를 수신할 수 있다. 풀업 회로(310)는 전원 전압(VDD)을 출력하는 노드에 연결될 수 있고, 풀다운 회로(320)는 그라운드 노드에 연결될 수 있다.
제1 버퍼(BUF1)는 그라운드 전압(VSS)과 전원 전압(VDD) 사이를 스윙하는 입력 신호(IN)를 수신할 수 있고, 입력 신호(IN)를 스케일 다운시켜 제1 바이어스 전압(Vbias1)과 전원 전압(VDD) 사이를 스윙하는 풀업 신호를 생성할 수 있다. 예시적으로, 전원 전압(VDD)은 3.3V로서, 입력 신호(IN)는 0V와 3.3V 사이를 스윙하는 신호일 수 있다. 제1 바이어스 전압(Vbias1)은 1.5V로서, 입력 신호(IN)에 대해 스케일 다운된 풀업 신호는 1.5V 내지 3.3V 사이를 스윙하는 신호일 수 있다.
제1 풀업 트랜지스터(PU1)는 게이트단으로 풀업 신호를 수신할 수 있고, 풀업 신호의 로직 레벨에 따라 전원 전압(VDD)을 스위칭할 수 있다. 제1 풀업 트랜지스터(PU1)는 PMOS 트랜지스터로 구성될 수 있고, 전원 전압(VDD)에 대한 풀업 신호의 전압 레벨의 차이가 제1 풀업 트랜지스터(PU1)의 문턱 전압 이상인 경우 턴온될 수 있다.
제2 풀업 트랜지스터(PU2)는 게이트단은 스위칭 제어 회로(200)의 바이어스 입력단(BIAS)과 연결될 수 있고, 바이어스 입력단(BIAS)으로부터 복수의 바이어스 전압 중 어느 하나를 수신할 수 있다. 제2 풀업 트랜지스터(PU2)는 바이어스 전압의 로직 레벨에 따라 제1 풀업 트랜지스터(PU1)로부터 수신된 전압을 스위칭할 수 있다. 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터로 구성될 수 있고, 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2) 사이 노드의 전압 레벨에 대한 바이어스 전압의 차이가 제2 풀업 트랜지스터(PU2)의 문턱 전압 이상인 경우 턴온될 수 있다.
제2 버퍼(BUF2)는 그라운드 전압(VSS)과 전원 전압(VDD) 사이를 스윙하는 입력 신호(IN)를 수신할 수 있고, 입력 신호(IN)를 스케일 다운시켜 그라운드 전압(VSS)과 제2 바이어스 전압(Vbias2) 사이를 스윙하는 풀다운 신호를 생성할 수 있다. 예시적으로, 제2 바이어스 전압(Vbias2)은 1.8V로서, 입력 신호(IN)에 대해 스케일 다운된 풀다운 신호는 0V 내지 1.8V 사이를 스윙하는 신호일 수 있다.
제1 풀다운 트랜지스터(PD1)는 게이트단으로 풀다운 신호를 수신할 수 있고, 풀다운 신호의 로직 레벨에 따라 그라운드 전압(VSS)을 스위칭할 수 있다. 제1 풀다운 트랜지스터(PD1)는 NMOS 트랜지스터로 구성될 수 있고, 풀다운 신호의 전압 레벨과 그라운드 전압(VSS) 레벨의 차이가 제1 풀다운 트랜지스터(PD1)의 문턱 전압 이상인 경우 턴온될 수 있다.
제2 풀다운 트랜지스터(PD2)의 게이트단은 스위칭 제어 회로(200)의 바이어스 입력단(BIAS)과 연결될 수 있고, 바이어스 입력단(BIAS)으로부터 복수의 바이어스 전압 중 어느 하나를 수신할 수 있다. 제2 풀다운 트랜지스터(PD2)는 바이어스 전압의 로직 레벨에 따라 제1 풀다운 트랜지스터(PD1)로부터 수신된 전압을 스위칭할 수 있다. 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 구성될 수 있고, 바이어스 전압과 제1 풀다운 트랜지스터(PD1) 및 제2 풀다운 트랜지스터(PD2) 사이 노드의 전압 레벨의 차이가 제2 풀다운 트랜지스터(PD2)의 문턱 전압 이상인 경우 턴온될 수 있다.
일실시예에 따르면, 복수의 바이어스 전압 생성 회로들은 복수의 바이어스 전압들을 생성하고, 출력 전압(VOUT)의 천이 상태에 따라 복수의 바이어스 전압들 중 어느 하나를 출력 전압 생성 회로(300)의 바이어스 입력단(BIAS)으로 제공할 수 있다. 이 때, 바이어스 입력단(BIAS)으로 연결되는 바이어스 전압 생성 회로는 출력 전압 생성 회로(300)에 의해 생성된 기생 전류를 수신하여 그라운드 노드를 통해 방출하거나 전원 노드를 통해 기생 전류를 출력 전압 생성 회로(300)로 출력할 수 있다.
풀업 회로(310) 및 풀다운 회로(320)에 의해 출력 전압(VOUT)이 천이될 때, 기생 커패시터(CPAR)를 통해 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 게이트단으로 큰 전류가 유입되거나 빠져나가는 경우 바이어스 전압이 크게 흔들릴 수 있으나, 본 개시의 바이어스 전압 생성 회로에 의해 동적(dynamic) 전류를 싱킹(sinking)하거나 드라이빙(driving)함으로써 기생 전류로 인한 바이어스 전압의 변동성을 줄일 수 있다.
각 천이 상태에 따른 바이어스 전압 생성 회로와 출력 전압 생성 회로(300)의 연결과 각 천이 상태에서의 기생 전류의 흐름은 이하 도 10 및 도 11에서 상세히 후술하도록 한다.
도 4는 본 개시의 실시예에 따른 스위칭 제어 회로(200)가 도시된 회로도이다.
이하에서 설명되는 도 4의 스위칭 제어 회로(200)는 도 1에서 선술된 스위칭 제어 회로(200)의 일실시예일 수 있다.
도 4를 참조하면, 일실시예에 따른 스위칭 제어 회로(200)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 인버터(INV)를 포함할 수 있다. 제1 트랜지스터(TR1)의 일단은 제1 바이어스 전압 생성 회로(100_1)에 연결되어 제1 바이어스 전압(Vbias1)을 수신할 수 있고, 제2 트랜지스터(TR2)의 일단은 제2 바이어스 전압 생성 회로(100_2)에 연결되어 제2 바이어스 전압(Vbias2)을 수신할 수 있다.
일실시예에 따르면, 제1 트랜지스터(TR1)는 PMOS 트랜지스터로서, 제1 게이트 노드(G1)로 입력되는 신호가 로직 로우 레벨인 경우 활성화되어 제1 바이어스 전압(Vbias1)을 바이어스 입력단(BIAS)으로 전달할 수 있다. 제2 트랜지스터(TR2)는 NMOS 트랜지스터로서, 제2 게이트 노드(G2)로 입력되는 신호가 로직 하이 레벨인 경우 활성화되어 제2 바이어스 전압(Vbias2)을 바이어스 입력단(BIAS)으로 전달할 수 있다. 이 때, 제1 게이트 노드(G1) 및 제2 게이트 노드(G2)는 인버터(INV)에 연결되어 바이어스 입력단(BIAS)의 전압 레벨에 따라 제1 게이트 노드(G1) 및 제2 게이트 노드(G2)의 로직 레벨이 결정될 수 있다. 바이어스 입력단(BIAS)의 전압 레벨에 따라 제1 게이트 노드(G1) 및 제2 게이트 노드(G2)의 로직 레벨이 결정되는 실시예는 도 5에서 후술하도록 한다.
스위칭 제어 회로(200)는 제1 셀프 바이어싱 트랜지스터(SBTR1) 및 제2 셀프 바이어싱 트랜지스터(SBTR2)를 더 포함할 수 있다. 제1 셀프 바이어싱 트랜지스터(SBTR1) 및 제2 셀프 바이어싱 트랜지스터(SBTR2)의 소스단은 피드백 노드(FB)에 연결될 수 있고, 출력 전압(VOUT)의 로직 레벨에 따라 활성화 여부가 결정될 수 있다. 예시적으로, 제1 셀프 바이어싱 트랜지스터(SBTR1)는 NMOS 트랜지스터로서, 로직 로우 레벨의 출력 전압(VOUT)이 피드백 노드(FB)로 제공된 경우 활성화될 수 있다. 제2 셀프 바이어싱 트랜지스터(SBTR2)는 PMOS 트랜지스터로서, 로직 하이 레벨의 출력 전압(VOUT)이 피드백 노드(FB)로 제공된 경우 활성화될 수 있다.
스위칭 제어 회로(200)는 피드백 노드(FB)를 통해 로직 하이 레벨의 출력 전압(VOUT)을 수신한 경우, 제2 셀프 바이어싱 트랜지스터(SBTR2)가 턴온됨으로써 제2 게이트 노드(G2)의 로직 레벨을 로직 하이 레벨로 천이시킬 수 있다. 예시적으로, 스위칭 제어 회로(200)가 피드백 노드(FB)로 전원 전압 레벨의 출력 전압(VOUT)을 수신한 경우, 제2 게이트 노드(G2)의 전압 레벨은 전원 전압 레벨로부터 문턱 전압 레벨을 뺀 전압 레벨만큼 상승할 수 있다. 로직 하이 레벨로 천이된 제2 게이트 노드(G2)의 전압 레벨은 제2 트랜지스터(TR2)의 게이트단으로 입력되어 제2 트랜지스터(TR2)를 턴온 시킬 수 있다. 제2 트랜지스터(TR2)가 턴온된 경우, 제2 바이어스 전압(Vbias2)이 스위칭되어 바이어스 입력단(BIAS)으로 인가될 수 있다. 이에 따라, 스위칭 제어 회로(200)는 로직 하이 레벨의 출력 전압(VOUT)을 피드백 받은 경우, 제2 바이어스 전압 생성 회로(100_2)와 출력 전압 생성 회로(300)를 연결시킬 수 있다.
스위칭 제어 회로(200)는 피드백 노드(FB)를 통해 로직 로우 레벨의 출력 전압(VOUT)을 수신한 경우, 제1 셀프 바이어싱 트랜지스터(SBTR1)가 턴온됨으로써 제1 게이트 노드(G1)의 로직 레벨을 로직 로우 레벨로 천이시킬 수 있다. 예시적으로, 스위칭 제어 회로(200)가 피드백 노드(FB)로 그라운드 레벨의 출력 전압(VOUT)을 수신한 경우, 제1 셀프 바이어싱 트랜지스터(SBTR1)의 문턱 전압 레벨만큼 하강할 수 있다. 로직 로우 레벨로 천이된 제1 게이트 노드(G1)의 전압 레벨은 제1 트랜지스터(TR1)의 게이트단으로 입력되어 제1 트랜지스터(TR1)를 턴온 시킬 수 있다. 제1 트랜지스터(TR1)가 턴온된 경우, 제1 바이어스 전압(Vbias1)이 스위칭되어 바이어스 입력단(BIAS)으로 인가될 수 있다. 이에 따라, 스위칭 제어 회로(200)는 로직 로우 레벨의 출력 전압(VOUT)을 피드백 받은 경우, 제1 바이어스 전압 생성 회로(100_1)와 출력 전압 생성 회로(300)를 연결시킬 수 있다.
도 5는 일실시예에 따른 스위칭 제어 회로(200)에 포함된 인버터가 도시된 회로도이다.
도 5를 참조하면, 인버터의 입력단은 피드백 노드(FB)에 연결되고, 인버터의 출력단은 바이어스 입력단(BIAS)에 연결될 수 있다. 인터버의 제1 전원단은 제2 게이트 노드(G2)에 연결되고, 제2 전원단은 제1 게이트 노드(G1)에 연결될 수 있다. 본 개시의 실시예에 따르면, 제1 게이트 노드(G1) 및 제2 게이트 노드(G2)가 플로팅(floating)되어 있는 경우, 인버터의 입력단의 로직 레벨에 따라 바이어스 입력단(BIAS)의 전압 레벨이 제1 게이트 노드(G1) 또는 제2 게이트 노드(G2)로 인가될 수 있다.
피드백 노드(FB)로 로직 하이 레벨의 출력 전압(VOUT)이 수신된 경우, 도 4에서 선술하였듯이 제2 게이트 노드(G2)는 로직 하이 레벨로 천이되고, 바이어스 입력단(BIAS)은 제2 바이어스 전압(Vbias2)이 인가될 수 있다. 이 때, 제1 셀프 바이어싱 트랜지스터는 턴오프된 상태로서, 제1 게이트 노드(G1)는 플로팅되어 있을 수 있다.
피드백 노드(FB)를 통해 로직 하이 레벨의 출력 전압(VOUT)이 제1 인버터 트랜지스터(ITR1) 및 제2 인버터 트랜지스터(ITR2)의 게이트단으로 입력되는 경우, 제1 인버터 트랜지스터(ITR1)는 턴오프되고, 제2 인버터 트랜지스터(ITR2)는 턴온될 수 있다. 이에 따라, 바이어스 입력단(BIAS)에 인가된 제2 바이어스 전압(Vbias2)은 제1 게이트 노드(G1)로 인가될 수 있다.
피드백 노드(FB)로 로직 로우 레벨의 출력 전압(VOUT)이 수신된 경우, 도 4에서 선술하였듯이 제1 게이트 노드(G1)는 로직 로우 레벨로 천이되고, 바이어스 입력단(BIAS)은 제1 바이어스 전압(Vbias1)이 인가될 수 있다. 이 때, 제2 셀프 바이어싱 트랜지스터는 턴오프된 상태로서, 제2 게이트 노드(G2)는 플로팅되어 있을 수 있다.
피드백 노드(FB)를 통해 로직 로우 레벨의 출력 전압(VOUT)이 제1 인버터 트랜지스터(ITR1) 및 제2 인버터 트랜지스터(ITR2)의 게이트단으로 입력되는 경우, 제1 인버터 트랜지스터(ITR1)는 턴온되고, 제2 인버터 트랜지스터(ITR2)는 턴오프될 수 있다. 이에 따라, 바이어스 입력단(BIAS)에 인가된 제1 바이어스 전압(Vbias1)은 제2 게이트 노드(G2)로 인가될 수 있다.
도 6a 및 도 6b는 일실시예에 따라 제1 바이어스 전압(Vbias1)을 생성하는 제1 바이어스 전압 생성 회로(100_1)가 도시된 회로도이다.
도 6a 및 도 6b를 참조하면, 제1 바이어스 전압 생성 회로(100_1)는 제1 앰프(A1), 제1 저항(R1), 및 싱킹(sinking) 트랜지스터(STR)를 포함할 수 있다. 제1 앰프(A1)는 제1 입력단을 통해 제1 바이어스 전압(Vbias1)을 수신하고, 제2 입력단을 통해 제1 전압(V1)을 수신할 수 있다. 싱킹 트랜지스터(STR)는 턴온된 경우, 드레인단 또는 소스단으로 수신된 전류를 그라운드 노드로 방출시키는 트랜지스터일 수 있다.
도 6a의 싱킹 트랜지스터(STR)는 PMOS 트랜지스터로 구성될 수 있고, 제1 앰프(A1)의 제1 입력단은 (-)단자로, 제2 입력단은 (+)단자로 구성될 수 있다. 도 6b의 싱킹 트랜지스터(STR)는 NMOS 트랜지스터로 구성될 수 있고, 제1 앰프(A1)의 제1 입력단은 (+)단자로, 제2 입력단은 (-)단자로 구성될 수 있다.
도 6a를 참조하면, 제1 앰프(A1)는 제1 입력단으로 수신된 제1 바이어스 전압(Vbias1)과 제2 입력단으로 수신된 제1 전압(V1)을 비교하고, 제1 바이어스 전압(Vbias1)의 크기가 제1 전압(V1)의 크기보다 큰 경우 제1 앰프(A1)는 로직 로우 레벨의 비교 결과를 싱킹 트랜지스터(STR)에 제공할 수 있다.
로직 로우 레벨의 비교 결과를 게이트단으로 수신한 PMOS 싱킹 트랜지스터(STR)는 턴온될 수 있다. 제1 바이어스 전압 생성 회로(100_1)가 출력 전압 생성 회로(300)와 연결된 경우 기생 전류(IPAR)를 수신하여 싱킹 트랜지스터(STR)를 통해 그라운드 노드로 기생 전류(IPAR)를 방출할 수 있다. 싱킹 트랜지스터(STR)가 활성화된 경우, 제1 저항(R1)에 의해 발생되는 정적 전류와 기생 전류(IPAR)가 싱킹 트랜지스터(STR)를 통해 그라운드 노드로 전달될 수 있는데, 이 때, 제1 저항(R1)의 저항값이 큰 값으로 설정된 경우, 작은 크기의 정적 전류가 생성될 수 있다. 이에 따라, 본 개시의 제1 바이어스 전압 생성 회로(100_1)는 정적 전류에 의한 전력 소모를 최소한으로 줄일 수 있다.
도 6b를 참조하면, 제1 앰프(A1)는 제1 입력단으로 수신된 제1 바이어스 전압(Vbias1)과 제2 입력단으로 수신된 제1 전압(V1)을 비교하고, 제1 바이어스 전압(Vbias1)의 크기가 제1 전압(V1)의 크기보다 큰 경우 제1 앰프(A1)는 로직 하이 레벨의 비교 결과를 싱킹 트랜지스터(STR)에 제공할 수 있다. 로직 하이 레벨의 비교 결과를 게이트단으로 수신한 NMOS 싱킹 트랜지스터(STR)는 턴온될 수 있다. 제1 바이어스 전압 생성 회로(100_1)가 기생 전류(IPAR)를 수신하고, 정적 전류를 최소화하여 정적 전류에 의한 전력 소모를 줄이는 방법은 도 6a에서 선술하였으므로, 자세한 설명은 생략하도록 한다.
도 7a 및 도 7b는 일실시예에 따라 제2 바이어스 전압(Vbias2)을 생성하는 제2 바이어스 전압 생성 회로(100_2)가 도시된 회로도이다.
도 7a 및 도 7b를 참조하면, 제2 바이어스 전압 생성 회로(100_2)는 제2 앰프(A2), 제2 저항(R2), 및 드라이빙(driving) 트랜지스터(DTR)를 포함할 수 있다. 제2 앰프(A2)는 제1 입력단을 통해 제2 바이어스 전압(Vbias2)을 수신하고, 제2 입력단을 통해 제2 전압(V2)을 수신할 수 있다. 드라이빙 트랜지스터(DTR)는 턴온된 경우, 전원 노드로부터 드레인단 또는 소스단을 통해 수신된 전류를 제2 저항(R2) 및 출력 전압 생성 회로(300)로 제공하는 트랜지스터일 수 있다.
도 7a의 드라이빙 트랜지스터(DTR)는 NMOS 트랜지스터로 구성될 수 있고, 제2 앰프(A2)의 제1 입력단은 (-)단자로, 제2 입력단은 (+)단자로 구성될 수 있다. 도 7b의 드라이빙 트랜지스터(DTR)는 PMOS 트랜지스터로 구성될 수 있고, 제2 앰프(A2)의 제1 입력단은 (+)단자로, 제2 입력단은 (-)단자로 구성될 수 있다.
도 7a를 참조하면, 제2 앰프(A2)는 제1 입력단으로 수신된 제2 바이어스 전압(Vbias2)과 제2 입력단으로 수신된 제2 전압(V2)을 비교하고, 제2 전압(V2)의 크기가 제2 바이어스 전압(Vbias2)의 크기보다 큰 경우 제2 앰프(A2)는 로직 하이 레벨의 비교 결과를 드라이빙 트랜지스터(DTR)에 제공할 수 있다.
로직 하이 레벨의 비교 결과를 게이트단으로 수신한 NMOS 드라이빙 트랜지스터(DTR)는 턴온될 수 있다. 제2 바이어스 전압 생성 회로(100_2)가 출력 전압 생성 회로(300)와 연결된 경우 전원 노드로부터 드라이빙 트랜지스터(DTR)를 통해 기생 전류(IPAR)를 출력 전압 생성 회로(300)로 제공할 수 있다. 드라이빙 트랜지스터(DTR)가 활성화된 경우, 드라이빙 트랜지스터(DTR)에 흐르는 전류는 제2 저항(R2)에 의해 발생되는 정적 전류와 기생 전류(IPAR)로 구분될 수 있는데, 이 때, 제2 저항(R2)의 저항값이 큰 값으로 설정된 경우, 작은 크기의 정적 전류가 생성될 수 있다. 이에 따라, 본 개시의 제2 바이어스 전압 생성 회로(100_2)는 정적 전류에 의한 전력 소모를 최소한으로 줄일 수 있다.
도 7b를 참조하면, 제2 앰프(A2)는 제1 입력단으로 수신된 제2 바이어스 전압(Vbias2)과 제2 입력단으로 수신된 제2 전압(V2)을 비교하고, 제2 전압(V2)의 크기가 제2 바이어스 전압(Vbias2)의 크기보다 큰 경우 제2 앰프(A2)는 로직 로우 레벨의 비교 결과를 드라이빙 트랜지스터(DTR)에 제공할 수 있다. 로직 로우 레벨의 비교 결과를 게이트단으로 수신한 PMOS 드라이빙 트랜지스터(DTR)는 턴온될 수 있다. 제2 바이어스 전압 생성 회로(100_2)가 기생 전류(IPAR)를 출력 전압 생성 회로(300)로 제공하고, 정적 전류를 최소화하여 정적 전류에 의한 전력 소모를 줄이는 방법은 도 7a에서 선술하였으므로, 자세한 설명은 생략하도록 한다.
도 8을 본 개시의 실시예에 따라 바이어스 전압 생성 회로와 출력 전압 생성 회로(300)가 기생 전류를 송수신하는 방법을 도시한 흐름도이다.
도 8을 참조하면, 본 개시의 출력 드라이빙 회로(10)는 복수의 바이어스 전압들을 생성하고, 복수의 바이어스 전압들 중 어느 하나를 출력 전압 생성 회로(300)의 바이어스 전압으로 제공할 수 있다. 이 때, 출력 전압 생성 회로(300)와 연결되는 바이어스 전압 생성 회로는 출력 전압(VOUT)의 천이 전 전압 레벨에 따라 결정될 수 있고, 출력 전압(VOUT)의 천이 상태에 따라 기생 전류의 방향이 결정될 수 있다.
단계(S10)에서, 출력 드라이빙 회로(10)는 복수의 바이어스 전압들을 생성할 수 있다. 복수의 바이어스 전압들 각각은 서로 다른 전압 레벨을 가질 수 있다. 예시적으로, 출력 드라이빙 회로(10)는 서로 다른 전압 레벨의 제1 바이어스 전압(Vbias1) 및 제2 바이어스 전압(Vbias2)을 생성할 수 있다. 제1 바이어스 전압(Vbias1)은 제2 바이어스 전압(Vbias2)보다 낮은 전압 레벨을 가질 수 있다. 제1 바이어스 전압(Vbias1)은 PMOS 트랜지스터의 게이트단으로 입력되어 PMOS 트랜지스터의 소스단의 전압 레벨에 따라 턴온될 수 있도록 PMOS 트랜지스터를 바이어싱시키는 전압일 수 있다. 제2 바이어스 전압(Vbias2)은 NMOS 트랜지스터의 게이트단으로 입력되어 NMOS 트랜지스터의 소스단의 전압 레벨에 따라 턴온될 수 있도록 NMOS 트랜지스터를 바이어싱시키는 전압일 수 있다.
단계(S20)에서, 출력 드라이빙 회로(10)는 출력 전압(VOUT)의 천이 상태에 기초하여 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 풀업 회로 및 풀다운 회로에 제공할 수 있다. 보다 구체적으로 살펴보면, 출력 드라이빙 회로(10)의 스위칭 제어 회로(200)는 출력 전압(VOUT)의 천이 전 로직 레벨에 기초하여 출력 전압 생성 회로(300)와 연결시킬 바이어스 전압 생성 회로를 결정할 수 있다.
일실시예에 따르면, 풀업 회로 및 풀다운 회로는 동일한 바이어스 전압을 수신할 수 있다. 출력 전압(VOUT)이 로직 로우 레벨로부터 로직 하이 레벨로 상승 천이하는 상태인 경우, 제1 바이어스 전압(Vbias1)이 풀업 회로 및 풀다운 회로에 제공될 수 있다. 출력 전압(VOUT)이 로직 하이 레벨로부터 로직 로우 레벨로 하강 천이하는 상태인 경우, 제2 바이어스 전압(Vbias2)이 풀업 회로 및 풀다운 회로에 제공될 수 있다.
단계(S30)에서, 복수의 바이어스 전압 생성 회로 중 단계(S20)에서 결정된 어느 하나의 바이어스 전압 생성 회로는 출력 전압 생성 회로(300)에 의해 생성된 기생 전류를 송신하거나 수신할 수 있다. 예시적으로, 출력 드라이빙 회로(10)는 출력 전압(VOUT)이 상승 천이할 때, 풀업 트랜지스터 및/또는 풀다운 트랜지스터의 소스단 또는 드레인단으로부터 게이트단으로 흐르는 기생 전류를 제1 바이어스 전압 생성 회로(100_1)의 그라운드 노드로 방출할 수 있다. 출력 드라이빙 회로(10)는 출력 전압(VOUT)이 하강 천이할 때, 제2 바이어스 전압 생성 회로(100_2)에 의해 풀업 트랜지스터 및/또는 풀다운 트랜지스터의 게이트단으로부터 소스단 또는 드레인단으로 흐르는 기생 전류를 제공할 수 있다.
도 9는 일실시예에 따라 서로 다른 천이 상태에서 서로 다른 방향으로 기생 전류를 송신하거나 수신하는 방법을 도시한 흐름도이다.
도 9를 참조하면, 출력 드라이빙 회로(10)는 출력 전압(VOUT)이 상승 천이인지 하강 천이인지 여부에 따라 제1 바이어스 전압(Vbias1) 및 제2 바이어스 전압(Vbias2) 중 어느 하나를 풀업 회로 및 풀다운 회로의 바이어스 전압으로 결정할 수 있다.
단계(S210)에서, 출력 드라이빙 회로(10)는 출력 전압(VOUT)이 로직 로우 레벨인지 여부를 판단할 수 있다. 출력 전압(VOUT)이 로직 로우 레벨인 상태는 출력 전압(VOUT)이 상승 천이하기 전인 상태에 대응될 수 있고, 출력 전압(VOUT)이 로직 하이 레벨인 상태는 출력 전압(VOUT)이 하강 천이하기 전인 상태에 대응될 수 있다.
단계(S221)에서, 제1 바이어스 생성 회로는 출력 전압(VOUT)이 로직 로우 레벨인 경우 제1 바이어스 전압(Vbias1)을 풀업 회로 및 풀다운 회로에 제공할 수 있다. 스위칭 제어 회로(200)는 출력 전압(VOUT)이 상승 천이할 때, 상승 천이 전 출력 전압(VOUT)이 로직 로우 레벨이므로, 제1 바이어스 전압 생성 회로(100_1)와 출력 전압 생성 회로(300)를 연결시킬 수 있다.
단계(S222)에서, 제2 바이어스 생성 회로는 출력 전압(VOUT)이 로직 하이 레벨인 경우 제2 바이어스 전압(Vbias2)을 풀업 회로 및 풀다운 회로에 제공할 수 있다. 스위칭 제어 회로(200)는 출력 전압(VOUT)이 하강 천이할 때, 하강 천이 전 출력 전압(VOUT)이 로직 하이 레벨이므로, 제2 바이어스 전압 생성 회로(100_2)와 출력 전압 생성 회로(300)를 연결시킬 수 있다.
단계(S221) 및 단계(S222)에서, 스위칭 제어 회로(200)가 제1 바이어스 생성 회로 및 제2 바이어스 생성 회로 중 어느 하나를 풀업 회로 및 풀다운 회로로 연결하는 방법은 도 4를 통해 선술하였으므로, 자세한 설명은 생략하도록 한다.
단계(S311)에서, 제1 바이어스 전압(Vbias1)이 풀업 회로 및 풀다운 회로로 제공되고, 출력 전압(VOUT)이 로직 로우 레벨로부터 로직 하이 레벨로 상승 천이하는 경우, 출력 드라이빙 회로(10)는 풀업 회로 및 풀다운 회로로부터 제1 바이어스 생성 회로의 그라운드 노드로 기생 전류를 방출할 수 있다. 도 10에서, 제1 바이어스 생성 회로의 그라운드 노드로 기생 전류를 방출하는 방법에 대해 상세히 서술하도록 한다.
단계(S312)에서, 제2 바이어스 전압(Vbias2)이 풀업 회로 및 풀다운 회로로 제공되고, 출력 전압(VOUT)이 로직 하이 레벨로부터 로직 로우 레벨로 하강 천이하는 경우, 제2 바이어스 생성 회로는 출력 전압 생성 회로(300)로 기생 전류를 제공할 수 있다. 도 11에서, 제2 바이어스 생성 회로에 의해 기생 전류를 출력 전압 생성 회로(300)로 제공하는 방법에 대해 상세히 서술하도록 한다.
도 10은 일실시예에 따라 출력 전압(VOUT)이 상승할 때, 제1 바이어스 전압 생성 회로(100_1)가 기생 전류를 수신하는 예시가 도시된 회로도이고, 도 11은 일실시예에 따라 출력 전압(VOUT)이 하강할 때, 제2 바이어스 전압 생성 회로(100_2)가 출력 전압 생성 회로(300)로 기생 전류를 송신하는 예시가 도시된 회로도이다.
도 4, 도 10, 및 도 11을 참조하면, 출력 전압(VOUT)이 로직 로우 레벨인 경우, 스위칭 제어 회로(200)는 제1 바이어스 전압 생성 회로(100_1)를 출력 전압 생성 회로(300)에 연결시킬 수 있다. 출력 전압(VOUT)이 로직 하이 레벨인 경우, 스위칭 제어 회로(200)는 제2 바이어스 전압 생성 회로(100_2)를 출력 전압 생성 회로(300)에 연결시킬 수 있다. 본 개시의 출력 전압 생성 회로(300) 및 바이어스 전압 생성 회로는 스위칭 제어 회로(200)를 통해 연결되어 있지만, 기생 전류(IPAR)의 흐름을 설명하기 위해 출력 전압(VOUT)의 로직 레벨에 따라 각 바이어스 전압 회로가 스위칭된 상태로서, 스위칭 제어 회로(200)의 회로도는 생략하여 설명하도록 한다.
도 10을 참조하면, 출력 전압(VOUT)이 로직 로우 레벨인 경우, 제2 풀업 트랜지스터(PU2) 게이트단 및 제2 풀다운 트랜지스터(PD2)의 게이트단은 바이어스 입력단(BIAS)을 통해 제1 바이어스 전압(Vbias1)을 수신할 수 있다. 출력 전압(VOUT)이 로직 로우 레벨로부터 로직 하이 레벨로 상승 천이하는 경우, 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 기생 커패시터에 의해 풀업 트랜지스터 및/또는 풀다운 트랜지스터의 소스단 또는 드레인단으로부터 게이트단으로 기생 전류(IPAR)가 생성될 수 있다.
제1 바이어스 전압 생성 회로(100_1)가 제1 바이어스 전압(Vbias1)을 출력 전압 생성 회로(300)로 제공하는 경우 제1 앰프를 통해 싱킹 트랜지스터(STR)가 턴온될 수 있고, 출력 전압(VOUT)이 상승 천이됨으로써 생성된 기생 전류(IPAR)는 싱킹 트랜지스터(STR)를 통해 그라운드 노드로 방출될 수 있다.
도 11을 참조하면, 출력 전압(VOUT)이 로직 하이 레벨인 경우, 제2 풀업 트랜지스터(PU2) 게이트단 및 제2 풀다운 트랜지스터(PD2)의 게이트단은 바이어스 입력단(BIAS)을 통해 제2 바이어스 전압(Vbias2)을 수신할 수 있다. 출력 전압(VOUT)이 로직 하이 레벨로부터 로직 로우 레벨로 하강 천이하는 경우, 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)의 기생 커패시터에 의해 풀업 트랜지스터 및/또는 풀다운 트랜지스터의 게이트단으로부터 소스단 또는 드레인단으로 기생 전류(IPAR)가 생성될 수 있다.
제2 바이어스 전압 생성 회로(100_2)가 제2 바이어스 전압(Vbias2)을 출력 전압 생성 회로(300)로 제공하는 경우 제2 앰프를 통해 드라이빙 트랜지스터(DTR)가 턴온될 수 있고, 출력 전압(VOUT)이 하강 천이됨으로써 생성된 기생 전류(IPAR)는 드라이빙 트랜지스터(DTR)를 통해 제2 바이어스 전압 생성 회로(100_2)로부터 기생 커패시터로 제공될 수 있다.
이에 따라, 출력 전압(VOUT)이 천이되는 과정에서 발생되는 기생 전류(IPAR)가 바이어스 전압에 최소한의 영향을 미침으로써, 본 개시의 출력 드라이빙 회로(10)는 안정적인 바이어스 전압을 풀업 회로 및 풀다운 회로에 제공할 수 있게 한다.
도 12는 본 개시의 출력 드라이빙 회로가 포함된 메모리 시스템이 개시된 블록도이다.
도 12에 도시된 바와 같이, 메모리 시스템(1000) 및 호스트 시스템(1300)은 인터페이스(1400)를 통해서 통신할 수 있고, 메모리 시스템(1000)은 메모리 제어기(1100) 및 메모리 장치들(1200)을 포함할 수 있다.
인터페이스(1400)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(1300) 및 메모리 제어기(1100)는 직렬 통신을 위하여 SerDes를 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(1000)은 호스트 시스템(1300)과 제거 가능하게(removable) 결합됨으로써 호스트 시스템(1300)과 통신할 수 있다. 메모리 장치(1200)는 휘발성 메모리 또는 불휘발성 메모리일 수 있고, 메모리 시스템(1000)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(1000)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 제어기(1100)는 인터페이스(1400)를 통해서 호스트 시스템(1300)로부터 수신된 요청에 응답하여 메모리 장치들(1200)을 제어할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 출력 드라이빙 회로(10)는 메모리 제어기(1100), 메모리 장치들(1200) 및 호스트 시스템(1300)에 각각 포함되도록 구현될 수 있다. 구체적으로, 메모리 제어기(1100), 메모리 장치들(1200), 호스트 시스템(1300)은 데이터 신호를 본 개시의 예시적 실시예들에 따른 방식으로 증폭시켜 송수신할 수 있다.
도 13은 본 개시의 출력 드라이빙 회로가 포함된 시스템 온 칩이 개시된 블록도이다.
시스템-온-칩(System on Chip; SoC, 2000)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(2000) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.
도 13을 참조하면, 시스템-온-칩(2000)은 코어(2100), DSP(Digital Signal Processor)(2200), GPU(Graphic Processing Unit)(2300), 내장 메모리(2400), 통신 인터페이스(2500) 및 메모리 인터페이스(2600)를 포함할 수 있다. 시스템-온-칩(2000)의 구성요소들은 버스(2700)를 통해서 상호 통신할 수 있다.
코어(2100)는 명령어들을 처리할 수 있고, 시스템-온-칩(2000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(2000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(2200)는 디지털 신호, 예컨대 통신 인터페이스(2500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(2300)는 내장 메모리(2400) 또는 메모리 인터페이스(2600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(2400)는 코어(2100), DSP(2200) 및 GPU(2300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(2600)는 시스템-온-칩(2000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
통신 인터페이스(2500)는 시스템-온-칩(2000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(2500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SerDes를 포함할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 출력 드라이빙 회로(10)는 통신 인터페이스(2500)은 메모리 인터페이스(2600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(2500) 또는 메모리 인터페이스(2600)는 데이터 신호를 본 개시의 예시적 실시예들에 따른 방식으로 증폭시켜 통신 장치 또는 메모리 장치와 송수신할 수 있다.
아울러, 본 개시의 예시적 실시예들이 적용된 출력 드라이빙 회로는 코어(2100), DSP(2200), GPU(2300), 및 내장 메모리(2400)에 적용될 수 있다. 구체적으로, 코어(2100), DSP(2200), GPU(2300), 및 내장 메모리(2400)는 데이터 신호를 본 개시의 예시적 실시예에 따른 방식으로 증폭시켜 버스를 통해 다른 구성들과 송수신할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 바이어스 전압들을 생성하는 복수의 바이어스 전압 생성 회로들;
    출력 전압의 서로 다른 천이(transition) 상태 각각에 대응하여 상기 복수의 바이어스 전압들 중 서로 다른 바이어스 전압을 수신하고, 상기 출력 전압이 천이함에 따라 생성된 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 출력 전압 생성 회로; 및
    상기 출력 전압의 로직 레벨에 기초하여 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나를 상기 출력 전압 생성 회로와 연결시키는 스위칭 제어 회로
    를 포함하는 출력 드라이빙 회로.
  2. 제1항에 있어서,
    상기 복수의 바이어스 전압 생성 회로들 중 상기 출력 전압 생성 회로와 연결된 바이어스 전압 생성 회로는,
    상기 출력 전압이 상승 천이하는 경우, 상기 출력 전압 생성 회로로부터 상기 기생 전류를 수신하고, 상기 출력 전압이 하강 천이하는 경우, 상기 출력 전압 생성 회로로 상기 기생 전류를 제공하는 것을 특징으로 하는 출력 드라이빙 회로.
  3. 제1항에 있어서,
    상기 출력 전압 생성 회로는,
    풀다운 트랜지스터 회로 및 풀업 트랜지스터 회로를 포함하고,
    상기 풀다운 트랜지스터 회로 및 상기 풀업 트랜지스터 회로는 동일한 천이 상태에서 동일한 바이어스 전압을 수신하는 것을 특징으로 하는 출력 드라이빙 회로.
  4. 제3항에 있어서,
    상기 풀업 트랜지스터 회로는,
    풀업 신호를 수신하는 제1 풀업 트랜지스터; 및
    상기 제1 풀업 트랜지스터와 캐스케이드(cascade) 연결되고, 상기 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 수신하는 제2 풀업 트랜지스터
    를 포함하고,
    상기 풀다운 트랜지스터 회로는,
    풀다운 신호를 수신하는 제1 풀다운 트랜지스터; 및
    상기 제1 풀다운 트랜지스터와 캐스케이스 연결되고, 상기 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 수신하는 제2 풀다운 트랜지스터
    를 포함하는 것을 특징으로 하는 출력 드라이빙 회로.
  5. 제4항에 있어서,
    상기 복수의 바이어스 전압 생성 회로들은,
    제1 바이어스 전압을 출력하는 제1 바이어스 전압 생성 회로를 포함하고,
    상기 스위칭 제어 회로는,
    상기 출력 전압이 상승 천이 상태인 경우 상기 제2 풀업 트랜지스터의 게이트단 및 상기 제2 풀다운 트랜지스터의 게이트 단으로 상기 제1 바이어스 전압을 공급하고,
    상기 제2 풀업 트랜지스터는 상기 제1 바이어스 전압을 수신하는 경우 활성화되며, 상기 제2 풀다운 트랜지스터는 상기 제1 바이어스 전압을 수신하는 경우 비활성화되는 것을 특징으로 하는 출력 드라이빙 회로.
  6. 제5항에 있어서,
    상기 제1 바이어스 전압 생성 회로는,
    상기 제2 풀다운 트랜지스터 및 상기 제2 풀업 트랜지스터에 연결된 경우, 상기 제2 풀다운 트랜지스터의 게이트 기생 커패시터 및 상기 제2 풀업 트랜지스터의 게이트 기생 커패시터에 의해 생성된 기생 전류를 수신하여 그라운드 노드로 방출하는 것을 특징으로 하는 출력 드라이빙 회로.
  7. 제5항에 있어서,
    상기 복수의 바이어스 전압 생성 회로들은,
    상기 제1 바이어스 전압보다 높은 전압 레벨의 제2 바이어스 전압을 출력하는 제2 바이어스 전압 생성 회로를 포함하고,
    상기 스위칭 제어 회로는,
    상기 출력 전압이 하강 천이 상태인 경우 상기 제2 풀업 트랜지스터의 게이트단 및 상기 제2 풀다운 트랜지스터의 게이트 단으로 상기 제2 바이어스 전압을 공급하고,
    상기 제2 풀업 트랜지스터는 상기 제2 바이어스 전압을 수신하는 경우 비활성화되며, 상기 제2 풀다운 트랜지스터는 상기 제2 바이어스 전압을 수신하는 경우 활성화되는 것을 특징으로 하는 출력 드라이빙 회로.
  8. 제7항에 있어서,
    상기 제2 바이어스 전압 생성 회로는,
    상기 제2 풀다운 트랜지스터 및 상기 제2 풀업 트랜지스터에 연결된 경우 전원 노드에 의해 생성된 전류를 상기 제2 풀다운 트랜지스터의 게이트 기생 커패시터 및 상기 제2 풀업 트랜지스터의 게이트 기생 커패시터로 공급하는 것을 특징으로 하는 출력 드라이빙 회로.
  9. 제1항에 있어서,
    상기 스위칭 제어 회로는,
    로직 하이 레벨의 출력 전압을 수신한 경우, 제1 바이어스 전압 생성 회로에 의해 생성된 제1 바이어스 전압을 상기 출력 전압 생성 회로에 제공하고, 로직 로우 레벨의 출력 전압을 수신한 경우, 제2 바이어스 전압 생성 회로에 의해 생성된 제2 바이어스 전압을 상기 출력 전압 생성 회로에 제공하는 것을 특징으로 하는 출력 드라이빙 회로.
  10. 출력 전압을 풀업 및 풀다운하는 출력 드라이빙 회로의 동작 방법에 있어서,
    복수의 바이어스 전압 생성 회로들에 의해 복수의 바이어스 전압들을 생성하는 단계;
    상기 출력 전압의 천이 상태에 기초하여 복수의 바이어스 전압들 중 어느 하나의 바이어스 전압을 풀업 트랜지스터 회로 및 풀다운 트랜지스터 회로의 바이어스 전압으로 결정하는 단계; 및
    상기 출력 전압이 천이함에 따라 생성된 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 단계
    를 포함하는 출력 드라이빙 회로의 동작 방법.
  11. 제10항에 있어서,
    상기 기생 전류를 상기 복수의 바이어스 전압 생성 회로들 중 어느 하나와 송수신하는 단계는,
    상기 출력 전압이 상승 천이하는 경우, 상기 풀업 트랜지스터 회로 및 상기 풀다운 트랜지스터 회로로부터 제1 바이어스 전압 생성 회로로 상기 기생 전류를 전달하는 단계; 및
    상기 출력 전압이 하강 천이하는 경우, 제2 바이어스 전압 생성 회로로부터 상기 풀업 트랜지스터 회로 및 상기 풀다운 트랜지스터 회로로 상기 기생 전류를 전달하는 단계
    를 포함하는 것을 특징으로 하는 출력 드라이빙 회로의 동작 방법.
  12. 특정 로직 레벨의 풀업 신호를 수신하는 경우에 응답하여 전원 노드와 출력 노드를 연결시킴으로써 출력 전압을 상승 천이 시키는 풀업 회로;
    특정 레벨의 풀다운 신호를 수신하는 경우에 응답하여 그라운드 노드와 상기 출력 노드를 연결시킴으로써 상기 출력 전압을 하강 천이 시키는 풀다운 회로;
    상기 출력 전압이 제1 천이 상태일 때 상기 풀업 회로 및 상기 풀다운 회로로 제1 바이어스 전압을 제공하고, 상기 풀업 회로 및 상기 풀다운 회로로부터 생성된 기생 전류를 수신하는 제1 바이어스 전압 생성 회로;
    상기 출력 전압이 제2 천이 상태일 때 상기 풀업 회로 및 상기 풀다운 회로로 제2 바이어스 전압을 제공하고, 상기 풀업 회로 및 상기 풀다운 회로로 기생 전류를 제공하는 제2 바이어스 전압 생성 회로; 및
    상기 출력 전압의 로직 레벨에 따라 상기 제1 바이어스 전압 생성 회로 및 상기 제2 바이어스 전압 생성 회로 중 어느 하나를 상기 풀업 회로 및 상기 풀다운 회로에 연결시키는 스위칭 제어 회로
    를 포함하는 출력 드라이빙 회로
  13. 제12항에 있어서,
    상기 풀업 회로는,
    풀업 신호를 수신하는 제1 풀업 트랜지스터; 및
    상기 제1 풀업 트랜지스터와 캐스케이드(cascade) 연결되고, 상기 출력 전압의 천이 상태에 따라 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압 중 어느 하나를 수신하는 제2 풀업 트랜지스터
    를 포함하고,
    상기 풀다운 회로는,
    풀다운 신호를 수신하는 제1 풀다운 트랜지스터; 및
    상기 제1 풀다운 트랜지스터와 캐스케이드 연결되고, 상기 출력 전압의 천이 상태에 따라 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압 중 어느 하나를 수신하는 제2 풀다운 트랜지스터
    를 포함하는 것을 특징으로 하는 출력 드라이빙 회로.
  14. 제13항에 있어서,
    상기 제2 풀업 트랜지스터 및 상기 제2 풀다운 트랜지스터는,
    상기 출력 전압의 동일한 천이 상태에서 동일한 바이어스 전압을 게이트단으로 수신하는 것을 특징으로 하는 출력 드라이빙 회로.
  15. 제12항에 있어서,
    상기 제1 바이어스 전압 생성 회로는,
    전원 전압을 수신하는 전원 노드;
    상기 전원 노드와 상기 제1 바이어스 전압을 출력하는 제1 바이어스 전압 출력 노드 사이에 연결된 제1 저항;
    제1 입력단을 통해 상기 제1 바이어스 전압 출력 노드와 연결되고, 제2 입력단을 통해 제1 전압을 수신하여 비교 결과를 출력하는 제1 비교기; 및
    상기 제1 비교기의 비교 결과를 게이트단으로 수신하고, 소스단 또는 드레인단이 상기 제1 바이어스 전압 출력 노드에 연결되며, 나머지 소스단 또는 드레인 단은 접지 노드에 연결된 소싱(sourcing) 트랜지스터
    를 포함하고,
    상기 풀업 회로 및 상기 풀다운 회로로 상기 제1 바이어스 전압을 제공하는 경우 소싱 트랜지스터에 연결된 접지 노드를 통해 상기 기생 전류를 방출하는 것을 특징으로 하는 출력 드라이빙 회로.
  16. 제12항에 있어서,
    상기 제2 바이어스 전압 생성 회로는,
    전원 전압을 수신하는 전원 노드;
    접지 노드와 상기 제2 바이어스 전압을 출력하는 제2 바이어스 전압 출력 노드 사이에 연결된 제2 저항;
    제1 입력단을 통해 상기 제2 바이어스 전압 출력 노드와 연결되고, 제2 입력단을 통해 제2 전압을 수신하여 비교 결과를 출력하는 제2 비교기; 및
    상기 제2 비교기의 비교 결과를 게이트단으로 수신하고, 소스단 또는 드레인단이 상기 제1 바이어스 전압 출력 노드에 연결되며, 나머지 소스단 또는 드레인 단은 상기 전원 노드에 연결된 드라이빙(driving) 트랜지스터
    를 포함하고,
    상기 풀업 회로 및 상기 풀다운 회로로 상기 제2 바이어스 전압을 제공하는 경우 드라이빙 트랜지스터에 연결된 전원 노드를 통해 상기 기생 전류를 상기 풀업 회로 및 상기 풀다운 회로로 제공하는 것을 특징으로 하는 출력 드라이빙 회로.
  17. 제12항에 있어서,
    상기 스위칭 제어 회로는,
    상기 스위칭 제어 회로가 로직 로우 레벨의 출력 전압을 피드백 받는 경우 활성화됨으로써 제1 바이어스 전압을 상기 풀업 회로 및 상기 풀다운 회로에 제공하는 제1 트랜지스터; 및
    상기 스위칭 제어 회로가 로직 하이 레벨의 출력 전압을 피드백 받는 경우 활성화됨으로써 제2 바이어스 전압을 상기 풀업 회로 및 상기 풀다운 회로에 제공하는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 출력 드라이빙 회로.
  18. 제17항에 있어서,
    상기 제1 트랜지스터는,
    소스단 또는 드레인단이 제1 바이어스 전압 생성 회로와 연결되고, 나머지 소스단 또는 드레인단이 상기 풀업 회로 및 상기 풀다운 회로와 연결되며, 로직 로우 레벨의 전압을 게이트단으로 수신하는 경우 상기 제1 바이어스 전압을 상기 상기 풀업 회로 및 상기 풀다운 회로로 제공하고,
    상기 제2 트랜지스터는,
    소스단 또는 드레인단이 제2 바이어스 전압 생성 회로와 연결되고, 나머지 소스단 또는 드레인단이 상기 풀업 회로 및 상기 풀다운 회로와 연결되며, 로직 하이 레벨의 전압을 게이트단으로 수신하는 경우 상기 제2 바이어스 전압을 상기 상기 풀업 회로 및 상기 풀다운 회로로 제공하는 것을 특징으로 하는 출력 드라이빙 회로.
  19. 제17항에 있어서,
    상기 스위칭 제어 회로는,
    상기 출력 전압의 로직 레벨에 따라 상기 스위칭 제어 회로의 출력단과 상기 제1 트랜지스터의 게이트단 및 상기 제2 트랜지스터의 게이트단 중 어느 하나를 연결시키는 인버터
    를 포함하는 것을 특징으로 하는 출력 드라이빙 회로.
  20. 제19항에 있어서,
    상기 인버터는,
    로직 하이 레벨의 출력 전압을 수신한 경우, 상기 스위칭 제어 회로의 출력단과 상기 제1 트랜지스터의 게이트단을 연결시키고, 로직 로우 레벨의 출력 전압을 수신한 경우, 상기 스위칭 제어 회로의 출력단을 상기 제2 트랜지스터의 게이트단을 연결시키는 것을 특징으로 하는 출력 드라이빙 회로.
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