JP2023043865A - 複数のバイアス電圧に基づいて出力電圧を生成する出力ドライビング回路、及び、その動作方法 - Google Patents

複数のバイアス電圧に基づいて出力電圧を生成する出力ドライビング回路、及び、その動作方法 Download PDF

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Abstract

【課題】複数のバイアス電圧に基づき、出力電圧を生成する出力ドライビング回路、及びその動作方法を提供する。【解決手段】出力ドライビング回路は、複数のバイアス電圧を生成する複数のバイアス電圧生成回路と、出力電圧の互いに異なる遷移状態それぞれに対応し、複数のバイアス電圧のうち、互いに異なるバイアス電圧を受信し、出力電圧が遷移することによって生成された寄生電流を、複数のバイアス電圧生成回路のうちいずれか一つと送受信する出力電圧生成回路と、出力電圧のロジックレベルに基づき、複数のバイアス電圧生成回路のうちいずれか一つを、出力電圧生成回路と連結させるスイッチング制御回路と、を含む。【選択図】 図１

Description

本発明は、出力ドライビング回路に関し、さらに詳細には、複数のバイアス電圧に基づいて出力電圧を生成する出力ドライビング回路に関する。
最近、半導体工程がスケールダウン（scale down）されることにより、低い電源電圧のロジック素子と、高い電源電圧の出入力（Ｉ／Ｏ）素子とを統合するコストが増大しているので、高電圧のＩ／Ｏ素子の代わりに、低電圧素子だけを使用してＩ／Ｏ回路を構成する要求が増大してきている。
該Ｉ／Ｏ回路は、低電圧素子を含むスタック構造を有するトランジスタによって構成され得る。その結果、高電圧電源の動作時に、低電圧素子のゲート端とドレイン／ソース端との両端にかかる電圧が許容電圧を超えず、かつ、適切なバイアス電圧が供給されることを要する。
米国特許第６０８１１３２号明細書
本発明が解決しようとする課題は、出力電圧の遷移過程で生じる寄生電流によるバイアス電圧の影響を最小化させるための出力ドライビング回路を提供するところにある。
一実施形態によれば、出力ドライビング回路は、複数のバイアス電圧を生成する複数のバイアス電圧生成回路と、出力電圧の互いに異なる遷移（transition）状態それぞれに対応し、前記複数のバイアス電圧のうち、互いに異なるバイアス電圧を受信し、前記出力電圧が遷移することによって生成された寄生電流を、前記複数のバイアス電圧生成回路のうちいずれか一つと送受信する出力電圧生成回路と、前記出力電圧のロジックレベルに基づき、前記複数のバイアス電圧生成回路のうちいずれか一つを、前記出力電圧生成回路と連結させるスイッチング制御回路と、を含むものでもある。
併せて、出力電圧を、プルアップ及びプルダウンする出力ドライビング回路の動作方法は、複数のバイアス電圧生成回路により、複数のバイアス電圧を生成する段階と、前記出力電圧の遷移状態に基づき、複数のバイアス電圧のうちいずれか１つのバイアス電圧を、プルアップトランジスタ回路及びプルダウントランジスタ回路のバイアス電圧として決定する段階と、前記出力電圧が遷移することによって生成された寄生電流を、前記複数のバイアス電圧生成回路のうちいずれか一つと送受信する段階と、を含むものでもある。
また、出力ドライビング回路は、特定ロジックレベルのプルアップ信号を受信する場合に応答し、電源ノードと出力ノードとを連結させることにより、出力電圧を上昇遷移させるプルアップ回路と、特定レベルのプルダウン信号を受信する場合に応答し、グラウンドノードと前記出力ノードとを連結させることにより、前記出力電圧を下降遷移させるプルダウン回路と、前記出力電圧が第１遷移状態であるとき、前記プルアップ回路及び前記プルダウン回路に第１バイアス電圧を提供し、前記プルアップ回路及び前記プルダウン回路から生成された寄生電流を受信する第１バイアス電圧生成回路と、前記出力電圧が第２遷移状態であるとき、前記プルアップ回路及び前記プルダウン回路に第２バイアス電圧を提供し、前記プルアップ回路及び前記プルダウン回路に寄生電流を提供する第２バイアス電圧生成回路と、前記出力電圧のロジックレベルにより、前記第１バイアス電圧生成回路及び前記第２バイアス電圧生成回路のうちいずれか一つを、前記プルアップ回路及び前記プルダウン回路に連結させるスイッチング制御回路と、を含むものでもある。
本開示の実施形態による出力ドライビング回路は、互いに異なる遷移状態において、互いに異なるバイアス電圧生成回路と連結することにより、寄生電流によるバイアス電圧の影響を最小化させることによって、安定したバイアス電圧を提供することができる。
本開示の実施形態により、出力ドライビング回路の構成を概略的に図示したブロック図である。 比較実施形態により、出力電圧生成回路のプルダウン回路とプルアップ回路とに、互いに異なるバイアス電圧が供給される例が図示された回路図である。 本開示の実施形態により、出力電圧生成回路が図示された回路図である。 本開示の実施形態により、スイッチング制御回路が図示された回路図である。 一実施形態により、スイッチング制御回路に含まれたインバータが図示された回路図である。 一実施形態により、第１バイアス電圧を生成する第１バイアス電圧生成回路が図視された回路図である。 一実施形態により、第１バイアス電圧を生成する第１バイアス電圧生成回路が図示された回路図である。 一実施形態により、第２バイアス電圧を生成する第２バイアス電圧生成回路が図示された回路図である。 一実施形態により、第２バイアス電圧を生成する第２バイアス電圧生成回路が図示された回路図である。 本開示の実施形態により、バイアス電圧生成回路と出力電圧生成回路とが寄生電流を送受信する方法を図示したフローチャートである。 一実施形態により、互いに異なる遷移状態において、互いに異なる方向に寄生電流を送信したり受信したりする方法を図示したフローチャートである。 一実施形態により、出力電圧が上昇するとき、第１バイアス電圧生成回路が寄生電流を受信する例が図示された回路図である。 一実施形態により、出力電圧が下降するとき、第２バイアス電圧生成回路が出力電圧生成回路に寄生電流を送信する例が図示された回路図である。 本開示の出力ドライビング回路が含まれたメモリシステムが図示されたブロック図である。 本開示の出力ドライビング回路が含まれたシステム・オン・チップが図示されたブロック図である。
以下、添付図面を参照し、本開示の実施形態について詳細に説明する。
図１は、本開示の実施形態による、出力ドライビング回路１０の構成を概略的に図示したブロック図である。
図１を参照すれば、本開示の出力ドライビング回路１０は、複数のバイアス電圧生成回路、スイッチング制御回路２００、出力電圧生成回路３００を含むものでもある。複数のバイアス電圧生成回路は、第１バイアス電圧生成回路１００＿１及び第２バイアス電圧生成回路１００＿２によっても構成されるが、本開示の実施形態によるバイアス電圧生成回路の個数は、それに限られるものではない。
第１バイアス電圧生成回路１００＿１は、出力ドライビング回路１０の外部から受信された第１電圧Ｖ１に基づき、第１バイアス電圧Ｖｂｉａｓ１を生成することができ、第２バイアス電圧生成回路１００＿２は、第２電圧Ｖ２に基づき、第２バイアス電圧Ｖｂｉａｓ２を生成することができる。第１バイアス電圧生成回路１００＿１及び第２バイアス電圧生成回路１００＿２は、それぞれ電源に連結され、第１バイアス電圧Ｖｂｉａｓ１及び第２バイアス電圧Ｖｂｉａｓ２を生成することができ、出力電圧ＶＯＵＴの遷移（transition）状態によって生じた寄生電流を、出力電圧生成回路３００と送受信することができる。
例示的に、第１バイアス電圧生成回路１００＿１は、第１バイアス電圧Ｖｂｉａｓ１を生成することができ、第１バイアス電圧Ｖｂｉａｓ１を、出力電圧生成回路３００に提供する場合、出力電圧生成回路３００で生じた寄生電流を受信し、グラウンドノードに寄生電流を放出することができる。第２バイアス電圧生成回路１００＿２は、第２バイアス電圧Ｖｂｉａｓ２を生成することができ、第２バイアス電圧Ｖｂｉａｓ２を、出力電圧生成回路３００に提供する場合、出力電圧生成回路３００に寄生電流を提供することができる。
スイッチング制御回路２００は、複数のバイアス電圧生成回路によって生成された複数のバイアス電圧を受信することができ、出力電圧ＶＯＵＴのロジックレベルにより、複数のバイアス電圧のうちいずれか一つを、出力電圧生成回路３００に提供することができる。スイッチング制御回路２００は、例えば、出力電圧ＶＯＵＴに基づき、１つのバイアス電圧生成回路（例えば、第１電圧生成回路１００＿１または第２バイアス電圧生成回路１００＿２のうち一つ）を、出力電圧生成回路３００に選択的に連結するように構成されるとも理解される。例示的に、スイッチング制御回路２００は、ロジックローレベルの出力電圧ＶＯＵＴをフィードバックされた場合、第１バイアス電圧Ｖｂｉａｓ１を出力することができ、ロジックハイレベルの出力電圧ＶＯＵＴをフィードバックされた場合、第２バイアス電圧Ｖｂｉａｓ２を出力することができる。
出力電圧生成回路３００は、スイッチング制御回路２００から、複数のバイアス電圧のうちいずれか１つのバイアス電圧を受信することができる。具体的に述べれば、出力電圧生成回路３００は、プルダウン（pull-down）回路及びプルアップ（pull-up）回路によっても構成され、該プルダウン回路及び該プルアップ回路は、受信されたバイアス電圧に基づき、バイアシング（biasing）されもする。
出力電圧生成回路３００は、グラウンド電圧と、高電圧の電源電圧との間をスイングする入力信号ＩＮを受信することができる。バイアシングされたプルダウン回路は、特定レベルのプルダウン信号を受信する場合、出力電圧ＶＯＵＴをロジックローレベルにプルダウンさせることができる。バイアシングされたプルアップ回路は、特定レベルのプルアップ信号を受信する場合、出力電圧ＶＯＵＴをロジックハイレベルにプルアップさせることができる。
以下、本明細書では、図１の構成を参照して説明する。
図２は、比較実施形態により、出力電圧生成回路のプルダウン回路とプルアップ回路とに、互いに異なるバイアス電圧が供給される例が図示された回路図である。
図２を参照すれば、比較実施形態による出力電圧生成回路は、第１プルアップトランジスタＰＵ１、第２プルアップトランジスタＰＵ２、第１プルダウントランジスタＰＤ１、及び第２プルダウントランジスタＰＤ２を含むものでもある。第２プルアップトランジスタＰＵ２は、第１バイアス電圧Ｖｂｉａｓ１を、ゲート端において受信することができ、第２プルダウントランジスタＰＤ２は、第２バイアス電圧Ｖｂｉａｓ２を、ゲート端において受信することができる。例えば、第２プルアップトランジスタＰＵ２は、第１バイアス電圧Ｖｂｉａｓ１に応答して活性化され、第２バイアス電圧Ｖｂｉａｓ２に応答して非活性化され得る。第２プルダウントランジスタＰＤ２は、第１バイアス電圧Ｖｂｉａｓ１に応答して非活性化され、第２バイアス電圧Ｖｂｉａｓ２に応答して活性化されるようにも構成される。
該比較実施形態による出力電圧生成回路は、複数のプルダウントランジスタ及びプルアップトランジスタに基づき、出力電圧ＶＯＵＴを生成するために、大きい電流駆動能を必要とする。出力ドライビング回路を構成する集積回路において、トランジスタは、大きい面積を占めることになり、該トランジスタの寄生キャパシタＣＰＡＲ容量も、該トランジスタの大きさに比例して大きくなってしまう。それにより、該出力ドライビング回路の出力電圧ＶＯＵＴが遷移するたびに、寄生キャパシタＣＰＡＲにより、寄生電流が、バイアス入力端に流入したり、抜け出したりすることになる。該出力ドライビング回路は、バイアス入力端に受信されるバイアス電圧を安定化させるために、バイアス入力端に、大きい静的（static）電流やデカップリングキャパシタを必要とすることになるが、大きい静的電流は、電力消耗増大を引き起こし、デカップリングキャパシタは、さらに大きいサイズの出力ドライビング回路を要求することになる。
以下においては、大きい静的電流及びデカップリングキャパシタを利用せず、寄生電流によるバイアス電圧の影響を最小化させるための本開示の実施形態について説明する。
図３は、本開示の実施形態により、出力電圧生成回路３００が図示された回路図である。
以下で説明される図３の出力電圧生成回路３００は、図１ですでに述べられた出力電圧生成回路３００の一実施形態でもある。
図３を参照すれば、一実施形態による出力電圧生成回路３００は、第１バッファＢＵＦ１、第１プルアップトランジスタＰＵ１、及び第２プルアップトランジスタＰＵ２によって構成された、プルアップ回路３１０、並びに、第２バッファＢＵＦ２、第１プルダウントランジスタＰＤ１、及び第２プルダウントランジスタＰＤ２によって構成されたプルダウン回路３２０を含むものでもある。プルアップ回路３１０及びプルダウン回路３２０は、出力電圧ＶＯＵＴの遷移状態により、複数のバイアス電圧のうちいずれか一つに決定されたバイアス電圧及び入力信号ＩＮを受信することができる。プルアップ回路３１０は、電源電圧ＶＤＤを出力するノードにも連結され、プルダウン回路３２０は、グラウンドノードにも連結される。
第１バッファＢＵＦ１は、グラウンド電圧ＶＳＳと電源電圧ＶＤＤとの間をスイングする入力信号ＩＮを受信することができ、入力信号ＩＮをスケールダウンさせ、第１バイアス電圧Ｖｂｉａｓ１と電源電圧ＶＤＤとの間をスイングするプルアップ信号を生成することができる。例示的に、電源電圧ＶＤＤは、３．３Ｖであり、入力信号ＩＮは、０Ｖと３．３Ｖとの間をスイングする信号でもある。第１バイアス電圧Ｖｂｉａｓ１は、１．５Ｖであり、入力信号ＩＮについてスケールダウンされたプルアップ信号は、１．５Ｖと３．３Ｖとの間をスイングする信号でもある。
第１プルアップトランジスタＰＵ１は、ゲート端においてプルアップ信号を受信することができ、プルアップ信号のロジックレベルにより、電源電圧ＶＤＤをスイッチングすることができる。第１プルアップトランジスタＰＵ１は、ＰＭＯＳトランジスタによっても構成され、電源電圧ＶＤＤに対するプルアップ信号の電圧レベルの差が、第１プルアップトランジスタＰＵ１の閾値電圧以上である場合、ターンオンされ得る。
第２プルアップトランジスタＰＵ２のゲート端は、スイッチング制御回路２００のバイアス入力端ＢＩＡＳとも連結され、バイアス入力端ＢＩＡＳから、複数のバイアス電圧のうちいずれか一つを受信することができる。第２プルアップトランジスタＰＵ２は、バイアス電圧のロジックレベルにより、第１プルアップトランジスタＰＵ１から受信された電圧をスイッチングすることができる。第２プルアップトランジスタＰＵ２は、ＰＭＯＳトランジスタによっても構成され、第１プルアップトランジスタＰＵ１と第２プルアップトランジスタＰＵ２との間のノードの電圧レベルに対するバイアス電圧の差が、第２プルアップトランジスタＰＵ２の閾値電圧以上である場合、ターンオンされ得る。
第２バッファＢＵＦ２は、グラウンド電圧ＶＳＳと電源電圧ＶＤＤとの間をスイングする入力信号ＩＮを受信することができ、入力信号ＩＮをスケールダウンさせ、グラウンド電圧ＶＳＳと第２バイアス電圧Ｖｂｉａｓ２との間をスイングするプルダウン信号を生成することができる。例示的に、第２バイアス電圧Ｖｂｉａｓ２は、１．８Ｖであり、入力信号ＩＮについてスケールダウンされたプルダウン信号は、０Ｖと１．８Ｖとの間をスイングする信号でもある。
第１プルダウントランジスタＰＤ１は、ゲート端においてプルダウン信号を受信することができ、プルダウン信号のロジックレベルにより、グラウンド電圧ＶＳＳをスイッチングすることができる。第１プルダウントランジスタＰＤ１は、ＮＭＯＳトランジスタによっても構成され、プルダウン信号の電圧レベルとグラウンド電圧ＶＳＳレベルとの差が、第１プルダウントランジスタＰＤ１の閾値電圧以上である場合、ターンオンされ得る。
第２プルダウントランジスタＰＤ２のゲート端は、スイッチング制御回路２００のバイアス入力端ＢＩＡＳとも連結され、バイアス入力端ＢＩＡＳから、複数のバイアス電圧のうちいずれか一つを受信することができる。第２プルダウントランジスタＰＤ２は、バイアス電圧のロジックレベルにより、第１プルダウントランジスタＰＤ１から受信された電圧をスイッチングすることができる。第２プルダウントランジスタＰＤ２は、ＮＭＯＳトランジスタによっても構成され、バイアス電圧と、第１プルダウントランジスタＰＤ１と第２プルダウントランジスタＰＤ２との間のノードの電圧レベルとの差が、第２プルダウントランジスタＰＤ２の閾値電圧以上である場合、ターンオンされ得る。
一実施形態によれば、複数のバイアス電圧生成回路は、複数のバイアス電圧を生成し、出力電圧ＶＯＵＴの遷移状態により、複数のバイアス電圧のうちいずれか一つを、出力電圧生成回路３００のバイアス入力端ＢＩＡＳに提供することができる。このとき、バイアス入力端ＢＩＡＳに連結されるバイアス電圧生成回路は、出力電圧生成回路３００によって生成された寄生電流を受信し、グラウンドノードを介して放出するか、あるいは、電源ノードを介し、寄生電流を、出力電圧生成回路３００に出力することができる。
プルアップ回路３１０及びプルダウン回路３２０により、出力電圧ＶＯＵＴが遷移されるとき、寄生キャパシタＣＰＡＲを介し、第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２のゲート端において大きい電流が流入されたり、抜け出したりする場合、バイアス電圧が大きく揺れ動いてしまうが、本開示のバイアス電圧生成回路により、動的（dynamic）電流をシンキング（sinking）させるか、あるいは、ドライビングさせることにより、寄生電流によるバイアス電圧の変動性を減らすことができる。
それぞれの遷移状態によるバイアス電圧生成回路と出力電圧生成回路３００との連結と、それぞれの遷移状態における寄生電流の流れは、以下、図１０及び図１１で詳細に後述する。
一実施形態において、第２プルダウントランジスタＰＤ２に受信された１つのバイアス電圧は、第２プルアップトランジスタＰＵ２で受信された１つのバイアス電圧と比較し、同一であるか、あるいは、異なっているバイアス電圧でもある。例えば、一実施形態において、第２プルダウントランジスタＰＤ２及び第２プルアップトランジスタＰＵ２は、いずれも第１バイアス電圧Ｖｂｉａｓ１を受信するか、あるいは、両者いずれも、第２バイアス電圧Ｖｂｉａｓ２を受信することができ、一実施形態において、第２プルダウントランジスタＰＤ２及び第２プルアップトランジスタＰＵ２は、第１バイアス電圧Ｖｂｉａｓ１または第２バイアス電圧Ｖｂｉａｓ２のうち、異なるバイアス電圧をそれぞれ受信することができる。それにより、一実施形態において、プルアップ回路３１０は、プルアップ信号を受信するように構成された第１プルアップトランジスタＰＵ１、及び、複数のバイアス電圧のうち１つのバイアス電圧を受信するように構成された第２プルアップトランジスタＰＵ２を含むものでもあり、プルダウン信号を受信するように構成された第１プルダウントランジスタＰＤ１、及び、第１プルダウントランジスタＰＤ１にカスケードされて連結された第２プルダウントランジスタＰＤ２を含むものでもある。ここで、第２プルダウントランジスタＰＤ２は、第２プルアップトランジスタＰＵ２によって受信される１つのバイアス電圧と同一であるか、あるいは、異なっているバイアス電圧を受信することができる。
図４は、本開示の実施形態によるスイッチング制御回路２００が図示された回路図である。
以下で説明される図４のスイッチング制御回路２００は、図１ですでに述べられたスイッチング制御回路２００の一実施形態でもある。
図４を参照すれば、一実施形態によるスイッチング制御回路２００は、第１トランジスタＴＲ１、第２トランジスタＴＲ２、及びインバータＩＮＶを含むものでもある。第１トランジスタＴＲ１の一端は、第１バイアス電圧生成回路１００＿１に連結され、第１バイアス電圧Ｖｂｉａｓ１を受信することができ、第２トランジスタＴＲ２の一端は、第２バイアス電圧生成回路１００＿２に連結され、第２バイアス電圧Ｖｂｉａｓ２を受信することができる。
一実施形態によれば、第１トランジスタＴＲ１は、ＰＭＯＳトランジスタであり、第１ゲートノードＧ１に入力される信号がロジックローレベルである場合、活性化され、第１バイアス電圧Ｖｂｉａｓ１をバイアス入力端ＢＩＡＳに伝達することができる。第２トランジスタＴＲ２は、ＮＭＯＳトランジスタであり、第２ゲートノードＧ２に入力される信号がロジックハイレベルである場合、活性化され、第２バイアス電圧Ｖｂｉａｓ２をバイアス入力端ＢＩＡＳに伝達することができる。このとき、第１ゲートノードＧ１及び第２ゲートノードＧ２は、インバータＩＮＶに連結され、バイアス入力端ＢＩＡＳの電圧レベルにより、第１ゲートノードＧ１及び第２ゲートノードＧ２のロジックレベルが決定され得る。バイアス入力端ＢＩＡＳの電圧レベルにより、第１ゲートノードＧ１及び第２ゲートノードＧ２のロジックレベルが決定される実施形態は、図５で後述する。
スイッチング制御回路２００は、第１セルフバイアシングトランジスタＳＢＴＲ１及び第２セルフバイアシングトランジスタＳＢＴＲ２をさらに含むものでもある。第１セルフバイアシングトランジスタＳＢＴＲ１及び第２セルフバイアシングトランジスタＳＢＴＲ２のソース端は、フィードバックノードＦＢにも連結され、出力電圧ＶＯＵＴのロジックレベルにより、活性化いかんが決定され得る。例示的には、第１セルフバイアシングトランジスタＳＢＴＲ１は、ＮＭＯＳトランジスタであり、ロジックローレベルの出力電圧ＶＯＵＴがフィードバックノードＦＢに提供された場合、活性化され得る。第２セルフバイアシングトランジスタＳＢＴＲ２は、ＰＭＯＳトランジスタであり、ロジックハイレベルの出力電圧ＶＯＵＴがフィードバックノードＦＢに提供された場合、活性化され得る。
スイッチング制御回路２００は、フィードバックノードＦＢを介し、ロジックハイレベルの出力電圧ＶＯＵＴを受信した場合、第２セルフバイアシングトランジスタＳＢＴＲ２がターンオンされることにより、第２ゲートノードＧ２のロジックレベルを、ロジックハイレベルに遷移させることができる。例示的には、スイッチング制御回路２００がフィードバックノードＦＢにおいて、電源電圧レベルの出力電圧ＶＯＵＴを受信した場合、第２ゲートノードＧ２の電圧レベルは、電源電圧レベルから、第２セルフバイアシングトランジスタＳＢＴＲ２の閾値電圧レベルを差し引いた電圧レベルだけ上昇し得る。ロジックハイレベルに遷移された第２ゲートノードＧ２の電圧レベルは、第２トランジスタＴＲ２のゲート端に入力され、第２トランジスタＴＲ２をターンオンさせることができる。第２トランジスタＴＲ２がターンオンされた場合、第２バイアス電圧Ｖｂｉａｓ２がスイッチングされ、バイアス入力端ＢＩＡＳに印加され得る。それにより、スイッチング制御回路２００は、ロジックハイレベルの出力電圧ＶＯＵＴをフィードバックされた場合、第２バイアス電圧生成回路１００＿２と出力電圧生成回路３００とを連結させることができる。
スイッチング制御回路２００は、フィードバックノードＦＢを介し、ロジックローレベルの出力電圧ＶＯＵＴを受信した場合、第１セルフバイアシングトランジスタＳＢＴＲ１がターンオンされることにより、第１ゲートノードＧ１のロジックレベルを、ロジックローレベルに遷移させることができる。例示的には、スイッチング制御回路２００がフィードバックノードＦＢにおいて、グラウンドレベルの出力電圧ＶＯＵＴを受信した場合、第１セルフバイアシングトランジスタＳＢＴＲ１の閾値電圧レベルだけ下降し得る。ロジックローレベルに遷移された第１ゲートノードＧ１の電圧レベルは、第１トランジスタＴＲ１のゲート端に入力され、第１トランジスタＴＲ１をターンオンさせることができる。第１トランジスタＴＲ１がターンオンされた場合、第１バイアス電圧Ｖｂｉａｓ１がスイッチングされ、バイアス入力端ＢＩＡＳに印加されうる。それにより、スイッチング制御回路２００は、ロジックローレベルの出力電圧ＶＯＵＴをフィードバックされた場合、第１バイアス電圧生成回路１００＿１と出力電圧生成回路３００とを連結させることができる。
図５は、一実施形態によるスイッチング制御回路２００に含まれたインバータＩＮＶが図示された回路図である。
図５を参照すれば、インバータＩＮＶの入力端は、フィードバックノードＦＢに連結され、インバータＩＮＶの出力端は、バイアス入力端ＢＩＡＳにも連結されている。インバータの第１電源端は第２ゲートノードＧ２に連結され、第２電源端は第１ゲートノードＧ１にも連結される。本開示の実施形態によれば、第１ゲートノードＧ１及び第２ゲートノードＧ２がフローティング（floating）されている場合、インバータＩＮＶの入力端のロジックレベルにより、バイアス入力端ＢＩＡＳの電圧レベルが、第１ゲートノードＧ１または第２ゲートノードＧ２に印加され得る。
フィードバックノードＦＢにおいて、ロジックハイレベルの出力電圧ＶＯＵＴが受信された場合、図４ですでに述べたように、第２ゲートノードＧ２は、ロジックハイレベルに遷移され、バイアス入力端ＢＩＡＳは、第２バイアス電圧Ｖｂｉａｓ２が印加され得る。このとき、第１セルフバイアシングトランジスタは、ターンオフされた状態であり、第１ゲートノードＧ１は、フローティングされてもいる。
フィードバックノードＦＢを介し、ロジックハイレベルの出力電圧ＶＯＵＴが、第１インバータトランジスタＩＴＲ１及び第２インバータトランジスタＩＴＲ２のゲート端に入力される場合、第１インバータトランジスタＩＴＲ１は、ターンオフされ、第２インバータトランジスタＩＴＲ２は、ターンオンされ得る。それにより、バイアス入力端ＢＩＡＳに印加された第２バイアス電圧Ｖｂｉａｓ２は、第１ゲートノードＧ１に印加され得る。
フィードバックノードＦＢにおいて、ロジックローレベルの出力電圧ＶＯＵＴが受信された場合、図４ですでに述べたように、第１ゲートノードＧ１は、ロジックローレベルに遷移され、バイアス入力端ＢＩＡＳは、第１バイアス電圧Ｖｂｉａｓ１が印加され得る。このとき、第２セルフバイアシングトランジスタは、ターンオフされた状態であり、第２ゲートノードＧ２は、フローティングされてもいる。
フィードバックノードＦＢを介し、ロジックローレベルの出力電圧ＶＯＵＴが、第１インバータトランジスタＩＴＲ１及び第２インバータトランジスタＩＴＲ２のゲート端に入力される場合、第１インバータトランジスタＩＴＲ１は、ターンオンされ、第２インバータトランジスタＩＴＲ２は、ターンオフされ得る。それにより、バイアス入力端ＢＩＡＳに印加された第１バイアス電圧Ｖｂｉａｓ１は、第２ゲートノードＧ２に印加され得る。
図６Ａ及び図６Ｂは、一実施形態により、第１バイアス電圧Ｖｂｉａｓ１を生成する第１バイアス電圧生成回路１００＿１が図示された回路図である。
図６Ａ及び図６Ｂを参照すれば、第１バイアス電圧生成回路１００＿１は、第１アンプＡ１（または、第１比較器）、第１抵抗Ｒ１、及びシンキングトランジスタＳＴＲを含むものでもある。第１アンプＡ１は、第１入力端を介し、第１バイアス電圧Ｖｂｉａｓ１を受信し、第２入力端を介し、第１電圧Ｖ１を受信することができる。シンキングトランジスタＳＴＲは、ターンオンされた場合、ドレイン端またはソース端に受信された電流を、グラウンドノードに放出させるトランジスタでもある。
図６ＡのシンキングトランジスタＳＴＲは、ＰＭＯＳトランジスタによっても構成され、第１アンプＡ１の第１入力端は、（－）端子によって構成され、第２入力端は、（＋）端子によっても構成される。図６ＢのシンキングトランジスタＳＴＲは、ＮＭＯＳトランジスタによっても構成され、第１アンプＡ１の第１入力端は、（＋）端子によって構成され、第２入力端は、（－）端子によっても構成される。
図６Ａを参照すれば、第１アンプＡ１は、第１入力端に受信された第１バイアス電圧Ｖｂｉａｓ１と、第２入力端に受信された第１電圧Ｖ１とを比較し、第１バイアス電圧Ｖｂｉａｓ１の大きさが、第１電圧Ｖ１の大きさより大きい場合、第１アンプＡ１は、ロジックローレベルの比較結果を、シンキングトランジスタＳＴＲに提供することができる。
ロジックローレベルの比較結果を、ゲート端において受信したＰＭＯＳシンキングトランジスタＳＴＲは、ターンオンされ得る。第１バイアス電圧生成回路１００＿１が出力電圧生成回路３００と連結された場合、寄生電流ＩＰＡＲを受信し、シンキングトランジスタＳＴＲを介し、グラウンドノードに寄生電流ＩＰＡＲを放出することができる。シンキングトランジスタＳＴＲが活性化された場合、第１抵抗Ｒ１によって生じる静的電流と寄生電流ＩＰＡＲとがシンキングトランジスタＳＴＲを介し、グラウンドノードに伝達され得るが、このとき、第１抵抗Ｒ１の抵抗値が大きい値に設定された場合、小サイズの静的電流が生成され得る。それにより、本開示の第１バイアス電圧生成回路１００＿１は、静的電流による電力消耗を最小限に減らすことができる。
図６Ｂを参照すれば、第１アンプＡ１は、第１入力端に受信された第１バイアス電圧Ｖｂｉａｓ１と、第２入力端に受信された第１電圧Ｖ１とを比較し、第１バイアス電圧Ｖｂｉａｓ１の大きさが、第１電圧Ｖ１の大きさより大きい場合、第１アンプＡ１は、ロジックハイレベルの比較結果を、シンキングトランジスタＳＴＲに提供することができる。ロジックハイレベルの比較結果を、ゲート端において受信したＮＭＯＳシンキングトランジスタＳＴＲは、ターンオンされ得る。第１バイアス電圧生成回路１００＿１が寄生電流ＩＰＡＲを受信し、静的電流を最小化させ、静的電流による電力消耗を減らす方法は、図６Ａですでに述べたので、詳細な説明は省略する。
図７Ａ及び図７Ｂは、一実施形態により、第２バイアス電圧Ｖｂｉａｓ２を生成する第２バイアス電圧生成回路１００＿２が図示された回路図である。
図７Ａ及び図７Ｂを参照すれば、第２バイアス電圧生成回路１００＿２は、第２アンプＡ２（または、第２比較器）、第２抵抗Ｒ２、及びドライビングトランジスタＤＴＲを含むものでもある。第２アンプＡ２は、第１入力端を介し、第２バイアス電圧Ｖｂｉａｓ２を受信し、第２入力端を介し、第２電圧Ｖ２を受信することができる。ドライビングトランジスタＤＴＲは、ターンオンされた場合、電源ノードからドレイン端またはソース端を介して受信された電流を、第２抵抗Ｒ２及び出力電圧生成回路３００に提供するトランジスタでもある。
図７ＡのドライビングトランジスタＤＴＲは、ＮＭＯＳトランジスタによっても構成され、第２アンプＡ２の第１入力端は、（－）端子によって構成され、第２入力端は、（＋）端子によっても構成される。図７ＢのドライビングトランジスタＤＴＲは、ＰＭＯＳトランジスタによっても構成され、第２アンプＡ２の第１入力端は、（＋）端子によって構成され、第２入力端は、（－）端子によっても構成される。
図７Ａを参照すれば、第２アンプＡ２は、第１入力端に受信された第２バイアス電圧Ｖｂｉａｓ２と、第２入力端に受信された第２電圧Ｖ２とを比較し、第２電圧Ｖ２の大きさが、第２バイアス電圧Ｖｂｉａｓ２の大きさより大きい場合、第２アンプＡ２は、ロジックハイレベルの比較結果を、ドライビングトランジスタＤＴＲに提供することができる。
ロジックハイレベルの比較結果を、ゲート端において受信したＮＭＯＳドライビングトランジスタＤＴＲは、ターンオンされ得る。第２バイアス電圧生成回路１００＿２が出力電圧生成回路３００と連結された場合、電源ノードからドライビングトランジスタＤＴＲを介し、寄生電流ＩＰＡＲを、出力電圧生成回路３００に提供することができる。ドライビングトランジスタＤＴＲが活性化された場合、ドライビングトランジスタＤＴＲに流れる電流は、第２抵抗Ｒ２によって生じる静的電流と寄生電流ＩＰＡＲとに区分され得るが、このとき、第２抵抗Ｒ２の抵抗値が大きい値に設定された場合、小サイズの静的電流が生成され得る。それにより、本開示の第２バイアス電圧生成回路１００＿２は、静的電流による電力消耗を最小限に減らすことができる。
図７Ｂを参照すれば、第２アンプＡ２は、第１入力端に受信された第２バイアス電圧Ｖｂｉａｓ２と、第２入力端に受信された第２電圧Ｖ２とを比較し、第２電圧Ｖ２の大きさが、第２バイアス電圧Ｖｂｉａｓ２の大きさより大きい場合、第２アンプＡ２は、ロジックローレベルの比較結果を、ドライビングトランジスタＤＴＲに提供することができる。ロジックローレベルの比較結果を、ゲート端において受信したＰＭＯＳドライビングトランジスタＤＴＲは、ターンオンされ得る。第２バイアス電圧生成回路１００＿２が寄生電流ＩＰＡＲを、出力電圧生成回路３００に提供し、静的電流を最小化させ、静的電流による電力消耗を減らす方法は、図７Ａですでに述べたので、詳細な説明は省略する。
図８は、本開示の実施形態により、バイアス電圧生成回路と出力電圧生成回路３００とが寄生電流を送受信する方法を図示したフローチャートである。
図８を参照すれば、本開示の出力ドライビング回路１０は、複数のバイアス電圧を生成し、複数のバイアス電圧のうちいずれか一つを、出力電圧生成回路３００のバイアス電圧として提供することができる。このとき、出力電圧生成回路３００と連結されるバイアス電圧生成回路は、出力電圧ＶＯＵＴの遷移前の電圧レベルによっても決定され、出力電圧ＶＯＵＴの遷移状態により、寄生電流の方向が決定され得る。
段階（Ｓ１０）において、出力ドライビング回路１０は、複数のバイアス電圧を生成することができる。該複数のバイアス電圧それぞれは、互いに異なる電圧レベルを有することができる。例示的に、出力ドライビング回路１０は、互いに異なる電圧レベルの第１バイアス電圧Ｖｂｉａｓ１及び第２バイアス電圧Ｖｂｉａｓ２を生成することができる。第１バイアス電圧Ｖｂｉａｓ１は、第２バイアス電圧Ｖｂｉａｓ２より低い電圧レベルを有することができる。第１バイアス電圧Ｖｂｉａｓ１は、ＰＭＯＳトランジスタのゲート端に入力され、ＰＭＯＳトランジスタのソース端の電圧レベルにより、ターンオンされ得るように、ＰＭＯＳトランジスタをバイアシングさせる電圧でもある。第２バイアス電圧Ｖｂｉａｓ２は、ＮＭＯＳトランジスタのゲート端に入力され、ＮＭＯＳトランジスタのソース端の電圧レベルにより、ターンオンされ得るように、ＮＭＯＳトランジスタをバイアシングさせる電圧でもある。
段階（Ｓ２０）において、出力ドライビング回路１０は、出力電圧ＶＯＵＴの遷移状態に基づき、複数のバイアス電圧のうちいずれか１つのバイアス電圧を、プルアップ回路及びプルダウン回路に提供することができる。さらに具体的に述べれば、出力ドライビング回路１０のスイッチング制御回路２００は、出力電圧ＶＯＵＴの遷移前のロジックレベルに基づき、出力電圧生成回路３００と連結させるバイアス電圧生成回路を決定することができる。
一実施形態によれば、プルアップ回路及びプルダウン回路は、同一バイアス電圧を受信することができる。出力電圧ＶＯＵＴが、ロジックローレベルからロジックハイレベルに上昇遷移する状態である場合、第１バイアス電圧Ｖｂｉａｓ１が、プルアップ回路及びプルダウン回路にも提供される。出力電圧ＶＯＵＴが、ロジックハイレベルからロジックローレベルに下降遷移する状態である場合、第２バイアス電圧Ｖｂｉａｓ２が、プルアップ回路及びプルダウン回路にも提供される。
段階（Ｓ３０）において、複数のバイアス電圧生成回路のうち、段階（Ｓ２０）において決定されたいずれか１つのバイアス電圧生成回路は、出力電圧生成回路３００によって生成された寄生電流を送信したり、受信したりすることができる。例示的に、出力ドライビング回路１０は、出力電圧ＶＯＵＴが上昇遷移するとき、プルアップトランジスタ及び／またはプルダウントランジスタのソース端またはドレイン端から、ゲート端に流れる寄生電流を、第１バイアス電圧生成回路１００＿１のグラウンドノードに放出することができる。出力ドライビング回路１０は、出力電圧ＶＯＵＴが下降遷移するとき、第２バイアス電圧生成回路１００＿２により、プルアップトランジスタ及び／またはプルダウントランジスタのゲート端から、ソース端またはドレイン端に流れる寄生電流を提供することができる。
図９は、一実施形態により、互いに異なる遷移状態において、互いに異なる方向に寄生電流を送信したり、受信したりする方法を図示したフローチャートである。
図９を参照すれば、出力ドライビング回路１０は、出力電圧ＶＯＵＴが、上昇遷移であるか、または、下降遷移であるかにより、第１バイアス電圧Ｖｂｉａｓ１及び第２バイアス電圧Ｖｂｉａｓ２のうちいずれか一つを、プルアップ回路及びプルダウン回へのバイアス電圧として決定することができる。例えば、出力ドライビング回路１０は、プルアップ回路及びプルアップ回路に、それぞれのバイアス電圧を提供するために連結される第１バイアス電圧生成回路１００＿１または第２バイアス電圧生成回路１００＿２のうち一つを、出力電圧ＶＯＵＴの遷移類型（例えば、ロー・ハイ遷移またはハイ・ロー遷移）に基づいて決定することができる。
段階（Ｓ２１０）において、出力ドライビング回路１０は、出力電圧ＶＯＵＴがロジックローレベルであるか否かを判断することができる。出力電圧ＶＯＵＴがロジックローレベルである状態は、出力電圧ＶＯＵＴが上昇遷移する前の状態に対応することができ、出力電圧ＶＯＵＴがロジックハイレベルである状態は、出力電圧ＶＯＵＴが下降遷移する前の状態に対応し得る。
段階（Ｓ２２１）において、第１バイアス生成回路は、出力電圧ＶＯＵＴがロジックローレベルである場合、第１バイアス電圧Ｖｂｉａｓ１を、プルアップ回路及びプルダウン回路に提供することができる。スイッチング制御回路２００は、出力電圧ＶＯＵＴが上昇遷移するとき、上昇遷移前、出力電圧ＶＯＵＴがロジックローレベルであるので、第１バイアス電圧生成回路１００＿１と出力電圧生成回路３００とを連結させることができる。
段階（Ｓ２２２）において、第２バイアス生成回路は、出力電圧ＶＯＵＴがロジックハイレベルである場合、第２バイアス電圧Ｖｂｉａｓ２を、プルアップ回路及びプルダウン回路に提供することができる。スイッチング制御回路２００は、出力電圧ＶＯＵＴが下降遷移するとき、下降遷移前、出力電圧ＶＯＵＴがロジックハイレベルであるので、第２バイアス電圧生成回路１００＿２と出力電圧生成回路３００とを連結させることができる。
段階（Ｓ２２１）及び段階（Ｓ２２２）において、スイッチング制御回路２００が、第１バイアス生成回路及び第２バイアス生成回路のうちいずれか一つを、プルアップ回路及びプルダウン回路に連結する方法は、図４を介して既に述べたので、詳細な説明は、省略する。
段階（Ｓ３１１）において、第１バイアス電圧Ｖｂｉａｓ１が、プルアップ回路及びプルダウン回路に提供され、出力電圧ＶＯＵＴが、ロジックローレベルからロジックハイレベルに上昇遷移する場合、出力ドライビング回路１０は、プルアップ回路及びプルダウン回路から、第１バイアス生成回路のグラウンドノードに寄生電流を放出することができる。図１０において、第１バイアス生成回路のグラウンドノードに寄生電流を放出する方法につき、詳細に説明する。
段階（Ｓ３１２）において、第２バイアス電圧Ｖｂｉａｓ２が、プルアップ回路及びプルダウン回路に提供され、出力電圧ＶＯＵＴが、ロジックハイレベルからロジックローレベルに下降遷移する場合、第２バイアス生成回路は、出力電圧生成回路３００に寄生電流を提供することができる。図１１において、第２バイアス生成回路により、寄生電流を、出力電圧生成回路３００に提供する方法につき、詳細に説明する。
図１０は、一実施形態により、出力電圧ＶＯＵＴが上昇するとき、第１バイアス電圧生成回路１００＿１が寄生電流を受信する例が図示された回路図であり、図１１は、一実施形態により、出力電圧ＶＯＵＴが下降するとき、第２バイアス電圧生成回路１００＿２が出力電圧生成回路３００に寄生電流を送信する例が図示された回路図である。
図４、図１０、及び図１１を参照すれと、出力電圧ＶＯＵＴがロジックローレベルである場合、スイッチング制御回路２００は、第１バイアス電圧生成回路１００＿１を、出力電圧生成回路３００に連結させることができる。出力電圧ＶＯＵＴがロジックハイレベルである場合、スイッチング制御回路２００は、第２バイアス電圧生成回路１００＿２を、出力電圧生成回路３００に連結させることができる。本開示の出力電圧生成回路３００及びバイアス電圧生成回路は、スイッチング制御回路２００を介して連結されているが、寄生電流ＩＰＡＲの流れについて説明するために、出力電圧ＶＯＵＴのロジックレベルにより、各バイアス電圧回路がスイッチングされた状態であり、スイッチング制御回路２００の回路図は、省略して説明する。
図１０を参照すれば、出力電圧ＶＯＵＴがロジックローレベルである場合、第２プルアップトランジスタＰＵ２のゲート端及び第２プルダウントランジスタＰＤ２のゲート端は、バイアス入力端ＢＩＡＳを介し、第１バイアス電圧Ｖｂｉａｓ１を受信することができる。出力電圧ＶＯＵＴが、ロジックローレベルからロジックハイレベルに上昇遷移する場合、第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２の寄生キャパシタにより、プルアップトランジスタ及び／またはプルダウントランジスタのソース端またはドレイン端からゲート端に、寄生電流ＩＰＡＲが生成され得る。
第１バイアス電圧生成回路１００＿１が、第１バイアス電圧Ｖｂｉａｓ１を、出力電圧生成回路３００に提供する場合、第１アンプを介し、シンキングトランジスタＳＴＲがターンオンされ、出力電圧ＶＯＵＴが上昇遷移されることによって生成された寄生電流ＩＰＡＲは、シンキングトランジスタＳＴＲを介し、グラウンドノードにも放出される。
図１１を参照すれば、出力電圧ＶＯＵＴがロジックハイレベルである場合、第２プルアップトランジスタＰＵ２のゲート端及び第２プルダウントランジスタＰＤ２のゲート端は、バイアス入力端ＢＩＡＳを介し、第２バイアス電圧Ｖｂｉａｓ２を受信することができる。出力電圧ＶＯＵＴが、ロジックハイレベルからロジックローレベルに下降遷移する場合、第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２の寄生キャパシタにより、プルアップトランジスタ及び／またはプルダウントランジスタのゲート端からソース端またはドレイン端に、寄生電流ＩＰＡＲが生成され得る。
第２バイアス電圧生成回路１００＿２が、第２バイアス電圧Ｖｂｉａｓ２を、出力電圧生成回路３００に提供する場合、第２アンプを介し、ドライビングトランジスタＤＴＲがターンオンされ、出力電圧ＶＯＵＴが下降遷移されることによって生成された寄生電流ＩＰＡＲは、ドライビングトランジスタＤＴＲを介し、第２バイアス電圧生成回路１００＿２から寄生キャパシタにも提供される。
それにより、出力電圧ＶＯＵＴが遷移される過程において生じる寄生電流ＩＰＡＲが、バイアス電圧に最小限の影響を及ぼすことによって、本開示の出力ドライビング回路１０は、安定したバイアス電圧を、プルアップ回路及びプルダウン回路に提供することができる。
図１２は、本開示の出力ドライビング回路が含まれたメモリシステムが開示されたブロック図である。
図１２に図示されるように、メモリシステム１０００及びホストシステム１３００は、インターフェース１４００を介して通信することができ、メモリシステム１０００は、メモリ制御器１１００及びメモリ装置１２００を含むものでもある。
インターフェース１４００は、電気的信号及び／または光信号を使用することができ、非制限的な例示として、ＳＡＴＡ（Serial Advanced Technology Attachment）インターフェース、ＳＡＴＡｅ（ＳＡＴＡ express）インターフェース、ＳＡＳ（Serial Attached ＳＣＳＩ（Small Computer System Interface）、ＵＳＢ（Universal Serial Bus）インターフェース、またはそれらの組み合わせによっても具現される。ホストシステム１３００及びメモリ制御器１１００は、直列通信のために、ＳｅｒＤｅｓ（serializer/deserializer）を含むものでもある。
一部の実施形態において、メモリシステム１０００は、ホストシステム１３００と除去可能に（removable）結合されることにより、ホストシステム１３００と通信することができる。メモリ装置１２００は、揮発性メモリまたは不揮発性メモリでもあり、メモリシステム１０００は、ストレージシステムとも称される。例えば、メモリシステム１０００は、非制限的な例示として、ＳＳＤ（solid-state driveまたはsolid-state disk）、埋め込みＳＳＤ（ｅＳＳＤ（embedded ＳＳＤ））、マルチメディアカード（ＭＭＣ：multimedia card）、埋め込みマルチメディアカード（ｅＭＭＣ（embedded multimedia card）などによっても具現される。メモリ制御器１１００は、インターフェース１４００を介し、ホストシステム１３００から受信された要請に応答し、メモリ装置１２００を制御することができる。
一方、本開示の例示的実施形態が適用された出力ドライビング回路１０は、メモリ制御器１１００、メモリ装置１２００、及びホストシステム１３００に、それぞれ含まれるようにも具現される。具体的には、メモリ制御器１１００、メモリ装置１２００、ホストシステム１３００は、データ信号を、本開示の例示的実施形態による方式によって増幅させて送受信することができる。
図１３は、本開示の出力ドライビング回路が含まれたシステム・オン・チップが開示されたブロック図である。
システム・オン・チップ（ＳｏＣ（system on chip）２０００は、コンピューティングシステムや、他の電子システムの部品を集積した集積回路を称することができる。例えば、システム・オン・チップ２０００のうち一つとしてのアプリケーションプロセッサ（ＡＰ：application processor）は、プロセッサ及び他の機能のための部品を含むものでもある。
図１３を参照すれば、システム・オン・チップ２０００は、コア２１００、ＤＳＰ（Digital Signal Processor）２２００、ＧＰＵ（Graphic Processing Unit）２３００、内蔵メモリ２４００、通信インターフェース２５００、及びメモリインターフェース２６００を含むものでもある。システム・オン・チップ２０００の構成要素は、バス２７００を介して相互通信することができる。
コア２１００は、命令語を処理することができ、システム・オン・チップ２０００に含まれる構成要素の動作を制御することができる。例えば、コア２０００は、一連の命令語を処理することにより、オペレーティングシステムを駆動することができ、該オペレーティングシステム上でアプリケーションを実行することができる。ＤＳＰ ２２００は、デジタル信号、例えば、通信インターフェース２５００から提供されるデジタル信号を処理することにより、有用なデータを生成することができる。ＧＰＵ ２３００は、内蔵メモリ２４００またはメモリインターフェース２６００から提供されるイメージデータから、ディスプレイ装置を介して出力される映像のためのデータを生成することもでき、該イメージデータをエンコーディングすることもできる。内蔵メモリ２４００は、コア２１００、ＤＳＰ ２２００、及びＧＰＵ ２３００の動作に必要なデータを保存することができる。メモリインターフェース２６００は、システム・オン・チップ２０００の外部メモリ、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリなどに係わるインターフェースを提供することができる。
通信インターフェース２５００は、システム・オン・チップ２０００外部との直列通信を提供することができる。例えば、通信インターフェース２５００は、イーサネット（登録商標）（ethernet）に接続することができ、直列通信のために、ＳｅｒＤｅｓを含むものでもある。
一方、本開示の例示的実施形態が適用された出力ドライビング回路１０は、通信インターフェース２５００やメモリインターフェース２６００にも適用される。具体的には、通信インターフェース２５００またはメモリインターフェース２６００は、データ信号を、本開示の例示的実施形態による方式で増幅させ、通信装置またはメモリ装置と送受信することができる。
併せて、本開示の例示的実施形態が適用された出力ドライビング回路は、コア２１００、ＤＳＰ ２２００、ＧＰＵ ２３００、及び内蔵メモリ２４００にも適用される。具体的には、コア２１００、ＤＳＰ ２２００、ＧＰＵ ２３００、及び内蔵メモリ２４００は、データ信号を、本開示の例示的実施形態による方式で増幅させ、バスを介し、他の構成と送受信することができる。
以上のように、図面と明細書を使用して、例示的な実施形態が開示されてきた。本明細書において、特定の用語を使用し、本実施形態について説明されたが、それらは、単に、本開示の技術的思想について説明するための目的に使用されたものであり、意味を限定したり、特許請求の範囲に記載された本開示の範囲を制限したりするために使用されるものではない。従って、本技術分野の当業者であるならば、それらから、多様な変形、及び、均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められるものである。
１０ 出力ドライビング回路
１００＿１ 第１バイアス電圧生成回路
１００＿２ 第２バイアス電圧生成回路
２００ スイッチング制御回路
３００ 出力電圧生成回路
１０００ メモリシステム
１１００ メモリ制御器
１２００ メモリ装置
１３００ ホストシステム
１４００ インターフェース
２０００ システム・オン・チップ
２１００ コア
２２００ ＤＳＰ
２３００ ＧＰＵ
２４００ 内蔵メモリ
２５００ 通信インターフェース
２６００ メモリインターフェース
２７００ バス

Claims (20)

  1. 出力ドライビング回路であって、
    複数のバイアス電圧を生成する、複数のバイアス電圧生成回路と、
    出力電圧の互いに異なる遷移状態それぞれに対応し、前記複数のバイアス電圧のうち、互いに異なるバイアス電圧を受信し、前記出力電圧が遷移することによって生成された寄生電流を、前記複数のバイアス電圧生成回路のうちいずれか一つと送受信する、出力電圧生成回路と、
    前記出力電圧のロジックレベルに基づき、前記複数のバイアス電圧生成回路のうちいずれか一つを、前記出力電圧生成回路と連結させる、スイッチング制御回路と、
    を含む、回路。
  2. 前記複数のバイアス電圧生成回路のうち、前記出力電圧生成回路と連結されたバイアス電圧生成回路は、
    前記出力電圧が上昇遷移する場合、前記出力電圧生成回路から、前記寄生電流を受信し、前記出力電圧が下降遷移する場合、前記出力電圧生成回路に前記寄生電流を提供する、
    ことを特徴とする、請求項１に記載の回路。
  3. 前記出力電圧生成回路は、
    プルダウントランジスタ回路及びプルアップトランジスタ回路を含み、
    前記プルダウントランジスタ回路及び前記プルアップトランジスタ回路は、同一遷移状態において、同一バイアス電圧を受信する、
    ことを特徴とする、請求項１に記載の回路。
  4. 前記プルアップトランジスタ回路は、
    プルアップ信号を受信する第１プルアップトランジスタと、
    前記第１プルアップトランジスタとカスケード連結され、前記複数のバイアス電圧のうちいずれか１つのバイアス電圧を受信する第２プルアップトランジスタと、を含み、
    前記プルダウントランジスタ回路は、
    プルダウン信号を受信する第１プルダウントランジスタと、
    前記第１プルダウントランジスタとカスケード連結され、前記複数のバイアス電圧のうちいずれか１つのバイアス電圧を受信する第２プルダウントランジスタと、を含む、
    ことを特徴とする、請求項３に記載の回路。
  5. 前記複数のバイアス電圧生成回路は、
    第１バイアス電圧を出力する第１バイアス電圧生成回路を含み、
    前記スイッチング制御回路は、前記出力電圧が上昇遷移状態である場合、前記第２プルアップトランジスタのゲート端及び前記第２プルダウントランジスタのゲート端に、前記第１バイアス電圧を供給し、
    前記第２プルアップトランジスタは、前記第１バイアス電圧を受信する場合、活性化され、
    前記第２プルダウントランジスタは、前記第１バイアス電圧を受信する場合、非活性化される、
    ことを特徴とする、請求項４に記載の回路。
  6. 前記第１バイアス電圧生成回路は、
    前記第２プルダウントランジスタ及び前記第２プルアップトランジスタに連結された場合、前記第２プルダウントランジスタのゲート寄生キャパシタ及び前記第２プルアップトランジスタのゲート寄生キャパシタによって生成された寄生電流を受信して、グラウンドノードに放出する、
    ことを特徴とする、請求項５に記載の回路。
  7. 前記複数のバイアス電圧生成回路は、
    前記第１バイアス電圧より高い電圧レベルの第２バイアス電圧を出力する第２バイアス電圧生成回路、を含み、
    前記スイッチング制御回路は、
    前記出力電圧が下降遷移状態である場合、前記第２プルアップトランジスタのゲート端及び前記第２プルダウントランジスタのゲート端に、前記第２バイアス電圧を供給し、
    前記第２プルアップトランジスタは、前記第２バイアス電圧を受信する場合、非活性化され、
    前記第２プルダウントランジスタは、前記第２バイアス電圧を受信する場合、活性化される、
    ことを特徴とする、請求項５に記載の回路。
  8. 前記第２バイアス電圧生成回路は、
    前記第２プルダウントランジスタ及び前記第２プルアップトランジスタに連結された場合、電源ノードによって生成された電流を、前記第２プルダウントランジスタのゲート寄生キャパシタ及び前記第２プルアップトランジスタのゲート寄生キャパシタに供給する、
    ことを特徴とする、請求項７に記載の回路。
  9. 前記スイッチング制御回路は、
    ロジックローレベルの出力電圧を受信した場合、第１バイアス電圧生成回路によって生成された第１バイアス電圧を、前記出力電圧生成回路に提供し、
    ロジックハイレベルの出力電圧を受信した場合、第２バイアス電圧生成回路によって生成された第２バイアス電圧を、前記出力電圧生成回路に提供する、
    ことを特徴とする、請求項１に記載の回路。
  10. 出力電圧をプルアップ及びプルダウンする出力ドライビング回路の動作方法であって、
    複数のバイアス電圧生成回路により、複数のバイアス電圧を生成する段階と、
    前記出力電圧の遷移状態に基づいて、複数のバイアス電圧のうちいずれか１つのバイアス電圧を、プルアップトランジスタ回路及びプルダウントランジスタ回路のバイアス電圧として決定する段階と、
    前記出力電圧が遷移することによって生成された寄生電流を、前記複数のバイアス電圧生成回路のうちいずれか一つと送受信する段階と、
    を含む、方法。
  11. 前記寄生電流を前記複数のバイアス電圧生成回路のうちいずれか一つと送受信する段階は、
    前記出力電圧が上昇遷移する場合、前記プルアップトランジスタ回路及び前記プルダウントランジスタ回路から、第１バイアス電圧生成回路に、前記寄生電流を伝達する段階と、
    前記出力電圧が下降遷移する場合、第２バイアス電圧生成回路から、前記プルアップトランジスタ回路及び前記プルダウントランジスタ回路に、前記寄生電流を伝達する段階と、
    を含む、ことを特徴とする請求項１０に記載の方法。
  12. 出力ドライビング回路であって、
    特定ロジックレベルのプルアップ信号を受信する場合に応答し、電源ノードと出力ノードとを連結させることにより、出力電圧を上昇遷移させる、プルアップ回路と、
    特定レベルのプルダウン信号を受信する場合に応答し、グラウンドノードと前記出力ノードとを連結させることにより、前記出力電圧を下降遷移させる、プルダウン回路と、
    前記出力電圧が第１遷移状態であるとき、前記プルアップ回路及び前記プルダウン回路に第１バイアス電圧を提供し、前記プルアップ回路及び前記プルダウン回路から生成された寄生電流を受信する、第１バイアス電圧生成回路と、
    前記出力電圧が第２遷移状態であるとき、前記プルアップ回路及び前記プルダウン回路に第２バイアス電圧を提供し、前記プルアップ回路及び前記プルダウン回路に寄生電流を提供する、第２バイアス電圧生成回路と、
    前記出力電圧のロジックレベルにより、前記第１バイアス電圧生成回路及び前記第２バイアス電圧生成回路のうちいずれか一つを、前記プルアップ回路及び前記プルダウン回路に連結させる、スイッチング制御回路と、
    を含む、回路。
  13. 前記プルアップ回路は、
    プルアップ信号を受信する、第１プルアップトランジスタと、
    前記第１プルアップトランジスタとカスケード連結され、前記出力電圧の遷移状態により、前記第１バイアス電圧及び前記第２バイアス電圧のうちいずれか一つを受信する、第２プルアップトランジスタと、を含み、
    前記プルダウン回路は、
    プルダウン信号を受信する、第１プルダウントランジスタと、
    前記第１プルダウントランジスタとカスケード連結され、前記出力電圧の遷移状態により、前記第１バイアス電圧及び前記第２バイアス電圧のうちいずれか一つを受信する、第２プルダウントランジスタと、を含む、
    ことを特徴とする、請求項１２に記載の回路。
  14. 前記第２プルアップトランジスタ及び前記第２プルダウントランジスタは、
    前記出力電圧の同一遷移状態において、同一バイアス電圧を、ゲート端において受信する、
    ことを特徴とする、請求項１３に記載の回路。
  15. 前記第１バイアス電圧生成回路は、
    電源電圧を受信する、電源ノードと、
    前記電源ノードと、前記第１バイアス電圧を出力する第１バイアス電圧出力ノードとの間に連結された、第１抵抗と、
    第１入力端を介し、前記第１バイアス電圧出力ノードと連結され、第２入力端を介し、第１電圧を受信し、比較結果を出力する、第１比較器と、
    前記第１比較器の比較結果を、ゲート端において受信し、ソース端またはドレイン端が前記第１バイアス電圧出力ノードに連結され、残りのソース端またはドレイン端は、接地ノードに連結された、シンキングトランジスタと、
    を含み、
    前記プルアップ回路及び前記プルダウン回路に、前記第１バイアス電圧を提供する場合、前記シンキングトランジスタに連結された接地ノードを介し、前記寄生電流を放出する、
    ことを特徴とする、請求項１２に記載の回路。
  16. 前記第２バイアス電圧生成回路は、
    電源電圧を受信する、電源ノードと、
    接地ノードと、前記第２バイアス電圧を出力する第２バイアス電圧出力ノードとの間に連結された、第２抵抗と、
    第１入力端を介し、前記第２バイアス電圧出力ノードと連結され、第２入力端を介し、第２電圧を受信し、比較結果を出力する、第２比較器と、
    前記第２比較器の比較結果を、ゲート端において受信し、ソース端またはドレイン端が前記第１バイアス電圧出力ノードに連結され、残りのソース端またはドレイン端は、前記電源ノードに連結された、ドライビングトランジスタと、
    を含み、
    前記プルアップ回路及び前記プルダウン回路に、前記第２バイアス電圧を提供する場合、ドライビングトランジスタに連結された電源ノードを介し、前記寄生電流を、前記プルアップ回路及び前記プルダウン回路に提供する、
    ことを特徴とする、請求項１５に記載の回路。
  17. 前記スイッチング制御回路は、
    前記スイッチング制御回路が、ロジックローレベルの出力電圧をフィードバックされる場合、活性化されることにより、第１バイアス電圧を、前記プルアップ回路及び前記プルダウン回路に提供する、第１トランジスタと、
    前記スイッチング制御回路が、ロジックハイレベルの出力電圧をフィードバックされる場合、活性化されることにより、第２バイアス電圧を、前記プルアップ回路及び前記プルダウン回路に提供する、第２トランジスタと、
    を含む、
    ことを特徴とする、請求項１２に記載の回路。
  18. 前記第１トランジスタは、
    ソース端またはドレイン端が、第１バイアス電圧生成回路と連結され、
    残りのソース端またはドレイン端が、前記プルアップ回路及び前記プルダウン回路と連結され、
    ロジックローレベルの電圧を、ゲート端において受信する場合、前記第１バイアス電圧を、前記プルアップ回路及び前記プルダウン回路に提供し、
    前記第２トランジスタは、
    ソース端またはドレイン端が、第２バイアス電圧生成回路と連結され、
    残りのソース端またはドレイン端が、前記プルアップ回路及び前記プルダウン回路と連結され、
    ロジックハイレベルの電圧を、ゲート端において受信する場合、前記第２バイアス電圧を、前記プルアップ回路及び前記プルダウン回路に提供する、
    ことを特徴とする、請求項１７に記載の回路。
  19. 前記スイッチング制御回路は、
    前記出力電圧のロジックレベルにより、前記スイッチング制御回路の出力端と、前記第１トランジスタのゲート端及び前記第２トランジスタのゲート端のうちいずれか一つと、を連結させる、インバータを含む、
    ことを特徴とする、請求項１７に記載の回路。
  20. 前記インバータは、
    ロジックハイレベルの出力電圧を受信した場合、前記スイッチング制御回路の出力端と、前記第１トランジスタのゲート端とを連結させ、
    ロジックローレベルの出力電圧を受信した場合、前記スイッチング制御回路の出力端と、前記第２トランジスタのゲート端とを連結させる、
    ことを特徴とする、請求項１９に記載の回路。
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