CN109285578B - 包括动态电压和频率缩放开关的存储器件及其操作方法 - Google Patents

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Abstract

一种存储器件，包括第一开关，用于切换第一电源电压并将第一电源电压传送到第一电源轨的公共节点。第二开关切换第二电源电压，并将第二电源电压传送到公共节点。在存储器件的初始驱动期间，控制逻辑生成用于控制第一开关的第一控制信号。屏蔽电路通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在该存储器件的初始驱动时段的至少部分时段中维持导通状态。

Description

包括动态电压和频率缩放开关的存储器件及其操作方法
相关申请的交叉引用
本申请要求于2017年7月20日在韩国知识产权局提交的韩国专利申请第10-2017-0092261的权益，其公开通过引用整体并入本文。
技术领域
本公开涉及一种存储器件，并更具体地，涉及一种包括动态电压和频率缩放(DVFS)开关的存储器件及其操作方法。
背景技术
在高性能电子系统中广泛使用的半导体存储器件的容量和速度正在增加。作为半导体存储器件的示例，动态随机存取存储器(DRAM)是易失性存储器，并且通过在电容器中存储的电荷来确定数据。
DRAM可以通过使用各种电平的电源电压来执行内部操作。另外，当应用动态电压和频率缩放(DVFS)技术时，可以在DRAM的各种操作模式中控制电源电压和操作频率。另外，对于电源电压管理，DRAM可以包括多个电源轨和与电源轨相连的开关。根据开关的连接结构，可以存在两个电源电压连接到的公共节点(或短节点)。此时，在DRAM的初始驱动期间，在电源电压的电平稳定之前，可发生错误的切换操作。此外，当峰值电流流向公共节点时，存在元件损坏的可能性。
发明内容
本公开描述了一种存储器件及其操作方法，该存储器件能够降低在存储器件的初始操作期间由峰值电流或反向电流的生成引起的性能劣化和电路损坏的可能性。
根据本公开的一个方面，提供了一种存储器件，包括：第一开关，用于切换第一电源电压，并将第一电源电压传送到第一电源轨的公共节点；第二开关，用于切换第二电源电压，并将第二电源电压传送到公共节点；控制逻辑，用于在存储器件的初始驱动期间生成用于控制第一开关的第一控制信号；和屏蔽电路，布置为对应于第一开关来控制切换，通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，使得第一开关在存储器件的初始驱动时段的至少部分时段中维持导通状态
根据本公开的另一方面，提供了一种存储器件，根据低功率双倍数据速率(LPDDR)规范接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L。所述存储器件包括：第一动态电压和频率缩放(DVFS)开关，连接在用于传送第二高功率电压VDD2H的第一电源轨、和用于传送遵照DVFS功能的至少两个电源电压的第二电源轨之间；第二DVFS开关，连接在用于传送第二低功率电压VDD2L的第三电源轨和该第二电源轨之间；和屏蔽电路，用于接收用于在存储器件的初始驱动时段内控制第一DVFS开关的第一DVFS控制信号，屏蔽第一DVFS控制信号，并向第一DVFS开关提供用于在初始驱动时段中导通第一DVFS开关的第一屏蔽DVFS控制信号。
根据本公开的一个方面，一种操作存储器件的方法，包括：在该存储器件的初始驱动时段中生成用于控制该第一DVFS开关的第一DVFS控制信号，在该初始驱动时段中生成用于屏蔽该第一DVFS控制信号的第一内部控制信号，通过对所述第一DVFS控制信号和第一内部控制信号执行运算，生成始终维持第一逻辑状态的第一屏蔽DVFS控制信号，和响应于该第一屏蔽DVFS控制信号，在初始驱动时段中维持第一DVFS开关的导通状态。该存储器件根据低功率双倍数据速率(LPDDR)规范接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L，并且该存储器件包括用于将第二高功率电压VDD2H传送到第一电源轨的第一DVFS开关、以及用于将第二低功率电压VDDD2L传送到第一电源轨的第二DVFS开关。
根据本公开的一个方面，提供了一种存储器件，具有由第一电源电压或第二电源电压供电的存储单元。第一开关，在该存储器件的供电操作模式期间，当由第一控制信号的第一状态激活时，将第一电源电压传递到电源轨，并且当由第一控制信号的第二状态停用时，不将第一电源电压传递到电源轨。在该存储器件的加电操作模式期间，屏蔽电路忽略第一控制信号激活或停用第一开关的能力，并激活第一开关。
在根据本公开的存储器件及其操作方法中，在存储器件的初始驱动时段中，通过降低由动态电压和频率缩放(DVFS)开关的切换引起的峰值电流、以及根据DVFS开关的不稳定状态的反向电流生成概率，可能减少泄漏电流和元件损坏概率，并且可能防止短路(power-short)。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的实施例，其中：
图1是图示了根据实施例的包括存储器件的存储系统的框图；
图2是图示了布置在动态随机存取存储器(DRAM)中的电源轨的示例的图；
图3A和3B是图示了根据动态电压和频率缩放(DVFS)技术的切换操作的示例的电路图；
图4A是通过DVFS开关生成峰值电流的存储器件的现有技术示例；
图4B以图形方式图示了在图4A所示的现有技术存储器件生成峰值电流之前、期间和之后、该现有技术存储器件的电压和电流；
图5是图示了根据实施例的存储器件的配置的框图；
图6和7是图示了根据实施例的存储器件的实现示例的电路图和操作波形图；
图8是图示了根据实施例的操作存储器件的方法的流程图；
图9是图示了根据可修改实施例的DRAM的电路图；
图10A和10B是图示了在DVFS开关中生成的反向电流现象的示例的图；
图11图示了根据本公开的实施例的DRAM的供电时序；
图12A和12B图示了根据本公开的实施例的用于防止反向电流的系统；
图13A和13B图示了根据本公开的实施例的用于防止反向电流的另一系统；
图14是图示了根据另一实施例的存储器件的实现示例的框图；和
图15是图示了根据另一实施例的存储系统的框图。
具体实施方式
图1是图示了根据实施例的包括存储器件的存储系统10的框图。在以下实施例中，对应于易失性存储器的动态随机存取存储器(DRAM)被图示为在存储器系统10中包括的存储器件。然而，本公开的实施例不限于此。例如，存储器件可以应用于另一种易失性存储器，或者根据本公开实施例的存储器件可以应用于非易失性存储器，例如电阻存储器件或闪存器件。
存储器系统10可以包括DRAM 100和功率管理集成电路(PMIC)101。DRAM 100可以从PMIC 101接收一个或多个电压(或电源电压)。可以根据各种规范之一驱动DRAM 100。例如，可以根据低功率双倍数据速率(LPDDR)规范，来驱动DRAM 100。
DRAM 100可以从PMIC 101接收各种电平的电源电压。在图1中，作为示例图示了在LPDDR规范中定义的第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L。例如，第一电源电压VDD1具有最高电平，第二高功率电压VDD2H具有第二高电平，而第二低功率电压VDD2L可以具有最低电平。以上术语可以任意定义。例如，具有最高电平的电压VDD1被称为第二电源电压，具有第二高电平的电压VDD2H被称为第一高功率电压，并且具有最低电平的电压VDD2L可以被称为第一低功率电压。
DRAM 100可以对应于各种半导体存储器件中的一种。根据实施例，DRAM 100可以对应于双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等之一。另外，DRAM 100可以根据各种规范执行通信。例如，DRAM 100可以根据包括LPDDR5的LPDDR规范执行通信。
根据本公开的实施例，DRAM 100可以包括控制逻辑110、电源轨/控制开关块120和内部电路块130。内部电路块130可以包括与存储操作相关的各种电路。例如，尽管未在图1中示出，但是DRAM 100可以包括：包括多个DRAM单元的存储单元阵列和包括用于驱动存储单元阵列的各种电路块的周边(peri)电路。例如，内部电路块130可以包括配置存储单元阵列和周边电路的多个电路块中的至少一些。
根据实施例，在DRAM 100中提供用于存储操作的各种电路块，并且一些电路块可以根据每个电路块使用的电源电压的特性，而选择性地接收至少两个电源电压。例如，DVFS技术可以应用于DRAM 100，并且根据基于DVFS技术的DRAM 100的操作模式，具有高电平的电源电压被提供到特定电路块，或者具有低电平的电源电压可以被提供到特定电路块。在下文中，假设当应用DVFS技术时，内部电路块130包括选择性地接收第二高功率电压VDD2H和第二低功率电压VDD2L的电路块。然而，本公开的实施例不必限于此。当应用DVFS技术时，可以将DRAM 100中使用的电源电压之中的不同种类的两个或更多电源电压提供到内部电路块130。
根据实施例，DRAM 100控制提供到内部电路块130的时钟信号的频率，或者可以改变提供到内部电路块130的电源电压的电平，以便控制操作性能。例如，当DRAM 100进入低功率模式(或低性能操作模式或低速操作模式)时，可以将第二低功率电压VDD2L提供到内部电路块130。另一方面，当DRAM 100进入正常功率模式(或高性能操作模式或高速操作模式)时，可以将第二高功率电压VDD2H提供到内部电路块130。
根据实施例，电源轨/控制开关块120包括用于传送电源电压的多个电源轨、和用于在多个电源轨之间传送电源电压的开关(例如，控制开关)。例如，多个电源轨用于传送第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L，并且控制开关块可以包括在多个电源轨之间布置的开关，以便向内部电路块130提供电源电压。
开关可以包括：第一DVFS开关，用于将第二高功率电压VDD2H传送到特定电源轨(例如，第一电源轨)；以及第二DVFS开关，用于将第二低功率电压VDD2L传送到第一电源轨。内部电路块130可以通过第一电源轨接收电源电压。例如，当在正常功率模式下导通第一DVFS开关时，内部电路块130可以从第一电源轨接收第二高功率电压VDD2H，并且当在低功率模式下导通第二DVFS开关时，内部电路块130可以从第一电源轨接收第二低功率电压VDD2L。
作为实现示例，第一DVFS开关和第二DVFS开关可以连接到第一电源轨的公共节点(例如，短节点)。此时，在DRAM 100的初始驱动期间，存在其中向DRAM 100提供的(或在DRAM100中使用的)电源电压的功率增加的时段(例如，加电时段)。在加电时段中，用于控制第一DVFS开关和第二DVFS开关的控制信号的电平可以处于不稳定状态。此时，在其中关断所有DVFS开关的状态下，当在电源电平增加后导通DVFS开关时，大电流(例如，峰值电流)快速流过第一电源轨的公共节点中存在的电容组件(例如，寄生电容组件)，使得功耗可增加或者可发生元件损坏。另外，在其中电源电平低于DVFS开关的阈值电压的状态下，DVFS开关的通/断状态对应于未知状态，并且根据DVFS开关的错误操作，可发生短路。
根据实施例，在DRAM 100的初始驱动时段中，控制逻辑110可以向电源轨/控制开关块120提供用于控制第一DVFS开关和第二DVFS开关的控制信号Ctrl_DVFS1和Ctrl_DVFS2。另外，响应于第一DVFS开关和第二DVFS开关中的至少一个来布置屏蔽电路121，并且在DRAM 100的初始驱动时段中，屏蔽电路121可以执行用于控制第一DVFS开关和第二DVFS开关的至少一个开关状态(导通或关断状态)的信号处理操作。根据实施例，第一和第二DVFS开关的开关状态可以由屏蔽电路121控制，而不管控制信号Ctrl_DVFS1和Ctrl_DVFS2的状态如何。也就是说，屏蔽电路121可以被定义为屏蔽控制信号Ctrl_DVFS1和Ctrl_DVFS2，并且可以被定义为输出所屏蔽的控制信号。
例如，当响应于第一DVFS开关而布置屏蔽电路121时，屏蔽电路121从控制逻辑110接收第一控制信号Ctrl_DVFS1，执行用于屏蔽处理的一个或多个操作以生成第一屏蔽控制信号，并且可以使用所生成的第一屏蔽控制信号用于控制第一DVFS开关。
作为操作示例，为了防止大峰值电流快速流过第一电源轨的公共节点，在DRAM100的初始驱动时段中，屏蔽电路121可以执行用于维持第一DVFS开关和第二DVFS开关中的至少一个处于导通状态的控制操作。例如，在DRAM 100的初始驱动时段中，第一屏蔽控制信号可以维持其中导通第一DVFS开关的逻辑状态。也就是说，可能防止在初始驱动时段中关断第一和第二DVFS开关，因此可能防止生成峰值电流，并防止峰值电流损坏元件。
另一方面，尽管在图1中未示出，但是DRAM 100可以进一步包括根据其他特性接收电源电压的其他电路块。例如，可以在DRAM 100中进一步提供仅使用上述电源电压之中的第一电源电压VDD1的电路块、仅使用第二高功率电压VDD2H的电路块、以及仅使用第二低功率电压VDD2L的电路块。
图2是图示了布置在DRAM中的电源轨的示例的图。
参考图1和2，上述各种电源电压可以通过DRAM 100中的电源轨传送。例如，在图2中，作为用于传送从外部提供的电源电压的电源轨，图示了用于传送第一电源电压VDD1的VDD1电源轨、用于传送第二高功率电压VDD2H的VDD2H电源轨、以及用于传送第二低功率电压VDD2L的VDD2L电源轨。另外，在图2中，作为用于向DRAM 100中的各个电路块传送电源电压的电源轨，图示了用于传送第一内部电压VINT的VINT电源轨、用于传送第二内部电压VPWR_INT的VPWR_INT电源轨、和用于传送第三内部电压VPWR_2H的VPWR_2H电源轨。考虑到VINT电源轨、VPWR_INT电源轨、和VPWR_2H电源轨被布置以便将电源电压传送到DRAM 100中的各种电路块，可以将它们称为内部电源轨。
VINT电源轨传送应用DVFS技术的第一内部电压VINT。根据DVFS切换，第一内部电压VINT可以对应于第二高功率电压VDD2H或第二低功率电压VDD2L。另外，第二内部电压VPWR_INT对应于应用DVFS和功率选通(PG)技术的电源电压，并且第二内部电压VPWR_INT可以对应于通过PG开关传送到VPWR_INT电源轨的第一内部电压VINT。。
DRAM 100中的各种电路块连接到VINT电源轨以接收第二高功率电压VDD2H或第二低功率电压VDD2L，或者可以连接到VPWR_INT电源轨以接收应用PG的第二高功率电压VDD2H或第二低功率电压VDD2L。另外，VPWR_2H电源轨可以被布置用于DRAM 100中的排他使用第二高功率电压VDD2H的一些电路块。例如，VPWR_2H电源轨可以通过PG开关连接到VDD2H电源轨。
DRAM 100中的电路块通过多个电源轨和连接到电源轨的开关接收电源电压。一些电路块仅规则地接收第一电源电压VDD1，而其他一些电路块可规则地接收第二低功率电压VDD2L。
图3A和3B是图示了根据动态电压和频率缩放(DVFS)技术的切换操作的示例的电路图。
参考图3A，存储器件可以包括连接到VDD2H电源轨的第一DVFS开关SW_DVFS1和连接到VDD2L电源轨的第二DVFS开关SW_DVFS2。第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2可以连接到VINT电源轨的节点。另外，电路块连接到VINT电源轨，并且可以接收各种电源电压。例如，根据存储器件的操作模式，第二高功率电压VDD2H或第二低功率电压VDD2L可以选择性地提供到电路块。也就是说，在存储器件的正常操作中，可以交替地切换第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2。
另一方面，参考图3B，存储器件可以包括连接到VDD2H电源轨的第一DVFS开关SW_DVFS1和连接到VDD2L电源轨的第二DVFS开关SW_DVFS2。另外，存储器件可以进一步包括连接在VINT电源轨和VPWR_INT电源轨之间的PG开关SW_PG。如上所述，第一DVFS开关SW_DVFS1基于切换操作将第二高功率电压VDD2H提供到VINT电源轨，并且第二DVFS开关SW_DVFS2可以基于第二切换操作将第二低功率电压VDD2L提供到VINT电源轨。另外，PG开关SW_PG可以将施加到VINT电源轨的电源电压传送到VPWR_INT电源轨，或者可以阻止电源电压的传送。
根据实施例，存储器件中包括的多个电路块中的一些连接到应用DVFS的VINT电源轨，并且一些其他电路块可以连接到应用DVFS和PG的VPWR_INT电源轨。例如，连接到VINT电源轨的电路块(电路BLK1)可以根据存储器件的操作模式，规则地接收第二高功率电压VDD2H或第二低功率电压VDD2L。另一方面，连接到VPWR_INT电源轨的电路块(电路BLK2)接收第二高功率电压VDD2H或第二低功率电压VDD2L。在存储器件的另一特定模式中，当PG开关SW_PG关断时，可阻止电源电压的供应。
图4A是通过DVFS开关生成峰值电流的存储器件的现有技术示例。图。图4B以图形方式图示了在图4A所示的现有技术存储器件生成峰值电流之前、期间和之后、该现有技术存储器件的电压和电流。在图4A和4B中，假设通过逻辑高控制信号导通DVFS开关，并且在存储器件的初始驱动期间，用于控制DVFS开关的控制信号被设置为处于逻辑低状态。
参考图4A和4B，在存储器件的初始驱动期间，存在加电时段，并且第二高功率电压VDD2H和第二低功率电压VDD2L的电平可以上升。此时，在存储器件的初始驱动时段中，第一和第二DVFS开关SW_DVFS1和SW_DVFS2维持关断状态，并且在初始化时段终止之后(或在电源电平完全上升之后)，第一DVFS开关SW_DVFS1被设置为导通，使得电流I_VDD可以流过通过第二高功率电压VDD2H连接到上述公共节点的电容组件Cpar。也就是说，电荷被第二高功率电压VDD2H快速注入电容组件Cpar中，并且注入处理中生成的峰值电流可损坏存储器件的元件。
图5是图示了根据实施例的存储器件200的配置的框图。不限于如上述实施例中那样的第二高功率电压VDD2H和第二低功率电压VDD2L，图5中图示的电源电压VDD_A和VDD_B可以通过可以应用于DVFS功能的其他各种电源电压来配置。
存储器件200包括用于切换各种电源电压的开关。在图5中，存储器件200被图示为包括连接到第一电源电压VDD_A的第一开关SW_A和连接到第二电源电压VDD_B的第二开关SW_B。另外，第一开关SW_A和第二开关SW_B中的每一个的一个节点可以连接到电源轨，用于传送至少两个电源电压。根据上述实施例，当第一电源电压VDD_A和第二电源电压VDD_B是与DVFS技术相关的第二高功率电压VDD2H和第二低功率电压VDD2L时，电源轨可以是VINT电源轨或VPWR_INT电源轨。
在存储器件的初始驱动期间，控制逻辑210可生成用于控制第一开关SW_A的第一控制信号VswH和用于控制第二开关SW_B的第二控制信号VswL。例如，控制逻辑210可以基于表示存储器件的初始化操作的初始化信息Info_ini，来生成第一控制信号VswH和第二控制信号VswL。初始化信息Info_ini在存储器件200中生成，或者可以由从用于控制存储器件200的控制器(未示出)提供的信号生成。
根据本公开的实施例，屏蔽电路220接收第一控制信号VswH和第二控制信号VswL，并且可以对第一控制信号VswH和第二控制信号VswL执行屏蔽处理。例如，当屏蔽电路220控制第一开关SW_A的开关状态时，屏蔽电路220生成通过屏蔽第一控制信号VswH获得的第一屏蔽控制信号VswH_M，并且可以将第一屏蔽控制信号VswH_M提供到第一开关SW_A。另一方面，当屏蔽电路220对第二控制信号VswL执行屏蔽处理时，屏蔽电路220生成通过屏蔽第二控制信号VswL而获得的第二屏蔽控制信号VswL_M，并且可以将第二屏蔽控制信号VswL_M提供到第二开关SW_B。
在图5中图示的配置中，在存储器件200的初始驱动时段中，第一开关SW_A可以通过第一屏蔽控制信号VswH_M维持导通状态。也就是说，在存储器件200的初始驱动时段中，不管第二开关SW_B的导通或关断状态如何，第一开关SW_A维持导通状态，使得电荷可以流到与电源轨的节点连接的电容组件。另外，在初始驱动时段之后，当第一开关SW_A维持导通状态并且第二开关SW_B通过切换控制操作处于关断状态时，先前流过的电荷存在于电容组件中，使得可能防止由于电荷快速流向电容组件而生成峰值电流。
图6和7是图示了根据实施例的存储器件300的实现示例的电路图和操作波形图。在图6和7中，图示了根据DVFS技术的DVFS开关。由于DVFS开关由p型金属氧化物半导体(PMOS)晶体管实现，所以每个DVFS开关由逻辑低控制信号导通。另外，图示了其中通过DVFS开关切换第二高功率电压VDD2H和第二低功率电压VDD2L的示例。连接到电源电压的DVFS开关可以被理解为连接到用于连接电源电压的电源轨的DVFS开关。
参考图6，存储器件300可以包括连接到第二高功率电压VDD2H的第一DVFS开关SW_DVFS1和连接到第二低功率电压VDD2L的第二DVFS开关SW_DVFS2。第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2可以连接到VINT电源轨。另外，存储器件300可以进一步包括根据上述实施例的屏蔽电路310。在图6中，图示了其中屏蔽电路310执行用于对第一控制信号Ctrl_DVFS1执行屏蔽处理的操作的示例。作为实现示例，屏蔽电路310可以包括与非门NAND和一个或多个反相器Inv1和Inv2。与非门NAND的输出通过节点“a”提供到第一反相器Inv1，并且第一反相器Inv1的输出提供到第二反相器Inv2。第一反相器Inv1的输出可以对应于用于控制第一DVFS开关SW_DVFS1的第一屏蔽控制信号Ctrl_DVFS1_M。另外，通过反转第一屏蔽控制信号Ctrl_DVFS1_M获得的第二反相器Inv2的输出可以对应于用于控制第二DVFS开关SW_DVFS2的第二控制信号Ctrl_DVFS2。
在图6中，屏蔽电路310被图示为提供第二控制信号Ctrl_DVFS2。然而，本公开的实施例不必限于此。例如，屏蔽电路310屏蔽第一控制信号Ctrl_DVFS1，并且第二控制信号Ctrl_DVFS2可以另外由存储器件300中的控制逻辑(未示出)生成。此外，屏蔽电路310可以包括与非门NAND和第一反相器Inv1。
根据操作示例，与非门NAND接收第一控制信号Ctrl_DVFS1和由存储器件300中的控制逻辑(未示出)生成的内部控制信号“evcch”，并且可输出第一控制信号Ctrl_DVFS1和内部控制信号的与非运算结果。另外，第一反相器Inv1可以将通过反转来自与非门NAND的运算结果而获得的信号提供到第一DVFS开关SW_DVFS1的栅极。另外，第一反相器Inv1可以将通过反转来自与非门NAND的运算结果而获得的输出提供到第一DVFS开关SW_DVFS1的栅极。另外，第二反相器Inv2可以将通过反转来自第一反相器Inv1的输出而获得的输出提供到第二DVFS开关SW_DVFS2的栅极。
下面将参考图7描述图6中图示的存储器件300的操作示例。
存储器件300中的控制逻辑(未示出)可基于图5中所示的初始化信息Info_ini，在存储器件300的初始驱动时段中生成内部控制信号“evcch”，并且内部控制信号“evcch”在初始驱动时段中可处于逻辑低状态。另外，控制逻辑可以生成第一控制信号Ctrl_DVFS1，并且由于在存储器件300的初始驱动时段中功率不具有稳定电平，所以第一控制信号Ctrl_DVFS1可以具有不稳定的波形。
能根据各种方法生成内部控制信号“evcch”，并且内部控制信号“evcch”能在如上所述的初始驱动时段中维持预定的逻辑状态。例如，当初始化信息Info_ini在初始驱动时段中维持预定逻辑状态时，内部控制信号“evcch”可以对应于初始化信息Info_ini。另外，可以基于与初始驱动时段相关的其他种类的信息，来生成内部控制信号“evcch”。例如，可以基于在存储器控制器和/或存储器件中生成的各种信息，来生成内部控制信号“evcch”。
当与非门NAND接收到逻辑低状态的内部控制信号“evcch”时，与非门NAND的输出可以具有逻辑高状态，而不管第一控制信号Ctrl_DVFS1如何。如图7中所示，与非门NAND的输出所施加到的节点“a”处于逻辑高状态。然而，因为在存储器件300的初始驱动时段中功率上升，所以节点“a”的电压具有其中其电平正常上升的波形。也就是说，具有图7中所示波形的电压可以施加到与与非门NAND的输出连接的节点“a”。
另一方面，第一反相器Inv1反转与逻辑高对应的与非门NAND的输出，使得提供到第一DVFS开关SW_DVFS1的第一屏蔽控制信号Ctrl_DVFS1_M可以处于逻辑低状态。另外，由于内部控制信号“evcch”在存储器件300的初始驱动时段中维持逻辑低状态，所以第一屏蔽控制信号Ctrl_DVFS1_M可以维持逻辑低状态，并且响应于第一屏蔽控制信号Ctrl_DVFS1_M，第一DVFS开关SW_DVFS1可以维持导通状态。另一方面，通过反转第一屏蔽控制信号Ctrl_DVFS1_M获得的信号可以作为第二控制信号Ctrl_DVFS2被提供到第二DVFS开关SW_DVFS2，并且根据第二控制信号Ctrl_DVFS2的电压电平状态，第二DVFS开关SW_DVFS2可以被导通或关断。
然后，在初始驱动时段终止并且存储器件300的功率稳定到正常状态之后，内部控制信号“evcch”在存储器件300的公共模式中转变为逻辑高状态，并且可以交替地切换第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2。例如，当第一控制信号Ctrl_DVFS1维持逻辑低状态时，第一屏蔽控制信号Ctrl_DVFS1_M维持逻辑低状态，并且响应于第一屏蔽控制信号Ctrl_DVFS1_M，第一DVFS开关SW_DVFS1可以维持导通状态。另一方面，当第二控制信号Ctrl_DVFS2维持逻辑高状态时，响应于第二控制信号Ctrl_DVFS2，第二DVFS开关SW_DVFS2可以维持关断状态。
根据图6和7中所示的上述实施例，在存储器件300的初始驱动时段中，开关(例如，第一DVFS开关SW_DVFS1)维持导通状态，使得VINT电源轨的节点可以被充电为与第二高功率电压VDD2H对应的电平。因此，在初始驱动时段终止之后，尽管通过第一DVFS开关SW_DVFS1或第二DVFS开关SW_DVFS2切换其电平充分升高的电源电压，但是可以减小上述电流的瞬时增加，并且可能防止损坏元件。
另一方面，在图6中，作为屏蔽电路310的实现示例，图示了一个与非门NAND和两个反相器Inv1和Inv2。然而，本公开的实施例不必限于此。例如，可以通过使用各种逻辑元件来实现屏蔽电路310，并且可以通过使用屏蔽电路310中的逻辑元件连同各种内部控制信号一起实现存储器件300，使得第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2中的至少一个在存储器件300的初始驱动时段中维持导通状态。
图8是图示了根据实施例的操作存储器件的方法的流程图。在图8中，图示了第一DVFS开关和第二DVFS开关，并且假设第一DVFS开关连接到第一电源电压，而第二DVFS开关连接到第二电源电压。
参考图8，当执行存储器件的初始化操作时，在操作S11中，电源电压的功率在初始驱动时段中上升，并且在初始驱动时段中，在操作S12中，可以生成用于控制连接到第一电源电压的第一DVFS开关的第一DVFS控制信号。为了执行根据本公开实施例的屏蔽处理，可以在操作S13中生成处于第一逻辑状态的内部控制信号。内部控制信号在初始驱动时段的至少一部分中维持第一逻辑状态。另外，第一逻辑状态可以基于用于屏蔽处理的逻辑电路的种类或第一DVFS开关的种类，而对应于逻辑高状态或逻辑低状态。
另外，可以执行用于屏蔽处理的操作。例如，在操作S14中，可以通过使用第一DVFS控制信号和内部控制信号执行运算，来生成第一屏蔽控制信号。第一屏蔽控制信号的逻辑状态可以用于导通第一DVFS开关。因此，在初始驱动时段的至少部分时段中，在操作S15中，可以响应于第一屏蔽控制信号导通第一DVFS开关。此时，用于控制连接到第二电源电压的第二DVFS开关的第二DVFS控制信号由存储器件中的控制逻辑生成，或者可以通过使用第一DVFS控制信号生成，并且第二DVFS开关可以在初始驱动时段中关断。
然后，在操作S16中，可以终止存储器件的初始化操作，并且在存储器件的公共模式中，第一屏蔽控制信号可以具有与第一DVFS控制信号相同的逻辑状态。另外，在存储器件的公共模式中，在操作S17中，可以交替切换第一DVFS开关和第二DVFS开关。如在先前实施例中所述，当在存储器件的初始驱动时段中导通第一DVFS开关时，共同连接到第一DVFS开关和第二DVFS开关的电源轨的公共节点中存在的电容组件被充电，使得在公共模式中，可以减小或去除由DVRFS开关的切换引起的峰值电流。
图9是图示了根据可修改实施例的DRAM的电路图。在描述图9中所示的组件时，由于图9的组件的操作与图6针对相同组件的操作相同或相似。所以将不给出其描述。
参考图9，存储器件400包括第一和第二DVFS开关SW_DVFS1和SW_DVFS2，并且可进一步包括根据上述实施例的屏蔽电路410。作为屏蔽电路410的实现示例，屏蔽电路410包括与非门NAND和一个或多个反相器Inv1和Inv2。
根据实施例，第一和第二DVFS开关SW_DVFS1和SW_DVFS2可以由MOS晶体管(例如，PMOS晶体管)实现，并且电源电压可以施加到每个MOS晶体管的主体(bulk)。例如，在图9中，第二高功率电压VDD2H可以施加到第一和第二DVFS开关SW_DVFS1和SW_DVFS2中的每一个的主体。
在存储器件400的初始化操作期间，存在加电时段。另外，根据本公开的实施例，在存储器件400的初始驱动时段中，可以导通第一DVFS开关SW_DVFS1。因此，当第一DVFS开关SW_DVFS1导通时，VINT电源轨的公共节点C的电压可以增加到第二高功率电压VDD2H。
此时，第二DVFS开关SW_DVFS2的一个电极连接到公共节点C，使得连接到第二DVFS开关SW_DVFS2的公共节点C的电极的电压可以高于主体的电压。在这种情况下，通过第二DVFS开关SW_DVFS2的主体生成反向电流，使得可以生成电流泄漏和元件损坏可能性。另一方面，根据当前实施例，连接到第一DVFS开关SW_DVFS1的第二高功率电压VDD2H被提供到第二DVFS开关SW_DVFS2的主体，使得可能降低生成反向电流的可能性。
另一方面，在图9中，第二高功率电压VDD2H被图示为提供到第二DVFS开关SW_DVFS2的主体。然而，本公开的实施例不必限于此。例如，可以实现电路，使得比上述实施例中描述的第二高功率电压VDD2H具有更高电平的第一电源电压VDD1被提供到第二DVFS开关SW_DVFS2的主体。
另一方面，图10A和10B是图示了在DVFS开关中生成的反向电流现象的示例的图。将不给出与以下实施例中图示的组件之中的上述实施例的组件相同的组件的描述。
参考图10A和10B，第一DVFS开关SW_DVFS1和第二DVFS开关SW_DVFS2可以由PMOS晶体管实现，并且第二高功率电压VDD2H可以施加到每个DVFS开关的主体。在存储器件的初始化操作期间，在加电时段中，第二低功率电压VDD2L的电平可以高于第二高功率电压VDD2H的电平。在这种情况下，可以如图10A所示生成反向电流Irev。
图11至13A和13B是图示了根据本公开的实施例的减少反向电流Irev的生成的示例的图。在下文中，存储器件对应于DRAM。
参考图11，图示了DRAM和PMIC的供电定时的示例，并且可以控制从PMIC提供到DRAM的各种电源电压的接收定时。例如，DRAM可以从PMIC接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L。另外，例如，DRAM还从PMIC接收VDDQ电压。出于各种目的，可以在DRAM中使用VDDQ电压。例如，可以使用VDDQ电压用于数据的输入和/或输出。
DRAM和PMIC之间的电源电压的传送或接收定时可以先前设置。例如，可以将第二高功率电压VDD2H和第二低功率电压VDD2L设置为从PMIC提供到DRAM，以便具有先前设置的电平差V2diff。另外，例如，为了第二高功率电压VDD2H和第二低功率电压VDD2L在具有上述电平差V2diff的情况下提供到DRAM，DRAM可以在接收第二高功率电压VDD2H后的预定时间之后接收第二低功率电压VDD2L。可以按照各种方式控制电源电压的传送或接收定时。例如，包括DRAM和PMIC的系统可以进一步包括用于控制DRAM和PMIC的控制装置(例如，存储器控制器或应用处理器)，并且控制装置可以控制PMIC以便传送或接收电源电压，如图11所示。
图12A和12B图示了用于防止上述反向电流的系统20的实现示例。在图12A中，DRAM被示为仅使用第二高功率电压VDD2H。因此，DRAM包括用于接收第二高功率电压VDD2H和第二低功率电压VDD2L的端口，并且可以通过这两个端口提供来自PMIC的第二高功率电压VDD2H。也就是说，在图12A所示的实施例中，在DRAM的初始驱动时段中，可以仅对第二高功率电压VDD2H执行设立处理。
参考图12B，图示了由图12A的DRAM接收的电源电压的电平。如图12B中所示，提供到用于接收第二高功率电压VDD2H和第二低功率电压VDD2L的端口的电源电压的电平可以相同。也就是说，在DRAM的初始驱动时段中，第二高功率电压VDD2H和第二低功率电压VDD2L中的一个可以被施加到图10A中所示的电路。因此，可能防止由于其中第二低功率电压VDD2L的电平高于第二高功率电压VDD2H的电平的现象、而生成反向电流Irev。
另一方面，参考图13A和13B中所示的系统30和波形图，PMIC将第二高功率电压VDD2H和第二低功率电压VDD2L提供到DRAM。PMIC进一步包括低压降输出线性稳压器(LDO)，并且LDO稳压器可以通过使用第二高功率电压VDD2H生成第二低功率电压VDD2L。因此，图13A中所示的各种电源电压可以具有图13B中所示的波形。此时，在第二高功率电压VDD2H和第二低功率电压VDD2L的设立过程中，第二高功率电压VDD2H和第二低功率电压VDD2L可以具有电平差，使得可能防止生成上述反向电流Irev。根据当前实施例，可以基于LDO稳压器的操作，维持第二高功率电压VDD2H和第二低功率电压VDD2L之间的电平差V2diff，而无需最近设立第二低功率电压VDD2L或将第二低功率电压VDD2L最近提供到DRAM，以使第二高功率电压VDD2H和第二低功率电压VDD2L具有如上述实施例中那样的电平差V2diff。
图14是图示了根据另一实施例的存储器件500的实现示例的框图。在图14中，通过根据上述实施例的初始操作，设立电源电压(例如，VDD2H和VDD2L)，并且将电源电压(例如，VDD2H和VDD2L)提供到存储器件500中的各种电路块。
参考图14，存储器件500可以包括存储单元阵列510、行解码器520、列解码器530和控制逻辑540。此外，存储器件500可以进一步包括第一电压区域550和第二电压区域560。第一电压区域550对应于数据路径区域(或DVFS区域)，并且可包括一个或多个数据处理块。另外，第二电压区域560可以包括用于控制数据路径区域的一个或多个控制块。例如，第一电压区域550可以包括用于放大数据的输入和输出读出放大器551、用于根据列解码结果选通数据(DATA)的输入和输出选通电路552、以及用于向外部传送数据(DATA)并从外部接收数据的输入和输出缓冲器553。另外，第二电压区域560可以包括用于控制第一电压区域550的数据处理块的控制块(例如，Ctrl1，Ctrl 2，Ctrl 3)。例如，图示了第一至第三控制块561至563。
存储单元阵列510可以包括连接到多个字线和多个位线的存储单元。行解码器520可以响应于来自外部的行地址，来选择字线。另外，列解码器530可以响应于来自外部的列地址，来选择位线。在数据记录操作期间，基于行解码器520和列解码器530的选择操作，可以将记录数据DATA提供到存储单元阵列510的选择存储单元。此外，在数据读取操作期间，基于行解码器520和列解码器530的选择操作，从存储单元阵列510读取的读取数据DATA可以被提供到存储器件500的外部。
控制逻辑540可以控制存储器件500中的整体操作。例如，控制逻辑540可以包括命令解码器(CMD Dec)，并且可以响应于来自存储器控制器的命令，来控制存储器件500中的各种电路块。例如，控制逻辑540可以控制第二电压区域560的第一至第三控制块561至563，并且第一至第三控制块561至563可以基于控制逻辑540的控制，来控制第一电压区域550中的数据处理块。例如，在数据记录操作期间，基于第一至第三控制块561至563的控制，记录数据DATA可以通过输入和输出缓冲器553、输入和输出选通电路552、以及输入和输出读出放大器551，提供到存储单元阵列510。另外，在数据读取操作期间，基于第一至第三控制块561至563的控制，可以通过输入和输出读出放大器551、输入和输出选通电路552、以及输入和输出缓冲器553，将读取数据DATA提供到外部。
例如，由于在上述实施例中第一电压区域550对应于DVFS区域，所以第一电压区域550可以连接到VINT电源轨或VPWR_INT电源轨，并且第二高功率电压VDD2H或第二低功率电压VDD2L可以被提供到第一电压区域550。另一方面，第二电压区域560规则地接收第二高功率电压VDD2H。在上述实施例中，可以将通过VPWR_2H传送的电源电压提供到第二电压区域560(例如，VDD2H区域)中的电路块。
根据实现示例，第一电压区域550和第二电压区域560可以在功能上和物理上彼此分离。也就是说，根据电路块的功能，如上所述，可以定义电压区域，并且阱(well)可以与第一电压区域550和第二电压区域560物理地分离。如上所述，当区域分离时，在相同电压区域中包括的电路块彼此相邻(或在相同的阱中形成)。因此，可以适当地布置电源轨以对应于相应的电压区域。
另一方面，控制逻辑540可以生成用于控制存储器件500中提供的DVFS开关(未示出)的控制信号，或者可以生成用于屏蔽处理的一个或多个内部控制信号。另外，屏蔽电路被布置为对应于DVFS开关(未示出)中的至少一个，并且通过根据上述实施例在存储器件500的初始驱动时段中执行的屏蔽处理，可减小生成峰值电流的可能性。
图15是图示了另一示例性存储系统的框图。在图15中，图示了包括应用处理器710和存储器件720的数据处理系统600，并且应用处理器710中的存储器控制模块711和存储器件720可以配置存储系统。具体地，存储器控制模块711可以将命令CMD、地址ADD和数据DATA传送到存储器件720。此外，存储器件720可以包括存储单元阵列721、DVFS开关块722和控制逻辑723。此外，数据处理系统600可以进一步包括PMIC 701。PMIC 701可以将第二高功率电压VDD2H、第二低功率电压VDD2L、和第一电源电压VDD1提供到存储器件720。
应用处理器710可以由片上系统SoC实现。片上系统SoC可以包括具有预定标准总线规范的协议所应用到的系统总线(未示出)，并且可以包括连接到系统总线的各种知识产权(IP)。作为系统总线的标准规范，可以应用高级RISC机器(ARM)的高级微控制器总线架构(AMBA)协议。AMBA协议的总线类型可以是高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4、或AXI一致性扩展(ACE)。除了上述协议之外，可以应用另一类型的协议，例如SONICs公司的uNetwork、IBM的CoreConnect或OCP-IP的开放内核协议。
根据上述实施例，存储器件720可以执行与DVFS功能相关的各种操作。例如，存储器件720响应于来自存储器控制模块711的DVFS命令CMD_DVFS，执行内部切换操作，使得可以根据操作模式，将第二高功率电压VDD2H或第二低功率电压VDD2L选择性地提供到存储器件720中提供的各个电路块。
另一方面，DVFS开关块722可以包括根据上述实施例的DVFS开关，并且可以包括被布置为对应于至少一个DVFS开关的屏蔽电路。在存储器件620的初始驱动时段中，可以根据来自存储器控制模块711的控制来控制DVFS开关块722，使得至少一个DVFS开关在初始驱动时段中维持导通状态。因此，可能降低生成峰值电流的可能性。
如本领域中惯用的，可以在执行所描述的一个或多个功能的块的方面，描述和说明实施例。这些块(这里，可称为单元或模块等)在物理上由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等模拟和/或数字电路实现，并且可以可选地由固件和/或软件驱动。例如，这些电路可以实施在一个或多个半导体芯片中、或者诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件与执行块的其他功能的处理器的组合实现。在不脱离本公开的范围的情况下，这些实施例的每个块可以在物理上分离为两个或更多交互和离散块。同样地，在不脱离本公开的范围的情况下，可以将实施例的块在物理上组合为更复杂的块。
尽管已经参考其实施例具体示出了和描述了本公开，但是将理解的是，在不脱离以下权利要求的精神和范围的情况下，可在这里进行形式和细节上的各种改变。

Claims (25)

1.一种存储器件，包括：
第一开关，切换第一电源电压，并将第一电源电压传送至第一电源轨的公共节点；
第二开关，切换第二电源电压，并将第二电源电压传送至公共节点；
控制逻辑，在存储器件的初始驱动期间，生成用于控制第一开关的第一控制信号；和
屏蔽电路，通过向第一开关提供通过屏蔽第一控制信号所获得的第一屏蔽控制信号，控制第一开关在存储器件的初始驱动时段的至少部分时段中维持导通状态，
其中，所述第一电源电压和第二电源电压是非零值。
2.根据权利要求1所述的存储器件，其中所述第一电源电压比所述第二电源电压具有更高电平。
3.根据权利要求1所述的存储器件，其中：
所述第一电源电压是由低功率双倍数据速率(LPDDR)规范定义的VDD2H，并且所述第二电源电压是由LPDDR规范定义的VDD2L，
所述第一开关是第一动态电压和频率缩放(DVFS)开关，用于切换VDD2H用于DVFS功能，以及
所述第二开关是第二DVFS开关，用于切换VDD2L用于该DVFS功能。
4.根据权利要求1所述的存储器件，其中：
所述第一开关包括p型金属氧化物半导体(PMOS)晶体管，并且所述第一屏蔽控制信号施加到该PMOS晶体管的栅极，并且
所述第一屏蔽控制信号在初始驱动时段中维持逻辑低状态。
5.根据权利要求4所述的存储器件，其中：
该控制逻辑向该屏蔽电路提供第一内部控制信号，并且该第一内部控制信号在初始驱动时段内维持逻辑低状态，和
该屏蔽电路包括：
与非门逻辑，接收第一内部控制信号和第一控制信号，并生成第一输出信号；和
第一反相器，生成通过反转来自该与非门逻辑的第一输出信号而获得的第二输出信号，并将该第二输出信号提供到第一开关作为第一屏蔽控制信号。
6.根据权利要求5所述的存储器件，其中所述屏蔽电路进一步包括第二反相器，生成通过反转所述第二输出信号而获得的第三输出信号，并提供所述第三输出信号作为用于控制所述第二开关的第二控制信号。
7.根据权利要求1所述的存储器件，其中所述控制逻辑进一步在所述存储器件的初始驱动期间生成用于控制所述第二开关的第二控制信号。
8.根据权利要求1所述的存储器件，其中：
所述第一开关和第二开关中的每一个包括p型金属氧化物半导体(PMOS)晶体管，并且该第一电源电压比该第二电源电压具有更高的电平，并且
该第一电源电压作为所述第一开关和第二开关中的每一个的体电压施加。
9.根据权利要求1所述的存储器件，其中：
该存储器件从外部电源管理集成电路(PMIC)接收所述第一电源电压和第二电源电压，和
在与第一电源电压相比的预定延迟之后，将第二电源电压提供到该存储器件。
10.一种存储器件，根据低功率双倍数据速率(LPDDR)规范接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L，所述存储器件包括：
第一动态电压和频率缩放(DVFS)开关，连接在传送第二高功率电压VDD2H的第一电源轨、和传送遵照DVFS功能的至少两个电源电压的第二电源轨之间；
第二DVFS开关，连接在传送第二低功率电压VDD2L的第三电源轨和该第二电源轨之间；和
屏蔽电路，接收用于在存储器件的初始驱动时段中控制第一DVFS开关的第一DVFS控制信号，屏蔽第一DVFS控制信号，并向第一DVFS开关提供用于在初始驱动时段中导通第一DVFS开关的第一屏蔽DVFS控制信号。
11.根据权利要求10所述的存储器件，进一步包括控制逻辑，在所述存储器件的所述初始驱动时段中生成所述第一DVFS控制信号、和用于进行屏蔽处理所使用的第一内部控制信号。
12.根据权利要求11所述的存储器件，其中：
该第一DVFS开关包括第一金属氧化物半导体(MOS)晶体管，并且该第二DVFS开关包括第二MOS晶体管，和
该屏蔽电路向该第一MOS晶体管的栅极提供该第一屏蔽DVFS控制信号。
13.根据权利要求12所述的存储器件，其中所述屏蔽电路包括：
与非门逻辑，接收第一内部控制信号和第一DVFS控制信号，并执行与非运算，以生成第一输出信号；和
第一反相器，生成通过反转来自所述与非门逻辑的第一输出信号而获得的第二输出信号，并将第二输出信号提供到第一MOS晶体管的栅极作为该第一屏蔽DVFS控制信号。
14.根据权利要求13所述的存储器件，其中所述屏蔽电路进一步包括第二反相器，生成通过反转所述第二输出信号而获得的第三输出信号，并将所述第三输出信号提供到第二MOS晶体管的栅极作为第二DVFS控制信号。
15.根据权利要求13所述的存储器件，其中：
该第一内部控制信号具有在初始驱动时段中维持逻辑低状态的波形，和
该第二输出信号在初始驱动时段中维持用于导通第一MOS晶体管的逻辑状态。
16.根据权利要求12所述的存储器件，其中所述第二高功率电压VDD2H作为所述第二MOS晶体管的体电压施加。
17.一种操作存储器件的方法，其中：
该存储器件根据低功率双倍数据速率(LPDDR)规范接收第一电源电压VDD1、第二高功率电压VDD2H和第二低功率电压VDD2L，以及
该存储器件包括用于将第二高功率电压VDD2H传送到第一电源轨的第一动态电压和频率缩放(DVFS)开关、以及用于将第二低功率电压VDDD2L传送到第一电源轨的第二DVFS开关，该方法包括：
在该存储器件的初始驱动时段中生成控制该第一DVFS开关的第一DVFS控制信号；
在该初始驱动时段中生成屏蔽该第一DVFS控制信号的第一内部控制信号；
通过对所述第一DVFS控制信号和第一内部控制信号执行运算，生成始终维持第一逻辑状态的第一屏蔽DVFS控制信号；和
响应于该第一屏蔽DVFS控制信号，在初始驱动时段中维持第一DVFS开关的导通状态。
18.根据权利要求17所述的方法，进一步包括：
生成控制第二DVFS开关的第二DVFS控制信号；和
在初始驱动时段中，响应于第二DVFS控制信号，维持第二DVFS开关的关断状态。
19.根据权利要求17所述的方法，其中：
所述第一DVFS开关和第二DVFS开关中的每一个包括p型金属氧化物半导体(PMOS)晶体管，并且
所述第一屏蔽DVFS控制信号的生成包括：
对在初始驱动时段中维持第一逻辑状态的第一内部控制信号和第一DVFS控制信号执行与非运算；和
通过对与非运算的结果执行反相操作，而生成维持第一逻辑状态的第一屏蔽DVFS控制信号。
20.根据权利要求17所述的方法，进一步包括：当维持第一DVFS开关的导通状态时，将电荷注入到在初始驱动时段中连接到第一DVFS开关的第一电源轨的节点中存在的电容组件中。
21.一种存储器件，包括：
由第一电源电压或第二电源电压供电的存储单元；
第一开关，在该存储器件的供电操作模式期间，当由第一控制信号的第一状态激活时将第一电源电压传递到电源轨，并且当由第一控制信号的第二状态停用时不将第一电源电压传递到电源轨；和
屏蔽电路，在该存储器件的加电操作模式期间，忽略第一控制信号激活或停用第一开关的能力，并激活第一开关。
22.根据权利要求21所述的存储器件，其中所述第一开关由具有比所述第一电源电压小的幅度的第一电压激活。
23.根据权利要求22所述的存储器件，其中所述第一开关是p型金属氧化物半导体(PMOS)晶体管。
24.根据权利要求21所述的存储器件，其中所述屏蔽电路在第二控制信号具有第三状态时忽略所述第一控制信号，并且在所述第二控制信号具有第四状态时不忽略所述第一控制信号。
25.根据权利要求24所述的存储器件，其中所述屏蔽电路在逻辑上组合所述第一控制信号的第一值与所述第二控制信号的第二值，使得所述屏蔽电路仅当所述第二控制信号具有第三状态时，才忽略所述第一控制信号。
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