JP4308735B2

JP4308735B2 - 半導体回路

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Description

本発明は、半導体回路の電源制御に関するものである。

近年の半導体プロセスの微細化により、トランジスタのオフリーク電流が増大し、クロックや入出力信号の動作を停止させたＬＳＩの待機時の消費電流が無視できない大きさになってきた。特に、携帯機器の電源供給はバッテリーによるものが主であるため、システムとして何も動作していない待機状態に電源電流を消費してしまうことは大きな問題であり、この消費電流を削減することが大きな課題である。待機状態で消費電流を削減する方法はいくつか存在するが、ＬＳＩに供給する電源をスイッチ手段によって遮断する方法が最も効果的である。

電源を遮断する方法として、ＬＳＩ全体の電源を遮断する場合は通常の電源投入・遮断と変わりないので特に問題にはならないが、例えば内蔵時計を有するＬＳＩのように全体の電源を遮断できない場合には、常に電源オンとなる領域（バックアップエリア）と電源オフにできる領域（パワーオフエリア）とに分け、待機時にパワーオフエリアの電源を遮断するバッテリバックアップモードを持たせて消費電流を削減する。

この場合、バックアップエリアとパワーオフエリアの境界部分の回路を専用に設計する必要がある。即ち、パワーオフエリアの電源をオンからオフ、またはオフからオンに切り替える場合、電源電圧が安定するまでの過渡期に、バックアップエリアからパワーオフエリアへの電流の流れ込みが発生するので、これを抑止するための回路が必要となるからである。更に、バッテリバックアップモードでは、ＬＳＩに外付けする回路の電源供給も遮断することで、外付け部品の消費する電流も削減可能とする構成が必要とされている。

図２は、ＬＳＩと外付け回路からなる従来の半導体装置の概略の構成図である。
この半導体装置は、ＬＳＩを構成するロジックコア部１０、入出力部２０及び時計用クロックカウンタ（以下、「ＲＴＣ」という）３０と、外付け回路である信号生成部４０、スイッチ制御部５０、電源スイッチ６０及び電源７０とで構成されている。

ロジックコア部１０は、ＣＰＵ１１とシステムバス１２を有し、このシステムバス１２にポート制御部１３等の入出力制御部や図示しないメモリ等が接続されている。更にロジックコア部１０は、入出力部２０との間で信号レベルの変換を行うためのバッファ１４，１５等と、システムバス１２をＲＣＴ３０に接続するための出力バッファ１６と入力バッファ１７、及びこの入力バッファ１７の入力側に設けられたＥＳＤ対策用の保護ダイオード１８を有している。ロジックコア部１０には、バッテリバックアップモード時には遮断される１．５Ｖ系の電源電圧ＶＤＤＣＯＲＥが供給されるようになっている。

入出力部２０は、ＬＳＩと外部との間で信号の入出力を行うもので、各信号に対応したバッファ２１，２２等と、ロジックコア部１０のポート制御部１３から制御される複数のポート２３を有している。入出力部２０には、バッテリバックアップモード時には遮断される３．３Ｖ系の電源電圧ＶＤＤＩＯが供給されるようになっている。

ＲＴＣ３０は、バッテリバックアップモードでも常に電源が供給されるバックアップエリアに設けられ、外付けの水晶振動子で３２ｋＨｚのクロック信号ＣＬＫを発生する時計用のクロック発振器や計時機構を備えたＲＴＣコア部３１と、電源遮断に対応するためのインタフェース部３２で構成され、１．５Ｖ系の電源電圧ＶＤＤＲＴＣが供給されるようになっている。

インタフェース部３２は、ロジックコア部１０から与えられるマスク信号ｍｓｋを保持するために、インバータとＮＡＮＤゲートをループ状に接続したラッチ回路３３を有している。このラッチ回路３３は、電源電圧ＶＤＤＣＯＲＥが遮断されたときに保持しているデータが反転してしまうことを避けるため、この電源電圧ＶＤＤＣＯＲＥが下がり切った状態では必ず“Ｌ”を保持するように、ＮＡＮＤゲートに電源電圧ＶＤＤＣＯＲＥが与えられる回路となっている。ラッチ回路３３の出力信号は２段のフリップフロップ（ＦＦ）による同期回路３４に与えられ、ＲＴＣコア部３１で生成されるクロック信号ＣＬＫで同期化され、ひげ状の短いパルスが除去されて、マスク信号ｍｓｋｒとしてＡＮＤゲート３５に与えられるようになっている。ＡＮＤゲート３５は、ロジックコア部１０の出力バッファ１６から出力されるシステムバス１２の信号を、ＲＴＣコア部３１に与えるためのバッファを兼ねたマスク回路となっている。また、ロジックコア部１０からこのＲＴＣ３０へ入力される信号線と、電源電圧ＶＤＤＲＴＣ及び接地電圧ＧＮＤとの間には、保護ダイオード３６，３７が接続されている。

信号生成部４０は、ＬＳＩ全体を初期状態にするためのリセット信号ＲＳＴと、バッテリバックアップモード時にＲＴＣ３０への入力信号をマスクするためのマスク信号ＭＳＫを生成するもので、これらのリセット信号ＲＳＴとマスク信号ＭＳＫは、入出力部２０のバッファ２１，２２を介してロジックコア部１０へ与えられるようになっている。信号生成部４０は、入出力部２０と同じ３．３Ｖ系の電源電圧ＶＤＤＩＯで動作するようになっている。

スイッチ制御部５０は、電源７０から出力される３．３Ｖ系の電源電圧ＶＤＤＥＸで動作し、電源スイッチ６０に対する制御信号を出力するものである。また、電源スイッチ６０は、スイッチ制御部５０から与えられる制御信号に基づいて、電源７０から与えられるは電源電圧ＶＤＤＲＣＴ，ＶＤＤＥＸをオン・オフして、それぞれ電源電圧ＶＤＤＣＯＲＥ，ＶＤＤＩＯとして出力するものである。

この半導体回路の電源投入手順は次の通りである。
（１）スイッチ制御部５０によって電源スイッチ６０を制御して、電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥを供給する。電源電圧ＶＤＤＲＴＣ，ＶＤＤＥＸは、初期の電源投入時以外は、常時供給されている。この時、信号生成部４０から出力されるリセット信号ＲＳＴとマスク信号ＭＳＫは、共に“Ｌ”である。
（２）電源安定後に、信号生成部４０により、リセットとマスクを解除する。リセット信号ＲＳＴが“Ｈ”になると、ロジックコア部１０のリセット状態が解除され、ＣＰＵ１１の動作が開始する。また、ロジックコア部１０からＲＴＣ３０に出力されるマスク信号ｍｓｋも“Ｈ”となる。
（３）ＲＴＣ３０のＲＴＣコア部３１に対するマスク解除は、２段のフリップフロップによる同期回路３４があるため、ロジックコア部１０から与えられるマスク信号ｍｓｋが“Ｈ”になってから、３２ｋＨｚのクロック信号ＣＬＫの２クロックサイクル後に解除される。
（４）ＣＰＵ１１からバックアップエリアＲＴＣ３０へのアクセスが可能になる。

一方、この半導体回路の電源遮断手順は次の通りである。
（１）信号生成部４０により、リセット信号ＲＳＴとマスク信号ＭＳＫを、共に“Ｌ”にする。
（２）ＲＴＣ３０のＲＴＣコア部３１に対するマスク設定は、２段のフリップフロップ回路３４があるため、ロジックコア部１０から与えられるマスク信号ｍｓｋが“Ｌ”になってから、３２ｋＨｚのクロック信号ＣＬＫの２クロックサイクル後に設定される。
（３）スイッチ制御部５０によって電源スイッチ６０を制御して、電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥの供給を停止する。なお、電源電圧ＶＤＤＲＴＣ，ＶＤＤＥＸは、常時供給されている。

特開２００２−２２３１５６号公報特開２００２−３１２０７３号公報

しかしながら、前記半導体回路では、次のような問題があった。
（Ａ）入出力部２０におけるマスク信号ＭＳＫ用のバッファ２２は、図１に示すように、一般的には２つのインバータ２２ａ，２２ｂを縦続接続して構成されている。また、ロジックコア部１０におけるバッファ１５も、２つのインバータ１５ａ，１５ｂを縦続接続して構成されている。

電源投入前は電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥが接地電位ＧＮＤとなっているため、インバータ２２ａ，２２ｂ，１５ａ，１５ｂの入力側も出力側もすべて“Ｌ”である。電源が投入されると、時間の経過と共に電源レベルが安定し、インバータ２２ａ，１５ａの出力側のレベルが“Ｈ”となる。しかし、電源電圧ＶＤＤＩＯは、入出力部２０のほか信号生成部４０にも供給されるので、電源レベルが安定するまでの過渡期には、その立上がりが緩やかになる。このため、例えばインバータ２２ａの出力レベルが“Ｌ”となり、インバータ２２ｂの出力レベルが“Ｈ”、インバータ１５ａの出力レベルが“Ｌ”となって、ＲＴＣ３０に与えられるマスク信号ｍｓｋが“Ｈ”となる場合も一時的に発生する可能性がある。

この状態になると、ＲＴＣ３０のマスクが解除されてしまい、パワーオンエリアとバックアップエリアの境界での貫通電流が発生するばかりでなく、ＲＴＣコア部３１の誤動作を引き起こすおそれがある。
（Ｂ）電源遮断前にマスク信号ＭＳＫを“Ｌ”にした状態では、インバータ２２ａ，１５ａの出力側のレベルは“Ｈ”、インバータ２２ｂ，１５ｂの出力側のレベルは“Ｌ”であり、ＲＴＣ３０に与えられるマスク信号ｍｓｋは“Ｌ”となっている。

次に電源が遮断されると、時間経過と共に電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥが接地電圧ＧＮＤとなり、インバータ２２ａ，２２ｂ，１５ａ，１５ｂの入力側も出力側もすべて“Ｌ”となる。しかし、電源レベルが安定するまでの過渡期には、信号生成部４０の構成部品や電源容量などにより立下がりが一定でないため、インバータ２２ａの出力レベルが“Ｌ”となり、インバータ２２ｂの出力レベルが“Ｈ”、インバータ１５ａの出力レベルが“Ｌ”となって、ＲＴＣ３０に与えられるマスク信号ｍｓｋが“Ｈ”となる場合も一時的に発生する可能性がある。

この状態になると、電源投入時の問題と同様にＲＴＣ３０のマスクが解除されてしまい、パワーオンエリアとバックアップエリアの境界での貫通電流が発生するばかりでなく、ＲＴＣコア部３１の誤動作を引き起こすおそれがある。また、ＲＴＣ３０ではマスクが解除されると、ラッチ回路３３の保持内容が“Ｈ”になってしまうことが考えられる。電源電圧ＶＤＤＣＯＲＥが完全に接地電圧ＧＮＤになっていない状態では、ラッチ回路３０の“Ｈ”の出力信号がロジックコア部１０のバッファ１５を介して電源電圧を供給してしまう状態に陥り、このロジックコア部１０が電源遮断状態に移行できないという問題を引き起こす。
（Ｃ）異電源間のインタフェースでは、入力側の直近にＥＳＤ対策用の保護ダイオード（例えば、保護ダイオード１７，３６，３６）を入れる必要があるが、この保護ダイオードがあるために電源を遮断する際には、バックアップエリアからの出力信号Ｏ−ＲＴＣを“Ｌ”に設定しておく必要がある。もし、“Ｈ”のままで電源を遮断した場合、保護ダイオードの電源電圧ＶＤＤＣＯＲＥ側が接地電圧ＧＮＤになるため、この保護ダイオードが順方向となって、電源電圧ＶＤＤＣＯＲＥ側へ電流が流れる。電流が流れるとバックアップエリアから電源が供給され、電源遮断状態に移行できないという問題を引き起こす。
（Ｄ）マスク信号ｍｓｋは、マスクされた状態（“Ｌ”）から電源投入・遮断が行われた際にひげ状の信号によってマスクが解除されないように、同期回路３４において３２ｋＨｚのクロック信号ＣＬＫで短いパルス信号を除去するようにしている。クロック信号ＣＬＫは、ＣＰＵ１１からアクセスするためのバスクロック（図示していない）には同期していないため、ＲＴＣ３０内部でマスクが完了したタイミングをＣＰＵ１１側で正確に知ることができない。従って、マスクが完了していない状態で電源を遮断すると、ＲＴＣ３０で貫通電流が発生する問題や、ＲＴＣ３０内の図示しないレジスタが書き換わってしまう問題が発生する。また、マスクが解除されていない状態でＣＰＵ１１からレジスタにアクセスすると書き込みができず、読み出してもマスクによる固定値しか読み出せないという問題が発生する。
（Ｅ）保護ダイオードがある場合でマスク設定がされる前に電源が遮断されたり、電源遮断中にマスク信号ｍｓｋが“Ｈ”と認識された場合に、バックアップエリアからの出力信号Ｏ−ＲＴＣが“Ｈ”の場合には、保護ダイオードを介して電流が流れてしまい、電源遮断状態に移行できないという問題を引き起こす。

本発明は、上記の問題を解決して、確実に電源遮断状態に移行することができる半導体回路を提供することを目的としている。

本発明は、待機時に電源の供給が停止されるパワーオフエリア及び待機時でも電源が供給されるバックアップエリアを有する集積回路と、該集積回路への電源の供給を制御するスイッチ手段とを備えた半導体回路において、前記パワーオフエリアに、通常動作時にはハイレベルのマスク信号が設定され、待機状態に移行する前にロウレベルのマスク信号が設定されるレジスタを設けると共に、前記バックアップエリアに、待機状態に移行した後には該マスク信号のレベルをロウレベルに保持するラッチ回路、及び該ラッチ回路にロウレベルが保持されているときに、前記パワーオフエリアからの入力信号をロウレベルに固定するマスク回路を設けたことを特徴としている。

本発明では、通常動作状態から待機状態に移行する前にロウレベルのマスク信号が設定されるレジスタをパワーオフエリアに設けているので、バックアップエリアに対して待機状態に移行することを確実に伝えることができる。更に、バックアップエリアには、待機状態に移行した後には該マスク信号のレベルをロウレベルに保持するラッチ回路を有しているので、待機状態中はラッチ回路に必ずロウレベルが保持される。そして、ラッチ回路にロウレベルが保持されたときに、パワーオフエリアからの入力信号をロウレベルに固定するマスク回路を有しているので、前記問題点が解決され、確実に電源遮断状態に移行することができるという効果がある。

マスク回路を、ラッチ回路にロウレベルが保持されているときに、パワーオフエリアからの入力信号だけでなくパワーオフエリアへの出力信号もロウレベルに固定するように構成したり、パワーオフエリアからバックアップエリアとの間の入出力信号の状態を調べるために、このパワーオフエリアから読み出しができる状態試験レジスタを設けることにより、更に確実に貫通電流を無くして電源遮断状態に移行することができる。

図１は、本発明の実施例１を示す半導体装置の概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

この半導体装置は、ＬＳＩを構成するロジックコア部１０Ａ、入出力部２０Ａ及び時計用クロックカウンタ（以下、「ＲＴＣ」という）３０Ａと、このＬＳＩの外付け回路である信号生成部４０Ａ、スイッチ制御部５０Ａ、電源スイッチ６０及び電源７０とで構成されている。

ロジックコア部１０Ａは、図２と同様に、ＣＰＵ１１とシステムバス１２を有し、このシステムバス１２にポート制御部１３等の入出力制御部や図示しないメモリ等が接続されている。またロジックコア部１０Ａは、入出力部２０Ａとの間で信号レベルの変換を行うためのバッファ１４等と、システムバス１２をＲＣＴ３０Ａに接続するための出力バッファ１６と入力バッファ１７を有している。更に、このロジックコア部１０Ａは、ＣＰＵ１１からシステムバス１２を介してマスク信号ＭＳＫがセットされるマスクレジスタ１９を有しており、このマスク信号ＭＳＫがバッファ１５を介して、マスク信号ｍｓｋとしてＲＴＣ３０Ａに出力されるようになっている。なお、ロジックコア部１０Ａは、バッテリバックアップモード時には遮断される１．５Ｖ系の電源電圧ＶＤＤＣＯＲＥが供給されるパワーオフエリアに形成されている。

入出力部２０Ａは、ＬＳＩと外部との間で信号の入出力を行うもので、各信号に対応したバッファ２１等と、ロジックコア部１０Ａのポート制御部１３から制御される複数のポート２３ａ，２３ｂ等を有している。入出力部２０Ａは、バッテリバックアップモード時には遮断される３．３Ｖ系の電源電圧ＶＤＤＩＯが供給されるパワーオフエリアに形成されている。

ＲＴＣ３０Ａは、バッテリバックアップモードでも常に電源が供給されるバックアップエリアに設けられ、外付けの水晶振動子で３２ｋＨｚのクロック信号ＣＬＫを発生する時計用のクロック発振器や計時機構を備えたＲＴＣコア部３１と、電源遮断に対応するためのインタフェース部３２Ａで構成され、常時１．５Ｖ系の電源電圧ＶＤＤＲＴＣが供給されるバックアップエリアに形成されている。

インタフェース部３２Ａは、ロジックコア部１０Ａから与えられるマスク信号ｍｓｋを保持するための、ラッチ回路３３Ａを有している。このラッチ回路３３Ａは、入力側が無電圧になったときには“Ｌ”を保持するようになっており、入力側を接地電圧ＧＮＤにプルダウンする高い抵抗値を持つ抵抗３３ａ、入力側と接地電圧ＧＮＤの間に接続されたＮチャネル型のトランジスタ３３ｂ、入力側のレベルを反転してトランジスタ３３ｂのゲートに与えるインバータ３３ｃ、及びこのインバータ３３ｃに縦続して接続されたインバータ３３ｄで構成されている。

ラッチ回路３３Ａの出力信号は２段のフリップフロップによる同期回路３４に与えられ、ＲＴＣコア部３１で生成されるクロック信号ＣＬＫで同期化され、ひげ状の短いパルスが除去されて、マスク信号ｍｓｋｒとしてＡＮＤゲート３５に与えられるようになっている。ＡＮＤゲート３５は、ロジックコア部１０の出力バッファ１６から出力されるシステムバス１２の信号を、ＲＴコア部３１に与えるためのバッファを兼ねたマスク回路となっている。

信号生成部４０Ａは、ＬＳＩ全体を初期状態にするためのリセット信号ＲＳＴを生成するもので、このリセット信号ＲＳＴは、入出力部２０Ａのバッファ２１を介してロジックコア部１０Ａへ与えられるようになっている。信号生成部４０Ａは、入出力部２０Ａと同じ３．３Ｖ系の電源電圧ＶＤＤＩＯで動作するようになっている。

スイッチ制御部５０Ａは、電源７０から出力される３．３Ｖ系の電源電圧ＶＤＤＥＸと接地電圧ＧＮＤの間に接続された電源投入用のスイッチ５１及び抵抗５２の直列回路と、これに並列に接続された電源遮断用のスイッチ５３及び抵抗５４の直列回路で構成されている。スイッチ５１と抵抗５２の接続点は入出力部２０Ａのポート２３ａに接続されると共に、この接続点の電圧が電源スイッチ６０に対する制御信号ＣＯＮとして出力されるようになっている。また、スイッチ５３と抵抗５４の接続点は、入出力部２０Ａのポート２３ｂに接続されている。

電源スイッチ６０は、スイッチ制御部５０Ａから与えられる制御信号ＣＯＮに基づいて、電源７０から与えられるは電源電圧ＶＤＤＲＣＴ，ＶＤＤＥＸをオン・オフして、それぞれ電源電圧ＶＤＤＣＯＲＥ，ＶＤＤＩＯとして出力するものである。

次に、この半導体回路の電源投入及び電源遮断時の動作を説明する。
（I）電源投入時の動作
（１）スイッチ５１がオンにされると、抵抗５２で“Ｌ”にプルダウンされていた制御信号ＣＯＮとポート２３ａへの入力が“Ｈ”に吊り上げられる。制御信号ＣＯＮが“Ｈ”になることで、電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥの供給が開始される。なお、電源電圧ＶＤＤＲＴＣは、初期の電源投入時以外は、常時供給されている。この時点では、リセット信号ＲＳＴによってマスクレジスタ１９がリセットされ、マスク信号ＭＳＫは“Ｌ”となっている。従って、ＲＴＣ３０Ａのラッチ回路３３Ａの出力信号は“Ｌ”である。
（２）電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥが供給されてから安定した時点で、信号生成部４０Ａから出力されるリセット信号ＲＳＴが“Ｈ”となり、リセット状態が解除される。これにより、ＣＰＵ１１の動作が開始する。
（３）一定時間後に、ＣＰＵ１１からポート制御部１３にアクセスしてポート２３ａに“Ｈ”を検出すると、ＣＰＵ１１はスイッチ５１が押されたと認識し、ポート制御部１３に対してポート２３ａを出力モードに切り替えると共に、“Ｈ”を出力するように設定する。これにより、スイッチ５１がオフになっても、制御信号ＣＯＮは“Ｈ”となり、電源スイッチ６０はオンの状態を保持する。一方、一定時間後にＣＰＵ１１がコート２３ａの“Ｌ”を検出した場合には、電源がオフであると認識するため、電源遮断の動作が開始される。
（４）ＣＰＵ１１からマスクレジスタ１９にアクセスして、マスク信号ＭＳＫを“Ｈ”（マスク解除）に設定する。マスク信号ＭＳＫが“Ｈ”になると、ＲＴＣ３０Ａに与えられるマスク信号ｍｓｋが“Ｈ”になり、ラッチ回路３３Ａを介して同期回路３４に与えられる。なお、ラッチ回路３３Ａの入力側に接続された抵抗３３ｃは、抵抗値を大きく設定されているので、“Ｈ”のマスク信号ｍｓｋに対する影響はない。マスク信号ｍｓｋは、同期回路３４においてクロック信号ＣＬＫで同期され、マスク信号ｍｓｋｒとしてＡＮＤゲート３５に与えられる。これにより、ＲＴＣ３０へのアクセスが許可され、ロジックコア部１０Ａから与えられる入力信号Ｉ−ＲＴＣはＲＴＣコア部３１に入力される。
（II）電源遮断時の動作
（１）スイッチ５３がオンにされると、抵抗５４で“Ｌ”にされていたポート２３ｂへの入力が“Ｈ”に吊り上げられる。ＣＰＵ１１からポート制御部１３にアクセスしてポート２３ｂに一定時間“Ｈ”を検出すると、ＣＰＵ１１はスイッチ５３が押されたと認識し、電源遮断動作を開始する。なお、ポート２３ｂに“Ｈ”を検出してから一定時間以内に“Ｌ”を検出したときには、電源遮断動作は行わずに通常動作を継続する。
（２）ＣＰＵ１１からマスクレジスタ１９にアクセスして、マスク信号ＭＳＫを“Ｌ”（マスク設定）にする。マスク信号ＭＳＫが“Ｌ”になると、ＲＴＣ３０Ａに与えられるマスク信号ｍｓｋが“Ｌ”になり、ラッチ回路３３Ａを介して同期回路３４に与えられる。なお、ラッチ回路３３Ａのインバータ３３ａの出力信号は“Ｈ”になるので、トランジスタ３３ｄはオンとなり、このインバータ３３ａの入力側は接地電位ＧＮＤに接続されて“Ｌ”に固定される。マスク信号は、同期回路３４においてクロック信号ＣＬＫで同期され、ＡＮＤゲート３５に与えられる。これにより、ロジックコア部１０Ａから与えられる入力信号Ｉ−ＲＴＣはマスクされ、ＲＴＣ３０へのアクセスは禁止される。
（３）ＲＴＣ３０のマスクが完了したら、ＣＰＵ１１からポート制御部１３にアクセスしてポート２３ａを“Ｌ”にする。ポート２３ａが“Ｌ”になると、電源スイッチ６０がオフとなり、電源電圧ＶＤＤＩＯ，ＶＤＤＣＯＲＥの供給が遮断される。これにより、信号生成部４０Ａの電源供給も遮断されるので、リセット信号ＲＳＴも“Ｌ”となる。ＲＴＣ３０Ａの電源電圧ＶＤＤＲＴＣは供給されており、ラッチ回路３３Ａでは、“Ｌ”を保持したまま変化しない。この電源遮断の過渡期にマスク信号ｍｓｋが一時的に“Ｈ”になったとしても、ラッチ回路３３Ａはその“Ｈ”のレベルを保持することはないので、バッファ１５へ電流が流れることはない。

以上のように、この実施例１では、ロジックコア部１０ＡにＣＰＵ１１から制御可能なマスクレジスタ１９を設け、このマスクレジスタ１９からマスク信号ＭＳＫを出力するようにしている。これにより、従来のように信号生成部４０で生成されたマスク信号ＭＳＫのように電源のオン・オフの影響を受けることがなくなる。また、ＲＴＣ３０Ａ内のラッチ回路３３Ａは、“Ｌ”のみを保持する回路構成になっているので、電源遮断の過渡状態でマスク信号ｍｓｋが一時的に“Ｈ”になったとしても、バッファ１５へ電流が流れることはなく、マスク信号が電源電圧ＶＤＤＣＯＲＥのオン・オフの影響で解除される問題がなくなる。更に、ＬＳＩの外部からマクス信号ＭＳＫを入力する必要がないので、端子の数を減らすことができる。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）スイッチ制御部５０Ａの構成は説明を簡素化するための一例であり、スイッチ５１，５３を直接操作せずに各種の状態に応じて、スイッチを制御したりＣＰＵ１１に状態を伝えるように構成することができる。
（ｂ）ＲＴＣ３０Ａ内の同期回路３４は省略することができる。

図３は、本発明の実施例２を示すＲＴＣの構成図である。このＲＴＣ３０Ｂは、図１中のＲＴＣ３０Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。

このＲＴＣ３０Ｂは、ロジックコア部１０Ｂからの入力信号Ｉ−ＲＴＣのＲＴＣコア部３１への入力を、同期回路３４Ａから出力されるマスク信号ｍｓｋｒで制御するＡＮＤゲート３５に加えて、このＲＴＣコア部３１からロジックコア部１０Ｂへの出力信号Ｏ−ＲＴＣを同じマスク信号ｍｓｋｒで制御するＡＮＤゲート３８を有している。

更に、このＲＴＣ３０Ｂは、ロジックコア部１０Ｂからマスク信号ｍｓｋや入力信号Ｉ−ＲＴＣに重畳されて入力される過電圧から回路を保護するための保護ダイオード３６，３７を備えている。同様に、ロジックコア部１０Ｂ側でも、ＲＴＣ３０Ｂから出力信号Ｏ−ＲＴＣに重畳されて入力される過電圧から回路を保護するための保護ダイオード１８を備えている。

次に、電源遮断動作によってパワーオフエリアの電源が遮断されるときの動作を説明する。

電源遮断に先立って、ＣＰＵ１１からマスクレジスタ１９に対してマスク信号ＭＳＫを“Ｌ”に設定する。これにより、ＲＴＣ３０Ｂにおけるマスク信号ｍｓｋｒも“Ｌ”となる。これにより、ＲＴＣコア部３１に与えられる入力信号Ｉ−ＲＴＣが“Ｌ”に固定されると共に、このＲＴＣコア部３１からロジックコア部１０Ｂに出力される出力信号Ｏ−ＲＴＣも“Ｌ”に固定される。

その後、パワーオフエリアの電源電圧ＶＤＤＣＯＲＥを遮断する。これにより、バッファ１７及び保護ダイオード１８を含むロジックコア部１０Ｂ内のすべての回路への電源の供給が停止される。

以上のように、この実施例２のＲＴＣ３０Ｂは、電源遮断に先立ってマスク信号ＭＳＫが与えられたときに、パワーオフエリアへ出力する出力信号Ｏ−ＲＴＣを“Ｌ”に固定するＡＮＤゲートを有している。これにより、ＲＴＣ３０Ｂからロジックコア部１０Ｂの保護ダイオード１８に電流が流れることがなくなり、確実にバックアップモードへの移行が可能となる。

図４は、本発明の実施例３を示すＲＴＣの構成図である。このＲＴＣ３０Ｃは、図１中のＲＴＣ３０Ａに代えて設けられるもので、図１中の要素と共通の要素には共通の符号が付されている。

ＲＴＣ３０Ｃは、機能の追加されたＲＴＣコア部３１Ａを有している。即ち、このＲＴコア部３１Ａは、図示しないクロック発振器や計時機構に加えて、ロジックコア部１０Ｂに電源が投入されてマスクが解除されているときに、このロジックコア部１０Ｂから任意のデータを読み書きすることができる状態試験レジスタ３００を設けたものである。

この状態試験レジスタ３００の使用方法は、次のとおりである。
実施例１の（I）で説明したように、電源が投入されてＣＰＵ１１からマスクが解除され、マスクレジスタ１９から出力されるマスク信号ＭＳＫが“Ｈ”になった後、ＣＰＵ１１から状態試験レジスタ３００に対して“０”以外の任意の値を書き込む。更に、ＣＰＵ１１から状態試験レジスタ３００の内容を読み出し、書き込んだ任意の値が読み出されれば、マスクが解除されていると判定することができる。もしもマスクが解除されていなければ、ＡＮＤゲート３６から出力される出力信号Ｏ−ＲＴＣは“Ｌ”となるので、読み出された値は“０”となる。

一方、電源遮断時には、電源遮断に先立ってＣＰＵ１１からマスクを設定した後、このＣＰＵ１１から状態試験レジスタ３００に対して“０”以外の任意の値を書き込む。更に、ＣＰＵ１１から状態試験レジスタ３００の内容を読み出し、“０”の値が読み出されれば、マスクが設定されたと判定することができる。もしも書き込んだ任意の値が読み出されれば、マスクは設定されていないと判定される。ＲＴＣ３０Ｃのマスクが設定されたことを確認した後、電源を遮断する。

以上のように、この実施例３のＲＴＣ３０Ｃは、ＲＴＣコア部３１Ａに状態試験レジスタ３００を設けているので、マスクの設定・解除の状態をＣＰＵ１１から確認することが可能になり、マスクの解除を確認した後、ＲＴＣコア部３１Ａにアクセスしたり、マスクの設定を確認した後、電源を遮断したりすることができる。マスクが設定されていないのに電源を遮断して貫通電流が発生したり、ＲＴＣコア部３１Ａのレジスタの値が書き変わってしまうという問題がなくなる。

なお、任意のデータを読み書きできる状態試験レジスタ３００に代えて、“０”以外の固定値が設定された読み出し専用のレジスタを用いても良い。その場合は、レジスタに対する書き込みは行わず、予め設定された固定値が読み出されれば、マスクが解除されていると判定する。

図５は、本発明の実施例４を示すＲＴＣコア部の構成図である。
このＲＴＣコア部３１Ｂは、図３中のＲＴＣコア部３１に代えて設けられるもので、時計や計時機構として使用される複数のＲＴＣレジスタ３０１、状態試験レジスタ３０２及びアクセス制御レジスタ３０３を有している。状態試験レジスタ３０２は、実施例３における状態試験レジスタ３００と同様に、ロジックコア部１０Ｂから任意のデータを読み書きすることができるレジスタであるが、マスク信号ｍｓｋｒが“Ｈ”から“Ｌ”に変化するとリセットされ、その値が“０”となるように構成されている。また、アクセス制御レジスタ３０３は、ロジックコア部１０Ｂからのアクセスに対して、アドレス信号ＡＤに拘らず、必ず状態試験レジスタ３０２の内容をロジックコア部１０Ｂに出力する状態を設定するためのレジスタである。これらのレジスタ３０１〜３０３のデータ入力端子は、ロジックコア部１０Ｂから書き込みデータＷＤが与えられる書き込みデータバスに接続されている。

また、このＲＴＣコア部３１Ｂは、ロジックコア部１０Ｂから与えられるアドレス信号ＡＤを解読して各レジスタ３０１〜３０３に対する選択信号を出力するアドレスデコーダ３０４を有している。アドレスデコーダ３０４から出力される選択信号は、書き込み制御信号ＷＥとの論理積がとられて対応するレジスタ３０１〜３０３の書き込み制御端子に与えられると共に、セレクタ３０５に与えられるようになっている。

セレクタ３０５は、アドレスデコーダ３０４から出力される選択信号とアクセス制御レジスタ３０３に設定された信号に従い、レジスタ３０１，３０２の出力データを選択して読み出しデータＲＤとして読み出しデータバスに出力するものである。このセレクタ３０５では、アクセス制御レジスタ３０３に“Ｈ”が設定されたときに、アドレス信号ＡＤに拘らずに、状態試験レジスタ３０２の内容を読み出しデータＲＤとして出力するようになっている。

次に動作を説明する。
マスクを解除する場合、図１のＣＰＵ１１からマスクレジスタ１９にアクセスして、マスク信号ＭＳＫを“Ｈ”にセットする。マスク信号ＭＳＫは、マスク信号ｍｓｋとして図３のＲＴＣ３０Ｂに入力され、同期回路３４によってクロック信号ＣＬＫに同期された後、ＡＮＤゲート３５，３８のマスクを解除する。ＣＰＵ１１では、図５の状態試験レジスタ３０２に０以外の任意の値を書き込んで、直ちに読み出すことを繰り返す。状態試験レジスタ３０２から読み出した値が、書き込んだ値に一致した時点で、実際にＲＴＣコア部３１Ｂのマスクが解除されと判定する。その後、アクセス制御レジスタ３０３の内容を“Ｌ”に設定する。これにより、アドレス信号ＡＤに従って、ＲＴＣレジスタ３０１と状態試験レジスタ３０２のデータを読み出すことが可能になる。

マスクを設定する場合、ＣＰＵ１１からアクセス制御レジスタ３０３の内容を“Ｈ”に設定する。これにより、アドレス信号ＡＤに拘らず、状態試験レジスタ３０２の内容がセレクタ３０５で選択されて読み出しデータＲＤとして出力される。

次に、ＣＰＵ１１からマスクレジスタ１９にアクセスして、マスク信号ＭＳＫを“Ｌ”にセットする。これにより、ＲＴＣ３０Ｂ内のマスク信号ｍｓｋｒが“Ｌ”に固定され、ＲＴＣコア部３１Ｂがマスクされると共に、状態試験レジスタの値がリセットされて０になる。ＣＰＵ１１では、状態試験レジスタ３０２に０以外の任意の値を書き込んで、直ちに読み出すことを繰り返す。状態試験レジスタ３０２から読み出した値が０になった時点で、実際にＲＴＣコア部３１Ｂのマスクが設定されと判定する。

以上のように、この実施例４のＲＴＣコア部３１Ｂは、状態試験レジスタ３０２の内容だけを読み出す状態を設定することができるアクセス制御レジスタ３０３を有すると共に、マスク信号ｍｓｋｒがセットされたときに状態試験レジスタ３０２の値が０にリセットされるように構成している。これにより、マスク状態で読み出しデータバスに“Ｈ”のレベルが出力されることがなくなるので、ロジックコア部１０Ｂの電源遮断時に、保護ダイオード１８を介して電流が流れるという問題は発生しなくなる。

本発明の実施例１を示す半導体装置の概略の構成図である。従来の半導体装置の概略の構成図である。本発明の実施例２を示すＲＴＣの構成図である。本発明の実施例３を示すＲＴＣの構成図である。本発明の実施例４を示すＲＴＣコア部の構成図である。

符号の説明

１０Ａ，１０Ｂロジックコア部
１１ＣＰＵ
１８，３６，３７保護ダイオード
１９マスクレジスタ
２０Ａ入出力部
３０Ａ，３０Ｂ，３０ＣＲＴＣ
３１，３１Ａ，３１ＢＲＴＣコア部
３３Ａラッチ回路
３５，３８ＡＮＤゲート
３００，３０２状態試験レジスタ
３０３アクセス制御レジスタ
３０４アドレスレジスタ
３０５セレクタ

Claims

待機時に電源の供給が停止されるパワーオフエリア及び待機時でも電源が供給されるバックアップエリアを有する集積回路と、該集積回路への電源の供給を制御するスイッチ手段とを備えた半導体回路において、
前記パワーオフエリアに、通常動作時にはハイレベルのマスク信号が設定され、待機状態に移行する前にロウレベルのマスク信号が設定されるレジスタを設けると共に、
前記バックアップエリアに、待機状態に移行した後には該マスク信号のレベルをロウレベルに保持するラッチ回路、及び該ラッチ回路にロウレベルが保持されているときに、前記パワーオフエリアからの入力信号をロウレベルに固定するマスク回路を設けたことを特徴とする半導体回路。
前記マスク回路は、前記ラッチ回路にロウレベルが保持されているときに、前記パワーオフエリアからの入力信号と共に該パワーオフエリアへの出力信号をロウレベルに固定することを特徴とする請求項１記載の半導体回路。
前記パワーオフエリアから前記バックアップエリアとの間の入出力信号の状態を調べるために、該バックアップエリアに、該パワーオフエリアから読み出しができる状態試験レジスタを設けたことを特徴とする請求項１または２記載の半導体回路。
前記パワーオフエリアから前記バックアップエリアとの間の入出力信号の状態を調べるために、該バックアップエリアに、
前記パワーオフエリアからアドレスを指定してデータの読み書きが可能で、前記ラッチ回路にロウレベルが保持されたときには該データがロウレベルにリセットされる状態試験レジスタと、
前記パワーオフエリアから前記バックアップエリア内のレジスタに対する読み出しの禁止または許可を設定できるアクセス制御レジスタと、
前記アクセス制御レジスタに読み出しの禁止が設定されたときには、前記パワーオフエリアから指定された読み出しアドレスに拘らず、前記状態試験レジスタのデータを出力するセレクタとを、
設けたことを特徴とする請求項１または２記載の半導体回路。