JPH0573349A - スタンバイ制御回路 - Google Patents
スタンバイ制御回路Info
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- JPH0573349A JPH0573349A JP3174971A JP17497191A JPH0573349A JP H0573349 A JPH0573349 A JP H0573349A JP 3174971 A JP3174971 A JP 3174971A JP 17497191 A JP17497191 A JP 17497191A JP H0573349 A JPH0573349 A JP H0573349A
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- JP
- Japan
- Prior art keywords
- power
- control circuit
- signal
- standby
- transistor
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】
【目的】スタンバイフラグのパワーオンリセット回路に
流れる定常電流を遮断することにより、ＬＳＩの選別を
容易にする。 【構成】パワーオン検出のためのトランジスタ２におい
て、テスト信号７をゲート入力とする。パワーオン時は
テスト信号７をインアクティブにしてパワーオンリセッ
ト動作を行う。続いてテスト信号７をアクティブにし
て、トランジスタ２をＯＦＦ状態にすることにより、ト
ランジスタ２，トランジスタ３を介して流れる定常電流
を遮断する。 【効果】高温選別によらずリーク電流によるスクリーニ
ングが可能になる。
流れる定常電流を遮断することにより、ＬＳＩの選別を
容易にする。 【構成】パワーオン検出のためのトランジスタ２におい
て、テスト信号７をゲート入力とする。パワーオン時は
テスト信号７をインアクティブにしてパワーオンリセッ
ト動作を行う。続いてテスト信号７をアクティブにし
て、トランジスタ２をＯＦＦ状態にすることにより、ト
ランジスタ２，トランジスタ３を介して流れる定常電流
を遮断する。 【効果】高温選別によらずリーク電流によるスクリーニ
ングが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、１チップマイクロコン
ピュータに関し、特に低消費電力動作モード（スタンバ
イモード）を備えたマイクロコンピュータのスタンバイ
制御回路に関する。
ピュータに関し、特に低消費電力動作モード（スタンバ
イモード）を備えたマイクロコンピュータのスタンバイ
制御回路に関する。
【０００２】
【従来の技術】近年、ＯＡ機器，民生機器をはじめとし
てマイクロコンピュータの応用分野はますます広がりつ
つあるが、こうしたマイクロコンピュータを利用したシ
ステムにおいて、特に装置自身の小型・軽量化と相まっ
て、いわゆる携帯型機器では電源の供給手段としてバッ
テリ駆動が不可欠であり、装置の低消費電力化は重要の
課題の一つである。
てマイクロコンピュータの応用分野はますます広がりつ
つあるが、こうしたマイクロコンピュータを利用したシ
ステムにおいて、特に装置自身の小型・軽量化と相まっ
て、いわゆる携帯型機器では電源の供給手段としてバッ
テリ駆動が不可欠であり、装置の低消費電力化は重要の
課題の一つである。
【０００３】こうした中で、マイクロコンピュータ自身
の低消費電力化の手段として、低消費電力モード（以
下、スタンバイモードと示す）を備えることにより、処
理実行する必要が無い時は、レジスタ，フラグ，ＲＡＭ
等の内部状態を示す情報を保持したままＣＰＵの動作を
周辺回路も含めて停止状態にする方法があり、一般に採
用されている。通常、スタンバイモードへの移行はスタ
ンバイ制御命令の実行により、また、スタンバイモード
の解除はシステムリセット入力により行われる。
の低消費電力化の手段として、低消費電力モード（以
下、スタンバイモードと示す）を備えることにより、処
理実行する必要が無い時は、レジスタ，フラグ，ＲＡＭ
等の内部状態を示す情報を保持したままＣＰＵの動作を
周辺回路も含めて停止状態にする方法があり、一般に採
用されている。通常、スタンバイモードへの移行はスタ
ンバイ制御命令の実行により、また、スタンバイモード
の解除はシステムリセット入力により行われる。
【０００４】ここで、アプリケーションプログラム中
で、システムリセット入力後のプログラム処理をスタン
バイモード状態からの解除後の処理として実行するか否
かを判断するために、電源投入時のみリセットされる機
能を備えたフラグ（以下、スタンバイフラグと示す）を
設けておく。プログラム処理中では、通常、フラグをセ
ット状態にしておくことにより、スタンバイモード解除
のシステムリセットではセット状態のままであり、電源
投入時のシステムリセットではリセット状態になること
で、システムリセット入力後のプログラム処理をフラグ
の状態で切り替えることができ、例えばＲＡＭの初期化
の処理の実行／非実行を切り替え可能である。
で、システムリセット入力後のプログラム処理をスタン
バイモード状態からの解除後の処理として実行するか否
かを判断するために、電源投入時のみリセットされる機
能を備えたフラグ（以下、スタンバイフラグと示す）を
設けておく。プログラム処理中では、通常、フラグをセ
ット状態にしておくことにより、スタンバイモード解除
のシステムリセットではセット状態のままであり、電源
投入時のシステムリセットではリセット状態になること
で、システムリセット入力後のプログラム処理をフラグ
の状態で切り替えることができ、例えばＲＡＭの初期化
の処理の実行／非実行を切り替え可能である。
【０００５】図７は、上述の従来のスタンバイフラグ制
御の回路構成を示した図である。スタンバイフラグ３１
は、セット−リセット型フリップフロップ（Ｒ−Ｓ Ｆ
／Ｆ）であり、電源ＯＮ検出回路３２からの電源ＯＮ検
出信号３３がアクティブになるとリセットされる。ま
た、アンド（ＡＮＤ）ゲート３４によるスタンバイフラ
グ３１へのライト信号ＳＢＦＷ３５に基づく周辺バス３
８からの論理値“１”書き込みの条件でセットされる。
一方、スタンバイフラグ３１の出力は、同フラグからの
リード信号ＳＢＦＲ３７がアクティブになるとバスドラ
イバ３６を介して周辺バス３８に読み出される。
御の回路構成を示した図である。スタンバイフラグ３１
は、セット−リセット型フリップフロップ（Ｒ−Ｓ Ｆ
／Ｆ）であり、電源ＯＮ検出回路３２からの電源ＯＮ検
出信号３３がアクティブになるとリセットされる。ま
た、アンド（ＡＮＤ）ゲート３４によるスタンバイフラ
グ３１へのライト信号ＳＢＦＷ３５に基づく周辺バス３
８からの論理値“１”書き込みの条件でセットされる。
一方、スタンバイフラグ３１の出力は、同フラグからの
リード信号ＳＢＦＲ３７がアクティブになるとバスドラ
イバ３６を介して周辺バス３８に読み出される。
【０００６】電源ＯＮ検出回路３２は、電源投入時の論
理しきい電圧の変化を利用して、電源投入直後は電源Ｏ
Ｎ検出信号３３をアクティブにし、その後反転レベルに
達すると、以降電源ＯＮ検出信号３３をインアクティブ
にする。
理しきい電圧の変化を利用して、電源投入直後は電源Ｏ
Ｎ検出信号３３をアクティブにし、その後反転レベルに
達すると、以降電源ＯＮ検出信号３３をインアクティブ
にする。
【０００７】電源ＯＮ検出信号３３を生成する回路とし
ては、常時ＯＮ状態のトランジスタを使用するが、ここ
には定常電流が流れる。
ては、常時ＯＮ状態のトランジスタを使用するが、ここ
には定常電流が流れる。
【０００８】
【発明が解決しようとする課題】ところが上述の電源投
入を検出する信号を生成する回路では、トランジスタに
流れる定常電流が数μＡであるため、例えばＣＭＯＳの
性能要素の１つである接合リーク，サブスレショルド電
流等のリーク電流もやはり常温では数μＡのオーダであ
り、電流分布の定常電流との差がほとんど無く、リーク
電流に基づくＬＳＩの選別ができないという問題があっ
た。
入を検出する信号を生成する回路では、トランジスタに
流れる定常電流が数μＡであるため、例えばＣＭＯＳの
性能要素の１つである接合リーク，サブスレショルド電
流等のリーク電流もやはり常温では数μＡのオーダであ
り、電流分布の定常電流との差がほとんど無く、リーク
電流に基づくＬＳＩの選別ができないという問題があっ
た。
【０００９】ここで、上記問題を解決するために、上記
リーク電流が高温では数μＡと増大化するのを利用し、
定常電流の分布との差を出すことにより選別する手法が
とられているが、この場合は通常の選別工程にくらべて
工程が複雑化しコストメリットが低下するという欠点を
有していた。
リーク電流が高温では数μＡと増大化するのを利用し、
定常電流の分布との差を出すことにより選別する手法が
とられているが、この場合は通常の選別工程にくらべて
工程が複雑化しコストメリットが低下するという欠点を
有していた。
【００１０】本発明は、このような従来のスタンバイフ
ラグ制御における問題点を改善すべくなされたものであ
って、最小限のハードウエアでテスタビリティの高い１
チップマイクロコンピュータのスタンバイ制御回路を実
現することを目的としている。
ラグ制御における問題点を改善すべくなされたものであ
って、最小限のハードウエアでテスタビリティの高い１
チップマイクロコンピュータのスタンバイ制御回路を実
現することを目的としている。
【００１１】
【課題を解決するための手段】本発明のスタンバイ制御
回路は、電源投入の検出のためのトランジスタ回路によ
り電源投入動作を検出して検出信号を出力する電源投入
検出手段と、検出信号によってのみリセットされるフラ
グとを備え、電源投入検出手段は、さらに、外部から入
力されるテスト信号に基づきトランジスタ回路に流れる
定常電流を遮断する手段を備えるようにしたものであ
る。
回路は、電源投入の検出のためのトランジスタ回路によ
り電源投入動作を検出して検出信号を出力する電源投入
検出手段と、検出信号によってのみリセットされるフラ
グとを備え、電源投入検出手段は、さらに、外部から入
力されるテスト信号に基づきトランジスタ回路に流れる
定常電流を遮断する手段を備えるようにしたものであ
る。
【００１２】また、テスト信号は、テストモード指定の
ための動作モード指定手段から供給されるものである。
ための動作モード指定手段から供給されるものである。
【００１３】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は、本発明の一実施例に関わるスタン
バイ制御回路におけるスタンバイフラグ制御回路の構成
を示した図である。
バイ制御回路におけるスタンバイフラグ制御回路の構成
を示した図である。
【００１５】スタンバイフラグ１は、セット−リセット
型フリップフロップ（Ｒ−Ｓ Ｆ／Ｆ）であり、ノア
（ＮＯＲ）ゲート５からのＳＢＦリセット信号６がアク
ティブになるとリセットされる。また、アンド（ＡＮ
Ｄ）ゲート８によるスタンバイフラグ１へのライト信号
ＳＢＦＷ９に基づく周辺バス１２からの論理値“１”書
き込みの条件でセットされる。すなわち、周辺バス１２
からの書き込みによるフラグのリセットはできない。一
方、スタンバイフラグ１の出力は、同フラグからのリー
ド信号ＳＢＦＲ１１がアクティブになるとバスドライバ
１０を介して周辺バス１２に読み出される。なお、スタ
ンバイフラグ１のライトとリードの動作は、不図示のＣ
ＰＵの処理により行われる。
型フリップフロップ（Ｒ−Ｓ Ｆ／Ｆ）であり、ノア
（ＮＯＲ）ゲート５からのＳＢＦリセット信号６がアク
ティブになるとリセットされる。また、アンド（ＡＮ
Ｄ）ゲート８によるスタンバイフラグ１へのライト信号
ＳＢＦＷ９に基づく周辺バス１２からの論理値“１”書
き込みの条件でセットされる。すなわち、周辺バス１２
からの書き込みによるフラグのリセットはできない。一
方、スタンバイフラグ１の出力は、同フラグからのリー
ド信号ＳＢＦＲ１１がアクティブになるとバスドライバ
１０を介して周辺バス１２に読み出される。なお、スタ
ンバイフラグ１のライトとリードの動作は、不図示のＣ
ＰＵの処理により行われる。
【００１６】ノアゲート５は、テスト信号７がインアク
ティブの時の電源ＯＮ検出信号４がアクティブの条件で
ＳＢＦリセット信号６をアクティブにする。トランジス
タ２は、テスト信号７がアクティブの時ＯＦＦ状態にな
るＰチャネル型トランジスタで、トランジスタ３は常時
ＯＮ状態のＮチャネル型トランジスタであり、テスト信
号７がインアクティブの状態では、電源投入直後は電源
ＯＮ検出信号４がアクティブ（論理値“０”）になり、
一定時間経過後、電源電圧が反転レベルに到達すると電
源ＯＮ検出信号４はインアクティブ（論理値“１”）に
なる。
ティブの時の電源ＯＮ検出信号４がアクティブの条件で
ＳＢＦリセット信号６をアクティブにする。トランジス
タ２は、テスト信号７がアクティブの時ＯＦＦ状態にな
るＰチャネル型トランジスタで、トランジスタ３は常時
ＯＮ状態のＮチャネル型トランジスタであり、テスト信
号７がインアクティブの状態では、電源投入直後は電源
ＯＮ検出信号４がアクティブ（論理値“０”）になり、
一定時間経過後、電源電圧が反転レベルに到達すると電
源ＯＮ検出信号４はインアクティブ（論理値“１”）に
なる。
【００１７】図２は、電源投入後の上記スタンバイフラ
グ制御回路の動作状態を示したタイミングチャートであ
る。テスト信号７がインアクティブの状態で電源を投入
するとＳＢＦリセット信号６がアクティブになり、スタ
ンバイフラグ１はリセットされる。この状態ではトラン
ジスタ２とトランジスタ３の両者がＯＮ状態であり、電
源−グランド間に定常電流が流れている。その後、テス
ト信号７をアクティブにすると、トランジスタ２がＯＦ
Ｆ状態になり、定常電流が遮断される。また、電源ＯＮ
検出信号４がアクティブになるが、ノアゲート５により
ＳＢＦリセット信号６はインアクティブのままであり本
来の動作に影響は無い。
グ制御回路の動作状態を示したタイミングチャートであ
る。テスト信号７がインアクティブの状態で電源を投入
するとＳＢＦリセット信号６がアクティブになり、スタ
ンバイフラグ１はリセットされる。この状態ではトラン
ジスタ２とトランジスタ３の両者がＯＮ状態であり、電
源−グランド間に定常電流が流れている。その後、テス
ト信号７をアクティブにすると、トランジスタ２がＯＦ
Ｆ状態になり、定常電流が遮断される。また、電源ＯＮ
検出信号４がアクティブになるが、ノアゲート５により
ＳＢＦリセット信号６はインアクティブのままであり本
来の動作に影響は無い。
【００１８】ここで、テスト信号７は、マイクロコンピ
ュータの外部端子から直接入力すれば良く、また、内部
のテストモード切り替え回路から供給することも可能で
ある。
ュータの外部端子から直接入力すれば良く、また、内部
のテストモード切り替え回路から供給することも可能で
ある。
【００１９】次に、本発明の第二の実施例について図面
を参照して説明する。
を参照して説明する。
【００２０】図３は、本発明の第二の実施例に関わるス
タンバイ制御回路におけるスタンバイフラグ制御回路の
構成を示した図である。
タンバイ制御回路におけるスタンバイフラグ制御回路の
構成を示した図である。
【００２１】スタンバイフラグ１３は、セット−リセッ
ト型フリップフロップ（Ｒ−Ｓ Ｆ／Ｆ）であり、イン
バータ１７からのＳＢＦリセット信号１８がアクティブ
になるとリセットされる。また、アンド（ＡＮＤ）ゲー
ト２２によるスタンバイフラグ１３へのライト信号ＳＢ
ＦＷ２３に基づく周辺バス２６からの論理値“１”書き
込みの条件でセットされる。すなわち、周辺バス２６か
らの書き込みによるフラグのリセットはできない。一
方、スタンバイフラグ１３の出力は、同フラグからのリ
ード信号ＳＢＦＲ２５がアクティブになるとバスドライ
バ２４を介して周辺バス２６に読み出される。なお、ス
タンバイフラグ１のライトとリードの動作は、不図示の
ＣＰＵの処理により行われる。
ト型フリップフロップ（Ｒ−Ｓ Ｆ／Ｆ）であり、イン
バータ１７からのＳＢＦリセット信号１８がアクティブ
になるとリセットされる。また、アンド（ＡＮＤ）ゲー
ト２２によるスタンバイフラグ１３へのライト信号ＳＢ
ＦＷ２３に基づく周辺バス２６からの論理値“１”書き
込みの条件でセットされる。すなわち、周辺バス２６か
らの書き込みによるフラグのリセットはできない。一
方、スタンバイフラグ１３の出力は、同フラグからのリ
ード信号ＳＢＦＲ２５がアクティブになるとバスドライ
バ２４を介して周辺バス２６に読み出される。なお、ス
タンバイフラグ１のライトとリードの動作は、不図示の
ＣＰＵの処理により行われる。
【００２２】インバータ１７は、電源ＯＮ検出信号１６
がアクティブの条件でＳＢＦリセット信号６をアクティ
ブにする。トランジスタ１９は、テスト信号２１がアク
ティブの時インバータ２０の出力によりＯＦＦ状態にな
るＮチャネル型トランジスタで、トランジスタ１４は常
時ＯＮ状態のＰチャネル型トランジスタ，トランジスタ
１５は常時ＯＮ状態のＮチャネル型トランジスタであ
り、テスト信号２１がインアクティブの状態では、電源
投入直後は電源ＯＮ検出信号１６がアクティブ（論理値
“０”）になり、一定時間経過後、電源電圧が反転レベ
ルに到達すると電源ＯＮ検出信号１６はインアクティブ
（論理値“１”）になる。
がアクティブの条件でＳＢＦリセット信号６をアクティ
ブにする。トランジスタ１９は、テスト信号２１がアク
ティブの時インバータ２０の出力によりＯＦＦ状態にな
るＮチャネル型トランジスタで、トランジスタ１４は常
時ＯＮ状態のＰチャネル型トランジスタ，トランジスタ
１５は常時ＯＮ状態のＮチャネル型トランジスタであ
り、テスト信号２１がインアクティブの状態では、電源
投入直後は電源ＯＮ検出信号１６がアクティブ（論理値
“０”）になり、一定時間経過後、電源電圧が反転レベ
ルに到達すると電源ＯＮ検出信号１６はインアクティブ
（論理値“１”）になる。
【００２３】図４は、電源投入後の上記スタンバイフラ
グ制御回路の動作状態を示したタイミングチャートであ
る。テスト信号２１がインアクティブの状態で電源を投
入するとＳＢＦリセット信号１８がアクティブになり、
スタンバイフラグ１３はリセットされる。この状態では
トランジスタ１４，トランジスタ１５とトランジスタ１
９が全てＯＮ状態であり、電源−グランド間に定常電流
が流れている。その後、テスト信号２１をアクティブに
すると、トランジスタ１９がＯＦＦ状態になり、定常電
流が遮断される。この時、トランジスタ１４はＯＮ状態
のままであるので、ＳＢＦリセット信号１８はインアク
ティブのままであり本来の動作には影響は無い。
グ制御回路の動作状態を示したタイミングチャートであ
る。テスト信号２１がインアクティブの状態で電源を投
入するとＳＢＦリセット信号１８がアクティブになり、
スタンバイフラグ１３はリセットされる。この状態では
トランジスタ１４，トランジスタ１５とトランジスタ１
９が全てＯＮ状態であり、電源−グランド間に定常電流
が流れている。その後、テスト信号２１をアクティブに
すると、トランジスタ１９がＯＦＦ状態になり、定常電
流が遮断される。この時、トランジスタ１４はＯＮ状態
のままであるので、ＳＢＦリセット信号１８はインアク
ティブのままであり本来の動作には影響は無い。
【００２４】ここで、第一の実施例と同様に、テスト信
号２１は、マイクロコンピュータの外部端子から直接入
力すれば良く、また、内部のテストモード切り替え回路
から供給することも可能である。
号２１は、マイクロコンピュータの外部端子から直接入
力すれば良く、また、内部のテストモード切り替え回路
から供給することも可能である。
【００２５】次に、本発明の第三の実施例について図面
を参照して説明する。第三の実施例は、第一の実施例の
スタンバイ制御回路を含むマイクロコンピュータシステ
ムである。
を参照して説明する。第三の実施例は、第一の実施例の
スタンバイ制御回路を含むマイクロコンピュータシステ
ムである。
【００２６】図５は、本発明の第三の実施例に関わるマ
イクロコンピュータの構成を示した図である。
イクロコンピュータの構成を示した図である。
【００２７】マイクロコンピュータ４０は、データ転
送，算術論理演算等の各種命令処理を実行する中央処理
装置（ＣＰＵ）４１と、スタンバイフラグ制御回路４２
を含むスタンバイ制御回路４３とから構成され、ＣＰＵ
４１とスタンバイ制御回路４３は周辺バス４９を介して
接続される。マイクロコンピュータ４０は、通常の命令
処理を実行する通常動作モード以外に、ＬＳＩの製造試
験のためのテストモードを備える。両モード間の切り替
えは、外部端子４４の入力論理レベルにより規定される
テスト信号４５により指定され、論理値“０”の場合は
通常モード，論理値“１”の場合はテストモードにな
る。テスト信号４５は、ＣＰＵ４１とスタンバイフラグ
制御回路４２に供給される。
送，算術論理演算等の各種命令処理を実行する中央処理
装置（ＣＰＵ）４１と、スタンバイフラグ制御回路４２
を含むスタンバイ制御回路４３とから構成され、ＣＰＵ
４１とスタンバイ制御回路４３は周辺バス４９を介して
接続される。マイクロコンピュータ４０は、通常の命令
処理を実行する通常動作モード以外に、ＬＳＩの製造試
験のためのテストモードを備える。両モード間の切り替
えは、外部端子４４の入力論理レベルにより規定される
テスト信号４５により指定され、論理値“０”の場合は
通常モード，論理値“１”の場合はテストモードにな
る。テスト信号４５は、ＣＰＵ４１とスタンバイフラグ
制御回路４２に供給される。
【００２８】図６は、スタンバイフラグ制御回路４２の
構成を示した図であり、その構成及び動作は実施例１の
第１図のスタンバイフラグ制御回路と同一であり、その
詳細は説明は省略する。
構成を示した図であり、その構成及び動作は実施例１の
第１図のスタンバイフラグ制御回路と同一であり、その
詳細は説明は省略する。
【００２９】マイクロコンピュータ４０では、外部端子
４４を論理値“０”の状態で電源を投入すると、テスト
信号４５はインアクティブであり、実施例１と同様にし
てスタンバイフラグ４６がリセットされる。この状態で
はトランジスタ４７とトランジスタ４８が全てＯＮ状態
であり、電源−グランド間に定常電流が流れている。そ
の後、外部端子４４を論理値“１”の状態にすると、テ
スト信号４５がアクティブになり、ＣＰＵ４１がテスト
モードに切り替わると同時に、トランジスタ４７がＯＦ
Ｆ状態になり、定常電流が遮断される。
４４を論理値“０”の状態で電源を投入すると、テスト
信号４５はインアクティブであり、実施例１と同様にし
てスタンバイフラグ４６がリセットされる。この状態で
はトランジスタ４７とトランジスタ４８が全てＯＮ状態
であり、電源−グランド間に定常電流が流れている。そ
の後、外部端子４４を論理値“１”の状態にすると、テ
スト信号４５がアクティブになり、ＣＰＵ４１がテスト
モードに切り替わると同時に、トランジスタ４７がＯＦ
Ｆ状態になり、定常電流が遮断される。
【００３０】ここで、本実施例では、テスト信号４５は
外部端子４４から直接的に供給される例について示した
が、テストモード指定のレジスタの出力とすることによ
っても、本実施例の同様の動作を実現可能である。
外部端子４４から直接的に供給される例について示した
が、テストモード指定のレジスタの出力とすることによ
っても、本実施例の同様の動作を実現可能である。
【００３１】
【発明の効果】以上説明したように、本発明のスタンバ
イ制御回路では、スタンバイフラグ制御回路において生
じる定常電流を遮断することができるため、高温選別等
を必要とせず、テスト信号の切り替えのみで容易にリー
ク電流に基づくスクリーニングが可能である。
イ制御回路では、スタンバイフラグ制御回路において生
じる定常電流を遮断することができるため、高温選別等
を必要とせず、テスト信号の切り替えのみで容易にリー
ク電流に基づくスクリーニングが可能である。
【００３２】また、定常電流の遮断のための特殊なハー
ドウエアを必要としないため、容易に実現可能であり、
本発明の実用的効果は極めて高い。
ドウエアを必要としないため、容易に実現可能であり、
本発明の実用的効果は極めて高い。
【図面の簡単な説明】
【図１】第一の実施例におけるスタンバイフラグ制御回
路の構成を示した図である。
路の構成を示した図である。
【図２】第一の実施例における第１図のスタンバイフラ
グ制御回路の動作タイミングを示した図である。
グ制御回路の動作タイミングを示した図である。
【図３】第二の実施例におけるスタンバイフラグ制御回
路の構成を示した図である。
路の構成を示した図である。
【図４】第二の実施例における第２図のスタンバイフラ
グ制御回路の動作タイミングを示した図である。
グ制御回路の動作タイミングを示した図である。
【図５】第三の実施例におけるマイクロコンピュータの
構成を示した図である。
構成を示した図である。
【図６】第三の実施例におけるスタンバイフラグ制御回
路の構成を示した図である。
路の構成を示した図である。
【図７】従来のスタンバイフラグ制御回路の構成を示し
た図である。
た図である。
１，１３，４６ スタンバイフラグ ２，３，１４，１５，１９，４７，４８ トランジス
タ ４，１６，３３ 電源ＯＮ検出信号 ５ ノア（ＮＯＲ）ゲート ６，１８ ＳＢＦリセット信号 ７，２１，４５ テスト信号 ８，２２，３４ アンド（ＡＮＤ）ゲート ９，２３，３５ スタンバフラグライト信号ＳＢＦＷ １０，２４，３６ バスドライバ １１，２５，３７ スタンバイフラグリード信号ＳＢ
ＦＲ １２，２６，３８，４９ 周辺バス １７，２０ インバータ ３２ 電源ＯＮ検出回路 ４０ マイクロコンピュータ ４１ 中央処理装置（ＣＰＵ） ４２ スタンバイフラグ制御回路 ４３ スタンバイ制御回路 ４４ 外部端子
タ ４，１６，３３ 電源ＯＮ検出信号 ５ ノア（ＮＯＲ）ゲート ６，１８ ＳＢＦリセット信号 ７，２１，４５ テスト信号 ８，２２，３４ アンド（ＡＮＤ）ゲート ９，２３，３５ スタンバフラグライト信号ＳＢＦＷ １０，２４，３６ バスドライバ １１，２５，３７ スタンバイフラグリード信号ＳＢ
ＦＲ １２，２６，３８，４９ 周辺バス １７，２０ インバータ ３２ 電源ＯＮ検出回路 ４０ マイクロコンピュータ ４１ 中央処理装置（ＣＰＵ） ４２ スタンバイフラグ制御回路 ４３ スタンバイ制御回路 ４４ 外部端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/78 ５１０ Ｐ 7530−5Ｌ
Claims (2)
- 【請求項１】 電源投入の検出のためのトランジスタ回
路により電源投入動作を検出して検出信号を出力する電
源投入検出手段と、該検出信号によってのみリセットさ
れるフラグとを備え、前記電源投入検出手段は、外部か
ら入力されるテスト信号に基づき該トランジスタ回路に
流れる定常電流を遮断する手段を備えていることを特徴
とするスタンバイ制御回路。 - 【請求項２】 前記テスト信号は、半導体集積回路装置
のテストモードを指定する動作モード指定手段により供
給されるものであることを特徴とする請求項１記載のス
タンバイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174971A JPH0573349A (ja) | 1990-10-17 | 1991-07-16 | スタンバイ制御回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27826890 | 1990-10-17 | ||
| JP2-278268 | 1990-10-17 | ||
| JP3174971A JPH0573349A (ja) | 1990-10-17 | 1991-07-16 | スタンバイ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573349A true JPH0573349A (ja) | 1993-03-26 |
Family
ID=26496392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174971A Pending JPH0573349A (ja) | 1990-10-17 | 1991-07-16 | スタンバイ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350930A (ja) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路及び情報処理装置 |
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
-
1991
- 1991-07-16 JP JP3174971A patent/JPH0573349A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350930A (ja) * | 2005-06-20 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路及び情報処理装置 |
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
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