JP4515093B2 - Ｃｐｕのパワーダウン方法及びそのための装置 - Google Patents

Description

本発明の分野は中央処理装置（ＣＰＵ）であり、特にＣＰＵのパワーダウンに関する。

携帯用途向けに設計された集積回路の重要な特徴の１つはバッテリ電源式の電圧源の限られた容量を効率的に利用する能力である。代表的な用途には携帯電話や携帯情報端末（ＰＤＡ）があり、これらは電圧源として８００ｍＡ−Ｈｒの容量のリチウムイオンバッテリや単４形アルカリ電池２本を備える。ユーザはこれらのデバイスの使用にあたって３〜４週間程度の待機動作を見込んでいる。待機動作とは、携帯電話が電源を投入されているが能動的に通話に関与してはいないときのことである。業界の見積もりによると集積回路が実質的に作動するのは電話が待機モードである時間のうち約２％のみである。

集積回路の設計者はバッテリ電源式の集積回路を実施するために相補形ＭＯＳ（ＣＭＯＳ）トランジスタ論理を長く利用してきたが、これは回路により消費される電力が、以下の式で定義されるように回路のスイッチング活動に正比例するためである。

Ｐ_{ｔｏｔａｌ}＝Ｐ_{ｌｅａｋａｇｅ}＋ＣＶ^２Ｆ
最近までは、ＣＭＯＳデバイスの高い入力インピーダンスにより、漏れ成分は無視できる程度に小さく維持されていた。有効分は回路動作のキャパシタンス（Ｃ）、電圧（Ｖ）、周波数（Ｆ）により決定される。設計者は有効電力消費を減らすために幾つかの技術を利用し、この技術には、活動していない期間中にクロックを無効にすることや、プロセスのより小さな幾何学的構造を用いて動作電圧を低下させたり、キャパシタンスを低下させることが含まれる。これらの工程は重要ではあるが、待機中に失われる電力の一部に対処しているに過ぎない。

最近の製造プロセスの進歩は、いっそう精巧な幾何学的構造の回路の製造を可能にしてきた。これらの進歩は、所与のシリコンの領域に多くの回路を形成することを可能にしてきたが、薄いゲート酸化膜および狭いチャネルにより引き起こされる直接トンネル効果による漏れ電流の増加という望ましくない影響も及ぼしてきた。漏れ電流は、フィーチャサイズプロセス１．０マイクロメートルでのゲート長さ１マイクロメートルあたり１ピコアンペア未満から、現在のプロセス０．１３マイクロメートルでの１マイクロメートルあたり１ナノアンペア程度まで増加している。漏れ電流の増加により電力方程式の漏れ成分は無視できなくなった。

待機中に選択された回路への給電を停止することは、ノート型コンピュータなどのバッテリ電源式用途のためにボードレベル設計者が使用する周知の技術である。この技術は同様に集積回路に適用されるが、中央処理装置（ＣＰＵ）の外部のブロックのみに適用される。この技術をＣＰＵに適用しない主な理由は、待機モードからの復帰後に実行を継続するために必要とされる現在のプロセッサ状態情報を保持できるようにすることが困難であるためであった。ノート型コンピュータの設計者は、現在のプロセッサ状態情報をハードディスクドライブなどの外部記憶機構に保存することで、この限界を切り抜けてきた。このような場合には、外部記憶機構に状態を転送し、かつ外部記憶機構から状態を転送するためにオーバーヘッドが必要とされる。バッテリ電源式のデバイスがハードディスクドライブを備えていたとしても（多くのものは備えていないが）、時間がかかる状態転送は該用途のリアルタイムに応答したいという要求を満たさない。

従って、動作状態の整合性を保持しつつ、待機時消費電力を低減するためにはＣＰＵをパワーダウンすることが必要である。

中央処理装置（ＣＰＵ）における省電力は、パワーダウンから復帰するために重要ではないＣＰＵの一定の素子に対する電力を選択的に停止することによって達成される。パワーダウンから復帰するために重要なＣＰＵの他の構成要素は、パワーダウン中には低減された電源電圧を受け取る。その結果、パワーダウン中の主要な電力の節減は、漏れ電流の低減によるものとなる。このことは、図面および以下の説明を参照することでよりよく理解される。

図１に示されているのは、ＣＰＵ１０、電源制御回路１２、及びクロックジェネレータ３４である。ＣＰＵ１０には、例外論理１４と、レジスタファイル１６と、命令デコード及び制御論理１８と、演算実行ユニット２０と、例外プロセッサ状態レジスタ（ＥＰＳＲ）２２と、プロセッサ状態レジスタ（ＰＳＲ）２４と、命令パイプライン２６と、例外プログラムカウンタ（ＥＰＣ）２８と、プログラムカウンタ（ＰＣ）３０と、バスインタフェース３２とが備えられている。電源制御１２は切換可能な電源ＶＤ１及びＶＤ２を出力として供給する。例外論理１４、レジスタファイル１６、ＥＰＣ２８及びＥＰＳＲ２２、並びにクロックジェネレータ３４は、切換可能な電源ＶＤ２から電力を供給されている。演算実行ユニット２０、バスインタフェース３２、命令パイプライン２６、ＰＳＲ２４、並びにＰＣ３０は、切換可能な電源ＶＤ１から電力を供給されている。例外論理１４は低電力モード信号（ＬＰＭＤ）を電源制御１２に供給する。例外論理１４は起動信号を電源制御１２に供給する。電源制御１２は覚醒信号を例外論理１４に供給する。電源制御１２はクロックイネーブル信号をクロックジェネレータ３４に供給する。クロックジェネレータ３４は出力としてＣＰＵクロックを供給する。ＥＰＳＲ２２、ＰＳＲ２４、ＰＣ３０、ＥＰＣ２８、並びにレジスタファイル１６は、協働して現在のプロセッサ状態情報を含む。

例外論理１４は、割り込み、デバッグ要求、リセット条件及び他の例外条件を受信する。例外論理１４は命令デコード及び制御論理１８に結合されている。命令及びデコード論理１８は、ＰＳＲ２４、命令パイプライン２６、レジスタファイル１６、演算実行ユニット２０に結合されている。演算実行ユニット２０は、データバス３６によりレジスタファイル１６に結合されている。演算実行ユニット２０は更に、データバス３６によりＥＰＳＲ２２及びＥＰＣ２８にも結合されている。演算実行ユニット２０は、図１には図を過度に複雑にしないよう特定の結合が明確に図示されてはいないが、データバス３６によりＰＳＲ２４及びＰＣ３０にも結合されている。演算実行ユニット２０はデータバス３８によりバスインタフェース３２及び命令パイプライン２６に結合されている。バスインタフェース３２はＰＣ３０に結合されている。ＣＰＵ１０の各素子はクロックジェネレータ３４からＣＰＵクロックを受信する。

例外論理１４、レジスタファイル１６、命令デコード及び制御論理１８、演算実行ユニット２０、ＥＰＳＲ２２、ＰＳＲ２４、命令パイプライン２６、ＥＰＣ２８、ＰＣ３０、及びバスインタフェース３２の構成は、実質的に当該業界で周知のＣＰＵの構成である。しかしながら、特に、例外論理１４はＣＰＵ１０が改善された電流漏れ特性を有し得るという新規な特性を提供する。ＣＰＵ１０は命令及び例外を実行する従来の機能を果たす。パワーダウンに入るために、従来の命令である停止命令が実行される。停止命令は関連する集積回路を低電力モードにするためのものである。

命令デコード及び制御論理１８は、停止命令をデコードし、必要な情報を演算実行ユニット２０及び例外論理１４に送ることにより、停止命令の実行を開始する。例外論理１４は、低電力モードに入るようにとの要求の受信に応答して、ＬＰＭＤ信号をアサートし、このＬＰＭＤ信号は電源制御１２に受信される。演算実行ユニット２０は、停止命令の実行の一部として、ＥＰＣ２８及びＥＰＳＲ２２をロードする。ＬＰＭＤ信号に応答して、電源制御１２は切換可能な電源ＶＤ１をＶＤＤから浮動状態に切り換え、切換可能な電源ＶＤ２をＶＤＤから低電圧に切り換える。ＶＤＤとは、一般に理解されているように、図１に示す回路の通常動作のための正の電源電圧である。現在のＭＯＳ集積回路設計では、ＶＤＤは一般に１．５〜１．８ボルトである。ＶＤ２の低電圧は、記憶素子回路がデータを保持できる下限近くに設定された中間の電圧であり、一般に約０．９ボルトである。電源制御１２は更に、クロックイネーブル信号をクロックジェネレータ３４に対してディアサートする。クロックジェネレータ３４はＣＰＵクロックを停止することで応答する。電源の移行中にクロックエッジが発生しないように、切換可能な電源ＶＤ１及びＶＤ２が待機モード値の浮動電圧及び中間電圧にそれぞれ切り換えられる前に、ＣＰＵクロックが終了することが望ましい。

従って、停止命令の実行により、ＰＳＲ２４、命令デコード及び制御論理１８、演算実行ユニット２０、ＰＣ３０、バスインタフェース３２、及び命令パイプライン２６の電力を停止し、この電力の停止により、パワーダウン中のこれらの回路素子による漏れ電流を解消するという利益がもたらされることが分かる。ＶＤ２による低減された電圧を受けているのは、例外論理１４、レジスタファイル１６、ＥＰＳＲ２２、及びＥＰＣ２８である。例外論理１４は、何時パワーアップが開始されるべきかを検出するために電力を有することが必要である。レジスタファイル１６は、プログラマモデルレジスタ（ｐｒｏｇｒａｍｍｅｒ’ｓ ｍｏｄｅｌ ｒｅｇｉｓｔｅｒｓ）の現在の状態を有する。ＥＰＣ２８及びＥＰＳＲ２２は、ＰＳＲ２４及びＰＣ３０に関する情報を保持する。ＥＰＳＲ２２及びＥＰＣ２８は、一般に、例外中にＰＣ３０及びＰＳＲ２４からの情報を記憶するためにシャドウレジスタとして使用され、従ってこのパワーダウンモードに付加的な回路は必要ない。

図２に、ステップ５０で示される停止命令の実行によりトリガされる際の、このパワーダウンのシーケンスを示す。ステップ５０の後、ステップ５２で示されるＥＰＳＲ及びＥＰＣをロードするステップが続く。ステップ５２にはＬＰＭＤ信号をアサートするステップ５４が続く。ＬＰＭＤのアサーションにより、クロックを無効にするステップ５６が引き起こされ、ＬＰＭＤ信号をアサートすることにより、更に、ステップ５８においてＶＤ１及びＶＤ２の待機モード値への切り換えが起こる。

レジスタファイル１６は、演算実行ユニット２０、命令デコード及び制御論理１８などのパワーダウンされた回路との間にインタフェースを有するので、これらのインタフェースに分離回路を組み込んでいる。分離インタフェースは当該業界で既知であり、一方の回路がパワーアップされその回路に隣接する他方の回路はパワーアップされない場合を含む様々な状況で必要である。同様に、例外論理１４と命令デコード及び制御論理１８との間にも分離回路がある。ＣＰＵ１０においては、ＶＤ１を受信する回路素子とＶＤ２を受信する回路素子との間にインタフェースがある場合には必ず分離回路が存在する。

演算実行ユニット２０はパワーダウン中には電力を供給される必要はなく、これは演算実行ユニット２０は、例外に続く動作に戻る際に、重要な値を保持していないからである。停止命令の実行前に、演算実行ユニット２０により生成された全ての値はレジスタファイル１６に記憶されている。従って、レジスタファイル１６はパワーダウンから復帰するために必要な情報を有する。ＣＰＵ１０は例外に応答してのみパワーダウンから復帰する。例外が存在する場合には常に、命令パイプライン２６は消去され、通常動作で例外の結
果として命令パイプライン２６の内容は再ロードされる必要がある。従って、命令パイプライン２６の内容はいずれにせよ例外に応答して消去されるので、パワーダウン中にこれらの内容を保持する必要はない。同様に、命令デコード及び制御論理１８も例外により再初期化される。バスインタフェース３２はパワーダウン中には電力を供給される必要はなく、これは、停止命令の実行中は、バスインタフェース３２により提供される全てのデータがＬＰＭＤ信号の生成前に転送済みであるためである。

パワーダウンから復帰するために例外が入力される。例外論理１４は、割り込み、デバッグ要求、またはリセットのうち、１つを受信する。他の例外条件はパワーダウン中には生成されない。例外論理１４は例外を命令デコード及び制御論理１８に送る。例外論理１４は更に、起動信号を電源制御１２に対しアサートする。電源制御１２は、ＶＤ１をＶＤＤに上昇させ、ＶＤ２をＶＤＤに上昇させることで応答する。ＶＤ１及びＶＤ２がＶＤＤに達した後、クロックイネーブル信号はクロックジェネレータ３４に対してアサートされ、クロックジェネレータ３４はＣＰＵクロックを生成する。命令デコード及び制御論理１８は、例外に応答して通常動作を開始するために必要な信号の生成を開始する。まず、ＰＳＲ２４及びＰＣ３０がロードされる。バスインタフェース３２は、命令パイプライン２６へとロードされる命令の取り出しを開始するために有効にされる。命令パイプライン２６がロードされた後で、演算実行ユニット２０は命令の実行を開始する。

従って、パワーアップ時には命令デコード及び制御論理１８は、命令デコード及び制御論理１８、演算実行ユニット２０、バスインタフェース３２、命令パイプライン２６、ＰＳＲ２４、又はＰＣ３０に記憶されている情報を要求しないことを含む例外に応答して、通常動作をもたらすような方法で、例外論理１４に応答する。従って、パワーダウンから復帰するときにパワーアップに必要な情報を依然として全て保持しながらも、パワーダウンにより効果的にＣＰＵの漏れ電流が実質的に減少する。レジスタファイル１６は、例外から戻る際に、プログラマが依存するプログラマモデルレジスタの全てを保持している。従来のＣＰＵの構成要素は、既知の分離技術により分割されており、パワーダウン中に電力を受ける素子及び受けない素子の適切な選択によるパワーダウン電流の改善が達成される。

図３に示されているのは、パワーダウンからの復帰を図示するフローチャートである。例外条件を検出する際の第１のステップ６０が示されている。この場合、このステップは、割り込み、デバッグ要求、又はリセットのうち、１つを検出することを意味する。例外条件の検出に応答して、ステップ６２で示すように、起動信号がアサートされる。電源制御１２は、ステップ６４に示すように、ＶＤ１及びＶＤ２をＶＤＤに上昇させることで起動信号に応答する。更に、アサートされた起動信号に応答して、ステップ６６に示すように、電力制御信号がクロックジェネレータを有効にして、覚醒信号を例外論理１４に対しアサートする。覚醒信号は、ＣＰＵ１０の回路が完全にパワーアップされ、例外に対する応答を開始する準備が整ったことを例外論理１４に知らせる。例外論理１４はその後、ステップ６８に示すようにＬＰＭＤ信号をディアサートする。これによりステップ７０に示すように例外が開始される。

こうして、ＣＰＵの一定の部分が完全にパワーダウンされ、そのためこれらの回路に発生する漏れ電流を回避できることが分かる。電力を供給する必要があるのは、ＣＰＵのうち、比較的少ないパーセンテージ、すわなち約１０％である。回路の大部分は、電力が供給されていない、演算実行ユニット２０、命令デコード及び制御論理１８、並びに命令パイプライン２６から構成されているので、電力を要するのは１０パーセントのみとなる。記載した実施形態では、電力を受けている１０パーセントにおいても、待機電圧が低いため、漏れ電流に起因する電力損失は小さい。これらの電力を供給されている部分は高速で切り換えられていないので、比較的低い電圧で維持され得る。これも更に漏れ電流を減少
させる。このパワーダウン技術により説明された利益の大半は、電力を供給されている回路の電力を低下させずに利用することが可能である。従って、利点の大半を保持する１つの選択肢は単純に、例外論理１４及びレジスタファイル１６並びにクロックジェネレータ３４を低い電圧に切り換える代わりに、ＶＤＤに維持することである。

上述の明細書では、本発明は特定の実施形態を参照して説明された。しかし、以下の請求項に記載される本発明の範囲から逸脱することなく様々な変形及び改変が可能であることを当業者は認識する。従って、明細書及び図面は限定する意味ではなく説明する意味であることに注意されるべきであり、このような変形の全ては本発明の範囲内に含まれることを意図されている。

利益、他の利点、及び問題の解決策が、特定の実施形態に関して上述された。しかし、見出される又は明白になってくる、利益、利点、問題の解決策、及び、利益や利点や問題の解決策をもたらすあらゆる素子（単数または複数）は、任意の又は全ての請求項の、重要な、又は必要な、或いは必須の特徴又は素子であると解釈されるべきではない。本願で使用されているように、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、又はこれらの任意の他の変形物は、要素の列挙を含むプロセス、方法、物品、または装置がこれらの要素のみを含むのではなく、特に列挙されていない他の要素、またはプロセス、方法、物品、もしくは装置に固有でない他の要素も含み得るように、非排他的な包含にも及ぶものとする。

本発明の実施形態に係る中央処理装置、クロックジェネレータ、電源制御のブロック図。 図１の回路の一方の動作を理解する上で有用なフローチャート。 図１の回路の他方の動作を説明する上で有用なフローチャート。

Claims (19)

1. 集積回路上のデータ処理システムであって、
   低電力モードにするために使用される低電力モード命令を含む複数の命令を実行するための中央処理装置（ＣＰＵ）であって、
   前記命令を実行する演算実行ユニット、
   前記ＣＰＵが低電力モード命令を実行することに応答して、低電力モード信号をアサートする論理ユニット、
   前記低電力モード命令を実行する前に、プログラマ・モデルの現在の状態を記憶する記憶装置、及び
   前記ＣＰＵをシステムバスに結合するためのバスインターフェース、
   を含む前記ＣＰＵと、
   前記ＣＰＵの様々な機能のタイミングを調節するためにクロック信号を供給するクロックジェネレータと、
   前記論理ユニットに結合された電力制御装置と、
   を備え、前記電力制御装置が前記低電力モード信号を受信し、これに応答して、前記電力制御装置が、前記クロックジェネレータを無効にし、その後、前記演算実行ユニット及び前記バスインターフェースから電源電圧を除去するとともに、前記論理ユニット及び前記記憶装置の前記電源電圧を維持し、
   ＣＰＵと前記クロックジェネレータと前記電力制御装置とが前記集積回路上に設けられる、データ処理システム。
2. 前記記憶装置がプロセッサ状態レジスタ及び例外プロセッサ状態レジスタを有し、低電力モード中において、前記プロセッサ状態レジスタはパワーダウンされ、前記例外プロセッサ状態レジスタは、前記電源電圧を受け、前記低電力モード中の前記ＣＰＵの現在の状態に関連する情報を記憶するものである、請求項１に記載のデータ処理システム。
3. 前記記憶装置が、
   前記ＣＰＵの通常動作中に現在のプログラムカウント値を記憶するプログラムカウンタと、
   前記プログラムカウンタに連結され、前記プログラムカウンタがパワーダウンされている低電力モード中に、現在のプログラムカウント値を記憶する、例外プログラムカウンタとを備える、請求項１に記載のデータ処理システム。
4. 前記電力制御装置が、第１の電源電圧を前記演算実行ユニットへと供給するための第１の出力と、第２の電源電圧を前記論理ユニット及び前記記憶装置へと供給するための第２の出力とを有し、前記低電力モード中に、前記第１の電源電圧は約ゼロボルトまで低減され、前記第２の電源電圧は通常動作電圧に維持される、請求項１に記載のデータ処理システム。
5. 前記第１の電源電圧が約ゼロボルトまで低減され、前記第２の電源電圧が中間電圧レベルまで低減される、請求項４に記載のデータ処理システム。
6. 前記演算実行ユニットに結合され、かつ前記第１の電源電圧を受けるために前記電力制御装置の前記第１の出力に結合された、命令デコード及び制御装置と、
   前記命令デコード及び制御装置に結合され、かつ前記第１の電源電圧を受けるために前記電力制御装置の前記第１の出力に結合された、命令パイプラインユニットと、
   を更に備える、請求項４に記載のデータ処理システム。
7. 前記ＣＰＵが低電力モードにある間、前記論理ユニットは例外に応答し、前記例外の受信に応答して、前記例外論理ユニットが前記電力制御装置に起動信号を供給し、前記電力制御装置は前記起動信号を受信し、これに応答して、前記電力制御装置は前記演算実行ユニットに電源電圧を復帰させ、前記クロックジェネレータを有効にし、前記低電力モード信号をディアサートする、請求項１に記載のデータ処理システム。
8. 前記記憶装置が、
   前記ＣＰＵの通常動作中に現在のプログラムカウント値を記憶するプログラムカウンタと、
   前記プログラムカウンタに結合され、前記プログラムカウンタが低電力モード中にパワーダウンされている間に、前記ＣＰＵの低電力モード中の前記現在のプログラムカウント値を受信し記憶する、例外プログラムカウンタとを更に備える、請求項７に記載のデータ処理システム。
9. 前記記憶装置が、
   前記ＣＰＵの通常動作中に現在の状態情報を記憶するプロセッサ状態レジスタと、
   前記プロセッサ状態レジスタに結合され、前記プロセッサ状態レジスタが低電力モード中にパワーダウンされている間に、前記ＣＰＵの低電力モード中の現在の状態情報を受信し記憶する、例外プロセッサ状態レジスタとを更に備える、請求項７に記載のデータ処理システム。
10. 前記演算実行ユニットに電源電圧が無事に復帰した後、前記電力制御装置が、覚醒信号を前記論理ユニットに供給する、請求項７に記載のデータ処理システム。
11. 演算実行ユニットとシステムバスに結合されるバスインターフェースとを含む中央処理装置（ＣＰＵ）を有する集積回路上のデータ処理システムにおいて、低電力モードに入る方法であって、前記方法は、
    前記ＣＰＵの通常動作中であって、データ処理システムが前記低電力モードに入る前に、前記ＣＰＵのプログラマモデルを維持するために前記ＣＰＵ内の記憶場所を使用するステップと、
    前記低電力モードに入るトリガとなる命令を実行するステップと、
    前記命令に応答して、前記ＣＰＵの論理ユニットによって低電力モード信号をアサートして、前記ＣＰＵの動作のタイミングを調節するクロックジェネレータを無効にし、その後、前記バスインターフェースと前記演算実行ユニットから電力を除去するとともに、前記低電力モード中において電力が除去された状態を維持するステップと、
    前記低電力モードに入る前の前記記憶場所におけるプログラマモデルの状態が前記低電力モード中において同記憶場所に保持されるように、低電力モード中において前記記憶場所に対する電力を維持するとともに、前記論理ユニットに対する電力を維持するステップとを備える方法。
12. 前記プログラマモデルの状態を含むプロセッサ状態情報が、プロセッサ状態情報と、プログラムカウント値とをさらに含む、請求項１１に記載の方法。
13. 前記停電力モード中に現在のプロセッサ状態情報を維持するために、第１のシャドウレジスタに現在のプロセッサ状態を記憶するステップを更に含む、請求項１２に記載の方法。
14. 第２のシャドウレジスタの現在のプログラムカウント値を維持するステップを更に備える、請求項１２に記載の方法。
15. 前記命令が前記ＣＰＵの動作を停止する命令であることを特徴とする、請求項１１に記載の方法。
16. 前記電力を維持するステップが、前記低電力モードに入ることに応答して、減少した電圧で電力を提供することを含む、請求項１２に記載の方法。
17. 前記ＣＰＵが前記低電力モードにある間に、例外条件を検出するステップと、
    前記例外条件を検出するステップに応答して起動信号をアサートするステップと、
    前記ＣＰＵの所定の部分に対して電源電圧を復帰させるステップと、
    前記クロックジェネレータを有効にするステップと、
    前記低電力モード信号をディアサートするステップと、
    前記例外の処理を開始するステップとを更に備える、請求項１１に記載の方法。
18. 前記電源電圧が復帰したことを確認する覚醒信号を供給するステップを更に備える、請求項１７に記載の方法。
19. 現在のプロセッサ状態情報がプロセッサ状態情報を含み、前記方法が、
    例外の処理に続いて、前記現在のプロセッサ状態情報を所定位置からプロセッサ状態レジスタへと復元するステップを更に備える、請求項１７に記載の方法。

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