CN111176408B - 一种SoC的低功耗处理方法和装置 - Google Patents

Abstract

本发明提供一种SoC的低功耗处理方法和装置，方法包括下述过程：待机过程：待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddr io retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状；唤醒过程：当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程。本发明能够快速的实现将SoC完全断电和恢复，且电路结构简单。

Description

一种SoC的低功耗处理方法和装置

技术领域

本发明涉及芯片技术领域，特别涉及一种SoC的低功耗处理方法和装置。

背景技术

嵌入式SoC(System on Chip，系统级芯片)系统待机之后，理想状态是将SoC完全断电，仅需保持外围电路中的DDR保持自刷新以及维持部分IO状态即可，但这个流程比较繁琐。

公开日为20100811，公开号为CN101802750A的中国发明提供了一种用于降低片上系统(SoC)中的功耗的设备和方法。SoC包括时钟单元，用于向SoC中所包含的所有元件提供时钟；中央处理单元(CPU)，用于控制SoC来执行指定的功能；主稳压器，用于将从外部电池提供的电能供应给SoC中所包含的除了PMU以外的其它元件；以及恢复处理器，用于在从活动状态转变为睡眠状态时在PMU中存储关于SoC中所包含的CPU和所有外围设备的寄存器信息。PMU在从睡眠状态转变到活动状态时通过控制时钟单元来停止CPU的时钟提供，用于通过控制时钟单元来停止所有时钟提供，以及用于控制主稳压器在恢复处理器完成寄存器信息存储时被断电，其中PMU请求恢复处理器存储寄存器信息。但由于该发明的PMU是SoC内部一个逻辑，因此为了SoC处于睡眠状态是仍能让PMU工作，无法让SoC处于完全断电状态。

公开日为20101013，公开号为CN101859172A的中国发明提供了一种集成电路SoC芯片实现功耗降低的电路结构及方法，SoC芯片中具有至少一个在空闲时断电的工作域和至少一个始终不断电的实时域，工作域和实时域之间设置隔离器，工作域和实时域分别和外部供电电源连接。方法包括工作域断电处理操作和工作域唤醒上电处理操作。采用该种集成电路SoC芯片实现功耗降低的电路结构及方法，芯片空闲时，工作域处于断电态，实时域产生静态功耗，只要把实时域漏电做得足够小，芯片静态功耗就会降到足够低，有效降低了SoC芯片的静态功耗，但由于其是在SoC芯片内部分出在空闲时断电的工作域和始终不断电的实时域，可见为了保证实时域始终不断电，就无法将SoC芯片整体功耗降到最低，因此并非为最优的技术方案。

发明内容

本发明要解决的技术问题，在于提供一种SoC的低功耗处理方法和装置，能够快速的实现将SoC完全断电和恢复，且电路结构简单。

第一方面，本发明提供了一种SoC的低功耗处理方法，包括下述过程：

待机过程：待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddr io retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状；

唤醒过程：当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程。

进一步的，在执行所述DDR恢复流程中，PMIC自动恢复所述第一电源后，使能SoC内部的ddr io retention功能，保证SoC的DDRPHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDRPHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

第二方面，本发明提供了一种SoC的低功耗处理装置，包括：

PMIC，PMIC连接唤醒源和SoC的sleep引脚，且具有状态寄存器；

第一电源，用于给SoC供电，并受所述PMIC控制；以及

第二电源，用于给DDR供电，并受所述PMIC控制；

其中：

待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddr io retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状；

当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程。

进一步的，在执行所述DDR恢复流程中，PMIC自动恢复所述第一电源后，使能SoC内部的ddr io retention功能，保证SoC的DDR PHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDRPHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：本申请实施例提供的方法和装置，通过SoC外部的PMIC，分别与SoC和DDR配合，能够快速地将SoC完全断电和恢复，且只需结构简单的电路即可实现。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

下面参照附图结合实施例对本发明作进一步的说明。

图1为本发明系统的框架示意图；

图2为本发明实施例一中方法中的待机过程的流程图。

图3为本发明实施例一中方法中的唤醒过程的流程图。

具体实施方式

本申请实施例通过提供一种SoC的低功耗处理方法和装置，解决目前待机时SoC不能完全断电，仍产生一定功耗的问题，取得了待机时SoC的功耗最低的技术效果。

本申请实施例中的技术方案，总体思路如下：通过SoC外部的PMIC分别与SoC和DDR配合，能够快速地将SoC完全断电和恢复，使待机时SoC的功耗降到最低。

在介绍具体实施例之前，先介绍本申请实施例方法所对应的系统框架，如图1所示，系统大概分三个部分：

SoC，为系统级芯片，具有DDR PHY和sleep引脚；DDR PHY为物理层接口，用于与DDR交互；sleep引脚用于将PMIC的状态寄存器置位为睡眠状态；SoC还需另设retention单元，用于使能SoC内部的ddr io retention功能。

PMIC，(PowerManagement IC，电源管理集成电路)，它是用来管理主机系统中的电源设备，常用于手机以及各种移动终端设备，在本发明中，直接接收唤醒源，并控制分别给SoC和DDR供电的第一电源和第二电源的断开或保持状态；PMIC内部设有状态寄存器，用于DDR恢复代码判断需执行恢复流程还是冷开机流程，状态寄存器在置位为睡眠状态时，DDR恢复代码识别后，即可判定为恢复流程，则执行DDR恢复流程。

DDR，为状态随机存储存储器，用于保存整个系统的数据。其flash内保存有DDR恢复代码，该DDR恢复代码可以与DDR初始化代码为同一代码，待机恢复过程和冷启动过程一样，DDR恢复代码需从flash中获取，即miniloader加载ddr初始化代码，当判断为suspendtoddr过程，就直接调到恢复流程了，否则返回miniloader，继续加载启动image。所以ddr初始化代码没有保存的ddr颗粒的前部。

实施例一

本实施例提供一种SoC的低功耗处理方法，包括：

待机过程：如图2所示，待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddr ioretention功能保持一些DDR控制IO，使得DDR继续处在自刷新状；

唤醒过程：如图3所示，唤醒源电路接到PMIC的IO上，当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程。

由于本发明中，待机恢复时的DDR恢复代码与冷启动时的DDR初始化代码同一份，但是冷启动和唤醒启动的处理流程不一样，因此可以通过在DDR上增设标志位的方式实现区分。比如是LPDDR3，则需要cke加一个下拉；但若是LPDDR4resetio，则需要考虑retention功能，保持一些DDR控制IO(如CKE)，使得的DDR继续处在自刷新状态。

其中，作为本实施例的一种更优的实现方式，由于DDRPHY初始化过程中，PHY的IO状态会变化，因此所述方法在执行所述DDR恢复流程中，需使能SoC内部的ddr ioretention功能，保证SoC的DDRPHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDRPHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

也就是说，ddr io retention功能需要考虑两种情况：

1、待机后由于SoC端是完全断电，用于保持DDR在自刷新状态，需要通过在DDR上增设标志位的方式实现区分，如:LPDDR3需要cke加一个下拉作为标志位。

2、待机唤醒后，通过使能SoC内部的ddr io retention功能r，使得控制DDR在自刷新状态的IO不受DDR初始化过程的影响。

基于同一发明构思，本申请还提供了与实施例一中的方法对应的装置，详见实施例二。

实施例二

在本实施例中提供了一种SoC的低功耗处理装置，如图3所示，包括：

PMIC，PMIC连接唤醒源和SoC的sleep引脚，且具有状态寄存器；

第一电源，用于给SoC供电，并受所述PMIC控制；以及

第二电源，用于给DDR供电，并受所述PMIC控制；

其中：

待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddr io retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状；

当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程。

其中，作为本实施例的一种更优的实现方式(更为具体的实现方式)，所述装置在执行所述DDR恢复流程中，使能SoC内部的ddr io retention功能，保证SoC的DDR PHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDR PHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

由于本发明实施例二所介绍的装置，为实施本发明实施例一的方法所采用的装置，故而基于本发明实施例一所介绍的方法，本领域所属人员能够了解该装置的具体结构及变形，故而在此不再赘述。凡是本发明实施例一的方法所采用的装置都属于本发明所欲保护的范围。

本申请实施例中提供的技术方案，至少具有如下技术效果或优点：本申请实施例提供的方法和装置，通过SoC外部的PMIC分别与SoC和DDR配合，能够快速地将SoC完全断电和恢复，使待机时SoC的功耗降到最低。

虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。

Claims (2)

1.一种SoC的低功耗处理方法，其特征在于：包括下述过程：

待机过程：待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddrio retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状态 ；

唤醒过程：当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程；

在执行所述DDR恢复流程中，使能SoC内部的ddr io retention功能，保证SoC的DDRPHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDR PHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

2.一种SoC的低功耗处理装置，其特征在于：包括：

PMIC，PMIC连接唤醒源和SoC的sleep引脚，且具有状态寄存器；

第一电源，用于给SoC供电，并受所述PMIC控制；以及

第二电源，用于给DDR供电，并受所述PMIC控制；

其中：

待机时，SoC操作sleep引脚，将PMIC的状态寄存器置位为睡眠状态，并且断开为SoC供电的第一电源，同时保持第二电源继续为DDR供电；通过ddrio retention功能保持一些DDR控制IO，使得DDR继续处在自刷新状态 ；

当唤醒触发时，通过PMIC自动恢复所述第一电源，使得SoC重新复位，此时DDR恢复代码识别PMIC的状态寄存器是睡眠状态，判定为恢复流程，则执行DDR恢复流程；

在执行所述DDR恢复流程中，使能SoC内部的ddr io retention功能，保证SoC的DDRPHY在初始化过程中IO变化不会影响DDR颗粒的状态，即保证DDR处在自刷新状态，等待SoC完全初始化完成之后，撤销ddr io retention功能，由SoC的DDR PHY来控制DDR颗粒的IO状态，直到DDR退出自刷新。

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