KR100958044B1 - Ｃｐｕ 파워 다운 방법 및 그 장치 - Google Patents

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Abstract

CPU(10)는 대부분의 회로가 전력을 수신하지 않는 파워 다운(powerdown) 모드를 갖는다. 파워 다운(58)으로부터 오는 파워-업(power-up)(64)은 예외(60)의 수신에 응답하여 달성된다. CPU(10)에 존재하는 대부분의 상태 정보는 예외(60)에 응답할 필요가 없기 때문에, 파워 다운(58) 중에 대부분의 CPU(10)로의 전력을 제거하는 데 문제가 없다. CPU(10)에서 프로그래머의 모델 레지스터 파일(16) 및 몇몇 다른 회로들은 파워다운(58)으로 유지되지만, CPU(10)를 구성하는 대다수의 회로들, 즉 예외 유닛(20), 명령 디코드 및 제어 로직(18), 명령 파이프라인(26) 및 버스 인터페이스(32)는 전력을 수신할 필요가 없다. 중요하지 않은(non-critical) 이들 회로들로부터의 전력 제거는 파워 다운 동안에 현저한 전력 절감을 가져온다. 전력을 공급받은 회로들에는, 추가적인 전력 절감을 제공하기 위해 감소된 전력 공급 전압이 제공된다.
Figure R1020047004100
데이터 처리 시스템, 파워 다운 모드, 로직 유닛, 실행 유닛, 중앙 처리 유닛

Description

ＣＰＵ 파워 다운 방법 및 그 장치{CPU powerdown method and apparatus therefor}
본 발명의 분야는 중앙 처리 유닛들(CPUs)이며, 특히 그러한 CPUs의 파워 다운에 대한 것이다.
휴대형 애플리케이션 용으로 설계된 집적 회로들의 중요한 특징들 중의 하나는 전지식(battery powered) 전압원의 제한된 용량을 효율적으로 이용하는 이들의 능력이다. 셀룰러 전화기들 및 PDA들(personal digital assistants)을 포함하는 전형적인 애플리케이션들은 전압원으로서 800mA-Hr 용량의 리튬 이온 배터리 또는 2개의 AAA 알칼라인 배터리들을 가질 수 있다. 사용자들은 이 장치들을 사용하여 3 내지 4주 만큼의 대기 동작을 기대한다. 대기 동작은 셀룰러 폰이 전원을 파워 온 상태이나 통화에 활동적으로 포함되지 않은 때이다. 업계는 셀룰러 폰이 대기 모드인 동안의 시간의 약 2%만 집적 회로가 유용한 작업을 수행하는 것으로 판단한다.
집적 회로 설계자들은 이 회로에 의해 소비된 전력이 다음 식에 정의된 바와 같이 회로의 스위칭 동작에 정비례하기 때문에 전지식 집적 회로들을 구현하기 위해 오랫 동안 상보적 MOS(CMOS) 트랜지스터 로직을 사용해왔다:
Ptotal = Pleakage + CV2F
최근까지, CMOS 장치들의 큰 입력 임피던스는 누설 성분을 무시될 수 있을 만큼 충분히 작게 유지하였다. 활성 성분은 회로 동작의 커패시턴스(C), 전압(V) 및 주파수(F)에 의해 결정된다. 설계자들은 비활성 기간들 동안 클록들을 디스에이블시키는 단계, 동작 전압을 감소시키는 단계, 보다 작은 프로세스 기하학을 사용하여 커패시턴스를 감소시키는 단계를 포함하여 활성 전력 소비를 감소시키는 여러 가지 기술들을 사용하여 왔다. 이들 단계들은 중요하지만, 단지 대기 중 전력 손실의 일부를 다룬다.
최근의 제조 공정의 진보들은 점점 더 정밀해지는 기하학의 회로들이 제조되도록 허용하였다. 이들 진보들은 주어진 실리콘 영역 내에 보다 많은 회로가 구성되도록 허용하지만, 이들은 보다 박층의 게이트 산화물들 및 보다 좁은 채널들에 의해 유발된 직접 터널링 효과들로 인한 누설 전류를 증가시키는 바람직하지 못한 효과를 가지고 있다. 누설 전류들은 1.0 미크론 피처 사이즈 공정(micron feature size process)에서의 게이트 길이의 미크론당 1 피코암페어 미만에서 오늘날의 0.13 미크론 공정들에서의 미크론당 1 나노암페어 만큼까지 증가하여 왔다. 누설 전류의 증가들은 상기 전력 방정식의 누설 성분이 더 이상 무시되지 않게 한다.
대기 동안에 선택된 회로들로부터 전력 공급의 제거는 노트북 컴퓨터들과 같은 배터리 파워식 애플리케이션들을 위해 넓은 레벨의 설계자들에 의해 사용되는 잘 공지된 기술이다. 그것은 마찬가지로 집적 회로들에 적용되어 왔지만, 단지 중앙 처리 유닛(CPU) 외부의 블록들에 적용된다. 이러한 기술이 CPUs에 적용되지 않는 주된 원인은 대기 모드에서 벗어난 후 실행을 연속하기 위해 필요한 현재 프로세서 상태 정보를 유지하기가 곤란하다는 것이다. 노트북 컴퓨터 설계자들은 하드 디스크 드라이브와 같은 외부 저장 메커니즘들에 현재 프로세서 상태 정보를 저장함으로써 이러한 한계를 회피하여 왔다. 그러한 경우에, 외부 저장 메커니즘으로 및 그로부터 그 상태를 전이시키는 데 필요한 비용(overhead)이 존재한다. 전지식 장치가 하드 디스크 드라이브를 갖거나 많은 경우 그렇지 않더라도 시간을 소비하는 상태 전이는 애플리케이션의 실시간 응답 요건들을 만족시키지 못한다.
따라서, 동작 상태의 무결성(integrity)을 유지하면서 감소된 대기 전력 소비를 위해 CPU를 파워 다운할 필요성이 있다.
도 1은 본 발명의 일 실시예에 따른 중앙 처리 유닛, 클록 발생기, 및 전력 제어 장치의 블록도.
도 2는 도 1의 하나의 동작을 이해하는 데 유용한 흐름도.
도 3은 도 1의 회로의 다른 동작을 설명하는 데 유용한 흐름도.
중앙 처리 유닛(CPU)에서 전력 절감은 파워 다운을 끌어내는 데 중요하지 않은 CPU의 특정 소자들로의 전력을 선택적으로 제거함으로써 달성된다. 파워 다운을 끌어내는 데 중요한 CPU의 다른 구성 요소들은 파워 다운 중에 감소된 전력 공급 전압을 수신한다. 결과는 누설 전류의 감소로 인한 파워 다운 중의 전력의 주요한 절감이다. 이는 도면들 및 다음 설명들을 참조함으로써 보다 잘 이해된다.
도 1에는 CPU(10), 전력 제어 회로(12) 및 클록 발생기(34)가 도시되어 있다. CPU(10)는 예외 로직(14), 레지스터 파일(16), 명령 디코드 및 제어 로직(18), 실행 유닛(20), 예외 프로세서 상태 레지스터(EPSR)(22), 프로세서 상태 레지스터(PSR)(24), 명령 파이프라인(26), 예외 프로그램 카운터(EPC)(28), 프로그램 카운터(PC)(30) 및 버스 인터페이스(32)를 포함한다. 전력 제어 회로(12)는 출력들로서 스위치 가능한 전력 공급원들(VD1, VD2)을 공급한다. 예외 로직(14), 레지스터 파일(16), EPC(28) 및 EPSR(22), 및 클록 발생기(34)는 스위칭 가능 전력 공급원(VD2)에 의해 전력을 제공받는다. 예외 로직(14)은 저 전력 모드 신호(LPMD)를 전력 제어 회로(12)에 공급한다. 예외 로직(14)은 전력 제어 회로(12)에 웨이크업(wakeup) 신호를 제공한다. 전력 제어 회로(12)는 예외 로직(14)에 어웨이크 신호(awake signal)를 제공한다. 전력 제어 회로(12)는 클록 발생기(34)에 클록 인에이블 신호를 제공한다. 클록 발생기(34)는 출력으로서 CPU 클록을 제공한다. EPSR(22), PSR(24), PC(30), EPC(28), 및 레지스터 파일(16)은 현재 프로세서 상태 정보를 총체적으로 포함한다.
예외 로직(14)은 인터럽트들, 디버그 요청들, 리셋 및 기타 예외 조건들을 수신한다. 예외 로직(14)은 명령 디코드 및 제어 로직(18)에 연결된다. 명령 디코드 및 제어 로직(18)은 PSR(24), 명령 파이프라인(26), 레지스터 파일(16), 및 실행 유닛(20)에 연결된다. 실행 유닛(20)은 데이터 버스(36)에 의해 레지스터 파일(16)에 연결된다. 실행 유닛(20)은 또한 데이터 버스(36)에 의해 EPSR(22) 및 EPC(28)에 연결된다. 실행 유닛(20)은 또한 데이터 버스(36)에 의해 PSR(24) 및 PC(30)에 접속되지만, 그렇더라도 그러한 특정 접속은 도면을 지나치게 복잡하게 만드는 것을 피하기 위해 도 1에 명확히 도시하지 않았다. 실행 유닛(20)은 데이터 버스(38)에 의해 버스 인터페이스(32) 및 명령 파이프라인(26)에 연결된다. 버스 인터페이스(32)는 PC(30)에 연결된다. CPU(10)의 각각의 소자는 클록 발생기(34)로부터 CPU 클록을 수신한다.
예외 로직(14), 레지스터 파일(16), 명령 디코드 및 제어 로직(18), 실행 유닛(20), EPSR(22), PSR(24), 명령 파이프라인(26), EPC(28), PC(30), 및 버스 인터페이스(32)의 배열은 실질적으로 당업계에 잘 공지된 CPU의 것들이다. 그러나, 예외 로직(14)은 특히 개선된 전류 누설 특성을 가질 수 있는 CPU(10)를 초래하는 신규한 특성들을 제공한다. CPU(10)는 명령들 및 예외들을 실행하는 종래의 기능들을 수행한다. 파워 다운을 도입하기 위해, 종래의 명령인 정지 명령이 실행된다. 정지 명령은 관련 집적 회로를 저 전력 모드로 취하기 위한 것이다.
명령 디코드 및 제어 로직(18)은 정지 명령을 디코딩하고 필요한 정보를 실행 유닛(20) 및 예외 로직(14)으로 통과시킴으로써 정지 명령의 실행을 시작한다. 예외 로직(14)은 저 전력 모드를 도입하기 위한 요청을 수신하는 것에 응답하여, 전력 제어 회로(12)에 의해 수신되는 LPMD 신호를 어써트(assert)한다. 정지 명령을 실행하기 위한 부분으로서 실행 유닛(20)은 EPC(28) 및 EPSR(22)을 로드한다. LPMD 신호에 응답하여, 전력 제어 회로(12)는 스위치 가능한 전력 공급원(VD1)을 VDD로부터 플로팅 상태로 스위치하고, 스위치 가능한 전력 공급원(VD2)을 VDD로부터 보다 낮은 전압으로 스위칭한다. 통상적으로 이해되는 바와 같이, VDD는 도 1에 나타낸 회로들의 정상 동작을 위한 양의 전력 공급 전압이다. 현재의 MOS 집적 회로 디자인들에서, 이는 전형적으로 1.5 내지 1.8볼트이다. VD2의 낮은 전압은 저장 소자 회로들이 데이터, 전형적으로 약 0.9볼트를 보유할 수 있는 낮은 한계치 근처로 설정된 중간 전압이다. 전력 제어 회로(12)는 또한 클록 인에이블 신호를 클록 발생기(34)로의 어써트를 철회한다. 클록 발생기(34)는 CPU 클록을 정지시킴으로써 응답한다. CPU 클록은 전력 공급 트랜지션 동안 발생하는 클록 에지들을 피하기 위해 스위치 가능한 전력 공급원들(VD1, VD2)이 플로팅 및 중간 전압 각각의 대기 모드 값들로 스위칭되기에 앞서 종료되는 것이 바람직하다.
따라서, 정지 명령의 실행은 PSR(24), 명령 디코드 및 제어 로직(18), 실행 유닛(20), PC(30), 버스 인터페이스(32), 및 명령 파이프라인(26)으로부터 전력의 제거를 초래하고, 이들 회로는 파워 다운 동안 그들 회로 소자들에 의한 누설 전류를 제거하는 효과를 제공하는 것으로 보인다. VD2에 의해 감소된 전력을 수신하는 것은 예외 로직(14), 레지스터 파일(16), EPSR(22), 및 EPC(28)이다. 예외 로직(14)은 파워-업이 시작되어야 할 때를 검출하기 위한 전력을 가질 필요가 있다. 레지스터 파일(16)은 프로그래머의 모델 레지스터들의 현재 상태를 포함한다. EPC(28) 및 EPSR(22)은 PSR(24) 및 PC(30)에 관한 정보를 보유한다. EPSR(22) 및 EPC(28)는 예외의 경우들 동안 PC(30) 및 PSR(24)로부터 정보를 저장할 목적으로 쉐도우 레지스터들로서 통상적으로 사용되고, 이러한 파워 다운 모드 동안 필요한 추가 회로들은 아니다.
이 파워 다운 시퀀스는 단계(50)로 나타낸 정지 명령을 실행함으로써 트리거되고, 이어서 단계(52)로 나타낸 로드되는 EPSR 및 EPC 단계들이 후속하는 것으로서 도 2에 도시된다. 이는 어써트되는 LPMD 신호 단계(54)가 후속한다. LPMD의 어써션(assertion)은 디스에이블되는 클록 단계(56)를 유발하고, 어써트하는 LPMD 신호는 또한 단계(58)에서 VD1 및 VD2의 대기 모드로의 스위칭을 유발한다.
레지스터 파일(16)은 실행 유닛(20) 및 명령 디코드 및 제어 로직(18)과 같이 파워 다운된 회로들과 인터페이스를 갖기 때문에, 이들 인터페이스들에 절연 회로를 포함시킨다. 절연 인터페이스들은 당업계에 공지되어 있으며, 하나의 회로가 파워 상승되고 다른 인접한 회로가 없을 때를 포함하는 여러 상황들에서 필연적이다. 마찬가지로, 예외 로직(14)과 명령 디코드 및 제어 로직(18) 사이에 절연 회로가 존재한다. CPU(10)에서, VD1을 수신하는 회로 소자와 VD2를 수신하는 회로 소자 사이에 인터페이스가 존재하는 모든 경우들에 절연 회로가 존재한다.
실행 유닛(20)은 그것이 예외에 따르는 동작으로 복귀할 때 중요한 값들을 보유하지 않기 때문에 파워 다운 동안 전력을 제공받을 필요가 없다. 정지 명령의 실행에 앞서, 실행 유닛(20)에 의해 발생된 모든 값들은 레지스터 파일(16)에 저장되어 있을 수 있다. 따라서, 레지스터 파일(16)은 파워 다운을 끌어내는데 필요한 정보를 갖는다. CPU(10)는 단지 예외에 응답하여 파워 다운을 끌어낸다. 예외가 존재하는 임의의 시점에, 명령 파이프라인(26)이 플러쉬되고, 그의 내용들은 정상 동작에서 예외의 결과로서 다시 로드되어야 한다. 따라서, 파워 다운 동안에, 명령 파이프라인(26)의 임의의 내용들은 예외에 응답하여 어떠한 방식으로든지 플러쉬될 수 있기 때문에 이들은 보유될 필요가 없다. 마찬가지로, 명령 디코드 및 제어 로직(18)은 예외에 의해 재초기화된다. 버스 인터페이스(32)는 정지 명령의 실행 중에, 버스 인터페이스(32)에 의해 제공되어야 하는 모든 데이터는 LPMD 신호의 발생에 앞서 전이되기 때문에 파워 다운 동안 전력을 제공받을 필요가 없다.
예외는 파워 다운을 끌어내기 위해 도입된다. 예외 로직(14)은 인터럽트들, 디버그 요청들 또는 리셋 중의 하나를 수신한다. 다른 예외 조건들은 파워 다운 동안에 발생되지 않는다. 예외 로직(14)은 그 예외를 명령 디코드 및 제어 로직(18)로 통과시킨다. 예외 로직(14)은 또한 웨이크업 신호를 전력 제어 회로(12)로 어써트한다. 전력 제어 회로(12)는 VD1을 VDD로 및 VD2를 VDD로 램핑함으로써 응답한다. VD1 및 VD2가 VDD에 도달한 후, 클록 인에이블 신호는 이어서 CPU 클록을 발생시키는 클록 발생기(34)로 어써트된다. 명령 디코드 및 제어 로직(18)은 예외에 응답하여 정상 동작을 시작하는데 필요한 신호들을 발생시키기 시작한다. 먼저 PSR(24) 및 PC(30)가 로드된다. 버스 인터페이스(32)는 명령 파이프라인(26)으로 로드된 명령들을 페치하기 시작하도록 인에이블된다. 명령 파이프라인(26)이 로드된 후, 실행 유닛(20)은 명령들을 실행하기 시작한다.
따라서, 파워 업 시에, 명령 디코드 및 제어 로직(18)은 명령 디코드 및 제어 로직(18), 실행 유닛(20), 버스 인터페이스(32), 명령 파이프라인(26), PSR(24) 또는 PC(30)에 저장된 어떠한 정보도 없음을 필요로 하는 단계를 포함하는 예외에 응답하는 정상 동작을 유발하는 방식으로 예외 로직(14)에 응답한다. 따라서, 파워 다운은 이 파워 다운을 끌어내면서 파워 업하는 데 필요한 모든 정보를 여전히 보유하면서 CPU의 실질적으로 감소된 누설 전류를 효과적으로 초래한다. 레지스터 파일(16)은 프로그래머가 상기 예외로부터 복귀할 때 의존할 프로그래머의 모든 모델 레지스터들을 보유한다. CPU의 종래 구성요소들은 파워다운 동안 전력을 수신하는 소자들 및 그렇지 않은 것들의 적절한 선택에 의해 개선된 파워다운 전류를 달성하기 위해 공지된 절연 기술들에 의해 분할된다.
도 3에는 파워 다운을 끌어내는 것을 기재하는 흐름도가 도시되어 있다. 제 1 단계(60)는 예외 조건을 검출하는 것으로 도시되어 있다. 이 경우, 이는 인터럽트, 디버그 요청 또는 리셋 중의 하나를 검출하는 것을 의미한다. 웨이크업 신호는 예외 조건을 검출하는 것에 응답하여 단계(62)로서 도시된 바와 같이 어써트된다. 전력 제어 회로(12)는 단계(64)에 나타낸 바와 같이 VD1 및 VD2를 VDD로 램핑함으로써 웨이크업 신호에 응답한다. 또한 어써트되는 웨이크업 신호에 응답하여, 전력 제어 신호는 클록 발생기를 인에이블시키고, 단계(66)에 나타낸 바와 같이 예외 로직(14)로 어웨이크 신호를 어써트한다. 어웨이크 신호는 CPU(10)의 회로가 완전히 전력 상승되었고 예외에 용이하게 응답하기 시작한다는 정보를 예외 로직(14)에 제공한다. 이어서, 예외 로직(14)은 단계(68)에 나타낸 바와 같이 LPMD 신호의 어써트를 철회한다. 이는 단계(70)에 나타낸 바와 같이 예외 처리의 개시를 시작한다.
따라서, CPU의 특정 부분들은 완전히 파워 다운될 수 있고, 따라서 그들 회로들에서 발생하는 누설 전류를 피할 수 있다. CPU의 비교적 작은 백분율, 약 10%가 전력 공급받을 필요가 있다. 대부분의 회로는 실행 유닛(20), 명령 디코드 및 제어 로직(18) 뿐만 아니라 전력을 공급받지 않은 명령 파이프라인(26)을 포함하기 때문에, 단지 10%가 전력을 필요로 한다. 상기 실시예에서, 전력을 수신하고 있는 10%조차 감소된 대기 전압 때문에 누설 전류들로 인한 보다 낮은 전력 손실을 갖는다. 전력을 공급받은 이들 부분들은 고속으로 스위칭하지 않기 때문에, 누설 전류를 또한 감소시키는 비교적 보다 낮은 전압으로 유지될 수 있다. 이러한 파워 다운 기술에 의해 기재된 이익 중 많은 부분은 전력을 공급받는 그들 회로들에 대한 전력을 감소시킴 없이 마찬가지로 잘 이용될 수 있다. 따라서, 많은 장점을 보유하기 위한 한가지 선택 사양은 보다 낮은 전압으로 스위칭하는 대신에 VDD에서 예외 로직(14) 및 레지스터 파일(16) 뿐만 아니라 클록 발생기(34)를 간단히 유지할 것이다.
상기한 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당업계의 숙련자라면 아래의 청구의 범위에 나타낸 본 발명의 범위에서 벗어나지 않는 여러 가지 변형들 및 변화들이 이루어질 수 있음을 인식할 것이다. 따라서, 명세서 및 도면들은 제한시키려는 의도보다는 오히려 예시적인 것으로 간주되어야 하고, 그러한 모든 변형들은 본 발명의 범위에 포함되도록 의도된다.
이익들, 다른 장점들, 및 문제점들에 대한 해결책들을 특정 실시예들과 관련하여 상술하였다. 그러나, 상기 이익들, 장점들, 문제점들에 대한 해결책들, 및 임의의 엘리먼트(들)은 임의의 이익, 장점, 또는 해결책이 생기게 하거나 더욱 명확해지게 할 수 있으며, 청구항들의 필수적인 특징 또는 엘리먼트로서 해석되지 않아야 한다. 본 명세서에서 사용된 용어 "포함한다", "포함하는" 또는 그들의 임의의 다른 변형은 비배타적인 포함을 커버(cover)하도록 의도되고, 그에 따라 엘리먼트들의 리스트를 포함하는 공정, 방법, 물품, 또는 장치는 그들 엘리먼트들만을 포함하지 않고, 그러한 공정, 방법, 물품 또는 장치에 대해 명확히 열거되지 않거나 고유하지 않은 다른 엘리먼트들을 포함할 수 있다.

Claims (21)

  1. 집적 회로 상의 데이터 처리 시스템에 있어서:
    저 전력 모드(low power mode)로 진입하기 위해 사용된 저 전력 모드 명령을 포함하는 명령들을 실행하기 위한 중앙 처리 유닛으로서,
    명령들을 실행하기 위한 실행 유닛;
    저 전력 모드 명령에 진입하는 상기 중앙 처리 유닛에 응답하여 저 전력 모드 신호를 어써트(assert)하는 로직 유닛;
    상기 저 전력 모드 명령을 실행하기 전에 프로그래머의 모델 레지스터들의 상태를 저장하기 위한 저장 장치; 및
    상기 중앙 처리 유닛을 시스템 버스에 결합시키는 버스 인터페이스를 포함하는, 상기 중앙 처리 유닛;
    상기 중앙 처리 유닛의 시간 다중 기능들(time various functions)에 클록 신호를 제공하는 클록 발생기; 및
    상기 로직 유닛에 결합된 전력 제어 유닛으로서, 상기 전력 제어 유닛은 상기 저 전력 모드 신호를 수신하고, 이에 응답하여, 상기 클록 발생기를 디스에이블시키기 위한 상기 전력 제어 유닛은 상기 실행 유닛 및 상기 버스 인터페이스로부터 전력을 제거하면서 상기 로직 유닛 및 상기 저장 장치로의 전력을 유지하는, 상기 전력 제어 유닛을 포함하고,
    상기 중앙 처리 유닛, 상기 클록 발생기, 및 상기 전력 제어 유닛은 상기 집적 회로 상에 있는, 데이터 처리 시스템.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 전력 제어 유닛은 상기 실행 유닛에 제 1 전력 공급 전압을 제공하기 위한 제 1 출력, 및 상기 로직 유닛 및 상기 저장 장치에 제 2 전력 공급 전압을 제공하기 위한 제 2 출력을 갖고, 상기 저 전력 모드 동안, 상기 제 1 전력 공급 전압은 0 볼트로 감소되고, 상기 제 2 전력 공급 전압은 정상 동작 전압으로 유지되는, 데이터 처리 시스템.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 시스템 버스 및 실행 유닛에 결합된 버스 인터페이스를 갖는 중앙 처리 유닛을 가진 집적 회로 상의 데이터 처리 시스템에서 저 전력 모드로 진입하는 방법에 있어서:
    상기 저 전력 모드로 진입하는 상기 데이터 처리 시스템에 앞서 및 상기 중앙 처리 유닛의 정상 동작 동안, 상기 중앙 처리 유닛의 프로그래머의 모델 레지스터들을 유지하기 위해 상기 중앙 처리 유닛 내의 저장 위치를 사용하는 단계;
    상기 저 전력 모드로의 진입을 트리거하는 명령을 실행하는 단계;
    상기 저 전력 모드로의 진입에 응답하여 상기 버스 인터페이스 및 상기 실행 유닛으로부터 전력을 제거하고 상기 저 전력 모드 동안 상기 버스 인터페이스 및 상기 실행 유닛으로부터 제거된 전력을 유지하는(keeping) 단계;
    상기 저 전력 모드로의 진입에 앞서 상기 저장 위치 내에 저장되는 상기 프로그래머의 모델 레지스터들의 상태가 상기 저 전력 모드 동안 상기 저장 위치 내에 유지되도록 상기 저장 위치 및 로직 유닛에 대해, 상기 저 전력 모드 동안 전력을 유지하는(maintaining) 단계를 포함하는, 저 전력 모드로 진입하는 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 12 항에 있어서,
    상기 저 전력 모드 동안 전력을 유지하는(maintaining) 단계는 또한 상기 저 전력 모드로의 진입에 응답하여 감소된 전압에서 전력을 인가하는 것을 특징으로 하는, 저 전력 모드로 진입하는 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 집적 회로 상의 데이터 처리 시스템에 있어서:
    정지 명령을 포함하는 명령들을 처리하기 위한 중앙 처리 유닛으로서,
    상기 명령들을 실행하기 위한 실행 유닛;
    상기 정지 명령의 실행에 앞서 프로그래머의 모델 레지스터들의 상태를 저장하고, 상기 정지 명령의 실행에 앞서 상기 중앙 처리 유닛의 상태에 관한 정보를 저장하기 위한 저장 장치로서, 상기 정보는 상기 프로그래머의 모델 레지스터들의 상태를 포함하는, 상기 저장 장치;
    상기 정지 명령을 처리하는 상기 중앙 처리 유닛에 응답하여 저 전력 모드 신호를 어써트(assert)하는 로직 유닛; 및
    시스템 버스에 상기 중앙 처리 유닛을 결합시키기 위한 버스 인터페이스를 포함하는, 상기 중앙 처리 유닛;
    상기 중앙 처리 유닛의 시간 다중 기능들에 대한 클록 신호를 발생시키는 클록 발생기; 및
    상기 로직 유닛에 결합된 전력 제어 수단으로서, 상기 저 전력 모드 신호를 수신하고, 상기 저 전력 모드 신호의 수신에 응답하여, 상기 클록 발생기를 디스에이블시키고, 상기 실행 유닛 및 상기 버스 인터페이스로부터 전력 공급 전압을 제거하면서 상기 로직 유닛 및 상기 저장 장치로의 상기 전력 공급 전압을 유지하는, 상기 전력 제어 수단을 포함하는, 데이터 처리 시스템.
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