FR2925243A1 - Circuit de commande d'horloge pour composant integre comprenant un mode de retention - Google Patents

Abstract

L'invention concerne un circuit de commande d'horloge (100) pour un composant intégré susceptible d'être configuré en fonction d'un signal de rétention (SLEEP) :. dans un mode dit actif, dans lequel le composant est électriquement alimenté, ou. dans un mode dit rétention, dans lequel une partie du composant n'est pas alimentée, la dite partie comprenant au moins un élément dont un fonctionnement est susceptible d'être cadencé par un signal d'horloge.Le circuit de commande d'horloge selon l'invention comprend un moyen pour inhiber le signal d'horloge (CP) lorsque le composant est en mode rétention.L'invention concerne également un composant intégré associé.Application aux circuits à faible consommation pour des produits "low power".

Description

CIRCUIT DE COMMANDE D'HORLOGE POUR COMPOSANT INTEGRE COMPRENANT UN MODE DE RETENTION L'invention concerne un circuit de commande d'horloge pour un composant intégré susceptible d'être configuré en fonction d'un signal de rétention : • dans un mode dit actif, dans lequel le composant est électriquement alimenté, ou • dans un mode dit rétention, dans lequel une partie du composant n'est pas alimentée, la dite partie comprenant au moins un élément dont un fonctionnement est susceptible d'être cadencé par un signal d'horloge. L'invention est notamment intéressante pour tous les matériels portables, par exemple dans le domaine de la téléphonie portable ou l'informatique portable. Pour de tels matériels, on cherche à limiter au mieux la consommation énergétique des composants électroniques afin d'augmenter l'autonomie des matériels. Pour cela, on peut prévoir un mode rétention (ou mode veille), dans lequel seule une partie du composant est maintenue électriquement alimentée afin de conserver des informations nécessaires au redémarrage du composant en sortie du mode rétention. Une autre partie du composant n'est plus alimentée en mode rétention (alimentations électriques coupées). Tous les éléments qui composent cette autre partie sont totalement éteints.

Par élément, on entend ici tous les registres, bascules, circuit d'horloge, circuits de commande, circuit de logique, mémoires et autres circuits électroniques à l'intérieur du composant intégré. Un problème se pose au réveil du composant, c'est-à-dire lors du passage du mode rétention au mode actif. Au moment du réveil, certains signaux de commande disponibles à l'intérieur du composant ont une valeur erronée, ou indéterminée, susceptible d'entraîner un fonctionnement anormal des circuits avals qu'ils commandent.

C'est le cas notamment du signal d'horloge, produit le plus souvent par un unique générateur d'horloge, ou bien fourni par l'intermédiaire d'une borne d'accès au composant. Le signal d'horloge est ensuite distribué à tous les éléments du composant dont il cadence le fonctionnement. Au réveil du composant, en certains points de la distribution du signal d'horloge, des erreurs logiques peuvent apparaître, comme on le verra mieux plus loin dans des exemples.

L'invention a pour but de fournir un nouveau circuit de commande d'horloge ne présentant pas cet inconvénient. Pour cela l'invention propose un circuit de commande d'horloge tel que décrit dans le préambule ci-dessus et caractérisé en ce qu'il comprend un moyen pour inhiber le signal d'horloge lorsque le composant passe en mode rétention. Le signal résultant fourni par le moyen d'inhibition est ainsi maintenu à une valeur prédéfinie, inactive, lorsque le composant est en mode rétention. La valeur du signal résultant étant ainsi fixée, égale à la valeur prédéfinie, en sortie du mode de rétention, la commande et le fonctionnement des circuits avals sont corrects, comme on le verra mieux par la suite dans des exemples.

Selon un mode de réalisation de l'invention, le moyen d'inhibition est également adapté pour maintenir inhibé le signal d'horloge après la sortie du composant du mode rétention, jusqu'au prochain front actif du dit signal d'horloge.

Ainsi, le signal résultant est maintenu inactif jusqu'au prochain front actif du signal d'horloge. Le signal résultant est ainsi synchrone sur le signal d'horloge.

Une application de l'invention est un composant intégré comprenant (Single Clock System) un circuit de commande tel que décrit ci-dessus, pour produire, à partir d'un signal d'horloge, un signal résultant qui : • devient inactif lorsque le composant passe en mode rétention, • devient actif au prochain front actif du signal d'horloge suivant un réveil du composant Une autre application de l'invention est un composant intégré comprenant : (botte edge design) • un inverseur comprenant une entrée de données sur laquelle est appliqué un signal d'horloge (CK), et • un circuit de commande tel que décrit précédemment, comprenant une entrée d'horloge reliée à une sortie de données de l'inverseur.

Une autre application de l'invention est un composant intégré comprenant (clock gating) un circuit d'inhibition comprenant : • une bascule comprenant une entrée de donnée sur laquelle est appliqué un signal d'activation, • une porte de logique combinatoire comprenant deux entrées de données reliées respectivement à une sortie de la bascule et à une entrée d'horloge de la bascule. Le composant intégré comprend également un circuit de commande tel que décrit précédemment, comprenant une sortie reliée à l'entrée d'horloge de la bascule. Enfin, une autre application de l'invention concerne un composant intégré comprenant (Clock Switch Area) une bascule comprenant une entrée d'horloge sur laquelle est appliqué un signal d'horloge (CK). La bascule comprend également une entrée de données et une sortie de donnée reliée à l'entrée de données par l'intermédiaire d'un inverseur. Le composant comprend également un circuit de commande tel que décrit précédemment et dont une entrée d'horloge est reliée à la sortie de données de la bascule. L'invention sera mieux comprise et d'autres caractéristiques et avantages apparaîtront à la lecture de la description qui va suivre, d'un exemple de mise en oeuvre d'un circuit de commande d'horloge selon l'invention, et d'exemples de composants intégrés mettant en oeuvre l'invention. La description est à lire en relation aux dessins annexés dans lesquels : • la figure 1 est un schéma électronique d'un circuit de commande d'horloge selon l'invention, • les figures 2A, 3A, 4A, 5A sont des exemples de composants comprenant un circuit de commande d'horloge selon l'invention, • les figures 2B, 3B, 4B et 5B sont des chronogrammes montrant le fonctionnement des composants des figures 2A, 3A, 4A, 5A respectivement.

Comme dit précédemment, l'invention concerne un circuit de commande d'horloge 100 pour un composant intégré susceptible d'être configuré en fonction d'un signal de rétention SLEEP : • dans un mode dit actif (signal SLEEP inactif), dans lequel le composant est électriquement alimenté, ou • dans un mode dit rétention (signal SLEEP actif), dans lequel une partie du composant n'est pas alimentée, la dite partie comprenant au moins un élément dont un fonctionnement est susceptible d'être cadencé par un signal d'horloge CP. Le circuit de commande d'horloge est caractérisé en ce qu'il comprend un moyen pour inhiber le signal d'horloge CP lorsque le composant est en mode rétention. Le circuit de commande produit ainsi à partir du signal d'horloge CP un signal résultant CR qui est : • égal au signal d'horloge lorsque le signal de rétention est inactif, • égal à une valeur prédéfinie inactive lorsque le signal de rétention est actif. Selon une variante, le moyen d'inhibition est également adapté pour maintenir inhibé le signal d'horloge après la sortie du composant du mode rétention, jusqu'au prochain front actif du dit signal d'horloge. Le circuit de commande produit ainsi à partir du signal d'horloge CP un signal résultant CR qui est : • égal au signal d'horloge lorsque le signal de rétention est inactif et jusqu'au prochain front actif du signal d'horloge CP, • égal à une valeur prédéfinie inactive après le premier front actif du signal d'horloge suivant le passage du composant du mode rétention au mode actif.

Sur la figure 1 est représenté un circuit de commande 100 selon l'invention. Le circuit de commande 100 comprend une entrée d'horloge ECK sur laquelle est appliqué le signal CP, une entrée de données ED connectée à une borne d'alimentation du composant sur laquelle est appliquée un potentiel VDDI, une entrée de commande EC sur laquelle est appliqué le signal de rétention SLEEP, et une sortie de données SD sur laquelle est fournie le signal résultant CR.

Le circuit de commande 100 comprend une bascule 110 comprenant une entrée d'inhibition RN sur laquelle est appliqué le signal de rétention SLEEP et une entrée de données D reliée à la borne d'alimentation VDDI du composant intégré. La bascule produit un signal de commande IE inactif lorsque le signal de rétention est actif. Sur la figure 1, la bascule comprend également une entrée d'horloge ECLK sur laquelle est appliqué le signal d'horloge CP. La bascule 110 produit le signal de commande IE suivant : • IE est inactif lorsque le signal de rétention est inactif, • IE devient actif au premier front actif du signal d'horloge CP suivant le passage de l'état actif à l'état inactif du signal de rétention. En d'autres termes, lorsque le signal de rétention SLEEP devient inactif, la bascule 110 maintient encore inactif le signal de commande IE jusqu'au prochain front actif du signal d'horloge. Le circuit de commande 100 comprend également une porte logique 120, sur la figure 1 une porte de type ET, pour combiner le signal d'horloge CP et le signal de commande IE et produire sur une sortie SD du circuit 100 le signal résultant CR qui est : • inactif lorsque le signal de commande IE est inactif, • égal au signal d'horloge CP sinon.

La figure 2A présente une première utilisation du circuit de commande de la figure 1. On considère ici un composant dit à circuit d'horloge unique dans lequel un unique signal d'horloge CP (ou un signal dérivé du signal CP) est distribué aux éléments avals. Le composant comprend une première partie I et une deuxième partie II. La partie I est toujours active ; elle est alimentée en permanence (y compris en mode rétention) par des potentiels VDDO et GNDO. La partie I comprend notamment un circuit 210 adapté pour produire le signal de rétention SLEEP à partir du signal d'horloge CP. Le signal CP peut être produit par un générateur d'horloge (non représenté) situé dans la partie I, ou bien peut être fourni depuis l'extérieur par une borne d'accès du composant. La partie II est inactive en mode rétention ; elle est alimentée par des potentiels VDDI et GNDI qui sont coupés en mode rétention. Elle comprend un circuit 220 adapté pour être mis en veille lorsque le signal SLEEP est actif. Dans l'exemple de la figure 2A, le circuit 220 est une bascule comprenant notamment une entrée de veille B sur laquelle est appliqué le signal SLEEP et une entrée de données D (non représentée sur la figure 2A.

Dans les composants antérieurs similaires (non représentés), le signal CP est appliqué directement sur l'entrée d'horloge du circuit 220. Le circuit 200 comprend également un circuit de commande 100 selon l'invention, dont : • l'entrée de commande EC est reliée à la sortie du circuit 210 pour recevoir le signal SLEEP, • l'entrée de données ED est reliée à la borne d'alimentation VDDI, • la sortie de données SD est reliée à l'entrée d'horloge du circuit 220 • le signal d'horloge CP est appliqué sur l'entrée d'horloge CK du circuit 100. Le circuit de commande 100 produit, à partir du signal d'horloge CP, un signal résultant CR qui : • devient inactif lorsque le composant passe en mode rétention, • devient actif au prochain front actif du signal d'horloge suivant un réveil du composant.

Le signal CR est appliqué sur une entrée d'horloge du circuit 220. Le fonctionnement du circuit 200 est détaillé sur les chronogrammes de la figure 2B. Le composant est en mode rétention (SLEEP actif à 1) entre les instants tl et t2. Le signal SLEEP est fourni par la bascule 210, cadencée par le signal CP ; ainsi, le signal SLEEP change d'état (instants tl, t2) sur un front montant du signal CP. L'alimentation VDDI est coupée à l'instant t3, peu de temps après tl, et à nouveau active à l'instant t4, peu de temps avant l'instant t2. Lorsque l'alimentation VDDI est coupée, la sortie Q du circuit 220 est à un niveau indéterminé, représenté par un rectangle hachuré 230 sur le chronogramme du signal Q. Ceci n'est pas gênant dans la mesure où, entre tl et t2, le circuit 220 et plus généralement la partie II du composant sont éteints. Le signal d'horloge CP est périodique, que le signal SLEEP soit actif ou non. Sur la figure 2B, le signal QE représente le signal qui serait présent en sortie du circuit 220 si le signal d'horloge CP était appliqué directement sur l'entrée d'horloge du circuit 220, comme dans les composants antérieurs n'utilisant pas l'invention. Le signal QE est indéterminé dans la zone 240, entre l'instant t2 correspondant au changement d'état du signal SLEEP et l'instant t5 correspondant au premier front actif de CP suivant le changement d'état du signal SLEEP. Cette indétermination 240 est susceptible de provoquer des erreurs de fonctionnement des circuits avals qui utilisent le signal de sortie Q du circuit 220. Sur la figure 2B, le signal CR est le signal produit par le circuit 100 selon l'invention : • CR est égal à CP jusqu'à l'instant t1 où le signal SLEEP devient actif, • CR est inactif (ici égal à 0) jusqu'à l'instant t5, c'est-à-dire jusqu'au front actif du signal CP suivant la désactivation du signal SLEEP • CR est égal à CP après l'instant t5. Le signal Q figure 2B représente le signal présent en sortie du circuit 220, lorsque le circuit de commande 100 est utilisé. Le signal Q est similaire au signal QE jusqu'à l'instant t4, et après l'instant t5. Entre les instants t4 et t5, comme le signal CR est maintenu inactif, le signal Q l'est également et sa valeur est égale à une valeur fixée. Il n'y a plus d'indétermination sur le signal Q en sortie du mode rétention.

La figure 3A présente une deuxième utilisation du circuit de commande de la figure 1. On considère ici un composant 300 réalisé selon une technique dite de "Botte Edge Design" où tous les fronts, montants et descendants, du signal d'horloge sont des fronts actifs. Plus précisément, le signal CP est distribué à certains éléments du composant qui sont cadencés par les fronts actifs (montants) du signal CP et un signal /CP, inverse de CP est distribué à d'autres éléments qui sont cadencés par les fronts actifs de /CP, c'est-à-dire les fronts descendants de CP. Comme dans le composant de la figure 2A, le composant de la figure 3A comprend une première partie I (non représentée figure 3A) toujours active, et une deuxième partie II.

La partie II est inactive en mode rétention ; elle est alimentée par des potentiels VDDI et GNDI qui sont coupés en mode rétention. Elle comprend notamment un circuit 310 cadencé par les fronts montants du signal d'horloge CP et produisant un signal Q0, et un circuit 320 cadencé par les fronts descendants du signal d'horloge et produisant le signal Q1. Le composant 300 comprend également un inverseur 330 comprenant une entrée de données sur laquelle est appliqué le signal d'horloge CP. Dans les composants antérieurs similaires (non représentés), une sortie de données de l'inverseur 330 est reliée directement à l'entrée d'horloge CK du circuit 330.

Le composant 300 comprend également un circuit de commande 100 selon l'invention, comprenant une entrée d'horloge ECK reliée à la sortie de données de l'inverseur 330. Egalement : • le signal SLEEP est appliqué sur l'entrée de commande EC du circuit 100, • l'entrée de données ED du circuit 100 est reliée à la borne d'alimentation VDDI, • la sortie de données SD du circuit 100 est reliée à l'entrée d'horloge du circuit 320.

Le circuit de commande 100 produit sur sa sortie de donnée SD, à partir du signal d'horloge CP inversé par l'inverseur 330, un signal résultant CR qui : • devient inactif lorsque le composant passe en mode rétention (SLEEP devient actif), • devient actif au prochain front actif du signal d'horloge suivant un réveil du composant Dans le composant 300, en mode actif, le fonctionnement du circuit 310 est cadencé par les fronts montants du signal CP, et le fonctionnement du circuit 320 est cadencé par les fronts montants du signal CR, correspondant aux fronts descendants du signal CP lorsque le signal SLEEP est inactif. Le fonctionnement du circuit 300 est détaillé sur les chronogrammes de la figure 3B. Le composant est en mode rétention (SLEEP actif à 1) entre les instants t1 et t2. L'alimentation VDDI est coupée à l'instant t3, peu de temps après t1, et à nouveau active à l'instant t4, peu de temps avant l'instant t2. Lorsque l'alimentation VDDI est coupée, les signaux CP, /CP (en sortie de l'inverseur 330), QO en sortie du circuit 310 et Q1 en sortie du circuit 320 sont à un niveau indéterminé, ce qui est représenté par les rectangles hachurés entre t3 et t4. Ceci n'est pas gênant dans la mesure où, entre t1 et t2, les circuits 310, 320 et plus généralement la partie II du composant sont éteints. Le signal d'horloge CP est périodique. Dans l'exemple figure 3B, il est inactif lorsque en mode rétention (SLEEP actif). Le signal QO est le signal en sortie du circuit 310. Comme CP est inactif au moment du réveil du composant, lorsque SLEEP devient inactif à l'instant t2, le signal QO est inchangé à l'instant t4.

Sur la figure 3B, le signal QE1 représente le signal qui serait présent en sortie du circuit 320 si le signal /CP était appliqué directement sur l'entrée d'horloge du circuit 320, comme dans les composants antérieurs n'utilisant pas le circuit 100 de l'invention. Le signal QE1 est indéterminé dans la zone 340, entre l'instant t2 correspondant au changement d'état du signal SLEEP et l'instant t5 correspondant au premier front actif (front montant ici) de /CP suivant le changement d'état du signal SLEEP. Cette indétermination 340 est susceptible 20 de provoquer des erreurs de fonctionnement des circuits avals qui utilisent le signal de sortie du circuit 320. Sur la figure 3B, le signal CR est le signal produit par le circuit 100 selon l'invention : • CR est égal à /CP jusqu'à l'instant t1 où le signal SLEEP devient actif, • CR est inactif (ici égal à 0) jusqu'à l'instant t5, c'est-à-dire jusqu'au front actif du signal /CP suivant la désactivation du signal SLEEP • CR est égal à CP après l'instant t5. Le signal Q1 figure 3B représente le signal présent en sortie du circuit 320 utilisant le circuit de commande 100. Le signal Q1 est similaire au signal QE1 jusqu'à l'instant t4, et après l'instant t5. Entre les instants t4 et t5, comme le signal CR est maintenu inactif, le signal Q1 l'est également et sa valeur est égale à une valeur fixée. Il n'y a plus d'indétermination sur le signal Q1 en sortie du mode rétention, après l'instant t4. La figure 4A présente une troisième utilisation du circuit de commande de la figure 1. On considère ici un composant où le signal d'horloge est contrôlé par un signal d'activation EN, plus précisément 25 un composant où le signal d'horloge n'est distribué que lorsque le signal d'activation EN est actif (technique dite de "Clock Gating") Comme dans le composant de la figure 3A, le composant de la figure 4A comprend une première partie I (non 30 représentée figure 4A) toujours active, et une deuxième partie II. La partie II est inactive en mode rétention ; elle est alimentée par des potentiels VDDI et GNDI qui sont coupés en mode rétention. Elle comprend notamment un circuit 420 d'activation d'horloge qui, lorsqu'il reçoit le signal d'activation EN, transmet sur sa sortie un signal qu'il reçoit sur une entrée d'horloge. Le circuit d'activation 420 est connu et il comprend : • une bascule 421 comprenant une entrée de donnée D sur laquelle est appliqué un signal d'activation EN, • une porte 425 de logique combinatoire comprenant deux entrées de données reliées respectivement à une sortie Q de la bascule sur laquelle est disponible un signal IN et à une entrée d'horloge ECLK de la bascule 421. Dans les composants similaires antérieurs, le signal d'horloge CP et appliqué directement sur une entrée d'horloge ECLK de la bascule 421.

Au contraire, le composant 400 selon l'invention comprend également un circuit de commande 100 selon la figure 1, comprenant une sortie SD reliée à l'entrée d'horloge ECLK de la bascule 421 du circuit d'activation 420. Egalement • le signal SLEEP est appliqué sur l'entrée de commande EC du circuit 100, • l'entrée de données ED du circuit 100 est reliée à la borne d'alimentation VDDI, • le signal d'horloge CP est appliqué sur l'entrée d'horloge ECK du circuit 100. Le circuit de commande 100 produit, à partir du signal d'horloge CP, un signal résultant CR qui : • devient inactif lorsque le composant passe en mode rétention (SLEEP devient actif), • devient actif au prochain front actif du signal d'horloge CP suivant un réveil du composant Le fonctionnement du circuit 400 est détaillé sur les chronogrammes de la figure 4B.

Comme dans les exemples précédents, le composant est en mode rétention (SLEEP actif à 1) entre les instants tl et t2. L'alimentation VDDI est coupée à l'instant t3, peu de temps après tl, et à nouveau actif à l'instant t4, peu de temps avant l'instant t2. Lorsque l'alimentation VDDI est coupée, les signaux CP, CR et CK en sortie du circuit 420 sont à un niveau indéterminé, ce qui est représenté par les rectangles hachurés entre t3 et t4. Le signal d'horloge CP est périodique. Dans l'exemple de la figure 4B, le signal CP est inactif lorsque le signal SLEEP est actif. Sur la figure 4B, le signal IN1 représente le signal qui serait présent en sortie de la bascule 421 et le signal GCKE représente le signal qui serait présent en sortie du circuit 420 si le signal CP était appliqué directement sur l'entrée d'horloge du circuit 420, comme dans les composants antérieurs n'utilisant pas le circuit 100 de l'invention. Le signal GCKE est indéterminé dans la zone 440, entre l'instant t2 correspondant au changement d'état du signal SLEEP et l'instant t5 correspondant au premier front (front descendant ici) de CP suivant le changement d'état du signal SLEEP. Cette indétermination 440 est susceptible de provoquer des erreurs de fonctionnement des circuits avals qui utilisent le signal de sortie du circuit 420. Sur la figure 4B, le signal CR est le signal produit par le circuit 100 selon l'invention : • CR est égal à CP jusqu'à l'instant tl où le signal SLEEP devient actif, • CR est inactif (ici égal à 0) jusqu'à l'instant t5, c'est-à-dire jusqu'au front actif du signal CP suivant la désactivation du signal SLEEP • CR est égal à CP après l'instant t5. Le signal GCK figure 3B représente le signal présent en sortie du circuit 420 utilisant le circuit de commande 100 selon l'invention. Le signal GCK est similaire au signal GCKE jusqu'à l'instant t4, et après l'instant t5. Entre les instants t4 et t5, comme le signal CR est maintenu inactif, le signal GCK l'est également et sa valeur est égale à une valeur fixée. Il n'y a donc plus d'indétermination sur le signal GCK en sortie du mode rétention, après l'instant t4. La figure 5A présente une quatrième utilisation du circuit de commande de la figure 1. On considère ici un composant 500 où le signal d'horloge utilisé par certains éléments du composant est de fréquence double par rapport au signal d'horloge utilisé par d'autres éléments du composant 500. Un tel composant comprend un générateur d'horloge produisant un signal d'horloge CP, et un diviseur de fréquence. Comme dans le composant des figure 3A, 4A, le composant de la figure 5A comprend une première partie I, et une deuxième partie II.

La partie I comprend un générateur d'horloge (non représenté) produisant le signal d'horloge CP. La partie II est inactive en mode rétention ; elle est alimentée par des potentiels VDDI et GNDI qui sont coupés en mode rétention. Elle comprend notamment un circuit 520 diviseur de fréquence qui, lorsqu'il reçoit le signal d'horloge CP, transmet sur sa sortie un signal d'horloge CK de fréquence fck égale à la fréquence fcp du signal CP divisée par deux. Dans l'exemple de la figure 5A, le circuit 520 est réalisé selon un schéma connu comprenant une bascule 521 comprenant une entrée d'horloge ECLK sur laquelle est appliqué le signal d'horloge CP, une entrée de données D et une sortie de donnée Q reliée à l'entrée de données D par l'intermédiaire d'un inverseur 525. Le circuit 520 produit un signal d'horloge CK dont la fréquence est deux fois inférieur à la fréquence du signal CP. Le composant 500 comprend également un circuit de commande 100 selon l'invention dont une entrée d'horloge ECK est reliée à la sortie de données Q de la bascule 521 pour recevoir le signal CK. Egalement : • le signal SLEEP est appliqué sur l'entrée de commande EC du circuit 100, • l'entrée de données ED du circuit 100 est reliée à la borne d'alimentation VDDI, • la sortie de données SD du circuit 100 est reliée à l'entrée d'horloge du circuit 530. Le circuit 100 produit à partir du signal CK un signal résultant CR qui : • devient inactif lorsque le composant passe en mode rétention (SLEEP devient actif), et • devient actif au prochain front montant (actif) du signal CK. Dans l'exemple de la figure 5A, le signal CK est utilisé pour cadencer le fonctionnement d'une bascule 530. Le fonctionnement du composant 500 est détaillé sur les chronogrammes de la figure 5B. Comme dans les exemples précédents, le composant est en mode rétention (SLEEP actif à 1) entre les instants tl et t2. L'alimentation VDDI est coupée à l'instant t3, peu de temps après tl et à nouveau active à l'instant t4, peu de temps avant t2. Lorsque l'alimentation VDDI est coupée, les signaux CK et CR sont à un niveau indéterminé, ce qui est représenté par les rectangles hachurés entre t3 et t4. Le signal CP par contre n'est pas indéterminé lorsque VDDI est coupée, car CP est fourni par le générateur d'horloge situé dans la partie I toujours active du composant.

Le signal CP est périodique. Dans cet exemple, il est désactivé (maintenu à zéro) lorsque le signal SLEEP est actif. Le signal CK en sortie de la bascule 521 devient inactif sur un front actif (ici un front montant, instant t5) du signal CP et devient actif sur le front actif suivant (t6) du signal CP. Le signal CK est ainsi est périodique, de période égale à deux fois la période du signal CP. Lorsque le signal SLEEP est actif et le signal CP est maintenu inactif, le signal CK reste à la valeur prise à l'instant t6, il est donc actif dans l'exemple représenté. En sortie du mode rétention à l'instant t2, jusqu'au front actif suivant du signal CP (instant t7), le signal CK est inchangé, il est donc actif.

Dans les composants antérieurs n'utilisant pas le circuit de commande d'horloge l'invention, le signal CK est appliqué directement sur l'entrée d'horloge ECLK de la bascule 530. Comme le signal présent sur l'entrée D de la bascule 530 est indéterminé en sortie du mode de rétention, le signal CK actif va provoquer la propagation de cette indétermination en aval de la bascule 530. Dans le composant selon l'invention, le signal CK est appliqué à l'entrée du circuit 100 selon l'invention qui produit le signal résultant CR qui est : • égal au signal CK lorsque le signal SLEEP est inactif (jusqu'à l'instant tl), • devient inactif lorsque le signal SLEEP devient actif (instant tl), • est maintenu inactif lorsque le signal SLEEP devient inactif (instant t2) et jusqu'au front actif du signal CK (instant t7) suivant le réveil du composant, • égal au signal CK après le front actif du signal CK suivant le réveil du composant. Le signal CR est appliqué sur l'entrée d'horloge de la bascule 530. Comme le signal CR est parfaitement déterminé (et inactif) en sortie du mode rétention, ce signal ne risque pas de provoquer la propagation d'un signal indéterminé.

Comme on a pu le voir dans les exemples ci-dessus, le circuit de commande d'horloge a un caractère universel, en ce sens qu'il peut être utilisé immédiatement et sans modification, en association avec tout type de circuit existant, par exemple des circuits de type inverseur, circuit de synchronisation d'horloge, circuit d'activation d'horloge, circuit de doublement de période, ou plus généralement tout autre circuit. Le circuit de commande d'horloge selon l'invention produit au final un signal d'horloge résultant qui est : • inactif au réveil d'un composant qui l'utilise, • inactif jusqu'au prochain front actif du signal d'horloge qui serait utilisé en l'absence du circuit 100. Le circuit selon l'invention permet ainsi de garantir que, en sortie du mode rétention : • une indétermination sur un signal présent dans la partie du composant qui se réveille n'est pas propagée dans les circuits avals, • le signal d'horloge utile est synchronisé sur le signal d'horloge initial, généralement fourni par l'extérieur pour produit dans la partie du composant toujours active.

Claims (9)

REVENDICATIONS

1. Circuit de commande d'horloge (100) pour un composant intégré susceptible d'être configuré en fonction d'un signal de rétention (SLEEP) . • dans un mode dit actif, dans lequel le composant est électriquement alimenté, ou • dans un mode dit rétention, dans lequel une partie du composant n'est pas alimentée, la dite partie comprenant au moins un élément dont un fonctionnement est susceptible d'être cadencé par un signal d'horloge, le circuit de commande d'horloge étant caractérisé en ce qu'il comprend un moyen pour inhiber le signal d'horloge (CP) lorsque le composant est en mode rétention.

2. Circuit de commande selon la revendication 1, dans lequel le moyen d'inhibition est également adapté pour maintenir inhibé le signal d'horloge après la sortie du composant du mode rétention, jusqu'au prochain front actif du dit signal d'horloge.

3. Circuit de commande selon l'une des revendications précédentes comprenant une bascule comprenant une entrée d'inhibition sur laquelle est appliqué le signal de rétention (SLEEP) et une entrée de données reliée à une borne d'alimentation du composant intégré, la bascule produisant un signal de commande (IE) inactif lorsque le signal de rétention est actif.

4. Circuit de commande selon la revendication précédente, dans lequel la bascule comprend également une entrée d'horloge sur laquelle est appliqué le signal d'horloge, la bascule maintenant inactif le signal de commande lorsque le signal de rétention est inactif jusqu'au prochain front actif du signal d'horloge.

5. Circuit de commande selon la revendication précédente, comprenant également une porte logique pour combiner le signal d'horloge et le signal de commande et produire un signal résultant qui est : • inactif lorsque le signal de commande est inactif, • égal au signal d'horloge sinon.

6. Composant intégré comprenant (Single Clock System) un circuit de commande selon l'une des revendications 1 à 5, pour produire, à partir d'un signal d'horloge, un signal résultant qui : • devient inactif lorsque le composant passe en mode rétention, • devient actif au prochain front actif du signal d'horloge suivant un réveil du composant

7. Composant intégré comprenant : (botte edge design) • un inverseur comprenant une entrée de données sur laquelle est appliqué un signal d'horloge (CK), et • un circuit de commande selon l'une des revendications 1 à 5, comprenant une entrée d'horloge reliée à une sortie de données de l'inverseur.

8. Composant intégré comprenant (clock gating) un circuit d'activation comprenant : • une bascule comprenant une entrée de donnée sur laquelle est appliqué un signal d'activation, • une porte de logique combinatoire comprenant deux entrées de données reliées respectivement à une sortie de la bascule et à une entrée d'horloge de la bascule, le composant intégré étant caractérisé en ce qu'il comprend également un circuit de commande selon l'une des revendications 1 à 5, comprenant une sortie reliée à l'entrée d'horloge de la bascule du circuit d'activation.

9. composant intégré comprenant (Clock Switch Area) une bascule comprenant une entrée d'horloge sur laquelle est appliqué un signal d'horloge CK, une entrée de données et une sortie de donnée reliée à l'entrée de données par l'intermédiaire d'un inverseur, le composant étant caractérisé en ce qu'il comprend également un circuit de commande selon l'une des revendications 1 à 5 dont une entrée d'horloge est reliée à la sortie de données de la bascule.