JPH10301659A

JPH10301659A - マイクロプロセッサ

Info

Publication number: JPH10301659A
Application number: JP9110548A
Authority: JP
Inventors: Kengo Matsuda; 賢悟松田; Ikuya Kawasaki; 郁也川崎; Yasushi Akao; 泰赤尾; Shigesumi Matsui; 重純松井; Mitsutake Yamamoto; 充剛山本; Koji Hashimoto; 幸治橋本
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-04-28
Filing date: 1997-04-28
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】充電式バッテリや電池で動作するノート型パ
ーソナルコンピュータやパームトップ型パーソナルコン
ピュータ、モーバイルコンピュータ、ＰＤＡのような携
帯用電子機器に使用して好適な低消費電力のマイクロプ
ロセッサが望まれていた。【解決手段】マイクロプロセッサを構成する回路ブロ
ックのうち動作不要なブロック（例えば、割り込み制御
回路やキャッシュコントローラなど）を動的に低消費電
力状態へ移行させるように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック発生回路
を備えたデータ処理装置の消費電力の低減に適用して有
効な技術に関し、特に携帯用電子機器に使用されるシン
グルチップ・マイクロプロセッサに利用して有効な技術
に関する。

【０００２】

【従来の技術】クロック信号によって動作するマイクロ
プロセッサにおいて消費される電力は、クロック信号の
周波数に比例して増大する。マイクロプロセッサを使用
したデータ処理システムにおいては、従来から消費電力
を低減することが重要な課題である。例えば、クロック
信号を停止させることで消費電力を低減させる技術が提
案されている。具体的には、クロック発生回路の動作が
停止されるスタンバイモードと呼ばれる動作モードが設
けられたり、あるいはスリープ（ＳＬＥＥＰ）命令など
と呼称されている命令を実行すると、次に割り込みがか
かるまでプログラムの実行が停止されるように構成され
た中央処理装置が実用化されている。

【０００３】また、マイクロプロセッサとその周辺装置
とからなるマイクロコンピュータシステムにおいて、マ
イクロプロセッサが周辺装置へ供給されるクロック信号
を制御することにより、必要な時にのみ周辺装置を動作
させ、周辺装置で消費される平均的な電力を低減させる
技術が知られている。このようなクロック停止機能を備
えたマイクロプロセッサに関しては、例えば（株）日立
製作所、平成５年９月発行「ＨＤ６４１８０Ｚ，ＨＤ６
４１８０Ｒ１（８ビットマイクロプロセッサ）ユーザー
ズマニュアル（第７版）」に記載されている。

【０００４】さらに、特開平３−１６７６１５号は、整
数演算ユニットの他に浮動小数点演算ユニットを備えた
マイクロプロセッサにおいて、浮動小数点演算ユニット
を使用していない間、浮動小数点演算ユニットへのクロ
ック信号の供給を停止することで消費電力の低減を図っ
た中央処理装置を開示している。

【０００５】

【発明が解決しようとする課題】上記のような従来の低
消費電力型のマイクロプロセッサにおける消費電力の低
減は、比較的大きな回路単位でのクロック停止によるも
のであり、商用電源で動作するシステム（例えばデスク
トップ型パーソナルコンピュータなど）を構成するマイ
クロプロセッサにとっては、主として発熱量を押さえる
目的で低消費電力化が行なわれるため、それで充分であ
った。

【０００６】しかしながら、充電式バッテリや電池で動
作するノート型パーソナルコンピュータやパームトップ
型パーソナルコンピュータ、モーバイルコンピュータ及
びＰＤＡ（パーソナル・ディジタル・アシスタント）の
ような携帯用電子機器に使用されるマイクロプロセッサ
にとっては、従来のような比較的大きな回路単位でのク
ロック停止による消費電力の低減手法のみでは不十分と
考えられ、より低消費電力なマイクロプロセッサが望ま
れていた。

【０００７】この発明の目的は、消費電力を大幅（同一
動作周波数に換算しておよそ２分の１）に低減可能なマ
イクロプロセッサを提供することにある。

【０００８】この発明の他の目的は、携帯用電子機器に
搭載して好適なマイクロプロセッサを提供することにあ
る。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、この発明は、比較的規模の小さ
な回路ブロックや比較的短時間しか動作不要とならない
回路ブロックないしは演算回路であってもそれらをこま
めに制御することによってマイクロプロセッサのトータ
ルの消費電力を低減できるとの着想に基づいて、マイク
ロプロセッサを構成する複数の回路ブロックのうち動作
不要な回路ブロックを動的に低消費電力状態へ移行させ
るようにしたものである。ここで、低消費電力状態と
は、クロック信号の供給が遮断された状態、供給される
クロック信号の周波数が低くされた状態、電源電圧の供
給が遮断された状態あるいは電源電圧のレベルが低くさ
れた状態のいずれであってもよい。

【００１２】具体的には、マイクロプロセッサが回路ブ
ロックとして割り込み制御回路と割り込み禁止フラグも
しくは禁止ビットを備えている場合に、これらのビット
もしくはフラグの値によって中央処理装置に対する後続
の割り込み要求信号や例外処理要求に起因する割り込み
が禁止されている間、割り込み制御回路へのクロック信
号の供給を停止させる回路を設ける。かかる割り込み禁
止フラグもしくは禁止ビットは、例えば中央処理装置の
ステータスレジスタに設けられ、割り込み処理や例外処
理が行なわれるときに“１”もしくは“０”の所定値が
設定されることによって次の割り込みを受け付けないよ
うにするために使用されるものである。

【００１３】また、マイクロプロセッサが論理アドレス
と物理アドレスの変換を行ない仮想メモリを管理するメ
モリ管理ユニットを回路ブロックとして内蔵する場合に
おいて、物理アドレスのみでアクセス可能ないわゆる所
定の物理空間をアクセスしているとき、論理アドレスを
物理アドレスに変換するアドレス変換制御回路へのクロ
ック信号の供給を停止させるようにする回路が設けられ
る。

【００１４】さらに、マイクロプロセッサが回路ブロッ
クとしてキャッシュメモリとその制御回路を内蔵する場
合において、非キャッシュ領域をアクセスしていると
き、キャッシュ制御回路へのクロック信号の供給を停止
させるようにする回路が設けられる。

【００１５】一般に、クロック同期型の論理回路におい
ては、クロック信号をラッチ回路におけるデータのラッ
チタイミングを与える信号として使用されることが多
く、その場合、クロック信号はラッチ回路の入り口に設
けられる伝送ゲートの導通／遮断制御信号として用いら
れるので、クロック信号の供給を停止させておけば、入
力データが変化してもラッチ回路内に電流パスは形成さ
れず無駄な消費電力の発生を防止することができる。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１７】図１には、本発明を適用したシングルチッ
プ・マイクロプロセッサの一実施例のブロック図が示さ
れている。図１において、１は中央処理装置（ＣＰ
Ｕ）、２は後述の周辺回路１１，１２，１３からの割り
込み要求および後述のＭＭＵ４からの例外処理要求信号
を受けて優先度を判定し上記中央処理装置１に対して割
り込み信号ＩＲＱを出力する割り込み制御回路、３は上
記中央処理装置１に代わって乗算などの演算を高速に行
なう乗算器、４は上記中央処理装置１からバス８ａ上に
出力されるアドレス信号を変換して仮想メモリを管理す
るメモリ管理ユニット（ＭＭＵ）、５は論理アドレスを
物理アドレスに変換するアドレス変換テーブルなどから
なるアドレス変換回路である。

【００１８】また、６は上記中央処理装置１によって頻
繁に使用されるプログラムやデータを記憶する高速のキ
ャッシュメモリ、７は上記中央処理装置１からバス上に
出力されるアドレス信号を監視して、所定の置換アルゴ
リズムに従って外部の主メモリ（図外のハードディスク
記憶装置等）内のデータを所定のブロック単位でキャッ
シュメモリ６に転送したりキャッシュメモリ６内の不要
になったデータを廃棄したりキャッシュメモリ６に書き
込まれたデータをコピーバック方式あるいはライトスル
ー方式で主メモリに記憶させたりするキャッシュコント
ローラである。このキャッシュメモリ６および外部の主
メモリは、上記アドレス変換テーブル５で変換された後
の物理アドレス信号によってアクセスされる。

【００１９】この実施例のシングルチップ・マイクロプ
ロセッサにおいては、中央処理装置１から出力される論
理アドレス信号およびデータ信号を伝送するための論理
アドレスバス８ａおよびデータバス９ａとは別個に、上
記アドレス変換テーブル５で変換された物理アドレス信
号を伝送するための物理アドレスバス８ｂと、上記キャ
ッシュメモリ６と外部メモリとの間でデータを転送する
ためのデータバス９ｂが設けられているとともに、内部
バス８ｂ，９ｂと外部バスとの間の信号のインタフェー
スを行なう外部バスインタフェース回路１０が設けられ
ている。

【００２０】さらに、この実施例では、上記論理アドレ
ス側バス８ａ，９ａや物理アドレス側バス８ｂ，９ｂと
は別個に、シリアル通信用のシリアル・コミュニケーシ
ョン・インタフェース回路１１や現在時刻の計時、カレ
ンダーなどの機能を有するリアルタイムクロック回路１
２、中央処理装置１にタイマ機能を与えるタイマ回路１
３等の周辺回路が接続される周辺アドレスバス８ｃおよ
び周辺データバス９ｃが設けられている。

【００２１】さらに、図１において、１４は物理アドレ
ス側のバス８ｂ，９ｂおよび周辺バス８ｃ，９ｃのバス
状態を制御するバスコントローラ、１５はＰＬＬ（フェ
ーズ・ロックド・ループ）回路を利用してチップ内部の
ＣＰＵ１および各回路ブロックの動作に必要とされるク
ロック信号を発生するクロック発生回路、１６はハード
ウェアの異常を検出するためのウォッチドッグタイマ、
１７は上記外部インタフェース回路１０を介して周辺バ
ス８ｃ，９ｃと外部バスとの間でデータの入出力を可能
にするＩ／Ｏポート、１８はユーザシステム開発時にシ
ステムデバッグを支援するためプログラムの実行を任意
のポイント（命令もしくはアドレス）で停止させる機能
を提供するブレークコントローラである。なお、この明
細書において、上記回路ブロックは、ＣＰＵ１以外の内
部回路（２〜７，１０〜１８，ＳＰＦ）とされる。

【００２２】なお、図１に示されている機能ブロックと
されるＣＰＵ１および回路ブロック（２〜７，１０〜１
８およびＳＰＦ）並びにバス（８ａ〜８ｃ，９ａ〜９
ｃ）は単結晶シリコン基板のような一個の半導体チップ
１００上において形成される。また、特に制限されない
が、この実施例では、上記外部の主メモリがＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）で構成
されている場合に、そのリフレッシュ動作を行なうリフ
レッシュコントローラが上記外部バスインタフェース回
路１０内に内蔵されている。

【００２３】図２には、上記中央処理装置１の具体的な
構成例が示されている。図２において、２０は実行され
る命令のアドレスを示すプログラムカウンタ、２１はデ
ータバス９ａを介して上記キャッシュメモリ６もしくは
外部の主メモリから取り込まれた命令コードを保持する
３２ビットのような命令レジスタ、２２は命令レジスタ
２１に取り込まれた命令コードをデコードして制御信号
を生成する命令デコーダ、２３は演算前のデータや演算
後のデータ等を保持する各種汎用レジスタＲＥＧ１〜Ｒ
ＥＧｎおよびアドレス演算やデータの加減算、論理演算
を行なう加減算器ＡＬＵ、データのビットシフトを行な
うバレルシフタＳＦＴ、アドレス出力レジスタＡＤＲ、
データ入出力レジスタＤＴＲなどから構成された命令実
行回路である。

【００２４】上記命令実行回路２３内には演算用バスＢ
ＵＳ１，２，３が設けられ、この演算用バスＢＵＳ１，
２，３によって上記レジスタＲＥＧ１〜ＲＥＧｎ，ＡＤ
Ｒ，ＤＴＲ，加減算器ＡＬＵ、バレルシフタＳＦＴ間が
接続可能にされ、各レジスタや演算器とのバスとの間に
設けられたゲートＧＴ１〜ＧＴｍが上記命令レジスタ２
２から出力される制御信号ＣＳ１〜ＣＳｉによってシー
ケンシャルに制御されることによって命令に対応したデ
ータ処理が実行される。また、この実施例では、演算回
路としての上記加減算器ＡＬＵやバレルシフタＳＦＴが
使用されないとき、それらに対してクロック信号ＣＫの
供給が遮断できるようにするため、クロックゲートＣＧ
１，ＣＧ２が設けられている。

【００２５】さらに、中央処理装置１内には、内部制御
状態などを反映するためのステータスレジスタＳＲ、例
外発生時にステータスレジスタＳＲの内容を退避するス
テータス退避レジスタＳＳＲ、例外発生時にプログラム
カウンタ２０の内容を退避するＰＣ退避レジスタＳＰ
Ｃ、間接アドレッシングモードの際のベースアドレスを
格納するベースアドレスレジスタＧＢＲ、例外処理や割
り込み処理のベクタアドレスを格納するベクタアドレス
レジスタＶＢＲなどのレジスタからなるコントロールレ
ジスタ２４が設けられており、命令デコーダ２２からの
出力によって各ビットの状態がリード・ライトされ、コ
ントロールレジスタ２４内の所定のビットの状態に応じ
て命令の実行内容が制御される。

【００２６】上記ステータスレジスタＳＲは、例えば図
３に示すように、中央処理装置がユーザプログラムを実
行しているユーザモードかＯＳ（オペレーティングシス
テム）を実行している特権モードかを示す処理モードビ
ットＭＤ、特権モードで使用するレジスタバンク（汎用
レジスタＲＥＧ１〜ＲＥＧｎのセット）の切り替えを指
定するレジスタバンクビットＲＢ、例外や割り込みの発
生を受け付けるか拒否するかを示すブロックビットＢ
Ｌ、割り込み要求マスクレベルを表すビット群Ｂ10〜Ｂ
13などから構成される。上記ブロックビットＢＬは、
“０”のときに例外および割り込みの処理要求を受け付
け、“１”のときに例外および割り込みの処理要求を抑
止する。また、このブロックビットＢＬは、その値が
“０”のときに例外および割り込みの処理要求を受け付
け可能とされ、それらの要求を受け付けたときその値が
“１”に書き換えられる。そして、例外処理または割り
込み処理が終了するとき、その値が“０”に書き換えら
れるようになっている。

【００２７】本実施例のマイクロプロセッサは、上記ブ
ロックビットＢＬに“１”が立てられて例外および割り
込みが禁止されている状態では、割り込み制御回路２に
対するクロック信号の供給が停止されるように構成され
ている。図４にこのようなクロック信号の供給停止を可
能にするハードウェアの構成例が示されている。

【００２８】図４において、１は中央処理装置、ＢＬは
ブロックビット、２は割り込み制御回路、４はメモリ管
理ユニット、１１〜１３はシリアル・コミュニケーショ
ン・インタフェース回路やリアルタイムクロック回路、
タイマ回路などの周辺回路、１５はクロック発生回路、
また１９はクロック供給／遮断回路で、周辺回路１１〜
１３等で割り込み要因が発生すると割り込み制御回路２
に対して割り込み信号が供給されて、このときブロック
ビットＢＬが“０”であれば中央処理装置１に対して割
り込み信号ＩＲＱが出力されて割り込み要求がなされ
る。また、メモリ管理ユニット４で例外が発生すると、
割り込み制御回路２に対して例外発生信号が供給され
て、このときブロックビットＢＬが“０”であれば中央
処理装置１に対して例外処理要求がなされる。

【００２９】この実施例では、クロック発生回路１５で
発生されたクロック信号ＣＫは上記クロック供給／遮断
回路１９を経て割り込み制御回路２に供給される。上記
クロック供給／遮断回路１９には、上記ブロックビット
ＢＬの状態に対応した信号が例えばインバータ回路ＩＮ
Ｖなどによって供給されており、ブロックビットＢＬに
“１”が立てられて例外および割り込みが禁止されてい
る状態では、上記クロック供給／遮断回路１９が遮断状
態にされて、割り込み制御回路２に対するクロック信号
の供給が停止される。上記クロック供給／遮断回路１９
は、ＭＯＳＦＥＴのようなスイッチング素子あるいはＡ
ＮＤゲート回路のような論理ゲート回路によって構成す
ることができる。

【００３０】ブロックビットＢＬに“１”が立てられて
例外および割り込みが禁止されている状態では、割り込
み制御回路２は動作する必要がないので、上記クロック
供給／遮断回路１９によりクロック信号ＣＫの供給が停
止されても問題はなく、しかもクロック信号ＣＫの供給
停止によって消費電力が低減される。具体的には、上記
クロック信号ＣＫは、図１２に示されているような互い
に入出力端子が結合された一対のインバータ回路ＩＮＶ
１，ＩＮＶ２と出力用インバータ回路ＩＮＶ３とからな
るラッチ回路の入り口に設けられる伝送ゲートとしての
ＭＯＳＦＥＴＱｔの導通／遮断制御信号として用いられ
るので、クロック信号ＣＫを停止させておけば、入力信
号ＩＮが変化してもラッチ回路内に電流パスは形成され
ず無駄な消費電力の発生を防止することができる。

【００３１】上記割り込み制御回路２による制御を、図
５の割り込み動作フローを用いて説明する。割り込み制
御回路２は、プログラム実行状態（ステップＳ１）で周
辺回路等から割り込み要求が発生したか判定する（ステ
ップＳ２）。そして、割り込み要求があれば、ステップ
Ｓ３へ移行してステータスレジスタＳＲのブロックビッ
トＢＬが“０”になっているか、あるいは、スリープモ
ードまたはスタンバイモード中か判定し、イエス（Ｙｅ
ｓ）のときはステップＳ４へ移行する。ステップＳ４で
は、発生した割り込みが最優先のノンマスカブル割り込
みか判定する。スタンバイモードは、クロック発生回路
の動作が停止される動作モードで、クロック発生回路１
５内に設けられているコントロールレジスタの所定のビ
ットを参照することにより、知ることができる。

【００３２】ステップＳ４で、ノンマスカブル割り込み
と判定されるとステップＳ５へ移行し、ノンマスカブル
割り込みでないと判定したときは、ステップＳ１１，Ｓ
１２‥‥Ｓ１ｎで割り込みレベルを判定してからステッ
プＳ２１，Ｓ２２‥‥Ｓ２ｎでステータスレジスタＳＲ
の割り込みマスクビットＢ10〜Ｂ13を参照して当該割り
込みがマスクレベル以上か判定してイエスのときはステ
ップＳ５へ移行する。このステップＳ５では、中央処理
装置１に対する割り込み要求信号ＩＲＱをローレベルに
アサートする。そして、割り込み要因をレジスタＩＮＴ
ＥＶＴにセットしてから、ステータスレジスタＳＲの内
容をステータス退避レジスタＳＳＲに、またプログラム
カウンタＰＣの値をＰＣ退避レジスタＳＰＣにそれぞれ
退避する（ステップＳ６，Ｓ７）。しかる後、ステータ
スレジスタＳＲのブロックビットＢＬ，処理モードビッ
トＭＤ，レジスタバンクビットＲＢにそれぞれ“１”を
セットして、その後の割り込みの受領を抑止し、割り込
みが発生していることを明示し、かつ使用するレジスタ
バンクを切り替える（ステップＳ８）。それから、割り
込み処理ルーチンへ分岐する（ステップＳ９）。

【００３３】一方、本実施例のマイクロプロセッサが、
回路ブロックとして論理アドレスと物理アドレスの変換
を行ない仮想メモリを管理するメモリ管理ユニット４お
よびキャッシュメモリ６とその制御回路（キャッシュコ
ントローラ７）を有する場合、中央処理装置１が非キャ
ッシュ領域をアクセスしているとき、キャッシュコント
ローラ７へのクロック信号の供給を停止させる。また、
中央処理装置１が物理アドレスのみでアクセス可能な所
定物理空間いわゆる固定物理空間をアクセスしていると
き、論理アドレスを物理アドレスに変換するアドレス変
換回路５内に設けられている制御部へのクロック信号の
供給が停止されるように構成されている。

【００３４】図６にはこのようなクロック信号の供給停
止を可能にするハードウェア回路の構成例が示されてい
る。

【００３５】図６において、４はメモリ管理ユニット、
７はキャッシュコントローラ、１５はクロック発生回
路、また１９はクロック供給／遮断回路である。特に制
限されないが、メモリ管理ユニット４内には、論理アド
レスバス８ａ上のアドレス信号の上位３ビットを監視し
て中央処理装置１がキャッシュ領域または非キャッシュ
領域のいずれをアクセスしているか、また物理アドレス
のみでアクセス可能ないわゆる固定物理空間をアクセス
しているか判定して上記クロック供給／遮断回路１９へ
制御信号を送って、非キャッシュ領域をアクセスしてい
るときにはキャッシュコントローラ７へのクロック信号
の供給を停止させるとともに、固定物理空間をアクセス
しているときには論理アドレスを物理アドレスに変換す
るアドレス変換回路５の制御部４１へのクロック信号の
供給を停止させるクロック停止制御回路４２が設けられ
ている。

【００３６】ここで、上記非キャッシュ領域および固定
物理空間について説明する。図７は、本実施例のマイク
ロプロセッサの論理アドレス空間の構成を示す。図７に
示されているように、特権モードすなわちＯＳが動作し
ているとき、全アドレス空間が利用可能である。それに
対し、ユーザモードで利用可能なアドレス空間は、全体
の半分、すなわち１６進数表示でＨ００００００００〜
Ｈ７Ｆ００００００の範囲Ｕ０に限定されている。Ｈ８
０００００００〜ＨＦＦＦＦＦＦＦＦのアドレス空間は
特権モードでのみ利用可能なアドレス空間とされる。ユ
ーザモードにおいてこのアドレス空間がアクセスされる
とアドレスエラーとして例外処理要求が発生し、中央処
理装置１における処理が例外処理へ移行する。

【００３７】特権モードで利用可能なアドレス空間Ｈ８
０００００００〜ＨＦＦＦＦＦＦＦＦは、さらに、キャ
ッシュメモリに配置可能で物理アドレスによってのみア
クセス可能な固定物理空間Ｐ１（Ｈ８０００００００〜
Ｈ９ＦＦＦＦＦＦＦ）と、キャッシュメモリに配置不能
で物理アドレスによってのみアクセス可能な固定物理空
間Ｐ２（ＨＡ０００００００〜ＨＢＦＦＦＦＦＦＦ）
と、キャッシュメモリに配置可能で論理アドレスによっ
てアクセス可能な論理空間Ｐ３（ＨＣ０００００００〜
ＨＤＦＦＦＦＦＦＦ）と、キャッシュメモリに配置不能
な制御空間Ｐ４（ＨＥ０００００００〜ＨＦＦＦＦＦＦ
ＦＦ）とに分割されている。

【００３８】図６の実施例においては、中央処理装置１
がアドレス空間Ｐ１とＰ２をアクセスするとアドレス変
換制御部４１へのクロック信号ＣＫ１の供給を停止させ
る停止要求信号STOP1が、またアドレス空間Ｐ２とＰ４
をアクセスするとキャッシュコントローラ７へのクロッ
ク信号ＣＫ２の供給を停止させる停止要求信号STOP2
が、クロック停止制御回路４２からクロック供給／遮断
回路１９へ出力される。これによって、動作不要な回路
ブロックが動的に停止され、その分チップ全体としての
消費電力が低減される。

【００３９】さらに、本実施例のマイクロプロセッサ
は、以下に述べるように工夫された構成を採用すること
により、さらに、消費電力を低減できるようにされてい
る。

【００４０】先ず第１に、命令実行回路２３内の加減算
器ＡＬＵやバレルシフタＳＦＴを用いない命令を実行す
るときに、演算回路としての加減算器ＡＬＵやバレルシ
フタＳＦＴに対するクロック信号ＣＫの供給を遮断して
消費電力を低減できるようにしている。このように制御
を可能にするため、図２に示されているように、加減算
器ＡＬＵやバレルシフタＳＦＴに対応してクロックゲー
ト回路ＣＧ１，ＣＧ２が設けられ、これらのゲート回路
を命令デコーダ２２からデコード出力で制御して上記加
減算器ＡＬＵやバレルシフタＳＦＴに対するクロック信
号ＣＫの供給を遮断できるように構成されている。

【００４１】なお、ここで、加減算器ＡＬＵを用いない
命令としては、例えばレジスタ間でデータを転送させる
ためのＭＯＶＥ命令などがあり、バレルシフタＳＦＴを
用いない命令としてはバレルシフタＳＦＴを用いるシフ
ト命令以外のすべての命令が含まれる。

【００４２】第２に、本実施例のマイクロプロセッサに
おいては、キャッシュコントローラ７においてキャッシ
ュのミスヒットが発生した場合に、論理アドレス側のデ
ータバス９ａを駆動するバスドライバの動作を停止させ
るようにしている。キャッシュのミスヒットが発生した
場合、ＣＰＵ１は外部のメモリをアクセスして必要なデ
ータを読み取る。そのため、その間、図１の実施例で
は、キャッシュメモリ６とデータバス８ｂとの間に設け
られているバスドライバ（図示省略）は動作する必要が
ない。そこで、この実施例では、その間、バスドライバ
の出力をハイインピーダンスあるいはハイレベルもしく
はローレベルに固定させることで、不所望なデータ信号
の変化によるバスドライバの動作電流を抑制するように
している。上記のように、バスドライバの動作を停止可
能にするため、例えばバスドライバとして公知の制御端
子付きのバッファ回路を用いる。また、そのバッファ回
路を制御する信号は、例えば、キャッシュコントローラ
７から出力されるミスヒット信号を利用する。

【００４３】第３に、本実施例のマイクロプロセッサに
おいては、スリープモード時、図１の外部バスインタフ
ェース回路８内に設けられている前述のリフレッシュコ
ントローラ以外の回路（中央処理装置１を含む）の動作
は停止する。スリープモード時にリフレッシュコントロ
ーラ以外の回路の動作を停止させる方法としては、スリ
ープ命令の実行によってセットされたスリープビットも
しくはフラグから出力される信号によって、例えば図４
に示されているクロック供給／遮断回路１９と同様な構
成によって、各回路ブロックに対するクロックの供給／
遮断を行なう回路を遮断状態に制御する方法がある。

【００４４】なお、スリープモードは、例えばＯＳが動
作する特権モードにおいてのみ使用可能なスリープ命令
によって開始される。図２に示されているステータスレ
ジスタＳＲ内にスリープモードを示すビットを設けた
り、あるいは図１に符号ＳＰＦで示されているように中
央処理装置外に所定のフラグを設けてスリープ命令が実
行されたときに、そのスリープビットもしくはフラグを
セットさせるようにする。スリープモードは、中央処理
装置１に対する外部端子Ｔ１からのリセット信号ＲＳの
入力などによって解除させるように構成することができ
る。上記スリープフラグＳＰＦに接続された外部端子Ｔ
２を設けて外部にスリープモードであることを知らせる
ように構成してもよい。

【００４５】前述したクロック信号の停止のほか、図８
に示すように、任意の回路ブロックＣＢＫごとに電源ラ
インＶｃｃとの間に電源用スイッチＳＷ１を設け、上記
電源スイッチＳＷ１をオフして、所望の回路ブロックＣ
ＢＫへの電源電圧の供給を遮断するようにしてもよい。
このような電源遮断による動作停止が適している回路ブ
ロックＣＢＫとしては、例えば図１に示されているユー
ザブレークコントローラ１８がある。電源を遮断した場
合、次に電源を供給して動作を開始させようとしても直
ちに回路が動作しないので、頻繁に動作する回路に対し
て適用するとシステム全体の動作速度が低下するおそれ
がある。しかしながら、ユーザブレークコントローラ１
８はユーザシステム開発時にシステムをデバッグすると
きにのみ使用される回路であり、ユーザシステムが完成
した後チップを通常動作させるときにはユーザブレーク
コントローラ１８は不要である。従って、ユーザブレー
クコントローラの電源の供給を通常の使用時に遮断する
ことによって、チップ全体としての消費電力が低減でき
る。なお、図８の電源スイッチＳＷ１を遮断する方法と
しては、例えば命令をデコードして形成した制御信号に
よって制御する方法が考えられる。

【００４６】また、クロック信号や電源電圧の供給を遮
断する代わりに、クロック信号の周波数や電源電圧のレ
ベルを下げて各回路ブロックに供給するようにしてもよ
い。回路ブロックに供給されるクロック信号の周波数を
下げる方法としては、例えば図６に示されているクロッ
ク供給／遮断回路１９を図９に示すようなセレクタ回路
ＳＥＬで構成する。さらに、クロック発生回路１５内に
分周回路ＤＶＤを設け、原クロック信号ＣＫ０とこれを
適当に分周したクロック信号ＣＫ１とのいずれかをセレ
クタ回路ＳＥＬで選択して回路ブロックＣＢＫへ供給で
きるように構成してすればよい。また、電源電圧のレベ
ルを下げて各回路ブロックに供給する方法としては、例
えば図１０に示すように、電源電圧Ｖｃｃを降圧する降
圧回路ＶＤＣと、電源電圧Ｖｃｃまたは降圧された電圧
Ｖｃｃ’のいずれかを切り替えて回路ブロックＣＢＫへ
供給可能にする方法がある。

【００４７】第４に、本実施例のマイクロプロセッサに
おいては、回路ブロックに含まれているラッチ回路のフ
ィードバック経路をクロックで遮断するようにしてい
る。図１０に、本実施例のマイクロプロセッサにおいて
使用したラッチ回路の構成例を示す。図１０において、
Ｑ１，Ｑ２は帰還用インバータを構成するＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴで、インバータ回
路ＩＮＶ１と帰還用インバータ回路（Ｑ１，Ｑ２）とに
よってラッチ部が構成されている。Ｑｔは入力側に設け
られた伝送ＭＯＳＦＥＴ、ＩＮＶ３は出力用インバータ
回路であり、伝送ＭＯＳＦＥＴＱｔのゲート端子にクロ
ック信号ＣＫが印加される。クロック信号ＣＫがハイレ
ベルの期間に入力信号ＩＮをラッチ部に取り込んで、ク
ロック信号ＣＫがロウレベルの期間、取り込んだ入力信
号は保持される。

【００４８】この実施例では、上記帰還用インバータ回
路を構成するＭＯＳＦＥＴＱ１，Ｑ２と直列にカット
オフ用のＮチャネルＭＯＳＦＥＴＱ３が接続されてい
る。このカットオフ用ＭＯＳＦＥＴＱ３のゲート端子
に、クロック信号ＣＫをインバータ回路ＩＮＶ４で反転
した信号が印加されるように構成されている。上記のよ
うに構成されたラッチ回路においては、クロック信号Ｃ
Ｋがハイレベルにされて伝送ＭＯＳＦＥＴＱｔを介し
て入力信号ＩＮがラッチ部に取り込まれる間、帰還用イ
ンバータ回路内のＭＯＳＦＥＴＱ３がカットオフ状態
とされる。これによって、伝送ＭＯＳＦＥＴＱｔがオ
ンされて入力信号ＩＮがラッチの前の保持レベルと異な
るレベルに変化（ロウレベルからハイレベルに変化）し
たときに、Ｑ３を有しない従来のラッチ回路では帰還用
インバータ回路（特にＱ２）に流れていた電流をカット
オフ用ＭＯＳＦＥＴＱ３によって遮断することができ
る。その結果、ラッチ回路での消費電力を低減すること
ができる。

【００４９】なお、この実施例では、ラッチ部の入力ノ
ードｎ１と接地点との間にカットオフ用のＮチャネルＭ
ＯＳＦＥＴＱ３を接続しているが、入力ノードｎ１と
電源電圧端子Ｖｃｃとの間にカットオフ用のＰチャネル
ＭＯＳＦＥＴを接続して、そのゲート端子にクロック信
号ＣＫを印加して、入力信号ＩＮがハイレベルからロウ
レベルに変化したときに、Ｑ１に流れる電流を遮断でき
るようにしてもよい。

【００５０】上記第１〜第４の方法を採用することによ
って、これらの手段を採用しない場合に比べて、消費電
力を同一動作周波数に換算しておよそ２分の１に低減す
ることができた。

【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５３】すなわち、この発明は、消費電力を大幅に
低減可能なマイクロプロセッサを実現することができ、
充電式バッテリや電池で動作するノート型パーソナルコ
ンピュータやパームトップ型パーソナルコンピュータ、
モーバイルコンピュータ、ＰＤＡのような携帯用電子機
器に使用した場合に稼働時間を大幅に増大させることが
できる。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの一実施例を
示すブロック図である。

【図２】図１の実施例のマイクロプロセッサにおける中
央処理装置の構成例を示すブロック図である。

【図３】ステータスレジスタの構成例を示す説明図であ
る。

【図４】割り込み制御回路へのクロックの供給を停止可
能にする実施例の概略構成を示すブロック図である。

【図５】割り込み制御の手順を示すフローチャートであ
る。

【図６】キャッシュコントローラおよびメモリ管理ユニ
ットのアドレス変換制御回路へのクロックの供給を停止
可能にする実施例の概略構成を示すブロック図である。

【図７】本発明に係るマイクロプロセッサのアドレス空
間の構成例を示すアドレスマップである。

【図８】動作不要回路への電源電圧の供給を停止可能に
する実施例の概略構成を示すブロック図である。

【図９】動作不要回路へ供給されるクロック信号の周波
数を低下可能にする実施例の概略構成を示すブロック図
である。

【図１０】動作不要回路へ供給される電源電圧のレベル
を低下可能にする実施例の概略構成を示すブロック図で
ある。

【図１１】実施例のマイクロプロセッサにおいて使用さ
れるラッチ回路の構成例を示す回路図である。

【図１２】通常の論理ＬＳＩおよび実施例のマイクロプ
ロセッサの動作不要状態を有する回路において使用され
るラッチ回路の構成例を示す回路図である。

【符号の説明】

１中央処理装置２割り込み制御回路３乗算器４メモリ管理ユニット５アドレス変換テーブル（バッファ）６キャッシュメモリ７キャッシュコントローラ８ａ論理アドレスバス８ｂ物理アドレスバス８ｃ周辺アドレスバス８ｃ９ａデータバス９ｂデータバス９ｃ周辺データバス１０外部バスインタフェース回路１１シリアル・コミュニケーション・インタフェース
回路１２リアルタイムクロック回路１３タイマ回路１４バスコントローラ１５クロック発生回路１６ウォッチドッグタイマ１７Ｉ／Ｏポート１８ブレークコントローラ１９クロック供給／遮断回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者川崎郁也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者赤尾泰東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松井重純東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者山本充剛東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者橋本幸治東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】少なくとも中央処理装置と、複数の回路
ブロックと、クロック発生回路とが一つの半導体チップ
上に形成されてなるマイクロプロセッサであって、上記
複数の回路ブロックのうち動作不要な回路ブロックを動
的に低消費電力状態へ移行させるための回路を有するこ
とを特徴とするマイクロプロセッサ。
【請求項２】上記低消費電力状態は、上記クロック発
生回路から上記回路ブロックへのクロック信号の供給が
遮断された状態であることを特徴とする請求項１に記載
のマイクロプロセッサ。
【請求項３】上記低消費電力状態は、上記クロック発
生回路から上記回路ブロックへ供給されるクロック信号
の周波数が低くされた状態であることを特徴とする請求
項１に記載のマイクロプロセッサ。
【請求項４】上記低消費電力状態は、上記回路ブロッ
クへの電源電圧の供給が遮断された状態であることを特
徴とする請求項１に記載のマイクロプロセッサ。
【請求項５】上記回路ブロックは、割り込みを受け付
けるか否か制御する割り込み制御回路と、該割り込み制
御回路の割り込み信号の受け付けに応答して所定値に設
定される割り込み禁止フラグもしくは禁止ビットとを含
み、該フラグもしくはビットの所定値によって上記中央
処理装置に対する他の割り込みが禁止されている間、上
記回路は上記割り込み制御回路へのクロック信号の供給
を停止させるように構成されてなることを特徴とする請
求項２に記載のマイクロプロセッサ。
【請求項６】上記回路ブロックは、論理アドレスと物
理アドレスの変換を行ない仮想メモリ管理を行なうメモ
リ管理ユニットを含み、物理アドレスでアクセス可能な
所定物理空間がアクセスされているとき、上記回路は論
理アドレスを物理アドレスに変換するアドレス変換制御
回路へのクロック信号の供給を停止させることを特徴と
する請求項２に記載のマイクロプロセッサ。
【請求項７】上記回路ブロックは、キャッシュメモリ
とその制御回路を含み、非キャッシュ領域がアクセスさ
れているとき、上記回路は上記キャッシュ制御回路への
クロック信号の供給を停止させることを特徴とする請求
項２に記載のマイクロプロセッサ。
【請求項８】上記回路は、上記中央処理装置から出力
されるアドレス信号の上位数ビットを監視するアドレス
監視手段を含み、該アドレス監視手段は上記物理空間ま
たは非キャッシュ領域へのアクセスを検出したとき、該
アドレス監視手段から出力される信号に基づいて上記ア
ドレス変換制御回路または上記キャッシュ制御回路への
クロック信号の供給を停止させることを特徴とする請求
項６または７に記載のマイクロプロセッサ。
【請求項９】実行すべき命令を保持する命令レジスタ
と、該命令レジスタに取り込まれた命令コードをデコー
ドして制御信号を生成する命令デコーダと、クロック信号によって動作しデータの演算やビットシフ
トなどの処理を行なうデータ加工手段、データやアドレ
スを保持する各種レジスタなどからなり上記命令レジス
タに取り込まれた命令コードに対応した演算やデータの
移行などの処理を実行可能な命令実行回路とを備え、上記データ加工手段にはゲート手段を介してクロック信
号が供給可能に構成されるとともに、上記命令レジスタ
に取り込まれた命令コードが上記データ加工手段を使用
しない命令である場合に上記命令デコーダから出力され
る制御信号によって上記ゲート手段を遮断状態にして上
記クロック信号の供給を停止させるように構成されてな
ることを特徴とする請求項２に記載のマイクロプロセッ
サ。
【請求項１０】実行すべき命令を保持する命令レジス
タと、該命令レジスタに取り込まれた命令コードをデコ
ードして制御信号を生成する命令デコーダと、クロック
信号によって動作しデータの演算やビットシフトなどの
処理を行なうデータ加工手段、データやアドレスを保持
する各種レジスタなどからなり上記命令レジスタに取り
込まれた命令コードに対応した演算やデータの移行など
の処理を実行可能な命令実行回路とを備え、上記データ加工手段にはゲート手段を介してクロック信
号が供給可能に構成されるとともに、上記命令レジスタ
に取り込まれた命令コードが上記データ加工手段を使用
しない命令である場合に上記命令デコーダから出力され
る制御信号によって上記ゲート手段を遮断状態にして上
記クロック信号の供給を停止させるように構成されてな
ることを特徴とするマイクロプロセッサ。