JP3798476B2 - コンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーダウン制御方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、ラップトップタイプまたはノートブックタイプのパーソナルコンピュータシステムに関し、特に消費電力の低減のためのパワーセーブモードを有するコンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーセーブ制御方法に関する。
【0002】
【従来の技術】
近年、携行が容易でバッテリにより動作可能なノートブックタイプのパーソナルコンピュータが種々開発されている。この種のコンピュータに於いては、無駄な消費電力を低減するために、各種のパワーセーブ機能が設けられている。
【0003】
代表的なパワーセーブ機能としては、システムアイドル時にCPUを自動的に停止させるCPUスリープモード機能、CPUを停止させるだけでなく、コンピュータシステムのシステムメモリを除く他のほとんど全てのデバイスをパワーオフするサスペンド機能、さらには所定の条件下においてハードディスクのモータを停止したり、ディスプレイを消灯するといった機能などが知られている。
【0004】
ところで、最近では、システム性能の向上のために、デスクトップ型パーソナルコンピュータを中心に高速SRAMなどを使用した2次キャッシュが多く採用され始めている。2次キャッシュを搭載したシステムでは、主記憶アクセスのための比較的長いメモリサイクルによるCPUの待ち時間が解消され、CPU性能を引き出すことができる。2次キャッシュとしての使用に好適な高速SRAMのタイプとしては、パイプラインバーストSRAM(PBSRAM)が知られている。PBSRAMを使用すると、通常の非同期型の高速SRAMを用いた場合よりも、CPUと2次キャッシュとの間のバースト転送サイクルを著しく高速化することができる。
【0005】
【発明が解決しようとする課題】
しかし、従来のサスペンド機能やCPUスリープ機能などにおいては、2次キャッシュをパワーセーブするための仕組みは用意されてない。
このため、低消費電力が必要とされるノートブックタイプのパーソナルコンピュータにおいては、2次キャッシュを搭載すると、動作速度が向上する反面、バッテリ動作時間が短くなるという問題が生じる。また、サスペンドモード時などにおいてはシステムメモリだけでなく、2次キャッシュについてもその記憶データをバッテリによって保持する必要が生じるため、サスペンドモード時におけるデータ保持可能時間も短くなる。特に、PBSRAMなどの高速SRAMは電力消費が大きいため、その影響は大きい。
【0006】
また、最近開発されたPBSRAMの中には、低消費電力モードを持つタイプのもの(例えば、TC55V1325、東芝製)もある。この種のPBSRAMは、ZZピンなどと称されているパワーダウン入力端子を有しており、そこに供給されるパワーダウン信号がアクティブにされると、動作モードが通常動作モードから低消費電力モードに切り替えられる。低消費電力モードでは、PBSRAMのクロックピンを含む全ての入力信号がブロックされるため、クロックを供給し続けた状態でも消費電流を最大2mA程度に抑えることができる。低消費電力モードの間もデータは保持される。また、パワーダウン信号がインアクティブになると、動作モードが低消費電力モードから通常動作モードに再び切り替えられる。低消費電力モードから通常動作モードに切り替えられてもPBSRAMは直ぐには正常動作することはできず、その正常動作が保証されるまでには動作モードの切り替えから〜100ns程度の時間必要となる。
【0007】
従って、ZZピンを持つPBSRAMを2次キャッシュとして使用する場合には、PBSRAMを低消費電力モードから通常動作モードに復帰させた時から一定期間は、2次キャッシュを使えなくする必要がある。これは、PBSRAMの正常動作が保証されてない期間にCPUが2次キャッシュをアクセスすることによる誤動作を防止するためである。
【0008】
この発明はこのような点に鑑みてなされたものであり、ZZピンを持つPBSRAMが有する低消費電力モードを有効活用することによって2次キャッシュを含むコンピュータシステムの新たなパワーセーブ機能を実現できるようにし、またそのパワーセーブ機能にある一定期間は2次キャッシュを使用できなくするための仕組みを組み込むことによって、高性能、低消費電力、且つ動作信頼性の高いコンピュータシステムおよびキャッシュメモリのパワーダウン制御方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
請求項1に係る発明は、通常動作モードとそれよりも電力消費の少ないパワーセーブモードとを有し、通常動作モードからパワーセーブモードへの移行およびそのパワーセーブモードから通常動作モードへの復帰機能を有するコンピュータシステムにおいて、所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、前記コンピュータシステムのパワーセーブモードへの移行に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、前記コンピュータシステムのパワーセーブモードからの復帰に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替える手段と、前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止するための誤動作防止手段とを具備し、この誤動作防止手段は、前記キャッシュメモリが低消費電力モードに切り替えられるとき、その切り替えに先立って、前記キャッシュメモリをその使用が不可能なディスエーブル状態に設定するキャッシュディスエーブル手段と、前記キャッシュメモリが通常動作モードに切り替えられてから前記所定期間経過した後に前記キャッシュメモリをディスエーブル状態からイネーブル状態に切り替えてその使用を可能にするキャッシュイネーブル手段とを具備することを特徴とする。
【0010】
このコンピュータシステムにおいては、ZZ端子などのパワーダウン入力端子を持つキャッシュメモリが使用されており、そのパワーダウン入力端子に供給されるパワーダウン信号によってキャッシュメモリのパワーセーブが行われる。すなわち、コンピュータシステムが通常モードからサスペンドモードやCPUスリープモードなどのようなCPUの動作停止などを伴うパワーセーブモードに移行するときは、その移行と連動してキャッシュメモリも通常動作モードから低消費電力モードに切り替えられる。そして、コンピュータシステムがサスペンドモードやCPUスリープモードから復帰するときにも、それに連動して、キャッシュメモリは低消費電力モードから通常動作モードに切り替えられる。このようにコンピュータシステムの動作モードの切り替えと連動させてキャッシュメモリの動作モードを切り替えることにより、CPUが動作停止されている期間にあわせてキャッシュメモリを低消費電力モードに設定することができる。したがって、システム性能に影響を与えることなく、キャッシュメモリ、およびコンピュータシステム全体のパワーセーブを実現することができる。
【0011】
また、このコンピュータシステムでは、キャッシュメモリを低消費電力モードに切り替える前にキャッシュメモリをディスエーブル状態にしてその使用を禁止しておき、通常動作モードに切り替えられたから一定期間経過した後にキャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に復帰させるという制御が行われる。これにより、キャッシュメモリが通常動作モードに切り替えられても、その切り替えから一定期間はキャッシュメモリを使用できなくすることができる。したがって、たとえキャッシュメモリが正常動作可能な状態に復帰される前、つまり通常動作モードに切り替えられた直後にCPUからメモリアクセス要求が発行されても、キャッシュメモリは使用できないので、キャッシュアクセスに起因する誤動作の発生を防止することができる。
【0012】
キャッシュメモリのイネーブル/ディスエーブル制御は、キャッシュメモリに供給するチップイネーブル信号をアクティブ/インアクティブに設定することによって実現することができる。
【0013】
また、この発明の請求項3に係るコンピュータシステムは、請求項1の誤動作防止手段として、キャッシュメモリが低消費電力モードに移行するときに、前記キャッシュメモリの内容を無効化するキャッシュインバリデード手段を含むことを特徴とする。
【0014】
このコンピュータシステムにおいては、キャッシュメモリが低消費電力モードから通常動作モードに切り替えられたときには既にキャッシュインバリデードの状態となっている。このため、キャッシュメモリが通常動作モードに切り替えられた後に最初に行われるキャッシュアクセスは、常にキャッシュミスとなる。キャッシュミスの場合は、キャッシュメモリからのデータ読み出しや書き込みは一切実行されず、主記憶アクセスのためのメモリサイクルが実行される。このメモリサイクルには比較的時間がかかり、またメモりサイクルが終了するまでキャッシュアクセスは発生しない。したがって、その間にキャッシュメモリは正常動作可能な状態に復帰することができ、次回のキャッシュアクセスからはキャッシュメモリからのデータ読み出しや書き込みを正常に行うことができる。よって、たとえキャッシュメモリが通常動作モードに切り替えられた直後にキャッシュアクセスが行われたとしても、そのキャッシュアクセスによる誤動作を防止することが可能となる。
【0015】
また、この発明の請求項4に係るコンピュータシステムは、請求項1の誤動作防止手段として、前記パワーダウン信号によって動作制御され、前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えるときの前記パワーダウン信号の変化から前記所定期間経過するまで、前記コンピュータシステムのCPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック手段を含むことを特徴とする。
【0016】
このコンピュータシステムにおいては、パワーダウン信号によってキャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられると、それと同時にブロック手段によるコマンド入力のブロックが自動的に開始される。したがって、パワーダウン信号を用いてキャッシュメモリの動作モードをコンピュータシステムに連動して切り替える制御を行うだけで、キャッシュメモリが正常動作可能になるまでに必要な期間中におけるキャッシュアクセスに起因する誤動作を防止することが可能となる。
【0017】
また、請求項5に係る発明は、システムアイドル時にCPUが動作停止され、システムイベント発生時に前記CPUの動作が再開されるコンピュータシステムにおいて、所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、前記CPUによってアクセス可能に構成され、前記パワーダウン信号の発生を制御するためのパワーダウン制御情報が設定される第1レジスタと、前記CPUによってアクセス可能に構成され、前記キャッシュメモリに供給されるチップセレクト信号の発生を制御するためのチップセレクト制御情報が設定される第2レジスタとを具備し、前記CPUは、前記システムアイドルが検出されたとき、前記第1および第2レジスタのパワーダウン制御情報およびチップセレクト制御情報を書き換えることにより、前記キャッシュメモリをその使用が不可能なディスエーブル状態にすると共に前記低消費電力モードに移行させた後、前記CPUの動作を停止するための手続きを実行し、前記システムイベントの発生によってそのCPU動作が開始されたとき、前記第1レジスタのパワーダウン制御情報を書き換えて前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替え、その切り替えから所定期間経過した後、前記第2レジスタのチップセレクト制御情報を書き換えて前記キャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に切り替えることを特徴とする。
【0018】
このコンピュータシステムにおいては、パワーダウン信号の発生を制御するためのレジスタとチップセレクト信号の発生を制御するレジスタが設けられているので、それ以外の特別なハードウェアを用いることなく、CPUによるソフトウェア制御のみによってパワーダウン信号とチップセレクト信号それぞれの発生を任意のタイミングで容易に制御することができる。したがって、CPUの動作停止を伴うパワーセーブ機能を実現する従来のBIOSプログラムに、レジスタ制御の手続きを追加するだけで、コンピュータシステムの動作モードの切り替えと連動させてキャッシュメモリの動作モードを切り替えることにより、CPUのパワーセーブとキャッシュメモリのパワーセーブを連動して行うことが可能となる。また、CPU自体の動作が停止される前に、キャッシュメモリのディスエーブルおよびパワーダウンを行い、またCPU自体の動作が開始された時は、レジスタ制御によってキャッシュメモリを通常動作モードに戻してから一定期間経過した後にキャッシュメモリをイネーブルにしているので、キャッシュメモリが正常動作可能になるまでに必要な期間中におけるキャッシュアクセスに起因する誤動作を防止することが可能となる。
【0019】
請求項6に係る発明は、請求項5のチップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御の代わりに、キャッシュメモリのインバリデートサイクルを利用している。すなわち、CPU自体の動作が停止される前にキャッシュメモリのインバリデートサイクルを行っておき、これによってCPU動作再開時にキャッシュミスを引き起こさせることにより、キャッシュアクセスに起因する誤動作を防止する構成である。
【0020】
請求項7に係る発明は、請求項5のチップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御の代わりに、CPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック回路を使用し、これによってキャッシュアクセスに起因する誤動作を防止する構成である。
【0021】
また、請求項8に係る発明は、ストップクロック信号が供給されるストップクロック入力端子を有し、前記ストップクロック信号によって、動作モードが通常動作モードとCPUコアユニットに対するクロック供給が停止される低消費電力モードとに切り替えられるCPUと、パワーダウン信号が供給されるパワーダウン入力端子を有し、前記パワーダウン信号によって、動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、システムアイドル時に前記ストップクロック信号を発生して前記CPUを低消費電力モードに設定し、システムイベント発生時に前記ストップクロック信号の発生を停止して前記CPUを低消費電力モードから通常動作モードに復帰させる手段とを備えたコンピュータシステムにおいて、前記キャッシュメモリのパワーダウン入力端子を前記CPUのストップクロック入力端子に電気的に結合することにより、前記CPUの動作モードの切り替えに連動させて、前記キャッシュメモリの動作モードを通常動作モードと低消費電力モードとの間で切り替えられるようにしたことを特徴とする。
【0022】
このコンピュータシステムにおいては、キャッシュメモリのパワーダウン入力端子とCPUのストップクロック入力端子とが電気的に結合されているので、キャッシュメモリに供給するパワーダウン信号の発生を制御するための機構を何ら設けることなく、CPUのパワーダウンとキャッシュメモリのパワーダウンとを連動して実行させることができる。これにより、簡単な構成で、高性能且つ低消費電力のコンピュータシステムを実現できる。
【0023】
さらに、この請求項8の構成に加え、請求項9、10、または11の誤動作防止のための構成を具備することにより、キャッシュアクセスに起因する誤動作を防止することが可能となる。
【0024】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態を説明する。
図1には、この発明の第1実施形態に係るコンピュータシステムの構成が示されている。このコンピュータシステムはバッテリ駆動可能なノートブックタイプまたはラップトップタイプのパーソナルコンピュータであり、そのシステムボード上には、CPUローカルバス(プロセッサバス)1、PCIバス2、ISAバス3が配設され、また、CPU11、ホスト/PCIブリッジ装置12、メインメモリ13、2次キャッシュ(L2キャッシュ)14、グラフィクスコントローラやハードディスクなどのPCIデバイス15,16、PCI−ISAブリッジ装置17、BIOS ROM18、および各種ISAデバイスなどが設けられている。
【0025】
CPU11は、このシステム全体の動作制御およびデータ処理を実行するものであり、キャッシュを内蔵している。このCPU11としては、システム管理割り込みSMI(SMI;System Management Interrupt)をサポートするもの、例えば、米インテル社により製造販売されているマイクロプロセッサ“Pentium”が使用される。SMIを使用したシステム管理機能は、次のように行われる。
【0026】
すなわち、CPU11は、アプリケーションプログラムやオペレーティングシステム(OS)などのプログラムを実行するための動作モードとしてリアルモード、プロテクトモード、仮想86モードを有する他、システム管理モード(SMM;System Management mode)と称されるシステム管理機能を実現するための動作モードを有している。
【0027】
リアルモードは、最大で1Mバイトのメモリ空間をアクセスできるモードであり、論理アドレスから物理アドレスへの変換は、セグメントレジスタで表されるベースアドレスからのオフセット値で物理アドレスを決定するアドレス計算形式によって行われる。
【0028】
一方、プロテクトモードは1タスク当たり最大4Gバイトのメモリ空間をアクセスできるモードであり、ディスクプリタテーブルと称されるアドレスマッピングテーブルを用いてリニアアドレスが決定される。このリニアアドレスは、ページングによって最終的に物理アドレスに変換される。
【0029】
このように、プロテクトモードとリアルモードとでは、互いに異なるメモリアドレッシングが採用されている。
システム管理モード(SMM)は疑似リアルモードであり、このモードにおけるアドレス計算形式はリアルモードのアドレス計算形式と同一であり、ディスクプリタテーブルは参照されず、ページングも実行されない。
【0030】
システム管理割込み(SMI;System Management Interrupt)がCPU11に発行された時、CPU11の動作モードは、その時の動作モードであるリアルモード、プロテクトモード、または仮想86モードから、SMMにスイッチされる。SMIによってSMMにスイッチした時、CPU11はその時のCPUレジスタの内容であるCPUステータスをSMRAM131にセーブする。SMRAM131は、メインメモリ13の一部にマッピングされるオーバレイメモリであり、SMMにおいてのみアクセスが可能である。SMMにおいて復帰命令(RSM命令)が実行されると、CPU11はSMRAM131からCPUレジスタにCPUステータスをリストアし、SMI発生前の動作モードに復帰する。SMMでは、BIOS ROM18に格納されたSMIハンドラなどのシステム管理プログラムが実行される。
【0031】
SMIはマスク不能割り込みNMIの一種であるが、通常のNMIやマスク可能割り込みINTRよりも優先度の高い、最優先度の割り込みである。このSMIを発行することによって、システム管理プログラムを、実行中のアプリケーションプログラムやオペレーティングシステムの環境に依存せずに起動することができる。
【0032】
この実施形態においては、システム管理プログラムは、CPU11の動作停止を伴うパワーセーブモードの実現のために利用される。すなわち、ここでは、システムアイドル時にCPU11の動作を停止させるCPUスリープモードと連動してL2キャッシュ14のパワーセーブを実現するために、システム管理プログラム内のパワーセーブルーチンが利用される。CPU11の動作停止は、パワーセーブルーチンがCPU11に動作停止命令(HALT)を実行されることによって実現される。また、L2キャッシュ14のパワーセーブは、パワーセーブルーチンがL2キャッシュ14のZZ端子を制御することによって実現される。
【0033】
CPU11のパワーセーブとL2キャッシュ14のパワーセーブとの連動制御はこの発明の特徴とする部分であり、その詳細は図2以降で説明する。
ホスト/PCIブリッジ装置12は、プロセッサバス1とPCIバス2とを双方向で接続するためのブリッジLSIであり、ここにはメインメモリ13を制御するメモリコントローラ、および前述のSMI、NMI、INTRの発生制御、リセット信号RESETやクロックCLKの発生制御などを行うシステムロジックが組み込まれている。
【0034】
SMIは、このコンピュータシステムのアイドル状態が検出されたとき、前述のシステム管理プログラムを実行させるためにホスト/PCIブリッジ装置12から発行される。システムアイドル状態の検出には、例えば、システム内の各デバイスからの割り込み要求信号を監視し、全ての割り込み要求信号が発生されないときにシステムアイドル状態であると決定するなどの手法を採用することができる。
【0035】
また、BIOSのキーボード制御ルーチンを用いてCPU11のパワーセーブ制御を行うこともできる。すなわち、アプリケーションプログラムがキー入力待ちになると、INT16Hがコールされ、キーボード制御ルーチンが実行される。このキーボード制御ルーチンは、一定時間内にキーボード入力に起因する割り込みINTRがないと、システムアイドル状態であることを検出し、CPU11にプログラム実行を停止させるためのHALT命令を実行させる。このキーボード制御ルーチンに、前述のシステム管理プログラムのパワーセーブルーチンと同様のキャッシュパワーセーブ処理を組み込むことにより、CPUスリープと連動したL2キャッシュ14のパワーセーブ制御を行うことができる。
【0036】
INTRは、ホスト/PCIブリッジ装置12に設けられた割り込みコントローラの制御の下、何れかのデバイスから割り込み要求信号が発生されたときに、それに対応する割り込み処理サービスをCPU11に実行させるために発行されるものである。
【0037】
また、ホスト/PCIブリッジ装置12には、L2キャッシュ14を制御するためのキャッシュコントローラ121が内蔵されている。キャッシュコントローラ121には、L2キャッシュ14のキャッシュ動作を制御するためのL2キャッシュ制御レジスタR1と、L2キャッシュ14のデータRAMとして使用されるPBSRAMに対するチップセレクト信号CS ̄の発生およびそのZZ端子に入力されるパワーダウン信号の発生をそれぞれ制御するためのチップセレクト制御情報およびパワーダウン制御情報が設定されるPBSRAM制御レジスタR2が設けられている。これらL2キャッシュ制御レジスタR1およびPBSRAM制御レジスタR2は共にCPU11によってアクセス可能に構成されている。したがって、L2キャッシュ制御レジスタR1に対してキャッシュインバリデード要求を書き込むことによりキャッシュ内容を無効化するためのキャッシュインバリデードサイクルを実行させたり、また、PBSRAM制御レジスタR2のチップセレクト制御情報の書き換えによるキャッシュのイネーブル/ディスエーブル制御、さらにはPBSRAM制御レジスタR2のパワーダウン制御情報の書き換えによるPBSRAMのパワーダウン制御などをソフトウェア制御の下にCPU11によって実行することができる。
【0038】
L2キャッシュ14は、メインメモリ13の写しの一部を保持するためのものであり、タグRAMとデータRAMとから構成されている。L2キャッシュ14のライトポリシーはライトスルーである。データRAMは、ZZ端子を持つPBSRAMから構成されている。このPBSRAMは、ZZ端子に入力されるパワーダウン信号がアクティブになると、その動作モードが通常動作モードからスリープモード(スヌーズモードと称されることもある)と称される低消費電力モードに切り替えられる。スリープモードでは、PBSRAMのクロックピンを含む全ての入力信号がブロックされるため、クロックを供給し続けた状態でも消費電流を最大2mA程度に抑えることができる。スリープモードは低消費電力の待機モードであり、その間もデータは消失されずに保持される。また、パワーダウン信号がインアクティブになると、動作モードがスリープモードから通常動作モードに再び切り替えられる。スリープモードから通常動作モードに切り替えられてもPBSRAMは直ぐには正常動作することはできず、その正常動作が保証されるまでには動作モードの切り替えから〜100ns程度のディレイ時間が必要となる。
【0039】
次に、図2および図3を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第1のパワーセーブ制御方法について説明する。
【0040】
図2には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11が外部割り込み待ちになるなどのシステムアイドル状態の発生が検出されると、HALT命令の実行によりCPU11はノーマルモードからそれよりも低消費電力のスリープモードに入る。CPU11のスリープモードは、外部割り込みIRQ、NMI、SMIが発生されたとき、あるいはリセット信号RESETが入力されたときに解除され、ノーマルモードに復帰する。
【0041】
CPU11のこのような動作状態の変化に同期して、PBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)が制御される。すなわち、パワーダウン信号(ZZ信号)は、CPU11がスリープモードに入るときにアクティブとなり、またCPU11がスリープモードを抜けるときにインアクティブとなる。これにより、CPU11が動作停止されている期間にあわせてPBSRAMを低消費電力モードに設定することができる。したがって、コンピュータシステムのシステム性能に影響を与えることなく、CPU11とL2キャッシュ14のパワーセーブを実現することができる。
【0042】
また、パワーダウン信号(ZZ信号)がアクティブにされるときには、それに先立ってチップセレクト信号CS ̄がインアクティブにされる。これにより、L2キャッシュ14はその使用ができないディスエーブル状態となる。そして、パワーダウン信号(ZZ信号)がインアクティブにされてPBSRAMがスリープモードを抜けてから100ns程度経過した後に、チップセレクト信号CS ̄がアクティブとなり、これによってキャッシュ14がディスエーブル状態からその使用が可能なイネーブル状態に復帰される。このようなチップセレクト信号CS ̄を使ったL2キャッシュ14のディスエーブル/イネーブル制御により、L2キャッシュ14のPBSRAMがスリープモードを抜けてから一定期間はキャッシュメモリを使用できなくすることができる。したがって、たとえPBSRAMが正常動作可能な状態に復帰される前、つまりスリープモードを抜けてから100nS程度経過するまでの期間にCPU11からメモリアクセス要求が発行されても、L2キャッシュ14は使用できないので、その期間におけるPBSRAMに対するデータのリード/ライトに起因する誤動作の発生を防止することができる。
【0043】
次に、図3のフローチャートを参照して、図2のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のチップセレクト制御情報を書き換えることによってPBSRAMのチップセレクト信号CS ̄をインアクティブにし、これによってL2キャッシュ14をディスエーブル状態に設定する(ステップS101)。次いで、パワーセーブルーチンは、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS102)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS103)。これにより、CPU11はスリープモードとなる。
【0044】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0045】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS104)。この後、パワーセーブルーチンは、例えばNOP命令を繰り返し実行することなどにより100nS程度の期間ウエイトし(ステップS105)、その後、PBSRAM制御レジスタR2のチップセレクト制御情報を再び書き換えることによってPBSRAMのチップセレクト信号CS ̄をアクティブにし、これによってL2キャッシュ14をイネーブル状態に戻す(ステップS106)。そして、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS107)。
【0046】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図2のタイミング制御を実現することができる。
【0047】
次に、図4および図5を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第2のパワーセーブ制御方法について説明する。
【0048】
図4には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11の動作状態の変化に同期してPBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)を制御し、これによってCPUスリープの期間にあわせてPBSRAMをスリープさせる点は図2と同じであるが、ここでは、チップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御は行われず、その代わりに、L2キャッシュ14の内容を無効化するキャッシュインバリデードサイクルがPBSRAMをスリープさせる前に実行されている。
【0049】
したがって、PBSRAMがスリープモードから抜けたときには既にキャッシュインバリデードの状態となっている。このため、CPU11がスリープモードを抜けた後に最初に行われるキャッシュアクセスは、常にキャッシュミスとなる。キャッシュミスの場合は、PBSRAMからのデータ読み出しや書き込みは一切実行されず、メインメモリ13をアクセスのためのメモリサイクルが実行される。このメモリサイクルには比較的時間がかかり、またメモりサイクルが終了するまでキャッシュアクセスは発生しない。したがって、その間にPBSRAMは正常動作可能な状態に復帰することができ、次回のキャッシュアクセスからはPBSRAMからのデータ読み出しや書き込みを正常に行うことができる。よって、たとえPBSRAMがスリープモードを抜けた直後にキャッシュアクセスが行われたとしても、そのキャッシュアクセスによる誤動作を防止することが可能となる。
【0050】
次に、図5のフローチャートを参照して、図4のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のL2キャッシュ制御レジスタR1にキャッシュインバリデード指示情報を書き込むことによってL2キャッシュ14を無効化するためのインバリデードサイクルをキャッシュコントローラ121に実行させる(ステップS111)。このインバリデードサイクルによって、タグRAMには無効コードが書き込まれる。
【0051】
次いで、パワーセーブルーチンは、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS112)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS113)。これにより、CPU11はスリープモードとなる。
【0052】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0053】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS114)。この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS115)。
【0054】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図4のタイミング制御を実現することができる。
【0055】
次に、図6、図7、および図8を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第3のパワーセーブ制御方法について説明する。
【0056】
図6には、この第3のパワーセーブ制御方法で使用されるキャッシュアクセスコマンドブロック回路が示されている。このキャッシュアクセスコマンドブロック回路200は、PBSRAMがスリープモードを抜けた直後のキャッシュアクセスに起因する誤動作を防止するための機構としてホスト/PCIブリッジ12に設けられたものであり、パワーダウン信号(ZZ信号)がインアクティブに変化されてから一定期間の間、CPU11からキャッシュコントローラ121へのメモリアクセスコマンドの入力をブロックする。メモリアクセスコマンドのブロックは、CPU11からキャッシュコントローラ121に対して送られるアドレスストローブ信号ADS ̄をブロックすることによって行われる。
【0057】
ブロック回路200は、図示のように、キャッシュコントローラ121の前段に設けられており、ADSラッチ回路201、タイマ202、およびゲート回路203から構成されている。ADSラッチ回路201は例えばシフトレジスタなどを利用して構成されており、CPU11からのアドレスストローブ信号ADS ̄をラッチし、そのラッチ出力をゲート回路203に送る。タイマ202は、パワーダウン信号(ZZ信号)がアクティブ状態からインアクティブ状態に変化された時点から一定期間(100nS)、ADSブロック信号を発生する。ADSブロック信号が発生されている期間においては、ADSラッチ回路201のラッチ出力、つまりラッチされたアドレスストローブ信号ADS ̄がキャッシュコントローラ121に入力されることがゲート回路203によって禁止される。また、ラッチされたアドレスストローブ信号ADS ̄は、ADSブロック信号が停止された後、キャッシュメモリコントローラ121に送られる。これにより、パワーダウン信号(ZZ信号)がアクティブ状態からインアクティブ状態に変化された時点から一定期間の間は、キャッシュメモリコントローラ121はプロセッサバス1上のメモリサイクルに対して応答せず、ADSブロック信号停止後に、そのサイクルに応答したキャッシュ制御動作を開始する。
【0058】
図7には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11の動作状態の変化に同期してPBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)を制御し、これによってCPUスリープの期間にあわせてPBSRAMをスリープさせる点は図2、図4と同じであるが、ここでは、チップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御やキャッシュインバリデードサイクルは実行されず、図6のブロック回路200によって、PBSRAMがスリープモードを抜けた直後のキャッシュアクセスに起因する誤動作が防止される。
【0059】
次に、図8のフローチャートを参照して、図7のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS121)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS122)。これにより、CPU11はスリープモードとなる。
【0060】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0061】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS123)。この時のパワーダウン制御信号(ZZ信号)の変化に応答して、ブロック回路200によるキャッシュアクセスコマンドのブロック動作が開始される。
【0062】
この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS115)。
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図7のタイミング制御を実現することができる。
【0063】
次に、この発明の第2実施形態を説明する。
図9には、この発明の第2実施形態に係るコンピュータシステムの構成が示されている。
【0064】
このコンピュータシステムにおいては、CPU11の動作停止をストップクロック信号STPCLKを用いて制御している。ストップクロック信号STPCLKがアクティブになると、CPU11は通常動作モードから命令実行を停止する低消費電力モードに移行し、またストップクロック信号STPCLKがインアクティブになるとCPU11は通常動作モードに復帰する。
【0065】
すなわち、CPU11は、図10に示されているように、電力消費の異なる3つの動作ステート、つまり、ノーマルステート(Normal State)、ストップグラントステート(Stop Grant State)、およびストップクロックステート(STOP Clock State)を有している。ノーマルステートはCPU11の通常の動作ステートであり、命令はこのノーマルステートにおいて実行される。このノーマルステートは電力消費の最も多いステートであり、その消費電流は〜700mA程度である。最も電力消費の少ないのはストップクロックステートであり、その消費電流は〜30μA程度である。このストップクロックステートにおいては、命令の実行が停止されるだけでなく、CPU11の外部クロックCLKおよびそのCPU11内部で生成される内部クロックCLK2も停止されている。
【0066】
ストップグラントステートは、ノーマルステートとストップクロックステートの中間の動作ステートであり、その消費電流は20〜55mA程度と比較的少ない。ストップグラントステートにおいては、命令は実行されない。また、外部クロックCLKおよび内部クロックCLK2は共にランニング状態であるが、CPUコア部への内部クロックCLK2の供給は禁止される。このストップグラントステートは外部クロックCLKの停止可能なステートであり、このストップグラントステートにおいて外部クロックCLKを停止すると、CPU11はストップグラントステートからストップクロックステートに移行する。
【0067】
ノーマルステートとストップグラントステート間の遷移は、ストップクロック信号STPCLKによって高速に行うことができる。
すなわち、ノーマルステートにおいてCPU11に供給されるSTPCLK信号がアクティブに設定されると、CPU11は、現在実行中の命令が完了後、次の命令を実行すること無く、内部のパイプラインをすべて空にしてから、ストップグラントサイクルを実行して、ノーマルステートからストップグラントステートに移行する。一方、ストップグラントステートにおいてSTPCLK信号がインアクイブステートに設定されると、CPU11は、ストップグラントステートからノーマルステートに移行し、次の命令の実行を再開する。
【0068】
以上のように、ストップグラントステートは、ノーマルステートに比べ非常にローパワーであり、且つSTPCLK信号によってノーマルステート、つまり命令実行状態に高速に復帰できるという特徴を持っている。このため、図9のシステムでは、CPUスリープ機能の実現のために、ストップクロック信号STPCLKを用いたストップグラントステートを利用している。
【0069】
さらに、図9のシステムにおいては、L2キャッシュ14として使用されているPBSRAMのZZ端子が、CPU11のストップクロック入力端子と電気的に結合されており、ストップクロック信号STPCLKがPBSRAMのZZ端子にそのパワーダウン信号として入力される。これにより、CPU11とPBSRAMとを確実に同期させた状態でそれらのスリープ制御を行うことが可能となる。
【0070】
図11には、ホスト/PCIブリッジ12に設けられたSTPCLK信号の発生制御のためのハードウェア構成が示されている。
STPCLK信号の発生制御は、STPCLK発生回路301、STPCLK制御レジスタ302、およびOR回路303によって行われる。STPCLK制御レジスタ302にCPU11によってSTPCLK信号発生情報が設定されると、STPCLK発生回路301によってSTPCLK信号がアクティブ状態にされる。そして、この後、何れかの外部割り込み(INTR,NMI,SMI)が発生されると、それがストップブレーク信号としてOR回路303からSTPCLK発生回路301に送られ、これによってSTPCLK信号がインアクティブ状態にされる。
【0071】
次に、図9のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第1のパワーセーブ制御方法について説明する。
【0072】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図2と同じであり、誤動作防止のための機構としては、チップセレクト信号を用いたキャッシュイネーブル/ディスエーブル制御が行われる。
【0073】
このタイミング制御を実現するためのパワーセーブルーチンの処理手順を図12に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のチップセレクト制御情報を書き換えることによってPBSRAMのチップセレクト信号CS ̄をインアクティブにし、これによってL2キャッシュ14をディスエーブル状態に設定する(ステップS131)。次いで、パワーセーブルーチンは、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS132)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0074】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。
【0075】
パワーセーブルーチンは、まず、例えばNOP命令を繰り返し実行することなどにより100nS程度の期間ウエイトし(ステップS133)、その後、PBSRAM制御レジスタR2のチップセレクト制御情報を再び書き換えることによってPBSRAMのチップセレクト信号CS ̄をアクティブにし、これによってL2キャッシュ14をイネーブル状態に戻す(ステップS134)。そして、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す。
【0076】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
次に、図9のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第2のパワーセーブ制御方法について説明する。
【0077】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図4と同じであり、誤動作防止のための機構としては、キャッシュインバリデード制御が用いられる。
【0078】
このタイミング制御を実現するためのパワーセーブルーチンの処理手順を図13に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のL2キャッシュ制御レジスタR1にキャッシュインバリデード指示情報を書き込むことによってL2キャッシュ14を無効化するためのインバリデードサイクルをキャッシュコントローラ121に実行させる(ステップS141)。このインバリデードサイクルによって、タグRAMには無効コードが書き込まれる。
【0079】
次いで、パワーセーブルーチンは、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS142)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0080】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。
【0081】
パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS143)。
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
【0082】
次に、図14のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第3のパワーセーブ制御方法について説明する。
【0083】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図7と同じであり、誤動作防止のための機構としては、図14のキャッシュアクセスコマンドブロック回路200’が使用される。図14のキャッシュアクセスコマンドブロック回路200’は図6のキャッシュアクセスコマンドブロック回路200と比べ、タイマ202に入力される信号がパワーダウン信号ではなく、STPCLK信号である点だけが異なり、他の点は全て同じである。すなわち、タイマ202は、STPCLK信号がアクティブ状態からインアクティブ状態に変化された時点から一定期間(100nS)、ADSブロック信号を発生する。ADSブロック信号が発生されている期間においては、ADSラッチ回路201のラッチ出力、つまりラッチされたアドレスストローブ信号ADS ̄がキャッシュコントローラ121に入力されることがゲート回路203によって禁止される。また、ラッチされたアドレスストローブ信号ADS ̄は、ADSブロック信号が停止された後、キャッシュメモリコントローラ121に送られる。これにより、STPCLK信号がアクティブ状態からインアクティブ状態に変化された時点から一定期間の間は、キャッシュメモリコントローラ121はCPU11のメモリサイクルに対して応答せず、ADSブロック信号停止後に、そのサイクルに応答したキャッシュ制御動作を開始する。
【0084】
この第3の制御方法に対応するパワーセーブルーチンの処理手順を図16に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS151)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0085】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。さらに、STPCLK信号の変化に応答して、ブロック回路200’によるキャッシュアクセスコマンドのブロック動作が開始される。
【0086】
この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS152)。このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
【0087】
【発明の効果】
以上説明したように、この発明によれば、ZZピンを持つPBSRAMが有する低消費電力モードを有効活用することによって2次キャッシュを含むシステムの新たなパワーセーブ機能を実現できるようになり、またそのパワーセーブ機能にある一定期間は2次キャッシュを使用できなくするための仕組みを組み込んでいるので、高性能、低消費電力、且つ動作信頼性の高いコンピュータシステムを実現することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態に係るコンピュータシステムの構成を示すブロック図。
【図2】同第1実施形態のシステムに第1のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図3】図2のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図4】同第1実施形態のシステムに第2のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図5】図4のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図6】同第1実施形態のシステムに第3のパワーセーブ制御方法を適用する場合に用いられるキャッシュアクセスコマンドブロック回路の構成を示すブロック図。
【図7】同第1実施形態のシステムに第3のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図8】図7のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図9】この発明の第2実施形態に係るコンピュータシステムの構成を示すブロック図。
【図10】同第2実施形態のシステムにおいてCPUパワーセーブのために使用されるストップクロック信号を説明するための図。
【図11】同第2実施形態のシステムに設けられたストップクロック信号発生制御回路の構成を示すブロック図。
【図12】同第2実施形態のシステムに適用される第1のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図13】同第2実施形態のシステムに適用される第2のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図14】同第2実施形態のシステムに第3のパワーセーブ制御方法を適用する場合に用いられるキャッシュアクセスコマンドブロック回路の構成を示すブロック図。
【図15】同第2実施形態のシステムに適用される第2のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【符号の説明】
1…CPUローカルバス(プロセッサバス)、2…PCIバス、3…ISAバス、12…ホスト/PCIブリッジ装置、13…メインメモリ、14…2次キャッシュ(L2キャッシュ)、18…BIOS ROM、R1…L2キャッシュ制御レジスタ、R2…PBSRAM制御レジスタ。
【発明の属する技術分野】
この発明は、ラップトップタイプまたはノートブックタイプのパーソナルコンピュータシステムに関し、特に消費電力の低減のためのパワーセーブモードを有するコンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーセーブ制御方法に関する。
【0002】
【従来の技術】
近年、携行が容易でバッテリにより動作可能なノートブックタイプのパーソナルコンピュータが種々開発されている。この種のコンピュータに於いては、無駄な消費電力を低減するために、各種のパワーセーブ機能が設けられている。
【0003】
代表的なパワーセーブ機能としては、システムアイドル時にCPUを自動的に停止させるCPUスリープモード機能、CPUを停止させるだけでなく、コンピュータシステムのシステムメモリを除く他のほとんど全てのデバイスをパワーオフするサスペンド機能、さらには所定の条件下においてハードディスクのモータを停止したり、ディスプレイを消灯するといった機能などが知られている。
【0004】
ところで、最近では、システム性能の向上のために、デスクトップ型パーソナルコンピュータを中心に高速SRAMなどを使用した2次キャッシュが多く採用され始めている。2次キャッシュを搭載したシステムでは、主記憶アクセスのための比較的長いメモリサイクルによるCPUの待ち時間が解消され、CPU性能を引き出すことができる。2次キャッシュとしての使用に好適な高速SRAMのタイプとしては、パイプラインバーストSRAM(PBSRAM)が知られている。PBSRAMを使用すると、通常の非同期型の高速SRAMを用いた場合よりも、CPUと2次キャッシュとの間のバースト転送サイクルを著しく高速化することができる。
【0005】
【発明が解決しようとする課題】
しかし、従来のサスペンド機能やCPUスリープ機能などにおいては、2次キャッシュをパワーセーブするための仕組みは用意されてない。
このため、低消費電力が必要とされるノートブックタイプのパーソナルコンピュータにおいては、2次キャッシュを搭載すると、動作速度が向上する反面、バッテリ動作時間が短くなるという問題が生じる。また、サスペンドモード時などにおいてはシステムメモリだけでなく、2次キャッシュについてもその記憶データをバッテリによって保持する必要が生じるため、サスペンドモード時におけるデータ保持可能時間も短くなる。特に、PBSRAMなどの高速SRAMは電力消費が大きいため、その影響は大きい。
【0006】
また、最近開発されたPBSRAMの中には、低消費電力モードを持つタイプのもの(例えば、TC55V1325、東芝製)もある。この種のPBSRAMは、ZZピンなどと称されているパワーダウン入力端子を有しており、そこに供給されるパワーダウン信号がアクティブにされると、動作モードが通常動作モードから低消費電力モードに切り替えられる。低消費電力モードでは、PBSRAMのクロックピンを含む全ての入力信号がブロックされるため、クロックを供給し続けた状態でも消費電流を最大2mA程度に抑えることができる。低消費電力モードの間もデータは保持される。また、パワーダウン信号がインアクティブになると、動作モードが低消費電力モードから通常動作モードに再び切り替えられる。低消費電力モードから通常動作モードに切り替えられてもPBSRAMは直ぐには正常動作することはできず、その正常動作が保証されるまでには動作モードの切り替えから〜100ns程度の時間必要となる。
【0007】
従って、ZZピンを持つPBSRAMを2次キャッシュとして使用する場合には、PBSRAMを低消費電力モードから通常動作モードに復帰させた時から一定期間は、2次キャッシュを使えなくする必要がある。これは、PBSRAMの正常動作が保証されてない期間にCPUが2次キャッシュをアクセスすることによる誤動作を防止するためである。
【0008】
この発明はこのような点に鑑みてなされたものであり、ZZピンを持つPBSRAMが有する低消費電力モードを有効活用することによって2次キャッシュを含むコンピュータシステムの新たなパワーセーブ機能を実現できるようにし、またそのパワーセーブ機能にある一定期間は2次キャッシュを使用できなくするための仕組みを組み込むことによって、高性能、低消費電力、且つ動作信頼性の高いコンピュータシステムおよびキャッシュメモリのパワーダウン制御方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
請求項1に係る発明は、通常動作モードとそれよりも電力消費の少ないパワーセーブモードとを有し、通常動作モードからパワーセーブモードへの移行およびそのパワーセーブモードから通常動作モードへの復帰機能を有するコンピュータシステムにおいて、所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、前記コンピュータシステムのパワーセーブモードへの移行に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、前記コンピュータシステムのパワーセーブモードからの復帰に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替える手段と、前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止するための誤動作防止手段とを具備し、この誤動作防止手段は、前記キャッシュメモリが低消費電力モードに切り替えられるとき、その切り替えに先立って、前記キャッシュメモリをその使用が不可能なディスエーブル状態に設定するキャッシュディスエーブル手段と、前記キャッシュメモリが通常動作モードに切り替えられてから前記所定期間経過した後に前記キャッシュメモリをディスエーブル状態からイネーブル状態に切り替えてその使用を可能にするキャッシュイネーブル手段とを具備することを特徴とする。
【0010】
このコンピュータシステムにおいては、ZZ端子などのパワーダウン入力端子を持つキャッシュメモリが使用されており、そのパワーダウン入力端子に供給されるパワーダウン信号によってキャッシュメモリのパワーセーブが行われる。すなわち、コンピュータシステムが通常モードからサスペンドモードやCPUスリープモードなどのようなCPUの動作停止などを伴うパワーセーブモードに移行するときは、その移行と連動してキャッシュメモリも通常動作モードから低消費電力モードに切り替えられる。そして、コンピュータシステムがサスペンドモードやCPUスリープモードから復帰するときにも、それに連動して、キャッシュメモリは低消費電力モードから通常動作モードに切り替えられる。このようにコンピュータシステムの動作モードの切り替えと連動させてキャッシュメモリの動作モードを切り替えることにより、CPUが動作停止されている期間にあわせてキャッシュメモリを低消費電力モードに設定することができる。したがって、システム性能に影響を与えることなく、キャッシュメモリ、およびコンピュータシステム全体のパワーセーブを実現することができる。
【0011】
また、このコンピュータシステムでは、キャッシュメモリを低消費電力モードに切り替える前にキャッシュメモリをディスエーブル状態にしてその使用を禁止しておき、通常動作モードに切り替えられたから一定期間経過した後にキャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に復帰させるという制御が行われる。これにより、キャッシュメモリが通常動作モードに切り替えられても、その切り替えから一定期間はキャッシュメモリを使用できなくすることができる。したがって、たとえキャッシュメモリが正常動作可能な状態に復帰される前、つまり通常動作モードに切り替えられた直後にCPUからメモリアクセス要求が発行されても、キャッシュメモリは使用できないので、キャッシュアクセスに起因する誤動作の発生を防止することができる。
【0012】
キャッシュメモリのイネーブル/ディスエーブル制御は、キャッシュメモリに供給するチップイネーブル信号をアクティブ/インアクティブに設定することによって実現することができる。
【0013】
また、この発明の請求項3に係るコンピュータシステムは、請求項1の誤動作防止手段として、キャッシュメモリが低消費電力モードに移行するときに、前記キャッシュメモリの内容を無効化するキャッシュインバリデード手段を含むことを特徴とする。
【0014】
このコンピュータシステムにおいては、キャッシュメモリが低消費電力モードから通常動作モードに切り替えられたときには既にキャッシュインバリデードの状態となっている。このため、キャッシュメモリが通常動作モードに切り替えられた後に最初に行われるキャッシュアクセスは、常にキャッシュミスとなる。キャッシュミスの場合は、キャッシュメモリからのデータ読み出しや書き込みは一切実行されず、主記憶アクセスのためのメモリサイクルが実行される。このメモリサイクルには比較的時間がかかり、またメモりサイクルが終了するまでキャッシュアクセスは発生しない。したがって、その間にキャッシュメモリは正常動作可能な状態に復帰することができ、次回のキャッシュアクセスからはキャッシュメモリからのデータ読み出しや書き込みを正常に行うことができる。よって、たとえキャッシュメモリが通常動作モードに切り替えられた直後にキャッシュアクセスが行われたとしても、そのキャッシュアクセスによる誤動作を防止することが可能となる。
【0015】
また、この発明の請求項4に係るコンピュータシステムは、請求項1の誤動作防止手段として、前記パワーダウン信号によって動作制御され、前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えるときの前記パワーダウン信号の変化から前記所定期間経過するまで、前記コンピュータシステムのCPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック手段を含むことを特徴とする。
【0016】
このコンピュータシステムにおいては、パワーダウン信号によってキャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられると、それと同時にブロック手段によるコマンド入力のブロックが自動的に開始される。したがって、パワーダウン信号を用いてキャッシュメモリの動作モードをコンピュータシステムに連動して切り替える制御を行うだけで、キャッシュメモリが正常動作可能になるまでに必要な期間中におけるキャッシュアクセスに起因する誤動作を防止することが可能となる。
【0017】
また、請求項5に係る発明は、システムアイドル時にCPUが動作停止され、システムイベント発生時に前記CPUの動作が再開されるコンピュータシステムにおいて、所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、前記CPUによってアクセス可能に構成され、前記パワーダウン信号の発生を制御するためのパワーダウン制御情報が設定される第1レジスタと、前記CPUによってアクセス可能に構成され、前記キャッシュメモリに供給されるチップセレクト信号の発生を制御するためのチップセレクト制御情報が設定される第2レジスタとを具備し、前記CPUは、前記システムアイドルが検出されたとき、前記第1および第2レジスタのパワーダウン制御情報およびチップセレクト制御情報を書き換えることにより、前記キャッシュメモリをその使用が不可能なディスエーブル状態にすると共に前記低消費電力モードに移行させた後、前記CPUの動作を停止するための手続きを実行し、前記システムイベントの発生によってそのCPU動作が開始されたとき、前記第1レジスタのパワーダウン制御情報を書き換えて前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替え、その切り替えから所定期間経過した後、前記第2レジスタのチップセレクト制御情報を書き換えて前記キャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に切り替えることを特徴とする。
【0018】
このコンピュータシステムにおいては、パワーダウン信号の発生を制御するためのレジスタとチップセレクト信号の発生を制御するレジスタが設けられているので、それ以外の特別なハードウェアを用いることなく、CPUによるソフトウェア制御のみによってパワーダウン信号とチップセレクト信号それぞれの発生を任意のタイミングで容易に制御することができる。したがって、CPUの動作停止を伴うパワーセーブ機能を実現する従来のBIOSプログラムに、レジスタ制御の手続きを追加するだけで、コンピュータシステムの動作モードの切り替えと連動させてキャッシュメモリの動作モードを切り替えることにより、CPUのパワーセーブとキャッシュメモリのパワーセーブを連動して行うことが可能となる。また、CPU自体の動作が停止される前に、キャッシュメモリのディスエーブルおよびパワーダウンを行い、またCPU自体の動作が開始された時は、レジスタ制御によってキャッシュメモリを通常動作モードに戻してから一定期間経過した後にキャッシュメモリをイネーブルにしているので、キャッシュメモリが正常動作可能になるまでに必要な期間中におけるキャッシュアクセスに起因する誤動作を防止することが可能となる。
【0019】
請求項6に係る発明は、請求項5のチップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御の代わりに、キャッシュメモリのインバリデートサイクルを利用している。すなわち、CPU自体の動作が停止される前にキャッシュメモリのインバリデートサイクルを行っておき、これによってCPU動作再開時にキャッシュミスを引き起こさせることにより、キャッシュアクセスに起因する誤動作を防止する構成である。
【0020】
請求項7に係る発明は、請求項5のチップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御の代わりに、CPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック回路を使用し、これによってキャッシュアクセスに起因する誤動作を防止する構成である。
【0021】
また、請求項8に係る発明は、ストップクロック信号が供給されるストップクロック入力端子を有し、前記ストップクロック信号によって、動作モードが通常動作モードとCPUコアユニットに対するクロック供給が停止される低消費電力モードとに切り替えられるCPUと、パワーダウン信号が供給されるパワーダウン入力端子を有し、前記パワーダウン信号によって、動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、システムアイドル時に前記ストップクロック信号を発生して前記CPUを低消費電力モードに設定し、システムイベント発生時に前記ストップクロック信号の発生を停止して前記CPUを低消費電力モードから通常動作モードに復帰させる手段とを備えたコンピュータシステムにおいて、前記キャッシュメモリのパワーダウン入力端子を前記CPUのストップクロック入力端子に電気的に結合することにより、前記CPUの動作モードの切り替えに連動させて、前記キャッシュメモリの動作モードを通常動作モードと低消費電力モードとの間で切り替えられるようにしたことを特徴とする。
【0022】
このコンピュータシステムにおいては、キャッシュメモリのパワーダウン入力端子とCPUのストップクロック入力端子とが電気的に結合されているので、キャッシュメモリに供給するパワーダウン信号の発生を制御するための機構を何ら設けることなく、CPUのパワーダウンとキャッシュメモリのパワーダウンとを連動して実行させることができる。これにより、簡単な構成で、高性能且つ低消費電力のコンピュータシステムを実現できる。
【0023】
さらに、この請求項8の構成に加え、請求項9、10、または11の誤動作防止のための構成を具備することにより、キャッシュアクセスに起因する誤動作を防止することが可能となる。
【0024】
【発明の実施の形態】
以下、図面を参照してこの発明の実施形態を説明する。
図1には、この発明の第1実施形態に係るコンピュータシステムの構成が示されている。このコンピュータシステムはバッテリ駆動可能なノートブックタイプまたはラップトップタイプのパーソナルコンピュータであり、そのシステムボード上には、CPUローカルバス(プロセッサバス)1、PCIバス2、ISAバス3が配設され、また、CPU11、ホスト/PCIブリッジ装置12、メインメモリ13、2次キャッシュ(L2キャッシュ)14、グラフィクスコントローラやハードディスクなどのPCIデバイス15,16、PCI−ISAブリッジ装置17、BIOS ROM18、および各種ISAデバイスなどが設けられている。
【0025】
CPU11は、このシステム全体の動作制御およびデータ処理を実行するものであり、キャッシュを内蔵している。このCPU11としては、システム管理割り込みSMI(SMI;System Management Interrupt)をサポートするもの、例えば、米インテル社により製造販売されているマイクロプロセッサ“Pentium”が使用される。SMIを使用したシステム管理機能は、次のように行われる。
【0026】
すなわち、CPU11は、アプリケーションプログラムやオペレーティングシステム(OS)などのプログラムを実行するための動作モードとしてリアルモード、プロテクトモード、仮想86モードを有する他、システム管理モード(SMM;System Management mode)と称されるシステム管理機能を実現するための動作モードを有している。
【0027】
リアルモードは、最大で1Mバイトのメモリ空間をアクセスできるモードであり、論理アドレスから物理アドレスへの変換は、セグメントレジスタで表されるベースアドレスからのオフセット値で物理アドレスを決定するアドレス計算形式によって行われる。
【0028】
一方、プロテクトモードは1タスク当たり最大4Gバイトのメモリ空間をアクセスできるモードであり、ディスクプリタテーブルと称されるアドレスマッピングテーブルを用いてリニアアドレスが決定される。このリニアアドレスは、ページングによって最終的に物理アドレスに変換される。
【0029】
このように、プロテクトモードとリアルモードとでは、互いに異なるメモリアドレッシングが採用されている。
システム管理モード(SMM)は疑似リアルモードであり、このモードにおけるアドレス計算形式はリアルモードのアドレス計算形式と同一であり、ディスクプリタテーブルは参照されず、ページングも実行されない。
【0030】
システム管理割込み(SMI;System Management Interrupt)がCPU11に発行された時、CPU11の動作モードは、その時の動作モードであるリアルモード、プロテクトモード、または仮想86モードから、SMMにスイッチされる。SMIによってSMMにスイッチした時、CPU11はその時のCPUレジスタの内容であるCPUステータスをSMRAM131にセーブする。SMRAM131は、メインメモリ13の一部にマッピングされるオーバレイメモリであり、SMMにおいてのみアクセスが可能である。SMMにおいて復帰命令(RSM命令)が実行されると、CPU11はSMRAM131からCPUレジスタにCPUステータスをリストアし、SMI発生前の動作モードに復帰する。SMMでは、BIOS ROM18に格納されたSMIハンドラなどのシステム管理プログラムが実行される。
【0031】
SMIはマスク不能割り込みNMIの一種であるが、通常のNMIやマスク可能割り込みINTRよりも優先度の高い、最優先度の割り込みである。このSMIを発行することによって、システム管理プログラムを、実行中のアプリケーションプログラムやオペレーティングシステムの環境に依存せずに起動することができる。
【0032】
この実施形態においては、システム管理プログラムは、CPU11の動作停止を伴うパワーセーブモードの実現のために利用される。すなわち、ここでは、システムアイドル時にCPU11の動作を停止させるCPUスリープモードと連動してL2キャッシュ14のパワーセーブを実現するために、システム管理プログラム内のパワーセーブルーチンが利用される。CPU11の動作停止は、パワーセーブルーチンがCPU11に動作停止命令(HALT)を実行されることによって実現される。また、L2キャッシュ14のパワーセーブは、パワーセーブルーチンがL2キャッシュ14のZZ端子を制御することによって実現される。
【0033】
CPU11のパワーセーブとL2キャッシュ14のパワーセーブとの連動制御はこの発明の特徴とする部分であり、その詳細は図2以降で説明する。
ホスト/PCIブリッジ装置12は、プロセッサバス1とPCIバス2とを双方向で接続するためのブリッジLSIであり、ここにはメインメモリ13を制御するメモリコントローラ、および前述のSMI、NMI、INTRの発生制御、リセット信号RESETやクロックCLKの発生制御などを行うシステムロジックが組み込まれている。
【0034】
SMIは、このコンピュータシステムのアイドル状態が検出されたとき、前述のシステム管理プログラムを実行させるためにホスト/PCIブリッジ装置12から発行される。システムアイドル状態の検出には、例えば、システム内の各デバイスからの割り込み要求信号を監視し、全ての割り込み要求信号が発生されないときにシステムアイドル状態であると決定するなどの手法を採用することができる。
【0035】
また、BIOSのキーボード制御ルーチンを用いてCPU11のパワーセーブ制御を行うこともできる。すなわち、アプリケーションプログラムがキー入力待ちになると、INT16Hがコールされ、キーボード制御ルーチンが実行される。このキーボード制御ルーチンは、一定時間内にキーボード入力に起因する割り込みINTRがないと、システムアイドル状態であることを検出し、CPU11にプログラム実行を停止させるためのHALT命令を実行させる。このキーボード制御ルーチンに、前述のシステム管理プログラムのパワーセーブルーチンと同様のキャッシュパワーセーブ処理を組み込むことにより、CPUスリープと連動したL2キャッシュ14のパワーセーブ制御を行うことができる。
【0036】
INTRは、ホスト/PCIブリッジ装置12に設けられた割り込みコントローラの制御の下、何れかのデバイスから割り込み要求信号が発生されたときに、それに対応する割り込み処理サービスをCPU11に実行させるために発行されるものである。
【0037】
また、ホスト/PCIブリッジ装置12には、L2キャッシュ14を制御するためのキャッシュコントローラ121が内蔵されている。キャッシュコントローラ121には、L2キャッシュ14のキャッシュ動作を制御するためのL2キャッシュ制御レジスタR1と、L2キャッシュ14のデータRAMとして使用されるPBSRAMに対するチップセレクト信号CS ̄の発生およびそのZZ端子に入力されるパワーダウン信号の発生をそれぞれ制御するためのチップセレクト制御情報およびパワーダウン制御情報が設定されるPBSRAM制御レジスタR2が設けられている。これらL2キャッシュ制御レジスタR1およびPBSRAM制御レジスタR2は共にCPU11によってアクセス可能に構成されている。したがって、L2キャッシュ制御レジスタR1に対してキャッシュインバリデード要求を書き込むことによりキャッシュ内容を無効化するためのキャッシュインバリデードサイクルを実行させたり、また、PBSRAM制御レジスタR2のチップセレクト制御情報の書き換えによるキャッシュのイネーブル/ディスエーブル制御、さらにはPBSRAM制御レジスタR2のパワーダウン制御情報の書き換えによるPBSRAMのパワーダウン制御などをソフトウェア制御の下にCPU11によって実行することができる。
【0038】
L2キャッシュ14は、メインメモリ13の写しの一部を保持するためのものであり、タグRAMとデータRAMとから構成されている。L2キャッシュ14のライトポリシーはライトスルーである。データRAMは、ZZ端子を持つPBSRAMから構成されている。このPBSRAMは、ZZ端子に入力されるパワーダウン信号がアクティブになると、その動作モードが通常動作モードからスリープモード(スヌーズモードと称されることもある)と称される低消費電力モードに切り替えられる。スリープモードでは、PBSRAMのクロックピンを含む全ての入力信号がブロックされるため、クロックを供給し続けた状態でも消費電流を最大2mA程度に抑えることができる。スリープモードは低消費電力の待機モードであり、その間もデータは消失されずに保持される。また、パワーダウン信号がインアクティブになると、動作モードがスリープモードから通常動作モードに再び切り替えられる。スリープモードから通常動作モードに切り替えられてもPBSRAMは直ぐには正常動作することはできず、その正常動作が保証されるまでには動作モードの切り替えから〜100ns程度のディレイ時間が必要となる。
【0039】
次に、図2および図3を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第1のパワーセーブ制御方法について説明する。
【0040】
図2には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11が外部割り込み待ちになるなどのシステムアイドル状態の発生が検出されると、HALT命令の実行によりCPU11はノーマルモードからそれよりも低消費電力のスリープモードに入る。CPU11のスリープモードは、外部割り込みIRQ、NMI、SMIが発生されたとき、あるいはリセット信号RESETが入力されたときに解除され、ノーマルモードに復帰する。
【0041】
CPU11のこのような動作状態の変化に同期して、PBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)が制御される。すなわち、パワーダウン信号(ZZ信号)は、CPU11がスリープモードに入るときにアクティブとなり、またCPU11がスリープモードを抜けるときにインアクティブとなる。これにより、CPU11が動作停止されている期間にあわせてPBSRAMを低消費電力モードに設定することができる。したがって、コンピュータシステムのシステム性能に影響を与えることなく、CPU11とL2キャッシュ14のパワーセーブを実現することができる。
【0042】
また、パワーダウン信号(ZZ信号)がアクティブにされるときには、それに先立ってチップセレクト信号CS ̄がインアクティブにされる。これにより、L2キャッシュ14はその使用ができないディスエーブル状態となる。そして、パワーダウン信号(ZZ信号)がインアクティブにされてPBSRAMがスリープモードを抜けてから100ns程度経過した後に、チップセレクト信号CS ̄がアクティブとなり、これによってキャッシュ14がディスエーブル状態からその使用が可能なイネーブル状態に復帰される。このようなチップセレクト信号CS ̄を使ったL2キャッシュ14のディスエーブル/イネーブル制御により、L2キャッシュ14のPBSRAMがスリープモードを抜けてから一定期間はキャッシュメモリを使用できなくすることができる。したがって、たとえPBSRAMが正常動作可能な状態に復帰される前、つまりスリープモードを抜けてから100nS程度経過するまでの期間にCPU11からメモリアクセス要求が発行されても、L2キャッシュ14は使用できないので、その期間におけるPBSRAMに対するデータのリード/ライトに起因する誤動作の発生を防止することができる。
【0043】
次に、図3のフローチャートを参照して、図2のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のチップセレクト制御情報を書き換えることによってPBSRAMのチップセレクト信号CS ̄をインアクティブにし、これによってL2キャッシュ14をディスエーブル状態に設定する(ステップS101)。次いで、パワーセーブルーチンは、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS102)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS103)。これにより、CPU11はスリープモードとなる。
【0044】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0045】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS104)。この後、パワーセーブルーチンは、例えばNOP命令を繰り返し実行することなどにより100nS程度の期間ウエイトし(ステップS105)、その後、PBSRAM制御レジスタR2のチップセレクト制御情報を再び書き換えることによってPBSRAMのチップセレクト信号CS ̄をアクティブにし、これによってL2キャッシュ14をイネーブル状態に戻す(ステップS106)。そして、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS107)。
【0046】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図2のタイミング制御を実現することができる。
【0047】
次に、図4および図5を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第2のパワーセーブ制御方法について説明する。
【0048】
図4には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11の動作状態の変化に同期してPBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)を制御し、これによってCPUスリープの期間にあわせてPBSRAMをスリープさせる点は図2と同じであるが、ここでは、チップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御は行われず、その代わりに、L2キャッシュ14の内容を無効化するキャッシュインバリデードサイクルがPBSRAMをスリープさせる前に実行されている。
【0049】
したがって、PBSRAMがスリープモードから抜けたときには既にキャッシュインバリデードの状態となっている。このため、CPU11がスリープモードを抜けた後に最初に行われるキャッシュアクセスは、常にキャッシュミスとなる。キャッシュミスの場合は、PBSRAMからのデータ読み出しや書き込みは一切実行されず、メインメモリ13をアクセスのためのメモリサイクルが実行される。このメモリサイクルには比較的時間がかかり、またメモりサイクルが終了するまでキャッシュアクセスは発生しない。したがって、その間にPBSRAMは正常動作可能な状態に復帰することができ、次回のキャッシュアクセスからはPBSRAMからのデータ読み出しや書き込みを正常に行うことができる。よって、たとえPBSRAMがスリープモードを抜けた直後にキャッシュアクセスが行われたとしても、そのキャッシュアクセスによる誤動作を防止することが可能となる。
【0050】
次に、図5のフローチャートを参照して、図4のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のL2キャッシュ制御レジスタR1にキャッシュインバリデード指示情報を書き込むことによってL2キャッシュ14を無効化するためのインバリデードサイクルをキャッシュコントローラ121に実行させる(ステップS111)。このインバリデードサイクルによって、タグRAMには無効コードが書き込まれる。
【0051】
次いで、パワーセーブルーチンは、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS112)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS113)。これにより、CPU11はスリープモードとなる。
【0052】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0053】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS114)。この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS115)。
【0054】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図4のタイミング制御を実現することができる。
【0055】
次に、図6、図7、および図8を参照して、CPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第3のパワーセーブ制御方法について説明する。
【0056】
図6には、この第3のパワーセーブ制御方法で使用されるキャッシュアクセスコマンドブロック回路が示されている。このキャッシュアクセスコマンドブロック回路200は、PBSRAMがスリープモードを抜けた直後のキャッシュアクセスに起因する誤動作を防止するための機構としてホスト/PCIブリッジ12に設けられたものであり、パワーダウン信号(ZZ信号)がインアクティブに変化されてから一定期間の間、CPU11からキャッシュコントローラ121へのメモリアクセスコマンドの入力をブロックする。メモリアクセスコマンドのブロックは、CPU11からキャッシュコントローラ121に対して送られるアドレスストローブ信号ADS ̄をブロックすることによって行われる。
【0057】
ブロック回路200は、図示のように、キャッシュコントローラ121の前段に設けられており、ADSラッチ回路201、タイマ202、およびゲート回路203から構成されている。ADSラッチ回路201は例えばシフトレジスタなどを利用して構成されており、CPU11からのアドレスストローブ信号ADS ̄をラッチし、そのラッチ出力をゲート回路203に送る。タイマ202は、パワーダウン信号(ZZ信号)がアクティブ状態からインアクティブ状態に変化された時点から一定期間(100nS)、ADSブロック信号を発生する。ADSブロック信号が発生されている期間においては、ADSラッチ回路201のラッチ出力、つまりラッチされたアドレスストローブ信号ADS ̄がキャッシュコントローラ121に入力されることがゲート回路203によって禁止される。また、ラッチされたアドレスストローブ信号ADS ̄は、ADSブロック信号が停止された後、キャッシュメモリコントローラ121に送られる。これにより、パワーダウン信号(ZZ信号)がアクティブ状態からインアクティブ状態に変化された時点から一定期間の間は、キャッシュメモリコントローラ121はプロセッサバス1上のメモリサイクルに対して応答せず、ADSブロック信号停止後に、そのサイクルに応答したキャッシュ制御動作を開始する。
【0058】
図7には、CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングが示されている。
CPU11の動作状態の変化に同期してPBSRAMのZZ端子に入力されるパワーダウン信号(ZZ信号)を制御し、これによってCPUスリープの期間にあわせてPBSRAMをスリープさせる点は図2、図4と同じであるが、ここでは、チップセレクト信号を用いたキャッシュディスエーブル/イネーブル制御やキャッシュインバリデードサイクルは実行されず、図6のブロック回路200によって、PBSRAMがスリープモードを抜けた直後のキャッシュアクセスに起因する誤動作が防止される。
【0059】
次に、図8のフローチャートを参照して、図7のタイミング制御を実現するためのパワーセーブルーチンの処理手順を説明する。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のパワーダウン制御情報を書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をアクティブにし、これによってPBSRAMをスリープモードに移行させる(ステップS121)。この後、パワーセーブルーチンは、CPU11にHALT命令を実行させる(ステップS122)。これにより、CPU11はスリープモードとなる。
【0060】
この後、CPU11に外部割り込みが入力されると、CPU11はスリープモードを抜け、パワーセーブルーチンのHALT命令の次の命令からその実行を再開する。
【0061】
この場合、パワーセーブルーチンは、まず、PBSRAM制御レジスタR2のパワーダウン制御情報を再び書き換えることによってPBSRAMのパワーダウン制御信号(ZZ信号)をインアクティブにし、これによってPBSRAMをスリープモードからノーマルモードに切り替える(ステップS123)。この時のパワーダウン制御信号(ZZ信号)の変化に応答して、ブロック回路200によるキャッシュアクセスコマンドのブロック動作が開始される。
【0062】
この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS115)。
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。この場合にも、同様にして、図7のタイミング制御を実現することができる。
【0063】
次に、この発明の第2実施形態を説明する。
図9には、この発明の第2実施形態に係るコンピュータシステムの構成が示されている。
【0064】
このコンピュータシステムにおいては、CPU11の動作停止をストップクロック信号STPCLKを用いて制御している。ストップクロック信号STPCLKがアクティブになると、CPU11は通常動作モードから命令実行を停止する低消費電力モードに移行し、またストップクロック信号STPCLKがインアクティブになるとCPU11は通常動作モードに復帰する。
【0065】
すなわち、CPU11は、図10に示されているように、電力消費の異なる3つの動作ステート、つまり、ノーマルステート(Normal State)、ストップグラントステート(Stop Grant State)、およびストップクロックステート(STOP Clock State)を有している。ノーマルステートはCPU11の通常の動作ステートであり、命令はこのノーマルステートにおいて実行される。このノーマルステートは電力消費の最も多いステートであり、その消費電流は〜700mA程度である。最も電力消費の少ないのはストップクロックステートであり、その消費電流は〜30μA程度である。このストップクロックステートにおいては、命令の実行が停止されるだけでなく、CPU11の外部クロックCLKおよびそのCPU11内部で生成される内部クロックCLK2も停止されている。
【0066】
ストップグラントステートは、ノーマルステートとストップクロックステートの中間の動作ステートであり、その消費電流は20〜55mA程度と比較的少ない。ストップグラントステートにおいては、命令は実行されない。また、外部クロックCLKおよび内部クロックCLK2は共にランニング状態であるが、CPUコア部への内部クロックCLK2の供給は禁止される。このストップグラントステートは外部クロックCLKの停止可能なステートであり、このストップグラントステートにおいて外部クロックCLKを停止すると、CPU11はストップグラントステートからストップクロックステートに移行する。
【0067】
ノーマルステートとストップグラントステート間の遷移は、ストップクロック信号STPCLKによって高速に行うことができる。
すなわち、ノーマルステートにおいてCPU11に供給されるSTPCLK信号がアクティブに設定されると、CPU11は、現在実行中の命令が完了後、次の命令を実行すること無く、内部のパイプラインをすべて空にしてから、ストップグラントサイクルを実行して、ノーマルステートからストップグラントステートに移行する。一方、ストップグラントステートにおいてSTPCLK信号がインアクイブステートに設定されると、CPU11は、ストップグラントステートからノーマルステートに移行し、次の命令の実行を再開する。
【0068】
以上のように、ストップグラントステートは、ノーマルステートに比べ非常にローパワーであり、且つSTPCLK信号によってノーマルステート、つまり命令実行状態に高速に復帰できるという特徴を持っている。このため、図9のシステムでは、CPUスリープ機能の実現のために、ストップクロック信号STPCLKを用いたストップグラントステートを利用している。
【0069】
さらに、図9のシステムにおいては、L2キャッシュ14として使用されているPBSRAMのZZ端子が、CPU11のストップクロック入力端子と電気的に結合されており、ストップクロック信号STPCLKがPBSRAMのZZ端子にそのパワーダウン信号として入力される。これにより、CPU11とPBSRAMとを確実に同期させた状態でそれらのスリープ制御を行うことが可能となる。
【0070】
図11には、ホスト/PCIブリッジ12に設けられたSTPCLK信号の発生制御のためのハードウェア構成が示されている。
STPCLK信号の発生制御は、STPCLK発生回路301、STPCLK制御レジスタ302、およびOR回路303によって行われる。STPCLK制御レジスタ302にCPU11によってSTPCLK信号発生情報が設定されると、STPCLK発生回路301によってSTPCLK信号がアクティブ状態にされる。そして、この後、何れかの外部割り込み(INTR,NMI,SMI)が発生されると、それがストップブレーク信号としてOR回路303からSTPCLK発生回路301に送られ、これによってSTPCLK信号がインアクティブ状態にされる。
【0071】
次に、図9のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第1のパワーセーブ制御方法について説明する。
【0072】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図2と同じであり、誤動作防止のための機構としては、チップセレクト信号を用いたキャッシュイネーブル/ディスエーブル制御が行われる。
【0073】
このタイミング制御を実現するためのパワーセーブルーチンの処理手順を図12に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のPBSRAM制御レジスタR2のチップセレクト制御情報を書き換えることによってPBSRAMのチップセレクト信号CS ̄をインアクティブにし、これによってL2キャッシュ14をディスエーブル状態に設定する(ステップS131)。次いで、パワーセーブルーチンは、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS132)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0074】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。
【0075】
パワーセーブルーチンは、まず、例えばNOP命令を繰り返し実行することなどにより100nS程度の期間ウエイトし(ステップS133)、その後、PBSRAM制御レジスタR2のチップセレクト制御情報を再び書き換えることによってPBSRAMのチップセレクト信号CS ̄をアクティブにし、これによってL2キャッシュ14をイネーブル状態に戻す(ステップS134)。そして、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す。
【0076】
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
次に、図9のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第2のパワーセーブ制御方法について説明する。
【0077】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図4と同じであり、誤動作防止のための機構としては、キャッシュインバリデード制御が用いられる。
【0078】
このタイミング制御を実現するためのパワーセーブルーチンの処理手順を図13に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図1のL2キャッシュ制御レジスタR1にキャッシュインバリデード指示情報を書き込むことによってL2キャッシュ14を無効化するためのインバリデードサイクルをキャッシュコントローラ121に実行させる(ステップS141)。このインバリデードサイクルによって、タグRAMには無効コードが書き込まれる。
【0079】
次いで、パワーセーブルーチンは、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS142)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0080】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。
【0081】
パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS143)。
このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
【0082】
次に、図14のシステムにおいてCPU11のパワーセーブとL2キャッシュ14のパワーセーブとを連動させて行うための第3のパワーセーブ制御方法について説明する。
【0083】
CPU11の動作状態の変化に対するPBSRAMの動作制御タイミングは図7と同じであり、誤動作防止のための機構としては、図14のキャッシュアクセスコマンドブロック回路200’が使用される。図14のキャッシュアクセスコマンドブロック回路200’は図6のキャッシュアクセスコマンドブロック回路200と比べ、タイマ202に入力される信号がパワーダウン信号ではなく、STPCLK信号である点だけが異なり、他の点は全て同じである。すなわち、タイマ202は、STPCLK信号がアクティブ状態からインアクティブ状態に変化された時点から一定期間(100nS)、ADSブロック信号を発生する。ADSブロック信号が発生されている期間においては、ADSラッチ回路201のラッチ出力、つまりラッチされたアドレスストローブ信号ADS ̄がキャッシュコントローラ121に入力されることがゲート回路203によって禁止される。また、ラッチされたアドレスストローブ信号ADS ̄は、ADSブロック信号が停止された後、キャッシュメモリコントローラ121に送られる。これにより、STPCLK信号がアクティブ状態からインアクティブ状態に変化された時点から一定期間の間は、キャッシュメモリコントローラ121はCPU11のメモリサイクルに対して応答せず、ADSブロック信号停止後に、そのサイクルに応答したキャッシュ制御動作を開始する。
【0084】
この第3の制御方法に対応するパワーセーブルーチンの処理手順を図16に示す。
システムアイドル状態の発生が検出されると、CPU11にSMIが発行され、これによってCPU11はSMMに入り、そこでパワーセーブルーチンを実行する。このパワーセーブルーチンは、まず、図11のSTPCLK制御レジスタ302にSTPCLK信号発生情報を設定することにより、STPCLK信号を発生させる(ステップS151)。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にアクティブに設定され、これによってCPU11とPBSRAMがスリープモードに移行させる。
【0085】
この後、CPU11に外部割り込みが入力されると、STPCLK信号がインアクティブとなるため、CPU11はスリープモードを抜け、パワーセーブルーチンの次の命令からその実行を再開する。この時、PBSRAMのパワーダウン制御信号(ZZ信号)も同時にインアクティブに設定され、これによってCPU11とPBSRAMがスリープモードから抜ける。さらに、STPCLK信号の変化に応答して、ブロック回路200’によるキャッシュアクセスコマンドのブロック動作が開始される。
【0086】
この後、パワーセーブルーチンは、復帰命令(RSM)を実行して、SMI発生によって割り込み処理されたプログラムに制御を戻す(ステップS152)。このパワーセーブルーチンの処理手順は、INT16Hのキーボード制御ルーチンに組み込んでも良い。
【0087】
【発明の効果】
以上説明したように、この発明によれば、ZZピンを持つPBSRAMが有する低消費電力モードを有効活用することによって2次キャッシュを含むシステムの新たなパワーセーブ機能を実現できるようになり、またそのパワーセーブ機能にある一定期間は2次キャッシュを使用できなくするための仕組みを組み込んでいるので、高性能、低消費電力、且つ動作信頼性の高いコンピュータシステムを実現することができる。
【図面の簡単な説明】
【図1】この発明の第1実施形態に係るコンピュータシステムの構成を示すブロック図。
【図2】同第1実施形態のシステムに第1のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図3】図2のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図4】同第1実施形態のシステムに第2のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図5】図4のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図6】同第1実施形態のシステムに第3のパワーセーブ制御方法を適用する場合に用いられるキャッシュアクセスコマンドブロック回路の構成を示すブロック図。
【図7】同第1実施形態のシステムに第3のパワーセーブ制御方法を適用した場合におけるCPUの動作状態の変化とPBSRAMの動作制御タイミングとの関係を示すタイミングチャート。
【図8】図7のタイミング制御を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図9】この発明の第2実施形態に係るコンピュータシステムの構成を示すブロック図。
【図10】同第2実施形態のシステムにおいてCPUパワーセーブのために使用されるストップクロック信号を説明するための図。
【図11】同第2実施形態のシステムに設けられたストップクロック信号発生制御回路の構成を示すブロック図。
【図12】同第2実施形態のシステムに適用される第1のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図13】同第2実施形態のシステムに適用される第2のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【図14】同第2実施形態のシステムに第3のパワーセーブ制御方法を適用する場合に用いられるキャッシュアクセスコマンドブロック回路の構成を示すブロック図。
【図15】同第2実施形態のシステムに適用される第2のパワーセーブ制御方法を実現するためのBIOSパワーセーブルーチンの処理手順を示すフローチャート。
【符号の説明】
1…CPUローカルバス(プロセッサバス)、2…PCIバス、3…ISAバス、12…ホスト/PCIブリッジ装置、13…メインメモリ、14…2次キャッシュ(L2キャッシュ)、18…BIOS ROM、R1…L2キャッシュ制御レジスタ、R2…PBSRAM制御レジスタ。
Claims (13)
- 通常動作モードとそれよりも電力消費の少ないパワーセーブモードとを有し、通常動作モードからパワーセーブモードへの移行およびそのパワーセーブモードから通常動作モードへの復帰機能を有するコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
前記コンピュータシステムのパワーセーブモードへの移行に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、
前記コンピュータシステムのパワーセーブモードからの復帰に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替える手段と、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止するための誤動作防止手段とを具備し、
この誤動作防止手段は、
前記キャッシュメモリが低消費電力モードに切り替えられるとき、その切り替えに先立って、前記キャッシュメモリをその使用が不可能なディスエーブル状態に設定するキャッシュディスエーブル手段と、
前記キャッシュメモリが通常動作モードに切り替えられてから前記所定期間経過した後に前記キャッシュメモリをディスエーブル状態からイネーブル状態に切り替えてその使用を可能にするキャッシュイネーブル手段とを具備することを特徴とするコンピュータシステム。 - 前記キャッシュディスエーブル手段は、前記キャッシュメモリに供給されるチップセレクト信号をインアクティブ状態にすることによって前記キャッシュメモリをディスエーブル状態に設定し、
前記キャッシュイネーブル手段は、前記チップセレクト信号をインアクティブ状態からアクティブ状態に切り替えることによって、前記キャッシュメモリをディスエーブル状態からイネーブル状態に切り替えることを特徴とする請求項1記載のコンピュータシステム。 - 通常動作モードとそれよりも電力消費の少ないパワーセーブモードとを有し、通常動作モードからパワーセーブモードへの移行およびそのパワーセーブモードから通常動作モードへの復帰機能を有するコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
前記コンピュータシステムのパワーセーブモードへの移行に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、
前記コンピュータシステムのパワーセーブモードからの復帰に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止するための誤動作防止手段とを具備し、
この誤動作防止手段は、
前記所定期間中におけるキャッシュアクセスでキャッシュミスが発生されるように、前記キャッシュメモリが低消費電力モードに移行するときに、前記キャッシュメモリの内容を無効化するキャッシュインバリデード手段を具備することを特徴とするコンピュータシステム。 - 通常動作モードとそれよりも電力消費の少ないパワーセーブモードとを有し、通常動作モードからパワーセーブモードへの移行およびそのパワーセーブモードから通常動作モードへの復帰機能を有するコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
このキャッシュメモリを制御するキャッシュコントローラと、
前記コンピュータシステムのパワーセーブモードへの移行に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、
前記コンピュータシステムのパワーセーブモードからの復帰に連動して、前記パワーダウン信号により前記キャッシュメモリの動作モードを通常動作モードから低消費電力モードに切り替える手段と、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止するための誤動作防止手段とを具備し、
この誤動作防止手段は、
前記パワーダウン信号によって動作制御され、前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えるときの前記パワーダウン信号の変化から前記所定期間経過するまで、前記コンピュータシステムのCPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック手段とを具備することをことを特徴とするコンピュータシステム。 - システムアイドル時にCPUが動作停止され、システムイベント発生時に前記CPUの動作が再開されるコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
前記CPUによってアクセス可能に構成され、前記パワーダウン信号の発生を制御するためのパワーダウン制御情報が設定される第1レジスタと、
前記CPUによってアクセス可能に構成され、前記キャッシュメモリに供給されるチップセレクト信号の発生を制御するためのチップセレクト制御情報が設定される第2レジスタとを具備し、
前記CPUは、
前記システムアイドルが検出されたとき、前記第1および第2レジスタのパワーダウン制御情報およびチップセレクト制御情報を書き換えることにより、前記キャッシュメモリをその使用が不可能なディスエーブル状態にすると共に前記低消費電力モードに移行させた後、前記CPUの動作を停止するための手続きを実行し、
前記システムイベントの発生によってそのCPU動作が開始されたとき、前記第1レジスタのパワーダウン制御情報を書き換えて前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替え、その切り替えから所定期間経過した後、前記第2レジスタのチップセレクト制御情報を書き換えて前記キャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に切り替えることを特徴とするコンピュータシステム。 - システムアイドル時にCPUが動作停止され、システムイベント発生時に前記CPUの動作が再開されるコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
このキャッシュメモリを制御するキャッシュコントローラと、
前記CPUによってアクセス可能に構成され、前記パワーダウン信号の発生を制御するためのパワーダウン制御情報が設定されるレジスタとを具備し、
前記CPUは、
前記システムアイドルが検出されたとき、前記キャッシュコントローラに前記キャッシュメモリの内容を無効化するインバリデードサイクルを実行させた後、前記レジスタのパワーダウン制御情報を書き換えることにより前記キャッシュメモリを低消費電力モードに移行させ、そして前記CPUの動作を停止するための手続きを実行し、
前記システムイベントの発生によってそのCPU動作が開始されたとき、前記レジスタのパワーダウン制御情報を書き換えて前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えることを特徴とするコンピュータシステム。 - システムアイドル時にCPUが動作停止され、システムイベント発生時に前記CPUの動作が再開されるコンピュータシステムにおいて、
所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
このキャッシュメモリを制御するキャッシュコントローラと、
前記CPUによってアクセス可能に構成され、前記パワーダウン信号の発生を制御するためのパワーダウン制御情報が設定されるレジスタと、
前記パワーダウン信号によって動作制御され、前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えるときの前記パワーダウン信号の変化から一定期間経過するまで、前記CPUから前記キャッシュコントローラへのメモリアクセスコマンドの入力をブロックするブロック回路とを具備し、
前記CPUは、
前記システムアイドルが検出されたとき、前記レジスタのパワーダウン制御情報を書き換えることにより前記キャッシュメモリを低消費電力モードに移行させた後、前記CPUの動作を停止するための手続きを実行し、
前記システムイベントの発生によってそのCPU動作が開始されたとき、前記レジスタのパワーダウン制御情報を書き換えて前記キャッシュメモリの動作モードを低消費電力モードから通常動作モードに切り替えることを特徴とするコンピュータシステム。 - ストップクロック信号が供給されるストップクロック入力端子を有し、前記ストップクロック信号によって、動作モードが通常動作モードとCPUコアユニットに対するクロック供給が停止される低消費電力モードとに切り替えられるCPUと、
パワーダウン信号が供給されるパワーダウン入力端子を有し、前記パワーダウン信号によって、動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリと、
システムアイドル時に前記ストップクロック信号を発生して前記CPUを低消費電力モードに設定し、システムイベント発生時に前記ストップクロック信号の発生を停止して前記CPUを低消費電力モードから通常動作モードに復帰させる手段とを備えたコンピュータシステムにおいて、
前記キャッシュメモリのパワーダウン入力端子を前記CPUのストップクロック入力端子に電気的に結合することにより、前記CPUの動作モードの切り替えに連動させて、前記キャッシュメモリの動作モードを通常動作モードと低消費電力モードとの間で切り替えられるようにしたことを特徴とするコンピュータシステム。 - 前記CPUによってアクセス可能に構成され、前記キャッシュメモリに供給されるチップセレクト信号の発生を制御するためのチップセレクト制御情報が設定されるレジスタと、
このレジスタのチップセレクト制御情報をソフトウェア制御によって書き換えることにより、前記CPUが低消費電力モードに移行するとき、前記キャッシュメモリに供給されているチップセレクト信号をインアクティブ状態にして前記キャッシュメモリをその使用が不可能なディスエーブル状態に設定し、前記CPUが通常動作モードに切り替えられてから所定期間経過した後に前記チップセレクト信号をインアクティブ状態からアクティブ状態に切り替えることによって前記キャッシュメモリをイネーブル状態に切り替えてその使用を可能にする手段とをさらに具備し、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止できるようにしたことを特徴とする請求項8記載のコンピュータシステム。 - 前記キャッシュメモリが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中におけるキャッシュアクセスでキャッシュミスが発生されるように、前記CPUが低消費電力モードに移行するときに、前記キャッシュメモリの内容を無効化する手段とをさらに具備し、
前記所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止できるようにしたことを特徴とする請求項8記載のコンピュータシステム。 - 前記CPUの動作モードを低消費電力モードから通常動作モードに切り替えるときの前記ストップクロック信号の応答して動作開始され、前記キャッシュメモリに対するメモリアクセスコマンドの入力をその動作開始時から一定期間ブロックする手段をさらに具備し、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止できるようにしたことを特徴とする請求項8記載のコンピュータシステム。 - 所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリを備えたコンピュータシステムで使用され、前記パワーダウン信号を用いて前記キャッシュメモリの動作モードの切り替えを行うキャッシュメモリのパワーダウン制御方法において、
前記キャッシュメモリが低消費電力モードに移行するとき、前記キャッシュメモリをその使用が不可能なディスエーブル状態に設定し、
前記キャッシュメモリが低消費電力モードから通常動作モードに切り替えられてから所定期間経過した後に、前記キャッシュメモリをディスエーブル状態からその使用が可能なイネーブル状態に切り替え、
前記キャッシュメモリの動作モードが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止できるようにしたことを特徴とするキャッシュメモリのパワーダウン制御方法。 - 所定のパワーダウン入力端子に供給されるパワーダウン信号によって動作モードが通常動作モードと低消費電力モードとの間で切り替えられるキャッシュメモリを備えたコンピュータシステムで使用され、前記パワーダウン信号を用いて前記キャッシュメモリの動作モードの切り替えを行うキャッシュメモリのパワーダウン制御方法において、
前記キャッシュメモリが低消費電力モードから通常動作モードに切り替えられてからそのキャッシュメモリが正常動作可能になるまでに必要な所定期間中におけるキャッシュアクセスでキャッシュミスが発生されるように、前記キャッシュメモリが低消費電力モードに移行するとき、前記キャッシュメモリの内容を無効化し、
前記所定期間中に前記キャッシュメモリがアクセスされることに起因する誤動作を防止できるようにしたことを特徴とするキャッシュメモリのパワーダウン制御方法。
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Families Citing this family (41)
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JPH08328684A (ja) * | 1995-05-30 | 1996-12-13 | Toshiba Corp | コンピュータシステム |
EP0855718A1 (en) * | 1997-01-28 | 1998-07-29 | Hewlett-Packard Company | Memory low power mode control |
US6154821A (en) * | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
US6105141A (en) * | 1998-06-04 | 2000-08-15 | Apple Computer, Inc. | Method and apparatus for power management of an external cache of a computer system |
US6438668B1 (en) * | 1999-09-30 | 2002-08-20 | Apple Computer, Inc. | Method and apparatus for reducing power consumption in a digital processing system |
US6571333B1 (en) * | 1999-11-05 | 2003-05-27 | Intel Corporation | Initializing a memory controller by executing software in second memory to wakeup a system |
TW522399B (en) * | 1999-12-08 | 2003-03-01 | Hitachi Ltd | Semiconductor device |
US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
JP4689087B2 (ja) * | 2000-08-22 | 2011-05-25 | キヤノン株式会社 | 情報処理装置及び省電力移行制御方法 |
US6836824B1 (en) * | 2000-09-26 | 2004-12-28 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption in a cache memory system |
US6795896B1 (en) * | 2000-09-29 | 2004-09-21 | Intel Corporation | Methods and apparatuses for reducing leakage power consumption in a processor |
US6845432B2 (en) * | 2000-12-28 | 2005-01-18 | Intel Corporation | Low power cache architecture |
US6711526B2 (en) * | 2000-12-29 | 2004-03-23 | Intel Corporation | Operating system-independent method and system of determining CPU utilization |
US7424576B2 (en) * | 2001-05-02 | 2008-09-09 | Intel Corporation | Parallel cachelets |
US7028200B2 (en) * | 2002-05-15 | 2006-04-11 | Broadcom Corporation | Method and apparatus for adaptive power management of memory subsystem |
JP2004178782A (ja) * | 2002-10-04 | 2004-06-24 | Sharp Corp | 半導体記憶装置およびその制御方法および携帯電子機器 |
JP2005150878A (ja) * | 2003-11-12 | 2005-06-09 | Nec Corp | 携帯型情報処理装置、情報処理方法 |
JP4357331B2 (ja) * | 2004-03-24 | 2009-11-04 | 東芝メモリシステムズ株式会社 | マイクロプロセッサブートアップ制御装置、及び情報処理システム |
EP1653331B8 (en) * | 2004-10-29 | 2012-03-14 | ST-Ericsson SA | An apparatus and method for entering and exiting low power mode |
US8587600B1 (en) * | 2005-05-02 | 2013-11-19 | Advanced Micro Devices, Inc. | System and method for cache-based compressed display data storage |
US7451353B2 (en) * | 2005-12-23 | 2008-11-11 | Intel Corporation | Cache disassociation detection |
WO2009022371A1 (ja) * | 2007-08-16 | 2009-02-19 | Netcleus Systems Corporation | タスク処理装置 |
US8335122B2 (en) * | 2007-11-21 | 2012-12-18 | The Regents Of The University Of Michigan | Cache memory system for a data processing apparatus |
JP5581577B2 (ja) * | 2008-08-29 | 2014-09-03 | 富士通株式会社 | データ処理装置 |
US8725953B2 (en) * | 2009-01-21 | 2014-05-13 | Arm Limited | Local cache power control within a multiprocessor system |
US8195887B2 (en) * | 2009-01-21 | 2012-06-05 | Globalfoundries Inc. | Processor power management and method |
US9026829B2 (en) * | 2010-09-25 | 2015-05-05 | Intel Corporation | Package level power state optimization |
EP2565749B1 (en) * | 2011-09-05 | 2014-04-30 | Thomson Licensing | Method for controlling the display for an item of equipment in standby mode and associated device |
US20130117511A1 (en) * | 2011-11-08 | 2013-05-09 | Arm Limited | Data processing apparatus and method |
JP6163898B2 (ja) * | 2013-06-11 | 2017-07-19 | 富士通株式会社 | 計算装置、計算方法、および計算プログラム |
US11289133B2 (en) * | 2015-09-16 | 2022-03-29 | Arm Limited | Power state based data retention |
US9826485B2 (en) * | 2015-11-20 | 2017-11-21 | Symbol Technologies, Llc | Power source hot swap mode |
US9965220B2 (en) * | 2016-02-05 | 2018-05-08 | Qualcomm Incorporated | Forced idling of memory subsystems |
US10956345B2 (en) * | 2016-04-01 | 2021-03-23 | Intel Corporation | Enhanced directed system management interrupt mechanism |
US10318428B2 (en) | 2016-09-12 | 2019-06-11 | Microsoft Technology Licensing, Llc | Power aware hash function for cache memory mapping |
US9691492B1 (en) * | 2016-09-29 | 2017-06-27 | Intel Corporation | Determination of demarcation voltage for managing drift in non-volatile memory devices |
US10241561B2 (en) | 2017-06-13 | 2019-03-26 | Microsoft Technology Licensing, Llc | Adaptive power down of intra-chip interconnect |
US10572388B2 (en) * | 2017-08-30 | 2020-02-25 | Micron Technology, Inc. | Managed NVM adaptive cache management |
JP6569185B1 (ja) * | 2018-06-14 | 2019-09-04 | レノボ・シンガポール・プライベート・リミテッド | 情報処理装置、情報処理装置の制御方法およびプログラム |
US11112849B2 (en) * | 2018-10-26 | 2021-09-07 | Silicon Laboratories Inc. | Method and apparatus for selectable high performance or low power processor system |
US11493986B2 (en) * | 2019-12-22 | 2022-11-08 | Qualcomm Incorporated | Method and system for improving rock bottom sleep current of processor memories |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3240161B2 (ja) * | 1991-04-18 | 2001-12-17 | 三菱電機エンジニアリング株式会社 | 半導体記憶装置 |
GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
US5486726A (en) * | 1992-08-13 | 1996-01-23 | Samsung Electronics Co., Ltd. | Power-supply control system of peripheral equipment of computer |
AU3313795A (en) * | 1994-10-14 | 1996-04-26 | Compaq Computer Corporation | Circuit for placing a cache memory into low power mode in response to special bus cycles |
US5724611A (en) * | 1996-04-25 | 1998-03-03 | Vlsi Technology, Inc. | Automatic cache controller system and method therefor |
-
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