JPH09128107A

JPH09128107A - 情報処理システム

Info

Publication number: JPH09128107A
Application number: JP7278961A
Authority: JP
Inventors: Shinji Matsushima; 島慎治松; Seiichi Kono; 野誠一河; Masatake Nakano; 野正剛中; Takashi Inui; 尚乾
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-10-26
Filing date: 1995-10-26
Publication date: 1997-05-16
Anticipated expiration: 2015-10-26
Also published as: EP0770952A1; US5875120A; DE69631012T2; EP0770952B1; KR100204615B1; DE69631012D1; KR970022676A; JP2886491B2

Abstract

(57)【要約】【課題】周辺機器との間で非同期通信を行っている間
であっても、適切なタイミングでＣＰＵの動作周波数を
低下又は完全停止させることができる、優れた情報処理
システムを提供する。【解決の手段】 (a) 比較的高速な動作クロックで駆動
する通常モード、及び動作クロックを低下又は停止させ
た節電モードの各動作モードを持つＣＰＵと、(b) １以
上の周辺機器と、(c) 前記ＣＰＵと前記周辺機器との間
で通信するためのバスと、(d) 前記ＣＰＵと前記周辺機
器との間で行われる所定のトランザクションの終了を検
知するための終了検知手段と、(e) 所定のトランザクシ
ョンの終了から所定時間が経過するまでを計時するため
の計時手段と、(f) 前記計時手段が計時を終了するまで
の間は前記ＣＰＵを節電モードにするための節電制御手
段と、を含むことを特徴とする情報処理システムであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナル・コン
ピュータ（ＰＣ）を始めとする情報処理システムに係
り、特に、システム内におけるデータ処理の中核を担う
プロセッサ（いわゆるＣＰＵ：Central Processing Uni
t）の動作周波数を適宜低下若しくは停止させることに
よって省電力化する節電機能を有するタイプの情報処理
システムに関する。更に詳しくは、本発明は、節電効果
とシステムの保全という双方の要求を満たしつつ、周辺
機器と非同期通信を行っている間であっもＣＰＵの動作
周波数を低下若しくは停止させて省電力化を図る情報処
理システムに関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
（以下、「ＰＣ」又は「システム」ともいう）が開発さ
れ市販されている。このうち、ノートブック型のコンピ
ュータは、屋外での携帯的・可搬的な使用を考量して、
小型且つ軽量に設計・製作されたものである。

【０００３】パーソナル・コンピュータのパワー・マネ
ージメント：ノートブック型ＰＣの１つの特徴は、内蔵
したバッテリでも駆動できる「バッテリ駆動型」である
点である。これは、商用電源が届かない場所での使用の
便宜を図ったためである。ノートブックＰＣが内蔵する
バッテリは、一般には、Ｎｉ−Ｃｄ，ＮｉＭＨ，Ｌｉ−
Ｉｏｎなどの充電式のバッテリ・セル（「２次電池」と
もいう）を複数個接続してパッケージ化してなる「バッ
テリ・パック」の形態を採っている。このようなバッテ
リ・パックは、充電により再利用可能ではあるが、１回
当たりの充電容量はシステムのオペレーション時間に換
算してせいぜい２〜３時間程度に過ぎない。このため、
バッテリの持続時間を少しでも長くするべく、節電のた
めの種々の工夫が凝らされている。節電機能を積極的に
導入している点も、ノートブックＰＣの特徴の１つと言
えよう。

【０００４】また、最近では、商用電源によって無尽蔵
に給電可能なデスクトップ型ＰＣに対しても、エコロジ
ー的な観点から、省電力化の要求が高まってきている。
米国環境保護庁（ＥＰＡ）は、１９９３年６月に、"Ｅ
ｎｅｒｇｙＳｔａｒＣｏｍｐｕｔｅｒＰｒｏｇｒ
ａｍ"と呼ばれる自主規制を発表し、動作待ち状態での
省電力が一定基準以下（駆動電力が３０Ｗ以下、又はＣ
ＰＵフル稼働時の３０％以下）になることを要求してい
る。このため、各コンピュータ・メーカは、競ってこの
規制案に沿った製品の研究・開発を進めるようになって
きた。例えば日本アイ・ビー・エム（株）は、節電機能
を備えたデスクトップ型ＰＣを既に市販している（例え
ばＰＳ／５５Ｅ（通称"ＧｒｅｅｎＰＣ"）やＰＣ７５
０、Ａｐｔｉｖａ（"Ａｐｔｉｖａ"は米ＩＢＭ社の商
標）シリーズなど）。

【０００５】ＰＣの節電化は、例えばシステム内の各電
気回路の駆動電力自体を低減させることによって実現さ
れる。また、動作状態（アクティビティ）の低下に応じ
てシステム内の各電気回路（若しくは周辺機器）への電
力供給を適宜低下若しくは遮断する、ということによっ
ても実現される。後者のような節電機能のことを、特に
「パワー・マネージメント（ＰｏｗｅｒＭａｎａｇｅ
ｍｅｎｔ）」と呼ぶこともある。

【０００６】ＰＣのパワー・マネージメントの形態とし
ては、ＬＣＤ（液晶表示ディスプレイ）及びそのバック
ライト、あるいはハード・ディスク・ドライブ（ＨＤ
Ｄ）の回転モータなどのように、システムの総消費電力
に大きなウェートを占めるデバイス類への電力供給を遮
断する、という『ＬＣＤオフ』や『ＨＤＤオフ』などが
挙げられよう。また、他の例として、ＣＰＵ（Central
Processing Unit）の動作周波数を低下又は完全停止さ
せる『ＣＰＵスロー・クロック／ストップ・クロック』
や、タスク再開（レジューム）に必要なデータをメイン
・メモリにセーブした後にメイン・メモリ以外の殆ど全
ての電気回路への給電を停止する『サスペンド（Ｓｕｓ
ｐｅｎｄ）』などが挙げられよう。

【０００７】ＣＰＵのパワー・マネージメント機能：Ｃ
ＰＵチップは、周知の通り、コンピュータ・システムに
おける演算処理の中核をなすユニットである。最近で
は、配線幅の縮小化などの半導体製造技術の向上に伴っ
て、ＣＰＵの動作周波数は益々高速化している。例え
ば、米Ｉｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ"や、米
ＩＢＭ社、米Ｍｏｔｏｒｏｌａ社、及び米Ａｐｐｌｅ社
が共同開発した"ＰｏｗｅｒＰＣ"（"ＰｏｗｅｒＰＣ"は
米ＩＢＭ社の商標）のように、１００ＭＨｚを越える動
作周波数で駆動可能なＣＰＵチップも世に登場してい
る。ＣＰＵの動作周波数とその性能とは密接な関係にあ
る。何故ならば、ＣＰＵの動作が高速化すれば、それだ
け計算速度がアップするからである。高速なＣＰＵは、
特に大規模アプリケーションやグラフィックス処理など
において、優れた威力を発揮する。

【０００８】その反面、ＣＰＵの高速化は幾つかの弊害
を伴う。弊害の１つは、ＣＰＵの消費電力の増大や発熱
の問題である。何故ならば、単位時間当たりにトランジ
スタ・ゲート（すなわち抵抗体）を通過する電流量の増
大に応じて、消費電略や発熱量も増加するからである。
ＣＰＵの消費電力は、理論上は動作周波数に正比例する
と言われており、現在、システムの総消費電力に占める
割合は無視できない程度に達してきている。

【０００９】前述の「ＣＰＵスロー・クロック／ストッ
プ・クロック」などのＣＰＵのパワー・マネージメント
機能は、このような状況に着目して生み出されたと言え
よう。「スロー・クロック」や「ストップ・クロック」
は、ＣＰＵが動作待ち状態（すなわちアイドル状態。例
えばユーザからのキー／マウス入力が所定時間以上なか
った状態）であると判断されたとき、その動作周波数を
低下又は完全停止させる（換言すれば、ＣＰＵのパフォ
ーマンスを低下させる）ことによって消費電力を低減さ
せる、というものである。但し、ターン・アラウンド・
タイム（すなわち要求から肯定応答までの所要時間）や
スルー・プット（単位時間当たりの仕事量）を劣化させ
ない程度までしか、ＣＰＵのパフォーマンスを落とすこ
とができないのは言うまでもないであろう。以下、ＣＰ
Ｕの「スロー・クロック」及び「ストップ・クロック」
の各機能について説明しておく。

【００１０】スロー・クロック：ＣＰＵのスロー・クロ
ック機能は、発振器からの入力クロック信号の周波数を
外部的に切り換えてやることによって実現可能である。
あるいは、ＣＰＵチップへの入力クロックの周波数を一
定に保ったまま、ＣＰＵチップ内部で動作周波数を切り
換えてやることによっても実現可能である。高速ＣＰＵ
の場合、一般には、比較的低速なクロック信号（例えば
６６ＭＨｚ）を入力しておき、内蔵したＰＬＬ（Phase
Lock Loop）回路によって内部的に動作クロックを加速
するようになっている（例えば２倍速の１３３ＭＨ
ｚ）。このようなタイプのＣＰＵの場合、ＰＬＬ回路の
特性（例えば発振回路の固有振動数の問題や、位相ロッ
クが機能するまでに要する遅延時間（数ｍｓｅｃ程度）
の問題）などの理由により、ＣＰＵチップへの入力クロ
ックの周波数そのものを大幅に切り換えることは難し
い。このため、ＰＬＬ回路だけでなく、内部的に動作ク
ロックを切り換えることができるスロー・クロック機能
（パワー・マネージメント機能）をも内蔵する、という
設計手法も採られている。この場合、内蔵ＰＬＬ回路に
よって入力クロックを一旦加速しておきながら、内蔵ス
ロー・クロック機能によってＣＰＵのパフォーマンスを
チップ内部で自律的に落とす、という仕組みになってい
る。

【００１１】図７には、パワー・マネージメント機能を
内蔵したＣＰＵの内部構成を概略的に示している。同図
において、ＣＰＵチップ１１は、演算制御などの処理を
実際に行う部分である機能ユニット１１ａと、機能ユニ
ット１１ａに同期駆動のための動作クロック信号を与え
るＰＬＬ回路１１ｂと、機能ユニット１１ａのパフォー
マンスを制御するためのパフォーマンス制御回路１１ｃ
とを含み、チップ１１外部の各周辺機器（図７には示さ
ない）とはプロセッサ・バス１２を介して双方向に連絡
している。

【００１２】ＰＬＬ回路は、既に周知なように、入力し
たクロック信号の周波数を逓倍する機能を持っている。
この例のＰＬＬ回路１１ｂは、発振器（ＯＳＣ）４０か
ら入力した比較的低速なクロック信号（例えば６６ＭＨ
ｚ）を倍速化（例えば１３３ＭＨｚ）して、動作周波数
として機能ユニット１１ａに供給している。

【００１３】機能ユニット１１ａは、演算ユニット部分
（図７中、二重斜線部分）と、内部キュッシュ／制御ユ
ニット部分とに分けることができる。前者の演算ユニッ
トは、システムのアクティビティに応じてそのパフォー
マンスをある程度まで低下させてもよい部分でもある
（但し、パフォーマンス低下可能な程度は、例えば、タ
ーン・アラウンド・タイムやスルー・プットを劣化させ
ない程度である）。一方、内部キャッシュ／制御ユニッ
トは、キャッシュ・スヌープ、割り込み要求（ＩＮＴＲ
／ＮＭＩ／ＳＭＩ）、バス１２のホールド要求（ＨＯＬ
Ｄ）などの、不定期的に発生するタイム・クリティカル
な外部事象（ｅｖｅｎｔ）に応答しなければならない部
分である。後者は、システムのアクティビティの如何に
拘らず、安易にパフォーマンスを落とすことかできない
部分でもある。

【００１４】パフォーマンス制御回路１１ｃは、外部か
ら入力するコントロール信号ＳＴＰＣＬＫ＃に応じて機
能ユニット１１ａのパフォーマンスを制御する回路であ
る。より具体的には、回路１１ｃはＳＴＰＣＬＫ＃がア
クティブ（すなわちロー状態）になっている間、機能ユ
ニット１１ｃ中の演算ユニット部分（前述：図７中の二
重斜線部分）への動作周波数を遮断できるようになって
いる。すなわち、ＣＰＵチップ１１は、局所的にパフォ
ーマンスを低下することができる構造になっている訳で
ある。また、この応用例として、パフォーマンス制御回
路１１ｃに入力するＳＴＰＣＬＫ＃を間欠的にアクティ
ブ（すなわちロー状態）に切り換えることによって、Ｐ
ＬＬ回路１１ｂからの入力動作クロックを間引く、とい
う手法もある。例えばＳＴＰＣＬＫ＃を所定周期でアク
ティブ（すなわちロー状態）にして、ｎ回に１回の割合
で動作クロックを間引けば、演算ユニット部分のパフォ
ーマンス及び消費電力を約（ｎ−１）／ｎ倍に低減させ
たことになる。ＳＴＰＣＬＫ＃を間欠動作させる機能
は、一般には、「クロック・スロットリング」又は「Ｆ
ｒｅｑｕｅｎｃｙＥｍｕｌａｔｉｏｎ」とも呼ばれて
いる。

【００１５】因に、米Ｉｎｔｅｌ社のＣＰＵチップ"８
０４８６"の後継チップである、ＳＬエンハンスト４８
６，ＤＸ２，ＤＸ４，Ｐｅｎｔｉｕｍなどは、図７に示
すような節電機能を備えている。また、これらチップ
は、プロセッサ・バス１２中のコントロール信号の１つ
としてＳＴＰＣＬＫ＃を含んでいる。

【００１６】ストップ・クロック：一方、ストップ・ク
ロック機能は、発振器４０からの入力クロックを完全に
遮断して、機能ユニット１１ａの全ての動作を停止させ
るものである。動作クロックの完全停止は、ＣＰＵチッ
プ１１を記憶保持動作が不要なフル・スタティック構成
に設計することによって実現可能である。ストップ・ク
ロック・モード下では、ＣＰＵの消費電力はせいぜい数
百ｍＷ程度に過ぎない。ストップ・クロックは究極のパ
ワー・マネージメント動作といえよう。

【００１７】

【発明が解決しようとする課題】ＣＰＵの高速化に伴う
弊害の１つは消費電力等の増大であるが（前述）、他の
弊害は外部機器（メイン・メモリやその他の周辺機器
類）との速度差の拡大である。ＣＰＵの動作速度を上げ
れば、周辺機器の設計もそれに追従させなければ意味が
ないことは自明であるが、両者間のギャップを埋めるの
は難しい。例えばハードッディスク・ドライブ（ＨＤ
Ｄ）の場合、ディスク・アクセス時には磁気ヘッドのシ
ーク動作などの機械的制御を含むため、高速化には限界
がある。このため、殆どの周辺機器は、ＣＰＵとは非同
期で動作するように仕組まれている。

【００１８】非同期動作の基本的原理は、ＣＰＵが周辺
機器に動作の指示を出すと、周辺機器による命令実行を
常時監視することはせず、一旦本来の処理に戻る、とい
うものである。一方の周辺機器は、動作を完了すると、
自己に割当てられている割り込み要求（ＩＲＱ）を用い
てＣＰＵに通知するようになっている。また、ＩＲＱを
受けたＣＰＵは周辺機器のステータス・レジスタにアク
セスして、命令実行が成功裡に終了したことを確認する
ようになっている。このように周辺機器とＣＰＵとの間
で、ＩＲＱとステータス・リードの繰り返しによって互
いの状況を確認をし合う作業を「ハンド・シェイク」と
もいう。ハンド・シェイクは、ＣＰＵと周辺機器間の転
送データの取りこぼし防止や、ひいてはシステムの保全
を図る上で重要な作業である。

【００１９】ここで、ＣＰＵとＨＤＤとの間で行うデー
タ転送（図８）を例にとって、非同期通信やハンド・シ
ェイクについて簡単に説明しておく。この場合、ＣＰＵ
はまずＨＤＤに対してコマンド（同図ではライト・コマ
ンド）を送る。コマンド送付から約２０ｍｓｅｃ以内
に、ＨＤＤはデータ・バッファリングのための準備を行
い、データ要求を発する。データ転送は、一般には、１
セクタ（１セクタは５１２バイト）単位で行われる。Ｈ
ＤＤのデータ・レジスタには１ワード（＝２バイト）長
のＩ／Ｏポート１Ｆ７ｈ番地が割当てられているので、
１回のデータ転送はＩ／Ｏポート１Ｆ７ｈ番地への２５
６回のアクセス・サイクル（すなわち連続２５６回の１
ワード転送）で構成されることになる。１回のデータ転
送の終了後、ＨＤＤは割り込み要求（ＩＲＱ１４）を発
し、ＣＰＵ（より具体的にはＢＩＯＳ）はこれに応答し
てＨＤＤのステータス・レジスタ（Ｉ／Ｏポート１Ｆ７
ｈ番地）にアクセスして状態（すなわちライト・オペレ
ーションの結果）を確認する。この割り込み要求及びこ
れに応答して行うステータス・リードがいわゆる「ハン
ド・シェイク」である。ＣＰＵのコマンドがｎセクタ分
のデータ転送であれば、データ転送→ハンド・シェイク
という手続がｎ回繰り返して行われることになる。

【００２０】（なお、データ要求を待つ間の２０ｍｓｅ
ｃの計時には、例えばＰＩＴ（プログラマブル・インタ
ーバル・タイマ）が発するメイン・メモリのリフレッシ
ュ要求のためのステータス・ビットが用いられる。この
場合、タイム・アウトするまでの間は該タイマ信号に割
当てられたＩ／Ｏポート０６１ｈ番地へのアクセスが繰
り返し行われる。また、２０ｍｓｅｃなるこのタイム・
アウト値はＨＤＤの仕様に基づいて定まる設計値に過ぎ
ない。）

【００２１】非同期通信を行うとき、その処理速度は低
速な周辺機器側によって決定され、必然的にＣＰＵが待
たされてしまうことになる。したがって、パワー・マネ
ージメントの立場からすれば、非同期通信の間はＣＰＵ
のパフォーマンスを低下させて節電効果を図りたいとこ
ろである。ところが、非同期通信の間は、周辺機器との
ハンド・シェイクのため、ＣＰＵは適宜割り込み要求を
処理しなければならない（例えばＨＤＤのｎセクタ転送
の場合、ｎ回ハンド・シェイクする）。割り込み要求は
タイム・クリティカルな外部事象であり、ＣＰＵはパフ
ォーマンスを低下させた状態では迅速に応答することが
できない。もし、非同期通信時にＣＰＵをパワー・・マ
ネージメント・モード（すなわちパフォーマンス低下状
態）に遷移させてたならば、ハンド・シェイクに失敗
し、データの喪失を招来しかねない。

【００２２】現在市販されている殆どのＰＣでは、シス
テムの保全性の方を重視して、非同期通信時にはＣＰＵ
を通常モード（すなわち高速な動作周波数）下でフル稼
働させるようになっている。また、ＣＰＵがスロー・ク
ロック又はストップ・クロック状態であれば、非同期通
信の開始とともに通常モードに復帰させるようにシステ
ム設計がなされている。つまり、いかにＣＰＵのアクテ
ィビティが低下しようとも、非同期通信の間はＣＰＵの
節電動作を実行できないのである。この結果、ＣＰＵチ
ップ自体が高機能な節電機能（図７参照）を内蔵してい
ても、システムがこの節電機能を活用できるのは、せい
ぜい、キー入力が一定時間以上なかったときなど、ごく
限られた期間しかなかったのが実情である。このような
短い期間中にのみＣＰＵをスロー・クロック又はストッ
プ・クロックさせても、期待できる節電効果としては物
足りない。願わくば、ＣＰＵの節電動作を行える期間を
さらに増やしたいところである。

【００２３】本発明の目的は、データ処理の中核を担う
プロセッサ（ＣＰＵ）の動作周波数を適宜低下若しくは
停止させることによって消費電力を低減させるパワー・
マネージメント機能を有するタイプの、優れた情報処理
システムを提供することにある。

【００２４】本発明の更なる目的は、パワー・マネージ
メント効果とシステムの保全性という双方の要求を満た
しつつ、ＣＰＵの動作周波数を低下又は完全停止させる
ことができる、優れた情報処理システムを提供すること
にある。

【００２５】本発明の更なる目的は、ＣＰＵの動作状態
をより的確に把握することによって、適切なタイミング
でＣＰＵの動作周波数を低下又は完全停止させることが
できる、優れた情報処理システムを提供することにあ
る。

【００２６】本発明の更なる目的は、周辺機器との間で
非同期通信を行っている間であっても、適切なタイミン
グでＣＰＵの動作周波数を低下又は完全停止させること
ができる、優れた情報処理システムを提供することにあ
る。

【００２７】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、(a)比
較的高速な動作クロックで駆動する通常モード、及び動
作クロックを低下又は停止させた節電モードの各動作モ
ードを持つＣＰＵと、(b) １以上の周辺機器と、(c) 前
記ＣＰＵと前記周辺機器との間で通信するためのバス
と、(d) 前記ＣＰＵと前記周辺機器との間で行われる所
定のトランザクションの終了を検知するための終了検知
手段と、(e) 所定のトランザクションの終了から所定時
間が経過するまでを計時するための計時手段と、(f) 前
記計時手段が計時を終了するまでの間は前記ＣＰＵを節
電モードにするための節電制御手段と、を含むことを特
徴とする情報処理システムである。

【００２８】また、本発明の第２の側面は、(a) 比較的
高速な動作クロックで駆動する通常モード、及び動作ク
ロックを低下又は停止させた節電モードの各動作モード
を持つＣＰＵと、(b) ハード・ディスク・ドライブを含
む１以上の周辺機器と、(c)前記ＣＰＵと前記周辺機器
との間で通信するためのバスと、(d) 前記ＣＰＵと前記
ハード・ディスク・ドライブとの間で１セクタ分のデー
タ転送が終了したことを検知するための終了検知手段
と、(e) １セクタ分のデータ転送の終了から所定時間が
経過するまでを計時するための計時手段と、(f) 前記計
時手段が計時を終了するまでの間は前記ＣＰＵを節電モ
ードにするための節電制御手段と、を含むことを特徴と
する情報処理システムである。

【００２９】

【作用】ＣＰＵが受け取る外部事象（ｅｖｅｎｔ）の中
には、タイム・クリティカルな処理を要するものがあ
る。例えば、キャッシュ・スヌープ要求や、ＩＮＴＲ
（ＩＮＴＲは各周辺機器からの割り込み要求ＩＲＱを割
り込みコントローラが集結して出力する制御信号）、Ｎ
ＭＩ（ノンマスカブル・インターラプト）、ＳＭＩ（シ
ステム・マネジメント・インターラプト）、ＨＯＬＤ
（ＣＰＵへのバス制御権放棄要求）などがこれに該当す
る。これらの外部事象を受け取るときにはＣＰＵは通常
モード（すなわち高速動作周波数）下でフル稼働してい
なければならない（前述）。ところが、本発明者らの経
験則によれば、現在のコンピュータ・システムでは、
１：ＣＰＵが実行するある特定のトランザクションに連
動して発生するなどのため、発生するタイミングを予め
検知することができる外部事象があること、及び、２：
該外部事象の直前の所定期間中はＣＰＵが単なる待ち状
態にあること、の２点が判明している。本発明はこのよ
うな発見的事実に基づいてなされたものである。

【００３０】第１の側面：本発明の第１の側面によれ
ば、前記ＣＰＵと前記周辺機器との間で行われる所定の
トランザクションの終了が検知されると、該トランザク
ションの終了から所定時間が経過するまでの間は、前記
ＣＰＵを節電モードに遷移させるようになっている。

【００３１】前述したように、ＣＰＵと周辺機器は非同
期で駆動し、両者が通信し合っている間はハンド・シェ
イクのために割り込み要求が発生するとともに、ＣＰＵ
は割り込み要求に対して迅速に応答しなければならな
い。しかしながら、所定のトランザクションの終了から
所定期間はＣＰＵは単なる待ち状態にあること、及び、
次の割り込み要求が発生するタイミングは予め判ってい
る。

【００３２】本発明の第１の側面では、この待ち状態で
ＣＰＵの動作を低下させて省電力化を図るとともに、割
り込み要求が発生する時期よりも前もって通常モードに
復帰させることによりシステムの保全性を維持するよう
にしたのである。

【００３３】第２の側面：また、本発明の第２の側面に
よれば、前記ＣＰＵと前記ハード・ディスク・ドライブ
（ＨＤＤ）との間で１セクタ分のデータ転送が終了する
と、該終了から所定時間が経過するまでの間は、前記Ｃ
ＰＵを節電モードに遷移させるようになっている。

【００３４】前述したように、ＣＰＵとＨＤＤとの間の
データ転送は１セクタ単位で行われる。そして、１セク
タ分のデータ転送が終了と、ディスク上への物理的な読
み書きに所定時間を要する。ディスク上への読み書き
は、一般には３ｍｓｅｃ程度かかり、この間ＣＰＵはウ
ェイトすなわち待ち状態にある。次いで、ＨＤＤは割り
込み要求（ＩＲＱ１４）を発生することによってディス
ク上への読み書きの終了を通知する。そして、ＣＰＵ
は、割り込みに応答して、ＨＤＤのステータス・レジス
タ（Ｉ／Ｏポート１Ｆ７ｈ番地）にアクセスして状態
（すなわちリード／ライト・オペレーションの結果）を
確認する。ＨＤＤからの割り込み要求及びＣＰＵによる
ステータス・リードという作業は、いわゆる「ハンド・
シェイク」である。このハンド・シェイク・シーケンス
は、１セクタ分のデータ転送が終了する度に繰り返し行
われる（後述）。ディスク上への物理的な読み書きに要
する時間（すなわちデータ転送の終了から割り込み発生
までのウェイト時間）は約３ｍｓｅｃ程度であるが、こ
の間にＣＰＵは実質上動作しておらず完全停止させるこ
とが可能である。一方、ウェイトの後に割り込み要求が
発生する時にはＣＰＵは通常モード下でフル稼働してい
なければならない。一旦ＣＰＵを完全停止させると、通
常モードに復帰させるには１ｍｓｅｃ程度の遅延時間を
要する。

【００３５】本発明の第２の側面では、１セクタ分のデ
ータ転送が終了すると直ちにＣＰＵを節電モードに遷移
させる一方、データ転送の終了時からの経過時間を計測
することによって、割り込み（ＩＲＱ１４）が発生する
タイミングよりも１ｍｓｅｃ程度前もって通常モードへ
の復帰を行うようにしている。したがって、非同期通信
の間であっても、ウェイト期間を利用して好適に省電力
化を図ることができる。また、前もって通常モードへの
復帰を開始するので、割り込み要求（ＩＲＱ１４）が発
生する時期にはＣＰＵの動作は予め安定化しておりタイ
ム・クリティカルな応答を的確に行える。すなわち、パ
ワー・マネージメント効果とシステムの保全性の双方の
要求を満たすことができる訳である。

【００３６】なお、１セクタ分のデータ転送の終了は、
例えばＨＤＤを現実にハードウェア操作するＢＩＯＳが
ＨＤＤのデータ・レジスタ（Ｉ／Ｏポート１Ｆ０ｈ番
地）にアクセスする回数を逐次カウントして、２５６回
に到達したことを以て検知することができる。また、こ
の検知から計時を開始して、ウェイト期間が終了するよ
りも約１ｍｓｅｃ前のタイミングを検知すればよい。計
時機能は、例えば発振器からクロック信号を入力する専
用のハードウェア（例えば後述のパワー・マネージメン
トＬＳＩ）によって実現できる。

【００３７】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００３８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００３９】Ａ．パーソナル・コンピュータ（ＰＣ）１
００のハードウェア構成図１には、本発明の実施に供されるパーソナル・コンピ
ュータ（ＰＣ）１００のハードウェア構成を示してい
る。以下、各部について説明する。

【００４０】メイン・コントローラであるＣＰＵ１１
は、オペレーティング・システム（ＯＳ）の制御下で、
各種プログラムを実行するようになっている。ＣＰＵ１
１から伸びるプロセッサ・バス１２は、ローカル・バス
１６及びシステム・バス２２という２階層のバスを介し
て、各周辺機器（後述）と連絡している。ここで、ＣＰ
Ｕ１１は、図７に示したものと略同一構成であり、例え
ば米Ｉｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ／１ｘｘ
ＭＨｚ"でよい。また、各バス１２，１６，及び２２
は、それぞれ、データ・バス、アドレス・バス、コント
ロール・バスなどを含む共通信号線路である。ローカル
・バス１６は、グラフィックスなどの特定の周辺機器を
接続するための、比較的高速に動作するバスである。ロ
ーカル・バス１６の一例は、米Ｉｎｔｅｌ社が提唱する
ＰＣＩ（peripheral Component Interconnect）バスで
ある。また、システム・バス２２は、ＦＤＤなどの比較
的低速な周辺機器を接続するためのバスであり、その一
例は、ＩＳＡ（Industry Standard Architecture）バス
である。

【００４１】プロセッサ・バス１２とローカル・バス１
６とは、ブリッジ回路（ホスト−ＰＣＩブリッジ）１４
によって連絡されている。本実施例のブリッジ回路１４
は、メイン・メモリ１５へのアクセス動作を制御するた
めのメモリ・コントローラと、両バス１２，１６間の速
度差を吸収するためのデータ・バッファを含んだ構成と
なっている。メイン・メモリ１５は、ＣＰＵ１１が実行
する各プログラム（ＯＳやアプリケーション・プログラ
ムなど）をロードしたり、ＣＰＵ１１が作業領域として
用いたりするための書き込み可能なメモリ（ＲＡＭ）で
ある。メイン・メモリ１５には、大容量を比較的安価で
入手可能なダイナミックＲＡＭ（ＤＲＡＭ）が用いら
れ、例えば８ＭＢ程度の容量がシステム１００に標準装
備される。また、参照番号１３で示すブロックは、外部
キャッシュ（「Ｌｅｖｅｌ２（Ｌ２）−キャッシュ」
ともいう）であり、ＣＰＵ１１の処理速度とメイン・メ
モリ１５へのアクセス速度の差を吸収するために設けら
れている。Ｌ２−キャッシュ１３は、ＤＲＡＭよりも高
速アクセス可能なスタティックＲＡＭ（ＳＲＡＭ）で構
成され、その容量は例えば２５６ＫＢ程度である。

【００４２】ローカル・バス１６には、ビデオ・コント
ローラ１７のような、比較的高速な動作が要求される周
辺機器が接続される。ビデオ・コントローラ１７は、Ｃ
ＰＵ１１からの描画命令を実際に処理するための周辺コ
ントローラであり、処理した描画情報を画面バッファ
（ＶＲＡＭ）１８に一旦書き込むとともに、ＶＲＡＭ１
８から描画情報を読み出して表示手段としての液晶表示
ディスプレイ（ＬＣＤ）１９に出力するようになってい
る。

【００４３】ローカル・バス１６とシステム・バス２２
とは、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２０に
よって連絡されている。本実施例のブリッジ回路２０
は、ＤＭＡコントローラ、割り込みコントローラ、プロ
グラマブル・インターバル・タイマ（ＰＩＴ）を含んだ
構成となっている。ここで、ＤＭＡ（Direct Memory Ac
cess）コントローラとは、ＣＰＵ１１の介在なしにメイ
ン・メモリ１５と周辺機器（例えばＦＤＤ２７：後述）
との間でデータ転送を行わせるための周辺コントローラ
である。また、割り込みコントローラとは、各周辺機器
からのハードウェア割り込み（ＩＲＱ）を調停して、Ｃ
ＰＵ１１に通知するようになっている。また、ＰＩＴと
は、数種類のタイマ信号をシステム１００内の各部に供
給するための機器である。ＰＩＴの発するタイマ信号
は、例えば５５ｍｓｅｃ間隔でＯＳ／ＢＩＯＳ（後述）
に与える周期的割り込み、１５．２μｓｅｃ間隔でロー
／ハイ・レベルが切り換わるＤＲＡＭリフレッシュ用タ
イマ信号、オーディオ目的のためのトーン生成用信号な
どである。

【００４４】ブリッジ回路２０は、さらに、補助記憶装
置としてのハード・ディスク・ドライブ（ＨＤＤ）２１
を接続するためのインターフェース（例えばＩＤＥイン
ターフェース。ＩＤＥ（Integrated Drive Electronic
s。ＩＤＥは、本来、ＩＳＡバスにＨＤＤを直結するた
めのインターフェース規格）を含んでいる。また、ブリ
ッジ回路２０のＩＤＥインターフェース部分には、ＨＤ
Ｄ２１のデータ・レジスタ、コントロール・レジスタ、
及びステータス・レジスタの各レジスタが含まれてい
る。これらレジスタにはそれぞれ固有のＩ／Ｏポート・
アドレス（後述）が割当てられている。

【００４５】なお、上述した２つのブリッジ回路１４及
び２０は、ＰＣＩで策定されており、一般には単一のチ
ップセットの形態で提供されている。チップセットの一
例は、米Ｉｎｔｅｌ社が市販する"Ｔｒｉｔｏｎ"であ
る。

【００４６】システム・バス２２には、Ｉ／Ｏコントロ
ーラ２３、フロッピー・ディスク・コントローラ（ＦＤ
Ｃ）２６、キーボード／マウス・コントローラ（ＫＭ
Ｃ）２８、オーディオ・コントローラ３１、ＲＯＭ３
４、パワー・マネージメントＬＳＩ５０などの、比較的
低速で動作する周辺機器が接続されている。

【００４７】Ｉ／Ｏコントローラ２３は、シリアル・ポ
ート２４やパラレル・ポート２５などの通信ポートを介
して行うデータ入出力を制御するための周辺コントロー
ラである。シリアル・ポートの規格の一例はＲＳ−２３
２Ｃであり、バラレル・ポートの規格の一例はセントロ
ニクスである。

【００４８】ＦＤＣ２６は、フロッピー・ディスク・ド
ライブ（ＦＤＤ）２７を駆動制御するための専用コント
ローラである。

【００４９】ＫＭＣ２８は、キーボード２９からの入力
マトリックスや、マウス３０による指示座標値を処理す
るためのコントローラであり、２９や３０からの入力信
号をＯＳの定義に合致したフォーマットに変換してバス
２２上に送り出すようになっている。

【００５０】オーディオ・コントローラ３１は、音声信
号の入出力を処理するための周辺コントローラである。
オーディオ・コントローラ３１の１つの機能は、ＰＩＴ
が生成した特定周波数の信号に基づいてトーン信号を発
生することである。オーディオ・コントローラ３１の出
力信号は、例えばアンプ３２で増幅され、スピーカ３３
から音声出力される。

【００５１】ＲＯＭ３４は、製造時に書き込みデータが
決められてしまう不揮発性メモリであり、所定のコード
を恒久的に格納するために用いられる。ＲＯＭが格納す
るコードには、システム１００の始動時に行うテスト・
プログラム（ＰＯＳＴ）や、システム１００内の各ハー
ドウェアの入出力を操作するためのプログラム（ＢＩＯ
Ｓ）が含まれる。

【００５２】発振器（ＯＳＣ）４０は、ＣＰＵ１１など
のような同期駆動型のチップやタイマ機能を持つデバイ
スに対して特定周波数のクロック信号を供給するための
機器である。なお、ＣＰＵ１１には、クロック制御回路
６０（後述）を介してクロック信号が入力されるように
なっている。

【００５３】パワー・マネージメントＬＳＩ（ＰＭ＿Ｌ
ＳＩ）５０は、ＣＰＵ１１のパワー・マネージメント動
作を好適に実現するために設けられた専用ＬＳＩであ
る。より具体的には、バス１６／２２を介してＣＰＵ１
１（より具体的にはハードウェア操作するＢＩＯＳ）か
ら指令を受けるとともに、受け取った指令に応じてＣＰ
Ｕ１１の動作モードを決定するようになっている。ＰＭ
＿ＬＳＩ５０は、例えばゲートアレイのようなセミカス
タム設計によって製造することができる。該ＬＳＩチッ
プ５０は、本発明を実現するに当たって中心的な役割を
果たすが、その詳細な構成及び動作特性はＣ項及びＤ項
で後述する。

【００５４】クロック制御回路６０は、ＯＳＣ４０から
ＣＰＵ１１に供給される入力クロックを適宜遮断するた
めの回路であり、パワー・マネージメントＬＳＩから出
力される制御信号によって活動化するようになってい
る。

【００５５】なお、現在市販されている殆どのＰＣは、
参照番号１１乃至４０に示すブロックと等価なハードウ
ェア構成要素を備えている。また、ＰＣを構成するため
には、図１に示した以外にも多くの電気回路等が必要で
あるが、これらは当業者には周知であり、且つ本発明の
要旨とは関連がないので、本明細書中では省略してい
る。

【００５６】Ｂ．ＰＣ１００のソフトウェア構成図２には、本発明の実施に供されるＰＣ１００上で実行
可能なソフトウェァの構成を概略的に示している。

【００５７】ＢＩＯＳ層最下層のソフトウェアは、ＢＩＯＳ（Basic Input/Outp
ut System：基本入出力システム）である。ＢＩＯＳ
は、システム１００中の各ハードウェア（ビデオ・コン
トローラ１７やキーボード２９、ＨＤＤ２１、ＦＤＣ２
６など）を制御するための基本動作命令を集めたプログ
ラム群であり、上位のプログラム（オペレーティング・
システムやアプリケーション：後述）からのコールを受
けて、実際のハードウェア操作を行うようになってい
る。この他、ＢＩＯＳは、システム１００が起動した時
に実行するブート・ストラップ・ルーチンや、バス２２
上に発生した割り込み要求を処理するためのルーチン
（インターラプト・ハンドラ）も含んでいる。

【００５８】ＯＳ（オペレーティング・システム）層：
ＯＳは、システム１００のハードウェア及びソフトウェ
アを総合的に管理するための基本ソフトウェアである。
例えば、ＯＳ／２（"ＯＳ／２"は米ＩＢＭ社の商標）
や、Ｗｉｎｄｏｗｓ（"Ｗｉｎｄｏｗｓ"は米Ｍｉｃｒｏ
ｓｏｆｔ社の商標）がこれに該当する。ＯＳは、ＨＤＤ
２１などの記憶装置に格納するファイルを管理するため
の「ファイル・マネージャ」、ＣＰＵ１１のタスク実行
の順序や優先順位を管理するための「スケジューラ」、
メモリ領域の割当てを管理するための「メモリ・マネー
ジャ」などを含んでいる。また、ウィンドウ表示やマウ
ス操作等の処理のための「ユーザ・インターフェース」
（システム・コールとシステム・コマンド）も含んでい
る。さらに、ハードウェア操作用ソフトウェアのうち後
から追加されるタイプの「デバイス・ドライバ」もＯＳ
の一部であると把握されたい。デバイス・ドライバの一
例は、ＬＣＤ１９など表示装置を駆動するためのディス
プレイ・ドライバである。

【００５９】ＡＰ（アプリケーション・プログラム）
層：最上位層は、ＡＰである。ワープロ、データベー
ス、表計算、通信などの各プログラムがＡＰに該当す
る。各ＡＰは、ユーザの意思に応じて、ＨＤＤ２１やＦ
ＤＤ２７などの補助記憶装置からメイン・メモリ１５に
適宜ロードされる。

【００６０】なお、図２に示すような各ソフトウェアの
階層的構造自体は、当業者には既に周知である。

【００６１】Ｃ．パワー・マネージメントＬＳＩの構成図３には、パワー・マネージメントＬＳＩ（ＰＭ＿ＬＳ
Ｉ）５０の内部構成を示している。該ＬＳＩチップ５０
は、本実施例に係るＣＰＵのパワー・マネージメント動
作を好適に実現するために、システム１００内に実装さ
れている。

【００６２】図３に示すように、ＰＭ＿ＬＳＩ５０は、
インターフェース部５０ａと、状態判定部５０ｂと、信
号発生部５０ｃとを含んでいる。

【００６３】インターフェース部５０ａは、システム・
バス２２に直結しており、ＣＰＵ１１（より具体的には
ハードウェア操作するＢＩＯＳ）と交信を行うための回
路である。ＢＩＯＳは、ＨＤＤ２１とＣＰＵ１１との間
で１セクタ分のデータ転送が終了する度に、インターフ
ェース部５０ａに通知するようになっている。

【００６４】また、状態判定部５０ｂは、ＢＩＯＳから
の指令に応じてＣＰＵ１１の動作モードを決定するため
の回路である。図４には、状態判定部５０ｂの動作特性
を状態遷移図の形態で示している。同図に示すように、
状態判定部５０ｂは、ＣＰＵチップ１１の通常モードに
相当する状態０と、動作クロックを停止させた停止モー
ド（若しくはストップ・クロック）に相当する状態１と
の間を適宜遷移するようになっている。状態０から状態
１への遷移は、１セクタ分のデータ転送が終了した旨の
通知をＢＩＯＳから受けたとき（すなわち遷移条件Ｔｒ
１）に行われる。また、状態１から状態０への復帰は、
遷移条件Ｔｒ１が発生してから所定時間Ｔが経過したと
き（すなわち遷移条件Ｔｒ２）に行われる。ここでいう
所定時間Ｔとは、ＨＤＤ２１のディスク上にデータを読
み書きする間にＣＰＵ１１が待たされるウェイト期間に
依って定まる。例えばこのウェイト期間が３ｍｓｅｃで
あれば、ＣＰＵ１１が通常モードに復帰するまでに要す
る遅延時間（１ｍｓｅｃ）を引いた２ｍｓｅｃが所定時
間Ｔに相当する。状態判定部５０ｂは、所定時間Ｔを計
時するために、ＯＳＣ４０からクロック信号を入力して
いるとともに、タイマ機能を備えている（図示しな
い）。

【００６５】また、信号発生部５０ｃは、状態判定部５
０ｂによって状態１である旨が決定されたことに応じ
て、クロック制御回路６０に対して制御信号を発するよ
うになっている。クロック制御回路６０は、該制御信号
を受け取ることによって活動化して、ＣＰＵ１１への入
力クロックを遮断するようになっている。したがって、
状態判定部５０ｂが状態１に遷移している期間中は、Ｃ
ＰＵ１１は停止モードにおかれることになる。

【００６６】Ｄ．ＣＰＵチップ１１のパワー・マネージ
メント・オペレーション前項までで、本発明を具現するコンピュータ・システム
のハードウェア及びソフトウェア構成を説明してきた。
本発明は、ある側面から見れば、ＣＰＵ１１とＨＤＤ２
１との間で非同期通信を行っている期間中にパワー・マ
ネージメント動作を実現させるためのものである。本項
では、このパワー・マネージメント動作について詳解す
ることにする。

【００６７】データ・ライト時：図５には、ＣＰＵ１１
とＨＤＤ２１との間で非同期に行われるデータ・ライト
作業の様子を示している。同図に示すように、該データ
・ライト作業は、コマンド・フェーズ、データ・バッフ
ァリング・フェーズ、データ要求フェーズ、データ転送
フェーズ、ウェイト・フェーズ、ハンド・シェイク・フ
ェーズの各フェーズに分けられる。

【００６８】まず、コマンド・フェーズでは、ＣＰＵ１
１（より具体的にはＨＤＤ２１をハードウェア操作する
ＢＩＯＳ）からＨＤＤ２１に対してコマンドが送られ
る。このコマンドは、ディスク上の何処のセクタから何
セクタ分のデータをライトするかを指定するものであ
る。

【００６９】次いで、データ・バッファリング・フェー
ズでは、ＨＤＤ２１はデータ転送に先駆けて、指定され
たセクタ１つ分内のデータのバッファリングを行う。デ
ータ・バッファリングに要する時間は、ＨＤＤ２１の仕
様に依るが、一般には２０ｍｓｅｃ程度である。ＢＩＯ
Ｓは、コマンド送付からの経過時間を、例えばＰＩＴ
（プログラマブル・インターバル・タイマ）が発するリ
フレッシュ・タイマ信号をウォッチすることによって計
時する（前述）。

【００７０】次いで、２０ｍｓｅｃがタイム・アウトす
ると、データ要求フェーズに入り、ＣＰＵ１１（ＢＩＯ
Ｓ）はＨＤＤ２１に対してデータ転送を要求する。そし
て、ＨＤＤ２１は、データ要求に応答して、１セクタ分
のデータ転送を開始する（データ転送フェーズ）。ここ
で、ＨＤＤ２１のデータ・レジスタ（Ｉ／Ｏポート１Ｆ
０ｈ番地）は１ワード（＝２バイト）長なので、１セク
タ（＝５１２バイト）のデータ転送は連続２５６回に及
ぶＩ／Ｏポート１Ｆ０ｈ番地へのアクセスで構成され
る。逆に言えば、データ転送を行わせているＢＩＯＳ
は、Ｉ／Ｏポート１Ｆ０ｈ番地へのアクセス回数を自ら
カウント・アップすることによってデータ転送フェーズ
の終了を検知することができる。

【００７１】データ転送フェーズが終了すると、ＨＤＤ
２１は転送データを自己のディスク上に実際に書き込
む。このデータ書き込み作業は３ｍｓｅｃ程度要する
が、この間ＣＰＵ１１は待たされることになる（ウェイ
ト・フェーズ）。ＢＩＯＳは、データ転送の終了をＰＭ
＿ＬＳＩ５０に通知する（遷移条件Ｔｒ１）。ＰＭ＿Ｌ
ＳＩ５０内の状態判定部５０ｂは、この通知に応答して
状態１に遷移する。また、信号発生部５０ｃは、状態１
への遷移に伴ってクロック制御回路６０に制御信号を発
する。この結果、クロック制御回路６０は活動化して入
力クロックを遮断し、ＣＰＵ１１の動作は完全に停止す
る。

【００７２】また、状態判定部５０ｂは、データ転送フ
ェーズ終了の通知を受けるとともに計時を開始して、所
定時間Ｔの経過を待つ。ここでいう所定時間Ｔとは、ウ
ェイト・フェーズが終了してＨＤＤ２１からの割り込み
要求（ＩＲＱ１４）が発生する予想時刻からＣＰＵ１１
が通常モードへの復帰に要する時間を差し引いた値であ
る。ウェイト時間は約３ｍｓｅｃであり、通常モードへ
の復帰には約１ｍｓｅｃ要することから、所定時間Ｔは
２ｍｓｅｃが適当である。

【００７３】データ転送フェーズ終了から所定時間Ｔが
経過すると（遷移条件Ｔｒ２）、状態判定部５０ｂは状
態０に遷移する。これに伴って、信号発生部５０ｃは制
御信号の出力を停止し、クロック制御回路６０は非活動
化する。そして、ＣＰＵ１１へのクロック信号の供給が
再開され、ＣＰＵ１１は約１ｍｓｅｃの遅延時間を以て
通常モードに復帰する。

【００７４】ＨＤＤ２１は、自己のディスク上へのデー
タ書き込み作業を終了すると、その旨をＣＰＵ１１に通
知すべく割り込み要求（ＩＲＱ１４）を発する。ＩＲＱ
１４は、ブリッジ回路２０経由でＣＰＵ１１に通知され
る。このときＣＰＵ１１は既に通常モードに復帰してお
り、迅速に応答して、ＨＤＤ２１の状態レジスタ（Ｉ／
Ｏポート１Ｆ７ｈ番地）にアクセスして、ＨＤＤ２１の
状態（すなわちライト・オペレーションの結果）を確認
する（ハンド・シェイク・フェーズ）。

【００７５】以上で、１セクタ分のデータ転送（データ
・ライト）ルーチンが完了する。もし、コマンドの内容
がｎセクタ分のデータ・ライトであれば、データ転送→
ハンド・シェイク（割り込みとステータス・リード）と
いうシーケンスがｎ回繰り返して行われることになる。

【００７６】データ・リード時：図６には、ＣＰＵ１１
とＨＤＤ２１との間で非同期に行われるデータ・リード
作業の様子を示している。同図に示すように、該データ
・リード作業は、コマンド・フェーズ、データ要求フェ
ーズ、データ転送フェーズ、ウェイト・フェーズ、ハン
ド・シェイク・フェーズの各フェーズに分けられる。

【００７７】まず、コマンド・フェーズでは、ＣＰＵ１
１（より具体的にはＨＤＤ２１をハードウェア操作する
ＢＩＯＳ）からＨＤＤ２１に対してコマンドが送られ
る。このコマンドは、ディスク上の何処のセクタから何
セクタ分のデータをリードするかを指定するものであ
る。

【００７８】次いで、ＨＤＤ２１は、１セクタ分の転送
データを自己のディスク上から実際に読み出す。このデ
ータ読み出し作業は、３ｍｓｅｃ程度要するが、この間
ＣＰＵ１１は待たされることになる（ウェイト・フェー
ズ）。ＢＩＯＳは、ディスウ上からのデータ・リードの
開始をＰＭ＿ＬＳＩ５０に対して通知する（遷移条件Ｔ
ｒ１）。これに伴って、状態判定部５０ｂは状態１に遷
移し、ＣＰＵ１１は停止する。

【００７９】状態判定部５０ｂは、ウェイト・フェーズ
に突入してからの経過時間を計時する。そして、所定時
間Ｔ（前述）が経過すると（遷移条件Ｔｒ２）、状態判
定部５０ｂは状態０に遷移し、これに伴いＣＰＵ１１は
約１ｍｓｅｃの遅延時間を以て通常モードに復帰する。

【００８０】次いで、ディスクからの転送データの読み
出しを終えたＨＤＤ２１は、その旨を告げるべく、割り
込み要求（ＩＲＱ１４）を発する。ＩＲＱ１４は、ブリ
ッジ回路２０経由でＣＰＵ１１に通知される。このとき
ＣＰＵ１１は既に通常モードに復帰しており、迅速に応
答して、ＨＤＤ２１の状態レジスタ（Ｉ／Ｏポート１Ｆ
７ｈ番地）にアクセスして、ステータス・リードを行う
（ハンド・シェイク・フェーズ）。

【００８１】次いで、ＣＰＵ１１は、ＨＤＤ２１の状態
（すなわちリード・オペレーションの結果）を確認でき
ると、１セクタ分のデータ転送を開始する（データ転送
フェーズ）。ここで、ＨＤＤ２１のデータ・レジスタ
（Ｉ／Ｏポート１Ｆ０ｈ番地）は１ワード（＝２バイ
ト）長なので、１セクタ（＝５１２バイト）分のデータ
転送は連続２５６回に及ぶＩ／Ｏポート１Ｆ０ｈ番地へ
のアクセスで構成される。逆に言えば、ＢＩＯＳは、Ｉ
／Ｏポート１Ｆ０ｈ番地へのアクセス回数を自らカウン
ト・アップすることによってデータ転送フェーズの終了
を検知することができる。

【００８２】リード・データがｎセクタ（但し、ｎ≧
２）に及ぶ場合、上述したシーケンスがｎ回繰り返し行
われることになる。すなわち、１セクタ分のデータ転送
フェーズが終了すると、ＢＩＯＳは再びＰＭ＿ＬＳＩ５
０に通知することによって、ウェイト・フェーズ期間に
おける節電動作が実現される（以下同様）。

【００８３】Ｅ．追補以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。例えばファクシミリ機器、移動無線端末や
コードレス電話機、電子手帳、ビデオ・カメラなどの各
種コートレス機器、ワードプロセッサ等のような、各種
電気・電子機器に対しても、本発明を適用することがで
きる。要するに、例示という形態で本発明を開示してき
たのであり、限定的に解釈されるべきではない。本発明
の要旨を判断するためには、冒頭に記載した特許請求の
範囲の欄を参酌すべきである。

【００８４】なお、本明細書中で記述されたＩ／Ｏポー
ト・アドレスやＩＲＱレベルの予約内容は、ＩＢＭＰ
Ｃ／ＡＴシリーズの互換機の標準に基づくものである。

【００８５】

【発明の効果】以上詳記したように、本発明によれば、
データ処理の中核を担うプロセッサ（ＣＰＵ）の動作周
波数を低下若しくは完全停止させることによって消費電
力を低減させるパワー・マネージメント機能を有するタ
イプの、優れた情報処理システムを提供することができ
る。

【００８６】また、本発明によれば、パワー・マネージ
メント効果とシステムの保全性という双方の要求を満た
しつつ、ＣＰＵの動作周波数を低下若しくは完全停止さ
せることができる、優れた情報処理システムを提供する
ことができる。

【００８７】また、本発明によれば、ＣＰＵの稼働状態
をより的確に把握することによって、適切なタイミング
でＣＰＵの動作周波数を低下若しくは完全停止させるこ
とができる、優れた情報処理システムを提供することが
できる。

【００８８】また、本発明によれば、周辺機器との間で
非同期通信を行っている間であっても、適切なタイミン
グでＣＰＵの動作周波数を低下若しくは完全停止させる
ことができる、優れた情報処理システムを提供すること
ができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施に供されるパーソナル・
コンピュータ（ＰＣ）１００のハードウェア構成を示し
た図である。

【図２】図２は、本発明の実施に供されるＰＣ１００上
で実行可能なソフトウェアの階層的構成を概略的に示し
た図である。

【図３】図３は、本発明の実施に供されるパワー・マネ
ージメントＬＳＩの内部構成を示した図である。

【図４】図４は、状態判定部５０ｂの動作特性を表現し
た状態遷移図である。ある。

【図５】図５は、ＣＰＵとＨＤＤとの間で行うデータ転
送（データ・ライト）の様子を示した図である。

【図６】図６は、ＣＰＵとＨＤＤとの間で行うデータ転
送（データ・リード）の様子を示した図である。

【図７】図７は、パワー・マネージメント機能を内蔵し
たＣＰＵチップ１１の内部構成を概略的に示した図であ
る。

【図８】図８は、ＣＰＵがトランザクションを行ってい
る様子を示した図であり、より具体的には、ＣＰＵがＨ
ＤＤとハンド・シェイクしながら非同期通信（データ・
ライト）を行っている様子を示した図である。

【符号の説明】

１１…ＣＰＵ、１２…プロセッサ・バス、１３…Ｌ２キ
ャッシュ、１４…ブリッジ回路、１５…メイン・メモ
リ、１６…ローカル・バス、１７…ビデオ・コントロー
ラ、１８…ＶＲＡＭ、１９…液晶表示ディスプレイ（Ｌ
ＣＤ）、２０…ブリッジ回路、２１…ハード・ディスク
・ドライブ（ＨＤＤ）、２２…システム・バス、２３…
Ｉ／Ｏコントローラ、２４…シリアル・ポート、２５…
パラレル・ポート、２６…フロッピー・ディスク・コン
トローラ（ＦＤＣ）、２７…フロッピー・ディスク・ド
ライブ（ＦＤＤ）、２８…キーボード／マウス・コント
ローラ（ＫＭＣ）、２９…キーボード、３０…マウス、
３１…オーディオ・コントローラ、３２…アンプ、３３
…スピーカ、３４…ＲＯＭ、４０…発振器（ＯＳＣ）、
５０…パワー・マネージメントＬＳＩ（ＰＭ＿ＬＳ
Ｉ）、１００…パーソナル・コンピュータ（ＰＣ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者河野誠一神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (72)発明者中野正剛神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (72)発明者乾尚神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内

Claims

【特許請求の範囲】

【請求項１】(a) 比較的高速な動作クロックで駆動する
通常モード、及び動作クロックを低下又は停止させた節
電モードの各動作モードを持つＣＰＵと、(b) １以上の
周辺機器と、(c) 前記ＣＰＵと前記周辺機器との間で通
信するためのバスと、(d) 前記ＣＰＵと前記周辺機器と
の間で行われる所定のトランザクションの終了を検知す
るための終了検知手段と、(e) 所定のトランザクション
の終了から所定時間が経過するまでを計時するための計
時手段と、(f) 前記計時手段が計時を終了するまでの間
は前記ＣＰＵを節電モードにするための節電制御手段
と、を含むことを特徴とする情報処理システム
【請求項２】(a) 比較的高速な動作クロックで駆動する
通常モード、及び動作クロックを低下又は停止させた節
電モードの各動作モードを持つＣＰＵと、(b) ハード・
ディスク・ドライブを含む１以上の周辺機器と、(c) 前
記ＣＰＵと前記周辺機器との間で通信するためのバス
と、(d) 前記ＣＰＵと前記ハード・ディスク・ドライブ
との間で１セクタ分のデータ転送が終了したことを検知
するための終了検知手段と、(e) １セクタ分のデータ転
送の終了から所定時間が経過するまでを計時するための
計時手段と、(f) 前記計時手段が計時を終了するまでの
間は前記ＣＰＵを節電モードにするための節電制御手段
と、を含むことを特徴とする情報処理システム