JPH08202469A - ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット - Google Patents
ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニットInfo
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- JPH08202469A JPH08202469A JP7012176A JP1217695A JPH08202469A JP H08202469 A JPH08202469 A JP H08202469A JP 7012176 A JP7012176 A JP 7012176A JP 1217695 A JP1217695 A JP 1217695A JP H08202469 A JPH08202469 A JP H08202469A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Abstract
(57)【要約】
【目的】携帯端末機器等の低消費電力化が要求される装
置に適した、ＵＡＲＴ回路を備えたＭＰＵ（マイクロ・
プロセッサ）を提供する。 【構成】ユニバーサル非同期送受信回路と、ＣＰＵを有
し、このユニバーサル非同期送受信回路は、非同期シリ
アルデータのスタートビットを検出する回路と、スター
トビットの検出タイミングで、受信起動割り込み信号を
ＣＰＵに送る受信制御回路を有し、ＣＰＵは、受信起動
割り込み信号がある時、スリープモードにおいて、ＣＰ
Ｕに対するクロックの供給が停止される。前記ユニバー
サル非同期送受信回路は、ユニバーサル非同期送受信回
路用マクロセルとして、更に前記ＣＰＵは、ＣＰＵセル
として、同一の一チップの半導体集積回路に形成され
る。
置に適した、ＵＡＲＴ回路を備えたＭＰＵ（マイクロ・
プロセッサ）を提供する。 【構成】ユニバーサル非同期送受信回路と、ＣＰＵを有
し、このユニバーサル非同期送受信回路は、非同期シリ
アルデータのスタートビットを検出する回路と、スター
トビットの検出タイミングで、受信起動割り込み信号を
ＣＰＵに送る受信制御回路を有し、ＣＰＵは、受信起動
割り込み信号がある時、スリープモードにおいて、ＣＰ
Ｕに対するクロックの供給が停止される。前記ユニバー
サル非同期送受信回路は、ユニバーサル非同期送受信回
路用マクロセルとして、更に前記ＣＰＵは、ＣＰＵセル
として、同一の一チップの半導体集積回路に形成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、ユニバーサル非同期送
受信回路（ＵＡＲＴ回路）に関し、特に携帯端末機器等
の低消費電力化が要求される装置に使用されるＭＰＵ
（マイクロ・プロセッサ）に適したＵＡＲＴ回路に関す
る。
受信回路（ＵＡＲＴ回路）に関し、特に携帯端末機器等
の低消費電力化が要求される装置に使用されるＭＰＵ
（マイクロ・プロセッサ）に適したＵＡＲＴ回路に関す
る。
【０００２】
【従来の技術】ＣＰＵ（マイクロ・プロセッサ）と周辺
回路をインタフェースさせる場合、一般に調歩同期のシ
リアル・データで通信が行われる。この場合、あらゆる
非同期通信に適用可能な送受信回路としてＵＡＲＴ（Un
iversal Asynchronous Receiver/Transmitter)が多く用
いられている。
回路をインタフェースさせる場合、一般に調歩同期のシ
リアル・データで通信が行われる。この場合、あらゆる
非同期通信に適用可能な送受信回路としてＵＡＲＴ（Un
iversal Asynchronous Receiver/Transmitter)が多く用
いられている。
【０００３】これは、対向するＵＡＲＴに、同一プロト
コル（通信条件）をプログラムすることにより、容易に
通信が行えるためである。動作は、ＥＩＡのＲＳ−２３
２Ｃの規格に準じて行われる。
コル（通信条件）をプログラムすることにより、容易に
通信が行えるためである。動作は、ＥＩＡのＲＳ−２３
２Ｃの規格に準じて行われる。
【０００４】一方、近年は回路の集積化が進み、ＣＰＵ
（マイクロ・プロセッサ）とＵＡＲＴの別実装から、一
つのシリコンチップにＣＰＵとＵＡＲＴ等の周辺回路が
構成されるワンチップマイコン化に移行している。特
に、８ビット以上のマイクロ・コントローラにはＵＡＲ
Ｔがほとんど一体に組み込まれている。
（マイクロ・プロセッサ）とＵＡＲＴの別実装から、一
つのシリコンチップにＣＰＵとＵＡＲＴ等の周辺回路が
構成されるワンチップマイコン化に移行している。特
に、８ビット以上のマイクロ・コントローラにはＵＡＲ
Ｔがほとんど一体に組み込まれている。
【０００５】したがって、２個以上のＣＰＵを使用した
機器では、ＣＰＵ間通信にＵＡＲＴを通しての非同期シ
リアル通信が採用されている。より具体的な例では、自
動車電話や携帯電話等の移動体通信端末では、回線制御
用ＣＰＵとＭＭＩ（マンマシンインタフェース）用のデ
ュアルＣＰＵ構成が多く用いられている。
機器では、ＣＰＵ間通信にＵＡＲＴを通しての非同期シ
リアル通信が採用されている。より具体的な例では、自
動車電話や携帯電話等の移動体通信端末では、回線制御
用ＣＰＵとＭＭＩ（マンマシンインタフェース）用のデ
ュアルＣＰＵ構成が多く用いられている。
【０００６】このために、それぞれのＣＰＵに内蔵され
ているＵＡＲＴを使用したインタフェースが行われる。
これは、ＵＡＲＴに通信条件を設定した後は、ＩＲＱ
（割り込み要求）に対応してレジスタへのデータの格
納、取り出しを行えばよいので、仕様に対応するプログ
ラミングが容易である。更にＵＡＲＴによる通信は、歴
史が長く過去のプログラムのノウハウ資産の蓄積がある
ためプログラムの流用も容易である等の利点がある。
ているＵＡＲＴを使用したインタフェースが行われる。
これは、ＵＡＲＴに通信条件を設定した後は、ＩＲＱ
（割り込み要求）に対応してレジスタへのデータの格
納、取り出しを行えばよいので、仕様に対応するプログ
ラミングが容易である。更にＵＡＲＴによる通信は、歴
史が長く過去のプログラムのノウハウ資産の蓄積がある
ためプログラムの流用も容易である等の利点がある。
【０００７】また、通信の自由化以降、移動体通信端末
は自動車電話から携帯電話へと顧客の需要が移行してい
る。しかし、携帯電話の場合、供給電源はバッテリーで
あり、長時間仕様するためには、携帯電話の各ブロック
における省電力化（パワーセーブ）を考慮することが特
に重要である。
は自動車電話から携帯電話へと顧客の需要が移行してい
る。しかし、携帯電話の場合、供給電源はバッテリーで
あり、長時間仕様するためには、携帯電話の各ブロック
における省電力化（パワーセーブ）を考慮することが特
に重要である。
【０００８】ＣＰＵの場合は、省電力モード状態に移行
させて、パワーセーブを行うのが一般的である。ＩＣの
消費電流は、クロックの周波数に比例して増加し、この
ためＣＰＵでは、省電力モード時に内部クロックを停止
させて、パワーセーブを行う。
させて、パワーセーブを行うのが一般的である。ＩＣの
消費電流は、クロックの周波数に比例して増加し、この
ためＣＰＵでは、省電力モード時に内部クロックを停止
させて、パワーセーブを行う。
【０００９】図５は、ＵＡＲＴを内蔵するＣＰＵの従来
例である。図中、１０はＣＰＵコアであり、ＣＰＵの主
として演算処理部である。１１はアドレスデコーダであ
り、ＣＰＵコア１０から送られるアドレスデータをデコ
ードしてＵＡＲＴマクロ１２からのデータ読出のための
アドレスに変換する。
例である。図中、１０はＣＰＵコアであり、ＣＰＵの主
として演算処理部である。１１はアドレスデコーダであ
り、ＣＰＵコア１０から送られるアドレスデータをデコ
ードしてＵＡＲＴマクロ１２からのデータ読出のための
アドレスに変換する。
【００１０】ＵＡＲＴマクロ１２内には、プリスケーラ
２０を有し、基本クロックＣＬＫを基に各部に供給する
クロックを作成する。更に、３０は受信制御回路、３１
は受信シフト回路である。受信シフト回路３１には、対
向するＵＡＲＴからの非同期の調歩同期シリアルシデー
タが入力され、そのスタートビット及び終了ビットを検
知し、受信制御回路３０に送る。
２０を有し、基本クロックＣＬＫを基に各部に供給する
クロックを作成する。更に、３０は受信制御回路、３１
は受信シフト回路である。受信シフト回路３１には、対
向するＵＡＲＴからの非同期の調歩同期シリアルシデー
タが入力され、そのスタートビット及び終了ビットを検
知し、受信制御回路３０に送る。
【００１１】更に、受信シフト回路３１からスタートビ
ット及び終了ビット間のデータが分岐されて、ＣＰＵコ
ア１０に送られる。受信制御回路３０は、受信シフト回
路３１に於けるデータ受信の完了を検知すると、ＣＰＵ
コア１０に受信完了ＩＲＱを送る。また受信中エラーが
発生する場合は、エラーＩＲＱがＣＰＵコア１０に送ら
れる。
ット及び終了ビット間のデータが分岐されて、ＣＰＵコ
ア１０に送られる。受信制御回路３０は、受信シフト回
路３１に於けるデータ受信の完了を検知すると、ＣＰＵ
コア１０に受信完了ＩＲＱを送る。また受信中エラーが
発生する場合は、エラーＩＲＱがＣＰＵコア１０に送ら
れる。
【００１２】送信制御回路４０及び送信シフト回路４１
は、ＣＰＵコア１０から対向するＣＰＵへのシリアルデ
ータの送信を担当する。更に、５０はＩ／Ｏ回路、５１
はエッジ検出回路、５２はラッチ回路である。
は、ＣＰＵコア１０から対向するＣＰＵへのシリアルデ
ータの送信を担当する。更に、５０はＩ／Ｏ回路、５１
はエッジ検出回路、５２はラッチ回路である。
【００１３】ここで、従来回路においては、受信制御回
路３０は、ＵＡＲＴマクロ１２がデータを１フレーム受
信完了するまで割り込み信号（ＩＲＱ）の発生及びステ
ータスフラグ（ＦＧ）の変化を行わない。
路３０は、ＵＡＲＴマクロ１２がデータを１フレーム受
信完了するまで割り込み信号（ＩＲＱ）の発生及びステ
ータスフラグ（ＦＧ）の変化を行わない。
【００１４】したがって、ＣＰＵコア１０側は、受信デ
ータの有無（ＵＡＲＴマクロ１２が受信動作中か否か）
は確認出来ない。またＵＡＲＴマクロ１２が受信動作途
中にＣＰＵコア１０が省電力モードに移行した場合、Ｕ
ＡＲＴマクロ１２へのクロック供給が停止されるので、
受信障害が発生してしまう。
ータの有無（ＵＡＲＴマクロ１２が受信動作中か否か）
は確認出来ない。またＵＡＲＴマクロ１２が受信動作途
中にＣＰＵコア１０が省電力モードに移行した場合、Ｕ
ＡＲＴマクロ１２へのクロック供給が停止されるので、
受信障害が発生してしまう。
【００１５】
【発明が解決しようとする課題】かかる問題に対する対
応として図５の従来回路では、エッジ検出回路５１及び
ラッチ回路５２が追加されている。エッジ検出回路５１
は、シリアルデータエッジを検出し、ＣＰＵコア１０の
外部ＩＲＱ端子に入力することによりＣＰＵコア１０
は、データ入力の状態を認識することが出来る。
応として図５の従来回路では、エッジ検出回路５１及び
ラッチ回路５２が追加されている。エッジ検出回路５１
は、シリアルデータエッジを検出し、ＣＰＵコア１０の
外部ＩＲＱ端子に入力することによりＣＰＵコア１０
は、データ入力の状態を認識することが出来る。
【００１６】更に、外部ＩＲＱ端子が他の入力により占
有される場合は、ラッチ回路５２によりエッジ検出回路
５１の検出出力をラッチすることによりＩ／Ｏ部のポー
トを通して、ラッチ回路５２の状態の変化即ち、データ
入力の状態であることをソフトウェアポーリング処理に
より認識することが出来る。
有される場合は、ラッチ回路５２によりエッジ検出回路
５１の検出出力をラッチすることによりＩ／Ｏ部のポー
トを通して、ラッチ回路５２の状態の変化即ち、データ
入力の状態であることをソフトウェアポーリング処理に
より認識することが出来る。
【００１７】しかるに、かかるエッジ検出回路５１及び
ラッチ回路５２による場合は、データが“０”に変化す
る度に最上位のＩＲＱ（外部ＩＲＱ）が起動されるため
に、その他の処理が寸断されて正常な処理が行えなくな
る可能性がある。
ラッチ回路５２による場合は、データが“０”に変化す
る度に最上位のＩＲＱ（外部ＩＲＱ）が起動されるため
に、その他の処理が寸断されて正常な処理が行えなくな
る可能性がある。
【００１８】また、エッジ検出回路５１及びラッチ回路
５２の回路追加が必要となる。更に、ソフトウェアポー
リング処理によって、受信状態を認識する方式の場合、
ＭＰＵの処理によりに影響を与えないが、この場合も外
部回路が必要となる。
５２の回路追加が必要となる。更に、ソフトウェアポー
リング処理によって、受信状態を認識する方式の場合、
ＭＰＵの処理によりに影響を与えないが、この場合も外
部回路が必要となる。
【００１９】したがって、本発明の目的は、かかる従来
の問題である機器の省電力モードに対して、ＭＰＵの正
常な動作を妨げることなく、且つ外部付加回路が不要な
ＭＰＵ（マイクロ・プロセッサ）に適したＵＡＲＴ回路
を提供することにある。
の問題である機器の省電力モードに対して、ＭＰＵの正
常な動作を妨げることなく、且つ外部付加回路が不要な
ＭＰＵ（マイクロ・プロセッサ）に適したＵＡＲＴ回路
を提供することにある。
【００２０】
【課題を解決するための手段及び作用】本発明にしたが
うマイクロ・コントローラユニットは、ユニバーサル非
同期送受信回路用マクロセルと、ＣＰＵを有し、前記ユ
ニバーサル非同期送受信回路用マクロセルは、非同期シ
リアルデータのスタートビットを検出する回路と、スタ
ートビットの検出タイミングで、受信起動割り込み信号
をＣＰＵに送る受信制御回路を有する。
うマイクロ・コントローラユニットは、ユニバーサル非
同期送受信回路用マクロセルと、ＣＰＵを有し、前記ユ
ニバーサル非同期送受信回路用マクロセルは、非同期シ
リアルデータのスタートビットを検出する回路と、スタ
ートビットの検出タイミングで、受信起動割り込み信号
をＣＰＵに送る受信制御回路を有する。
【００２１】そして、ＣＰＵは、該受信起動割り込み信
号がある時、スリープモードにおいて、前記ＣＰＵに対
するクロックの供給を停止する。かかる構成によりＣＰ
Ｕにおけるメインプログラムの処理と並行してユニバー
サル非同期送受信回路の動作状態を把握することが可能
である。
号がある時、スリープモードにおいて、前記ＣＰＵに対
するクロックの供給を停止する。かかる構成によりＣＰ
Ｕにおけるメインプログラムの処理と並行してユニバー
サル非同期送受信回路の動作状態を把握することが可能
である。
【００２２】そして、リアルタイムＯＳによりパワーセ
ーブが制御される場合は、前記ＣＰＵには、リアルタイ
ムＯＳが組み込まれ、前記受信起動割り込み信号に基づ
き、このリアルタイムＯＳが、パワーセーブ処理を制御
する。
ーブが制御される場合は、前記ＣＰＵには、リアルタイ
ムＯＳが組み込まれ、前記受信起動割り込み信号に基づ
き、このリアルタイムＯＳが、パワーセーブ処理を制御
する。
【００２３】これにより、ユニバーサル非同期送受信回
路の動作の把握に必要であった外付けの状態検出回路が
不要となる。
路の動作の把握に必要であった外付けの状態検出回路が
不要となる。
【００２４】更に、ユニバーサル非同期送受信回路は、
非同期シリアルデータのスタートビットを検出する回路
と、スタートビットの検出タイミングで、受信中フラグ
を設定するステータスレジスタを有し、設定された受信
中フラグの存在により前記ＣＰＵは、スリープモードに
おいて、ＣＰＵコアに対するクロックの供給を停止す
る。また、前記において、前記ＣＰＵからのポーリング
により前記フラグの設定状態を認識する。
非同期シリアルデータのスタートビットを検出する回路
と、スタートビットの検出タイミングで、受信中フラグ
を設定するステータスレジスタを有し、設定された受信
中フラグの存在により前記ＣＰＵは、スリープモードに
おいて、ＣＰＵコアに対するクロックの供給を停止す
る。また、前記において、前記ＣＰＵからのポーリング
により前記フラグの設定状態を認識する。
【００２５】かかる構成は、リアルタイムＯＳを組み込
むことが困難な小規模のマイクロ・コントローラユニッ
トにおいて、ポーリングにより受信中フラグの設定を認
識することが出来るので、かかる場合も、ユニバーサル
非同期送受信回路の動作の把握に必要であった外付けの
状態検出回路が不要となる。
むことが困難な小規模のマイクロ・コントローラユニッ
トにおいて、ポーリングにより受信中フラグの設定を認
識することが出来るので、かかる場合も、ユニバーサル
非同期送受信回路の動作の把握に必要であった外付けの
状態検出回路が不要となる。
【００２６】更に、具体的な本発明の適用の実施例とし
て、前記ユニバーサル非同期送受信回路は、ユニバーサ
ル非同期送受信回路用マクロセルとして、更に前記ＣＰ
Ｕは、ＣＰＵセルとして、同一の一チップの半導体集積
回路に形成される。
て、前記ユニバーサル非同期送受信回路は、ユニバーサ
ル非同期送受信回路用マクロセルとして、更に前記ＣＰ
Ｕは、ＣＰＵセルとして、同一の一チップの半導体集積
回路に形成される。
【００２７】同一の一チップの半導体集積回路にユニバ
ーサル非同期送受信回路とＣＰＵとが一体に形成される
場合であっても、パワーセーブ処理によりユニバーサル
非同期送受信回路での受信処理中の障害の可能性に対
し、上記の特徴により回避することが可能である。
ーサル非同期送受信回路とＣＰＵとが一体に形成される
場合であっても、パワーセーブ処理によりユニバーサル
非同期送受信回路での受信処理中の障害の可能性に対
し、上記の特徴により回避することが可能である。
【００２８】
【実施例】図１は、半導体１チップにより構成され、Ｕ
ＡＲＴ機能を有するＭＰＵ（マイクロ・プロセッサ）の
本発明による一構成例である。
ＡＲＴ機能を有するＭＰＵ（マイクロ・プロセッサ）の
本発明による一構成例である。
【００２９】図中、１０はＭＰＵ（マイクロ・プロセッ
サ）の中心となるＣＰＵコア部分、１２は半導体１チッ
プ内のマクロセルで構成されるＵＡＲＴ機能部分（以
下、ＵＡＲＴマクロという）である。
サ）の中心となるＣＰＵコア部分、１２は半導体１チッ
プ内のマクロセルで構成されるＵＡＲＴ機能部分（以
下、ＵＡＲＴマクロという）である。
【００３０】ここで、かかるＵＡＲＴ機能を有するＭＰ
Ｕ（マイクロ・プロセッサ）は、実施例として、携帯電
話機に使用され、特に回線制御用ＣＰＵとＭＭＩ（マン
マシンインタフェース）用ＣＰＵに用いられる場合、こ
れらのＣＰＵ間でそれぞれのＵＡＲＴを通して信号の送
受が行われる。
Ｕ（マイクロ・プロセッサ）は、実施例として、携帯電
話機に使用され、特に回線制御用ＣＰＵとＭＭＩ（マン
マシンインタフェース）用ＣＰＵに用いられる場合、こ
れらのＣＰＵ間でそれぞれのＵＡＲＴを通して信号の送
受が行われる。
【００３１】ＵＡＲＴマクロ１２内には、プリスケーラ
２０を有し、基本クロックＣＬＫを基に各部に供給する
クロックを作成する。
２０を有し、基本クロックＣＬＫを基に各部に供給する
クロックを作成する。
【００３２】更に、３０は受信制御回路であり、カウン
タ３０１とタイミング信号発生回路３０２を有する。従
来例として説明した図５の受信シフト回路３１は、図１
の本発明の実施例ではスタート／ストップビット検出回
路３１１と受信シフト・ラッチ回路３１２を有して構成
される。
タ３０１とタイミング信号発生回路３０２を有する。従
来例として説明した図５の受信シフト回路３１は、図１
の本発明の実施例ではスタート／ストップビット検出回
路３１１と受信シフト・ラッチ回路３１２を有して構成
される。
【００３３】ここで、対向するＵＡＲＴから入力される
シリアルデータは、図２に示されるような非同期の調歩
同期シリアル信号〔図２（１）〕である。１ビットのス
タートＳＴＢ、８ビット（Ｄ7 〜Ｄ0 ）のデータＤＢ及
び、これに続く２ビットのストップビットＳＰＢから構
成される。
シリアルデータは、図２に示されるような非同期の調歩
同期シリアル信号〔図２（１）〕である。１ビットのス
タートＳＴＢ、８ビット（Ｄ7 〜Ｄ0 ）のデータＤＢ及
び、これに続く２ビットのストップビットＳＰＢから構
成される。
【００３４】かかる調歩同期シリアル信号は、スタート
／ストップビット検出回路３１１に入力されると、１ビ
ット期間に複数回のサンプリングが行われ、第１ビット
目のスタートビットＳＴＢが検出される。
／ストップビット検出回路３１１に入力されると、１ビ
ット期間に複数回のサンプリングが行われ、第１ビット
目のスタートビットＳＴＢが検出される。
【００３５】このスタートビットＳＴＢが検出される
と、受信制御回路３０に検出信号が送られ、受信制御回
路３０は、ＣＰＵコア１０に受信起動ＩＲＱを出力する
〔図２（２）参照〕。スタートビットＳＴＢ検出後、受
信制御回路３０は、タイミング信号発生回路３０２から
のタイミング信号をカウンタ３０１で計数し、所定タイ
ミングで受信シフト・ラッチ回路３１２を起動して入力
されるシリアル信号をシフトして、８ビットのデータＤ
Ｂを取り込む。
と、受信制御回路３０に検出信号が送られ、受信制御回
路３０は、ＣＰＵコア１０に受信起動ＩＲＱを出力する
〔図２（２）参照〕。スタートビットＳＴＢ検出後、受
信制御回路３０は、タイミング信号発生回路３０２から
のタイミング信号をカウンタ３０１で計数し、所定タイ
ミングで受信シフト・ラッチ回路３１２を起動して入力
されるシリアル信号をシフトして、８ビットのデータＤ
Ｂを取り込む。
【００３６】更に、スタート／ストップビット検出回路
３１１によりストップビットＳＰＢが検出される時、こ
れを受信シフト・ラッチ回路３１２でラッチし、８ビッ
トのデータバスＢＵＳに出力させる。
３１１によりストップビットＳＰＢが検出される時、こ
れを受信シフト・ラッチ回路３１２でラッチし、８ビッ
トのデータバスＢＵＳに出力させる。
【００３７】同時にスタートビットＳＴＢからストップ
ビットＳＰＢ検出の間、受信制御回路３０の制御によ
り、送受信状態ステータス・レジスタ３２内に受信中フ
ラグＦＧをセットする〔図２（３）参照〕。これによ
り、ＣＰＵコア１０に対して、データバスＢＵＳを通し
て送受信状態ステータス・レジスタ３２内の受信中フラ
グＦＧを報知することが出来る。
ビットＳＰＢ検出の間、受信制御回路３０の制御によ
り、送受信状態ステータス・レジスタ３２内に受信中フ
ラグＦＧをセットする〔図２（３）参照〕。これによ
り、ＣＰＵコア１０に対して、データバスＢＵＳを通し
て送受信状態ステータス・レジスタ３２内の受信中フラ
グＦＧを報知することが出来る。
【００３８】ストップビットＳＰＢの検出により、送受
信制御回路３０は、受信シフト・ラッチ回路３１２を停
止し、受信完了ＩＲＱをＣＰＵコア１０に対し出力する
〔図２（４）参照〕。したがって、図１の実施例では、
任意のタイミングで入力されるシリアルデータに対し、
ＣＰＵコア１０では受信開始からデータ受信中及びデー
タ受信完了の状態を認識することが出来る。したがっ
て、従来発生していたパワーセーブ処理によって受信障
害が生じる恐れが解消される。
信制御回路３０は、受信シフト・ラッチ回路３１２を停
止し、受信完了ＩＲＱをＣＰＵコア１０に対し出力する
〔図２（４）参照〕。したがって、図１の実施例では、
任意のタイミングで入力されるシリアルデータに対し、
ＣＰＵコア１０では受信開始からデータ受信中及びデー
タ受信完了の状態を認識することが出来る。したがっ
て、従来発生していたパワーセーブ処理によって受信障
害が生じる恐れが解消される。
【００３９】図３は、更に上記説明したＣＰＵコア１０
が受信中フラグＦＧによって受信中を検知する場合の動
作のフローである。先ずシステム全体が初期化される
（ステップＳ１）。次いでＣＰＵコア１０側のメイン処
理（ステップＳ２）が、メインプログラム処理中でない
（ステップＳ３：ＮＯ）場合、ＵＡＲＴマクロ１２が起
動中であるか否かが判断される（ステップＳ４）。
が受信中フラグＦＧによって受信中を検知する場合の動
作のフローである。先ずシステム全体が初期化される
（ステップＳ１）。次いでＣＰＵコア１０側のメイン処
理（ステップＳ２）が、メインプログラム処理中でない
（ステップＳ３：ＮＯ）場合、ＵＡＲＴマクロ１２が起
動中であるか否かが判断される（ステップＳ４）。
【００４０】このＵＡＲＴマクロ１２が起動中であるか
否かの判断は、先に図１において説明したように、送受
信状態ステータス・レジスタ３２に受信中フラグＦＧが
立てられていることを検出することにより可能である。
否かの判断は、先に図１において説明したように、送受
信状態ステータス・レジスタ３２に受信中フラグＦＧが
立てられていることを検出することにより可能である。
【００４１】ＵＡＲＴマクロ１２が起動中である場合に
は、スリープモード（ステップＳ５）により、ＣＰＵコ
ア１０のみに対し、クロックＣＬＫの供給が停止され
る。また、ＵＡＲＴマクロ１２が起動中でなければ、ス
トップモード（ステップＳ６）となり、ＣＰＵコア１
０、ＵＡＲＴマクロ１２に対してもクロックＣＬＫの供
給を停止する。
は、スリープモード（ステップＳ５）により、ＣＰＵコ
ア１０のみに対し、クロックＣＬＫの供給が停止され
る。また、ＵＡＲＴマクロ１２が起動中でなければ、ス
トップモード（ステップＳ６）となり、ＣＰＵコア１
０、ＵＡＲＴマクロ１２に対してもクロックＣＬＫの供
給を停止する。
【００４２】尚、図３において、スリープモード（ステ
ップＳ５）及びストップモード（ステップＳ６）は、そ
の処理の途中、それぞれ割り込み要求（ＩＲＱ）により
スリープモード、ストップモードが解除可能である。
ップＳ５）及びストップモード（ステップＳ６）は、そ
の処理の途中、それぞれ割り込み要求（ＩＲＱ）により
スリープモード、ストップモードが解除可能である。
【００４３】図４は、更に半導体１チップ中に備えられ
るソフトモジュールに格納されるＯＳにより受信中ＩＲ
Ｑを使用する場合のＣＰＵ１０の制御シーケンスを説明
する図である。
るソフトモジュールに格納されるＯＳにより受信中ＩＲ
Ｑを使用する場合のＣＰＵ１０の制御シーケンスを説明
する図である。
【００４４】図において、ＣＰＵコア１０がメインタス
ク（ＳＳ１）から受信起動ＩＲＱを受信する（ＳＳ
２）、これにより受信中タスクに移行し、ストップモー
ドの禁止（ディスエーブル）がセットされる（ＳＳ
３）。したがって、ＵＡＲＴ１２でのシリアルデータの
受信が障害なく継続可能となる。
ク（ＳＳ１）から受信起動ＩＲＱを受信する（ＳＳ
２）、これにより受信中タスクに移行し、ストップモー
ドの禁止（ディスエーブル）がセットされる（ＳＳ
３）。したがって、ＵＡＲＴ１２でのシリアルデータの
受信が障害なく継続可能となる。
【００４５】ついで、メインタスクに復帰し、ＣＰＵコ
ア１０でのメイン処理が行われる（ＳＳ４）。メイン処
理（ＳＳ４）につつぎ、ＯＳによりスキャン処理が行わ
れ（ＳＳ５）、パワーセーブタスク以外が停止状態にあ
ることが検知される場合、パワーセーブタスクに移行し
（ＳＳ６）、スリープモードがセットされる。
ア１０でのメイン処理が行われる（ＳＳ４）。メイン処
理（ＳＳ４）につつぎ、ＯＳによりスキャン処理が行わ
れ（ＳＳ５）、パワーセーブタスク以外が停止状態にあ
ることが検知される場合、パワーセーブタスクに移行し
（ＳＳ６）、スリープモードがセットされる。
【００４６】次にＵＡＲＴマクロ１２での受信が完了す
ると、ＯＳのＩＲＱドライバが起動され（ＳＳ７）、受
信制御回路３０からの受信データの受信をＣＰＵコア１
０が行う受信タスクに移行する（ＳＳ８）。受信タスク
（ＳＳ８）では、受信データを処理分析し、ストップモ
ードの禁止（ディスエーブル）を解除する。
ると、ＯＳのＩＲＱドライバが起動され（ＳＳ７）、受
信制御回路３０からの受信データの受信をＣＰＵコア１
０が行う受信タスクに移行する（ＳＳ８）。受信タスク
（ＳＳ８）では、受信データを処理分析し、ストップモ
ードの禁止（ディスエーブル）を解除する。
【００４７】次いで、メイン処理（ＳＳ９）を行い、そ
の終了後ＯＳに移行する（ＳＳ１０）。ここでの処理
は、先のＯＳ処理と同様にＯＳによりスキャン処理が行
われる。そして、パワーセーブタスク以外が停止状態に
あることが検知される場合、ストップモードがセットさ
れ（ＳＳ１１）、ＣＰＵコア１０、機能マクロに対する
クロックＣＬＫが停止する。
の終了後ＯＳに移行する（ＳＳ１０）。ここでの処理
は、先のＯＳ処理と同様にＯＳによりスキャン処理が行
われる。そして、パワーセーブタスク以外が停止状態に
あることが検知される場合、ストップモードがセットさ
れ（ＳＳ１１）、ＣＰＵコア１０、機能マクロに対する
クロックＣＬＫが停止する。
【００４８】
【発明の効果】以上実施例にしたがい説明したように、
本発明は、ＵＡＲＴとＣＰＵを一体にしたマイクロ・プ
ロセッサにおいて、省電力モード時のＵＡＲＴにおける
受信障害が生じることがない。
本発明は、ＵＡＲＴとＣＰＵを一体にしたマイクロ・プ
ロセッサにおいて、省電力モード時のＵＡＲＴにおける
受信障害が生じることがない。
【００４９】更に、かかる効果を得るために外付け回路
を不要とし、リアルタイムＯＳでのＵＡＲＴのハンドリ
ングも向上させることが出来る。
を不要とし、リアルタイムＯＳでのＵＡＲＴのハンドリ
ングも向上させることが出来る。
【図１】本発明の一実施例ブロック図である。
【図２】図１の実施例タイムチャートである。
【図３】受信中フラグＦＧによって受信中を検知する場
合の動作のフローである。
合の動作のフローである。
【図４】ＯＳにより受信中ＩＲＱを使用する場合の制御
シーケンスフローである。
シーケンスフローである。
【図５】従来例の回路を示す図である。
１０ ＣＰＵコア １１ アドレスデコーダ １２ ＵＡＲＴマクロ ２０ プリスケーラ ３０ 受信制御回路 ３０９ カウンタ ３０２ タイミング発生回路 ３１ 受信シフトラッチ回路 ３１１ スタート／ストップビット検出回路 ３１２ 受信シフトラッチ回路 ３２ 送受信状態ステータスレジスタ ４０ 送信制御回路 ４１ 送信シフトラッチ回路
Claims (5)
- 【請求項１】ユニバーサル非同期送受信回路と、ＣＰＵ
を有し、 該ユニバーサル非同期送受信回路は、非同期シリアルデ
ータのスタートビットを検出する回路と、 該スタートビットの検出タイミングで、受信起動割り込
み信号を該ＣＰＵに送る受信制御回路を有し、 該ＣＰＵは、該受信起動割り込み信号がある時、スリー
プモードにおいて、該ＣＰＵに対するクロックの供給が
停止されることを特徴とするマイクロ・コントローラユ
ニット。 - 【請求項２】請求項１において、 前記ＣＰＵには、リアルタイムＯＳが組み込まれ、前記
受信起動割り込み信号に基づき、該リアルタイムＯＳ
が、パワーセーブ処理を制御することを特徴とするマイ
クロ・コントローラユニット。 - 【請求項３】ユニバーサル非同期送受信回路と、ＣＰＵ
を有し、 該ユニバーサル非同期送受信回路は、非同期シリアルデ
ータのスタートビットを検出する回路と、該スタートビ
ットの検出タイミングで、受信中フラグを設定するステ
ータスレジスタを有し、 該設定された受信中フラグの存在により、スリープモー
ドにおいて、該ＣＰＵに対するクロックの供給を停止す
るようにしたことを特徴とするマイクロ・コントローラ
ユニット。 - 【請求項４】請求項３において、前記ＣＰＵからのポー
リングにより前記フラグの設定状態を認識することを特
徴とするマイクロ・コントローラユニット。 - 【請求項５】請求項１〜４において、 前記ユニバーサル非同期送受信回路は、ユニバーサル非
同期送受信回路用マクロセルとして、更に前記ＣＰＵ
は、ＣＰＵセルとして、同一の一チップの半導体集積回
路に形成されることを特徴とするマイクロ・コントロー
ラユニット。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012176A JPH08202469A (ja) | 1995-01-30 | 1995-01-30 | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット |
| US08/524,303 US5713028A (en) | 1995-01-30 | 1995-09-06 | Micro-processor unit having universal asynchronous receiver/transmitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012176A JPH08202469A (ja) | 1995-01-30 | 1995-01-30 | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202469A true JPH08202469A (ja) | 1996-08-09 |
Family
ID=11798123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012176A Pending JPH08202469A (ja) | 1995-01-30 | 1995-01-30 | ユニバーサル非同期送受信回路を備えたマイクロ・コントローラユニット |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5713028A (ja) |
| JP (1) | JPH08202469A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205192B1 (en) | 1997-09-03 | 2001-03-20 | Nec Corporation | Clock input control circuit |
| KR20010042222A (ko) * | 1998-03-27 | 2001-05-25 | 에두아르도 엠. 카레라스 | 자동 판매기 이중 버스 구조 |
| JP2001351081A (ja) * | 2000-06-08 | 2001-12-21 | Oki Electric Ind Co Ltd | Ｉｃカード |
| JP2002522828A (ja) * | 1998-08-05 | 2002-07-23 | インフィネオン テクノロジース アクチエンゲゼルシャフト | インタフェース回路、およびシリアルインタフェースとプロセッサとの間でデータを伝送する方法 |
| JP2007336295A (ja) * | 2006-06-15 | 2007-12-27 | Nec Saitama Ltd | 携帯無線端末 |
| US7594126B2 (en) | 2003-12-24 | 2009-09-22 | Samsung Electronics Co., Ltd. | Processor system and method for reducing power consumption in idle mode |
| JP2012203655A (ja) * | 2011-03-25 | 2012-10-22 | Denso Corp | マイクロコンピュータ |
| JP2017528854A (ja) * | 2015-06-29 | 2017-09-28 | 小米科技有限責任公司Ｘｉａｏｍｉ Ｉｎｃ． | 主ｍｃｕウェイクアップ回路、方法、及び装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6240521B1 (en) | 1998-09-10 | 2001-05-29 | International Business Machines Corp. | Sleep mode transition between processors sharing an instruction set and an address space |
| US6990570B2 (en) | 1998-10-06 | 2006-01-24 | Texas Instruments Incorporated | Processor with a computer repeat instruction |
| EP0992916A1 (en) * | 1998-10-06 | 2000-04-12 | Texas Instruments Inc. | Digital signal processor |
| US6332173B2 (en) * | 1998-10-31 | 2001-12-18 | Advanced Micro Devices, Inc. | UART automatic parity support for frames with address bits |
| US6725067B1 (en) | 2000-03-24 | 2004-04-20 | International Business Machines Corporation | Method and system for restarting a reference clock of a mobile station after a sleep period with a zero mean time error |
| US20020091956A1 (en) * | 2000-11-17 | 2002-07-11 | Potter Scott T. | Methods and systems for reducing power consumption in computer data communications |
| FR2830956A1 (fr) * | 2001-10-15 | 2003-04-18 | St Microelectronics Sa | Recepteur de donnees asynchrones comprenant des moyens de basculement en un mode veille |
| JP3541837B2 (ja) * | 2002-01-30 | 2004-07-14 | ミノルタ株式会社 | デジタルカメラ |
| US20050278513A1 (en) | 2004-05-19 | 2005-12-15 | Aris Aristodemou | Systems and methods of dynamic branch prediction in a microprocessor |
| JP2008118548A (ja) * | 2006-11-07 | 2008-05-22 | Sharp Corp | 通信装置および通信装置としてコンピュータを機能させるためのプログラム |
| CN102575945B (zh) * | 2009-09-09 | 2015-07-01 | 株式会社安川电机 | 变频器装置及变频器系统 |
| US20110142074A1 (en) * | 2009-12-16 | 2011-06-16 | William Henry Lueckenbach | Serial communication module with multiple receiver/transmitters |
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| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| EP0666529B1 (en) * | 1994-02-02 | 2004-10-06 | Advanced Micro Devices, Inc. | Power management in an asynchronus receiver/transmitter |
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-
1995
- 1995-01-30 JP JP7012176A patent/JPH08202469A/ja active Pending
- 1995-09-06 US US08/524,303 patent/US5713028A/en not_active Expired - Fee Related
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| US6751689B2 (en) | 1998-08-05 | 2004-06-15 | Infineon Technologies Ag | Interface circuit and method for transmitting data between a serial interface and a processor |
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| JP4630422B2 (ja) * | 2000-06-08 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | Ｉｃカード |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5713028A (en) | 1998-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |