JPH0997128A

JPH0997128A - 情報処理システム

Info

Publication number: JPH0997128A
Application number: JP7247152A
Authority: JP
Inventors: Shinji Matsushima; 慎治松島; Seiichi Kono; 誠一河野; Masatake Nakano; 正剛中野; Yuichi Shiraishi; 裕一白石
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1995-09-26
Filing date: 1995-09-26
Publication date: 1997-04-08
Also published as: US5875348A; KR970016972A; TW345634B; KR100237991B1

Abstract

(57)【要約】【課題】周辺機器との間で非同期通信を行っている間
であっても、適切なタイミングでＣＰＵの動作周波数を
低下若しくは停止させることができる、優れた情報処理
システムを提供する。【解決の手段】通常モード及び通常モードよりも消費
電力が低い節電モードの双方で動作可能なＣＰＵと、１
以上の周辺機器と、前記ＣＰＵと前記周辺機器間で通信
するためのバスと、前記バス上のバス・サイクルをモニ
タするためのバス・サイクル検出手段と、前記バス・サ
イクル検出手段が検出した特定のバス・サイクルの間に
おける前記ＣＰＵの動作モードを決定する状態判定手段
と、前記状態判定手段による判定結果に基づいて動作モ
ードを切り換えるための制御信号を前記ＣＰＵに送る信
号発生手段と、を含むことを特徴とする情報処理システ
ムである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナル・コン
ピュータ（ＰＣ）を始めとする情報処理システムに係
り、特に、システム内におけるデータ処理の中核を担う
プロセッサ（いわゆるＣＰＵ：Central Processing Uni
t）の動作周波数を低下若しくは停止させることによっ
て省電力化する節電機能を有するタイプの情報処理シス
テムに関する。更に詳しくは、本発明は、節電効果とシ
ステムの保全という双方の要求を満たしつつ、非同期通
信の間もＣＰＵの動作周波数を低下若しくは停止させる
ことができる情報処理システムに関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、デスクトップ
型、ノートブック型など各種パーソナル・コンピュータ
（以下、「ＰＣ」又は「システム」ともいう）が開発さ
れ市販されている。このうち、ノートブック型のＰＣ
は、屋外での携帯的・可搬的な使用を考量して、小型且
つ軽量に設計・製作されている。

【０００３】パーソナル・コンピュータのパワー・マネ
ージメント：ノートブック型ＰＣの１つの特徴は、内蔵
したバッテリでも駆動できる「バッテリ駆動型」である
点である。これは、商用電源が届かない場所での使用の
便宜を図ったためである。ノートブックＰＣが内蔵する
バッテリは、一般には、Ｎｉ−Ｃｄ，ＮｉＭＨ，Ｌｉ−
Ｉｏｎなどの充電式のバッテリ・セル（「２次電池」と
もいう）を複数個接続してパッケージ化してなる「バッ
テリ・パック」の形態を採っている。このようなバッテ
リ・パックは、充電により再利用可能ではあるが、１回
当たりの充電容量はシステムのオペレーション時間に換
算して精々２〜３時間程度に過ぎない。このため、バッ
テリの持続時間を少しでも長くするべく、節電のための
種々の工夫が凝らされている。節電機能の導入も、ノー
トブックＰＣの特徴の１つと言えよう。

【０００４】また、最近では、商用電源によって無尽蔵
に給電可能なデスクトップ型ＰＣに対しても、エコロジ
ー的な観点から、省電力の要求が高まってきている。米
環境保護庁（ＥＰＡ）は、１９９３年６月に、"Ｅｎｅ
ｒｇｙＳｔａｒＣｏｍｐｕｔｅｒＰｒｏｇｒａ
ｍ"と呼ばれる自主規制を発表し、動作待ち状態での省
電力が一定基準以下（駆動電力が３０Ｗ以下、又はＣＰ
Ｕフル稼働時の３０％以下）になることを要求してい
る。このため、各コンピュータ・メーカは、競ってこの
規制案に沿った製品の研究・開発を進めるようになって
きた。例えば日本アイ・ビー・エム（株）は、節電機能
を備えたデスクトップ型ＰＣを既に市販している（例え
ばＰＳ／５５Ｅ（通称"ＧｒｅｅｎＰＣ"）やＰＣ７５
０、Ａｐｔｉｖａシリーズ（"Ａｐｔｉｖａ"は米ＩＢＭ
社の商標）など）。

【０００５】ＰＣの節電化は、例えばオペレーション時
における各電気回路の消費電力自体を低減させることに
よって実現される。また、動作状態（アクティビティ）
の低下に応じてシステム内の各電気回路（若しくはデバ
イス）への電力供給を適宜低下若しくは遮断する、とい
うことによっても実現される。後者のような節電機能の
ことを、特に「パワー・マネージメント（Ｐｏｗｅｒ
Ｍａｎａｇｅｍｅｎｔ）」と呼ぶこともある。

【０００６】ＰＣのパワー・マネージメントの形態とし
ては、ＬＣＤ（液晶表示装置）及びそのバックライト、
あるいはハード・ディスク・ドライブ（ＨＤＤ）などの
ように、システムの総消費電力に大きなウェートを占め
るデバイス類への電力供給を遮断するという、『ＬＣＤ
オフ』や『ＨＤＤオフ』などが挙げられる。また、他の
例として、ＣＰＵ（Central Processing Unit）の動作
周波数を低下又は停止させる『ＣＰＵスロー・クロック
／ストップ・クロック』や、タスク再開（レジューム）
に必要なデータをメイン・メモリにセーブした後にメイ
ン・メモリ以外の殆ど全ての電気回路への給電を停止す
る『サスペンド（Ｓｕｓｐｅｎｄ）』、などが挙げられ
る。

【０００７】ＣＰＵのパワー・マネージメント機能：Ｃ
ＰＵは、周知の通り、コンピュータ・システムにおける
演算処理の中核をなすユニットである。最近では、配線
幅の縮小化等の半導体製造技術の向上に伴って、ＣＰＵ
の動作周波数はますます高速化している。例えば、米Ｉ
ｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ"や、米ＩＢＭ
社，米Ｍｏｔｏｒｏｌａ社，及び米Ａｐｐｌｅ社が共同
開発した"ＰｏｗｅｒＰＣ"（"ＰｏｗｅｒＰＣ"は米ＩＢ
Ｍ社の商標）のように、１００ＭＨｚを越える動作周波
数で駆動可能なＣＰＵチップも世に登場している。ＣＰ
Ｕの性能と動作周波数とは密接な関係にある。なぜな
ら、ＣＰＵの動作が高速化すれば、それだけ計算速度が
アップするからである。高速なＣＰＵは、特に大規模ア
プリケーションやグラフィックス処理などにおいて、優
れた威力を発揮する。

【０００８】その反面、ＣＰＵの高速化は幾つかの弊害
を伴う。弊害の１つは、ＣＰＵの消費電力の増大や発熱
の問題である。何故ならば、単位時間当たりにトランジ
スタ（すなわち抵抗体）を通過する電流量の増大に応じ
て、消費電力や発熱量も増加するからである。ＣＰＵの
消費電力は、理論上は動作周波数に正比例すると言われ
ており、現在、システムの総消費電力に占める割合は無
視できない程度に達してきている。

【０００９】前述の「ＣＰＵスロー・クロック／ストッ
プ・クロック」などのＣＰＵのパワー・マネージメント
機能は、このような状況に着目してなされたとも言え
る。「スロー・クロック」や「ストップ・クロック」
は、ユーザからのキー／マウス入力が所定時間以上ない
などの理由で、システムによってＣＰＵが動作待ち状態
であると判断されたとき、動作周波数を低下又は完全に
停止させる（換言すれば、ＣＰＵのパフォーマンスを低
下させる）ことによって消費電力を低減させる、という
ものである。但し、ターン・アラウンド・タイム（すな
わち要求から肯定応答までの所要時間）やスルー・プッ
ト（単位時間当たりの仕事量）を下げない程度までし
か、ＣＰＵのパフォーマンスを落とすことはできない。

【００１０】スロー・クロック：ＣＰＵのスロー・クロ
ック機能は、チップ外部の機器（例えば発振器）からの
入力クロック信号の周波数を切り換えてやることによっ
て実現可能である。あるいは、チップへの入力クロック
周波数を一定に保ったまま、ＣＰＵチップ内部で動作周
波数を切り換えることによっても実現可能である。高速
ＣＰＵの場合、一般には、比較的低速なクロック信号
（例えば６６ＭＨｚ）を入力しておき、内蔵したＰＬＬ
（Phase Lock Loop）回路によって内部的に動作クロッ
クを加速するようになっている（例えば１３３ＭＨ
ｚ）。いわゆる「倍速」チップである。このようなタイ
プのＣＰＵの場合、ＰＬＬ回路の特性（例えばロックさ
れるまでに数ｍｓｅｃ要する）などの理由により、外部
からの入力クロック周波数を大幅に切り換えることは難
しい。このため、ＣＰＵチップにＰＬＬ回路とスロー・
クロック機能の双方を内蔵し、ＰＬＬ回路によって入力
クロックを一旦加速しておきながら、内部のスロー・ク
ロック機能によって自律的にパフォーマンスを落とす、
という手法も採られている。

【００１１】図１０には、パワー・マネージメント機能
を内蔵したＣＰＵの構成を概略的に示している。同図に
おいて、ＣＰＵチップ１１は、演算制御などの処理を実
際に行う部分である機能ユニット１１ａと、機能ユニッ
ト１１ａに同期駆動のための動作クロック信号を与える
ためのＰＬＬ回路１１ｂと、機能ユニット１１ａのパフ
ォーマンスを制御するためのパフォーマンス制御回路１
１ｃとを含み、チップ１１外部の各周辺機器（図示しな
い）とはプロセッサ・バス１２を介して双方向に連絡し
ている。

【００１２】ＰＬＬ回路は、既に周知なように、入力し
たクロック信号の周波数を逓倍する機能を持つ。この例
のＰＬＬ回路１１ｂは、発振器（ＯＳＣ）４０から入力
した比較的低速なクロック信号（例えば６６ＭＨｚ）を
倍速化（例えば１３３ＭＨｚ）して、動作周波数として
機能ユニット１１ａに供給している。

【００１３】機能ユニット１１ａは、演算ユニット部分
（図中、二重斜線部分）と、内部キャッシュ／制御ユニ
ット部分とに分けることができる。前者の演算ユニット
は、システムのアクティビティに応じてパフォーマンス
をある程度まで低下させてもよい部分でもある。一方、
内部キャッシュや制御ユニットは、キャッシュ・スヌー
プ、割り込み要求（ＩＮＴＲ／ＮＭＩ／ＳＭＩ）、ホー
ルド要求（ＨＯＬＤ）などの、タイム・クリティカルで
且つ不定期的に発生する要求に応答しなければならない
部分であり、システムのアクティビティが低下している
からといって安易にパフォーマンスを落とすことはでき
ない。

【００１４】パフォーマンス制御回路１１ｃは、外部か
ら入力するコントロール信号ＳＴＰＣＬＫ＃に応じて機
能ユニット１１ａのパフォーマンスを制御する回路であ
る。より具体的には、回路１１ｃはＳＴＰＣＬＫ＃がア
クティブ（すなわちロー状態）になっている間、機能ユ
ニット１１ｃ中の演算ユニット部分（前述：図１０中二
重斜線部分）への動作周波数の供給を遮断できるように
なっている。すなわち、ＣＰＵチップ１１は、局所的に
パフォーマンスを低下することができる構造になってい
る訳である。また、この応用例として、パフォーマンス
制御回路１１ｃに入力するＳＴＰＣＬＫ＃を間欠的にア
クティブ（すなわちロー状態）に切り換えることによっ
て、ＰＬＬ回路１１ｂからの動作クロックを間引いてや
る、という手法もある。例えばＳＴＰＣＬＫ＃を所定周
期でアクティブ（すなわちロー状態）にして、ｎ回に１
回の割合で動作クロックを間引けば、演算ユニット部分
のパフォーマンス及び消費電力は、約（ｎ−１）／ｎに
低減することになる。ＳＴＰＣＬＫ＃を間欠動作させる
機能は、一般には、「クロック・スロットリング」、又
は「ＦｒｅｑｕｅｎｃｙＥｍｕｌａｔｉｏｎ」とも呼
ばれている。なお、ＳＴＰＣＬＫ＃はプロセッサ・バス
１２中のコントロール信号の１つである。

【００１５】因に、米Ｉｎｔｅｌ社のＣＰＵチップ"８
０４８６"の後継チップである、ＳＬエンハンスト４８
６，ＤＸ２，ＤＸ４，Ｐｅｎｔｉｕｍなどは、図１０に
示すような節電機能を備えている。

【００１６】ストップ・クロック：一方、「ストップ・
クロック」機能は、入力クロックを完全に遮断して、全
ての機能ユニットを停止させるものである。動作クロッ
クの完全停止は、ＣＰＵを記憶保持動作が不要なフル・
スタティック構成にすることによって実現可能である。
「ストップ・クロック」モード下では、ＣＰＵの消費電
力はせいぜい数百ｍＷ程度に過ぎない。

【００１７】

【発明が解決しようとする課題】ＣＰＵの高速化に伴う
他の弊害として、外部機器（メイン・メモリやその他の
周辺機器類）との速度差がますます拡大する、という問
題がある。ＣＰＵの速度を上げれば、周辺機器の設計も
それに追従させなければ意味ないが、両者間のギャップ
を埋めるのは難しい。例えばハード・ディスク・ドライ
ブの場合、ディスク・アクセス時には磁気ヘッドのシー
ク動作などの機械的制御を含むため、高速化には限界が
ある。このため、殆どの周辺機器は、ＣＰＵとは非同期
で動作するようになっている。また、ＣＰＵと周辺機器
間の通信速度は、より低速な周辺機器側により決定さ
れ、必然的にＣＰＵが待たされてしまうのが実情であ
る。

【００１８】非同期通信は、一般には、機器間でハンド
・シェイク（すなわち送受信するタイミングをとる作
業）しながら行われる。ＣＰＵがハンド・シェイクを行
う形態は、図１１に例を挙げているように、交信先の周
辺機器の種類に応じて多少異なっている。 (a) 例えば、フロッピー・ディスク・ドライブ（ＦＤ
Ｄ）と非同期通信を行う場合、ＣＰＵは先ずフロッピー
・ディスク・コントローラ（ＦＤＣ）に対してモータ回
転開始（モータ・オン）を指示する。モータ・オンは、
ＦＤＣのポート３Ｆ２ｈ番地中のモータ・オン・ビット
を設定することによって行われる。次いで、その５００
ｍｓｅｃ後にＣＰＵがＦＤＣにコマンドを送ることによ
って、ＦＤＤのＤＭＡ転送が実行される。ＤＭＡ転送終
了後、ＦＤＣは割り込み信号（ＩＲＱ６）を送り、ＣＰ
Ｕはこれに応答して、ＦＤＣのステータス・レジスタ
（Ｉ／Ｏポート３Ｆ４ｈ番地）をリードして、ＤＭＡ転
送が無事終了した旨を確認する。なお、５００ｍｓｅｃ
なるタイム・アウト値は、モータの回転の安定化に要す
る時間であり、ＦＤＤの仕様に基づいて定まる。 (b) また、キーボードにアクセスするときには、ＣＰ
Ｕは先ずキーボード／マウス・コントローラ（ＫＭＣ）
のステータス・レジスタ（Ｉ／Ｏポート（ＰＯＲＴ）６
４番地）をリードする。この結果、Ｉ／Ｏポート（ＰＯ
ＲＴ）６４番地の下位１ビット目にはフラグ'１'が設定
される。そして、ＣＰＵは、所定時間（例えば２ｓｅ
ｃ）の間、この下位１ビット目をポーリングし続け、キ
ーボードが受理して該フラグが'０'に解除されたかどう
かを確認する。もし所定時間が経過しても該フラグが解
除されていなければ、ＣＰＵはエラー・ルーチンにジャ
ンプする。なお、２ｓｅｃなるタイム・アウト値はキー
ボードの仕様等に基づいて定まる。 (c) また、ハード・ディスク・ドライブと非同期通信
を行う場合、ＣＰＵは先ずＨＤＤに対してコマンド（デ
ータ要求）を送り、その２００ｍｓｅｃ後にデータ転送
を開始する。データ転送は１セクタ（＝５１２バイト）
単位で行われ、１セクタ分の転送が終わる度に、ＨＤＤ
は割り込み信号（ＩＲＱ１４）を送るとともに、ＣＰＵ
はＨＤＤのステータス・レジスタ（Ｉ／Ｏポート１Ｆ７
ｈ番地）をリードして、データ転送が無事終了したこと
を確認する。なお、２００ｍｓｅｃなるタイム・アウト
値は、ＨＤＤがデータ・バッファリングに要する時間で
あり、ＨＤＤの仕様に基づいて定まる。

【００１９】図１１に例示したように、ハンド・シェイ
クという作業の多くは、ＣＰＵが所定時間の経過を待
つ、という計時（タイム・アウト）ルーチンを含んでい
る。タイム・アウト値は、上述の例では、ＦＤＤの場合
５００ｍｓｅｃ，キーボードの場合２ｓｅｃ，ＨＤＤの
場合２００ｍｓｅｃである。ＩＢＭＰＣ／ＡＴシリー
ズの互換機では、ＣＰＵ（より具体的には、各周辺機器
をハードウェア操作して非同期通信を実行するＢＩＯ
Ｓ）がＤＲＡＭリフレッシュ用のタイマ信号をカウント
・アップすることによって、タイム・アウト・ルーチン
を行っている。ＤＲＡＭリフレッシュ用のタイマ信号
は、プログラマブル・インターラプト・タイマ（ＰＩ
Ｔ）によって生成される、１５．２μｓｅｃ毎にロー／
ハイが切り替わる信号である。このタイマ信号はＩ／Ｏ
ポート０６１ｈ番地に割り当てられているので、ハンド
・シェイクのときＢＩＯＳはＩ／Ｏポート６１ｈ番地を
頻繁にアクセスすることになる。

【００２０】ところで、非同期通信を行うとき、その処
理速度は低速な周辺機器側により決定され、必然的にＣ
ＰＵが待たされてしまうことになる（前述）。したがっ
て、パワー・マネージメントの立場からすれば、非同期
通信の間はＣＰＵのパフォーマンスを低下させたいとこ
ろである。しかしながら、ＣＰＵは、ハンド・シェイク
を正確に行う必要上、上述のタイム・アウト機能を維持
しなければならない。もし、この点を無視して勝手に
「スロー・クロック」又は「ストップ・クロック」させ
たのでは、ＣＰＵ（具体的にはＢＩＯＳ）は、タイマ信
号（例えばＩ／Ｏポート６１番地のＤＲＡＭリフレッシ
ュ用タイマ信号）をミス・カウントして、正確にタイム
・アウトさせることができなくなる。この結果、システ
ムの保全性は危険に晒されることになりかねない。要す
るに、パワー・マネージメントの要望は、システムの保
全性の問題と対立してしまう訳である。

【００２１】現在市販されている殆ど全てのＰＣでは、
システムの保全性の方を重視して、非同期通信時にはＣ
ＰＵを通常モード（すなわち高速な動作周波数）下でフ
ル稼働させるようになっている。また、ＣＰＵがスロー
・クロック・モードで動作していても、非同期通信を行
うときは通常モードに復帰させるようシステムが設計さ
れている。如何にＣＰＵのアクティビティが低下しよう
とも、非同期通信の間はＣＰＵの節電動作を開始できな
いのである。この結果、ＣＰＵチップが高機能な節電機
能（例えば図１０参照）を内蔵していても、システムが
この節電機能を活用できるのは、ＣＰＵが完全に動作待
ち状態に陥った期間だけ、というのが実情となってい
た。ＣＰＵが完全に動作待ち状態は、せいぜい、(1) キ
ー入力が所定時間以上なかったとき（例えば特公平０６
−９５３０３号公報の第４パラグラフ参照）や、(2) Ｄ
ＭＡ転送時（ＤＭＡ転送の間、ＣＰＵはバスの支配権を
放棄する）（例えば特開平０６−２６６４６２号公報参
照）など、ごく限られた期間しかない。このような短い
期間中にのみＣＰＵをスロー・クロック又はストップ・
クロックさせても、期待できる節電効果としては物足り
ない。願わくば、ＣＰＵの節電動作を行える期間をさら
に増やしたいところである。

【００２２】本発明の目的は、データ処理の中核を担う
プロセッサの動作周波数を低下若しくは停止させること
によって消費電力を低減させる節電機能を有する、優れ
た情報処理システムを提供することにある。

【００２３】本発明の更なる目的は、パワー・マネージ
メント効果とシステムの保全性という双方の要求を満た
しつつ、ＣＰＵの動作周波数を低下若しくは停止させる
ことができる、優れた情報処理システムを提供すること
にある。

【００２４】本発明の更なる目的は、ＣＰＵの動作状態
をより適確に把握（若しくは計測）することによって、
適切なタイミングでＣＰＵの動作周波数を低下若しくは
停止させることができる、優れた情報処理システムを提
供することにある。

【００２５】本発明の更なる目的は、周辺機器との間で
非同期通信を行っている間であっても、適切なタイミン
グでＣＰＵの動作周波数を低下若しくは停止させること
ができる、優れた情報処理システムを提供することにあ
る。

【００２６】

【課題を解決するための手段及び作用】本発明は、上記
課題を参酌してなされたものであり、その第１の側面
は、通常モード及び通常モードよりも消費電力が低い節
電モードの双方で動作可能なＣＰＵと、１以上の周辺機
器と、前記ＣＰＵと前記周辺機器間で通信するためのバ
スと、前記バス上のバス・サイクルをモニタするための
バス・サイクル検出手段と、前記バス・サイクル検出手
段が検出した特定のバス・サイクルの間における前記Ｃ
ＰＵの動作モードを決定する状態判定手段と、前記状態
判定手段による判定結果に基づいて動作モードを切り換
えるための制御信号を前記ＣＰＵに送る信号発生手段
と、を含むことを特徴とする情報処理システムである。

【００２７】ここで、前記バス・サイクル検出手段は、
前記ＣＰＵのアクティビティが低くなるバス・サイクル
を検出し、前記状態判定手段は該検出されたバス・サイ
クルの間の前記ＣＰＵの動作モードを節電モードに決定
し、前記信号発生手段は該判定結果に応じて前記ＣＰＵ
の消費電力を低下させるための制御信号を前記ＣＰＵに
送るようにすればよい。

【００２８】前記バス・サイクル検出手段は、前記ＣＰ
Ｕのアクティビティが低くなるバス・サイクルとして、
Ｉ／Ｏポート０６１ｈ番地にアクセスするバス・サイク
ル（若しくはハンド・シェイクのためのタイミングを計
時するためのバス・サイクル）を検出すればよい。この
バス・サイクルの期間は、ＣＰＵのアクティビティは比
較的低く、Ｉ／Ｏポート０６１ｈ番地上のＤＲＡＭリフ
レッシュ信号をミス・カウントしない程度まで、ＣＰＵ
の稼働率を低下させることができるからである。

【００２９】前記情報処理システムが前記周辺機器とし
て少なくともハード・ディスク・ドライブを含む場合に
は、前記バス・サイクル検出手段は、前記ＣＰＵのアク
ティビティが低くなるバス・サイクルとして、Ｉ／Ｏポ
ート１Ｆ０ｈ番地（若しくはハード・ディスク・ドライ
ブのデータ・ポート）にアクセスするバス・サイクルを
検出してもよい。このバス・サイクルの期間は、通信速
度は低速なＨＤＤによって抑えられ、ＣＰＵのアクティ
ビティは比較的低くなっているからである。

【００３０】前記情報処理システムが前記周辺機器とし
て少なくともフロッピー・ディスク・コントローラ及び
フロッピー・ディスク・ドライブを含む場合には、前記
バス・サイクル検出手段は、前記ＣＰＵのアクティビテ
ィが低くなるバス・サイクルとして、Ｉ／Ｏポート３Ｆ
４ｈ番地にアクセスするバス・サイクル（若しくはフロ
ッピー・ディスク・コントローラのステータス・レジス
タにアクセスするバス・サイクル）を検出してもよい。
このバス・サイクルの期間は、ＣＰＵは単にポーリング
しているだけであり、その稼働率を低下させることがで
きるからである。

【００３１】また、前記状態判定手段は、Ｉ／Ｏポート
０６１ｈ番地にアクセスするバス・サイクルの検出に応
じて前記ＣＰＵの動作モードを節電モードに遷移させる
とともに、２度連続してそれ以外のバス・サイクルを検
出するまでは通常モードに復帰させないようにすればよ
い。ハンド・シェイクのためのタイミングを計時してい
る間、ＦＤＤやＨＤＤ間でのデータ転送時のようにＩ／
Ｏポート０６１ｈ番地へのアクセスのみが繰り返される
場合（図１１(a)及び(c)参照）の他、キーボードにアク
セスするときのようにＩ／Ｏポート０６１ｈ番地へのア
クセスとＩ／Ｏポート０６４ｈ番地へのアクセス（ステ
ータス・リード）が交互に繰り返される場合がある（図
１１(b)参照）。したがって、状態判定手段が上述のよ
うにＣＰＵを状態遷移させれば、ハンド・シェイクの間
だけ適確に節電動作を実行できる。

【００３２】あるいは、前記状態判定手段は、Ｉ／Ｏポ
ート１Ｆ０ｈ番地（若しくはハード・ディスク・ドライ
ブのデータ・ポート）にアクセスするバス・サイクルの
検出に応じて前記ＣＰＵの動作モードを節電モードに遷
移させるとともに、１度他のバス・サイクルを検出する
と通常モードに復帰させるようにすればよい。ＨＤＤと
の間の１回のデータ転送は、Ｉ／Ｏポート１Ｆ０ｈ番地
に２５６回連続してアクセスすることによって行われる
（前述）。したがって、状態判定手段が上述のようにＣ
ＰＵを状態遷移させれば、データ転送の間だけ適確に節
電動作を実行できる。

【００３３】あるいは、前記状態判定手段は、Ｉ／Ｏポ
ート３Ｆ４ｈ番地（若しくはフロッピー・ディスク・コ
ントローラのステータス・レジスタ）にアクセスするバ
ス・サイクルの検出に応じて前記ＣＰＵの動作モードを
節電モードに遷移させるとともに、１度他のバス・サイ
クルを検出すると通常モードに復帰させるようにすれば
よい。ＣＰＵがＦＤＣにコマンド（シーク、リード、ラ
イトの各コマンドを含む）を送るときは、前もってステ
ータス・レジスタをポーリングして、ＦＤＤがレディ状
態を確かめるようになっている。このポーリングは通常
複数回行われる。したがって、状態判定手段が上述のよ
うにＣＰＵを状態遷移させれば、ポーリングの期間だけ
適確に節電動作を実行できる。

【００３４】また、本発明の第２の側面は、通常モード
及び通常モードよりも消費電力が低い節電モードの双方
で動作可能なＣＰＵと、１以上の周辺機器と、前記ＣＰ
Ｕと前記周辺機器間で通信するためのバスとを含むタイ
プの情報処理システムにおいて、前記ＣＰＵが前記周辺
機器のうちの少なくとも１つとハンド・シェイクを行っ
ている間は、前記ＣＰＵを節電モードに遷移させる、こ
とを特徴とする情報処理システムである。

【００３５】また、本発明の第３の側面は、通常モード
及び通常モードよりも消費電力が低い節電モードの双方
で動作可能なＣＰＵと、ハード・ディスク・ドライブを
含む１以上の周辺機器と、前記ＣＰＵと前記周辺機器間
で通信するためのバスとを含むタイプの情報処理システ
ムにおいて、前記ＣＰＵが前記ハード・ディスク・ドラ
イブのデータ・ポートにアクセスしているバス・サイク
ルの間は、前記ＣＰＵを節電モードに遷移させる、こと
を特徴とする情報処理システムである。

【００３６】また、本発明の第４の側面は、通常モード
及び通常モードよりも消費電力が低い節電モードの双方
で動作可能なＣＰＵと、フロッピー・ディスク・コント
ローラ及びフロッピー・ディスク・ドライブを含む１以
上の周辺機器と、前記ＣＰＵと前記周辺機器間で通信す
るためのバスとを含むタイプの情報処理システムにおい
て、前記ＣＰＵが前記フロッピー・ディスク・コントロ
ーラのステータス・レジスタにアクセスしているバス・
サイクルの間は、前記ＣＰＵを節電モードに遷移させ
る、ことを特徴とする情報処理システムである。

【００３７】なお、本発明の各側面でいう「節電モー
ド」とは、例えば、前記ＣＰＵ内部の少なくとも一部分
のユニットの動作クロックの周波数を低下若しくは停止
させるような動作状態のことを指す。

【００３８】しかして、本発明に係る情報処理システム
によれば、周辺機器との間で非同期通信を行っている間
であっても、ハンド・シェイクのための計時を行ってい
る間は、適切なタイミングでＣＰＵの動作周波数を低下
若しくは停止させることができる。

【００３９】また、本発明に係る情報処理システムによ
れば、ＨＤＤとの間でデータ転送を行っている期間をよ
り適確に把握することによって、適切なタイミングでＣ
ＰＵの動作周波数を低下若しくは停止させることができ
る。

【００４０】また、本発明に係る情報処理システムによ
れば、ＦＤＣのステータスをポーリングしているだけの
期間をより適確に把握することによって、適切なタイミ
ングでＣＰＵの動作周波数を低下若しくは停止させるこ
とができる。

【００４１】要するに、本発明に係る情報処理システム
は、バス・サイクル単位でＣＰＵの低消費電力化を実現
するものなのである。

【００４２】従来、非同期通信時にＣＰＵを節電モード
に遷移させることは、システムの保全性を危険に晒すこ
とにもなった。しかしながら、本発明に係る情報処理シ
ステムによれば、適切なタイミングで節電モードに遷移
させることができるので、パワー・マネージメント効果
とシステムの保全性という双方の要求を満たすことが可
能である。

【００４３】また、本発明の副次的な効果として、ソフ
トウェアの設計が容易になるという点も挙げられよう。
ＣＰＵと周辺機器との非同期通信は、ＣＰＵがＢＩＯＳ
やアプリケーションを実行している間、何時でも起こり
得る。全ての状況を見越して、システムに導入する全て
のソフトウェアに対して「ハンド・シェイク時にはＣＰ
Ｕチップのパフォーマンスを低下させよ」という旨の設
計変更を行うことは、時間的及び経済的に見てほぼ不可
能である。本発明によれば、専用のハードウェア（後述
の「ＰＭ−ＬＳＩチップ５０」）を用いてＣＰＵチップ
の節電動作を実現している。したがって、各ソフトウェ
アはＣＰＵの稼働率を意識しなくて済むし、設計変更を
要しないのである。

【００４４】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００４６】Ａ．パーソナル・コンピュータ（ＰＣ）１
００のハードウェア構成図１には、本発明の実施に供されるパーソナル・コンピ
ュータ（ＰＣ）１００のハードウェア構成を示してい
る。以下、各部について説明する。

【００４７】メイン・コントローラであるＣＰＵ１１
は、オペレーティング・システム（ＯＳ）の制御下で、
各種プログラムを実行するようになっている。ＣＰＵ１
１から伸びるプロセッサ・バス１２は、ローカル・バス
１６及びシステム・バス２２という２階層のバスを介し
て、各周辺機器（後述）と連絡している。ここで、ＣＰ
Ｕ１１は、図１０に示したものと略同一構成であり、例
えば米Ｉｎｔｅｌ社が市販する"Ｐｅｎｔｉｕｍ／１ｘ
ｘＭＨｚ"でよい。また、各バス１２，１６，及び２２
は、それぞれ、データ・バス、アドレス・バス、コント
ロール・バスなどを含む共通信号線路である。ローカル
・バス１６は、グラフィックスなどの特定の周辺機器を
接続するための、比較的高速に動作するバスである。ロ
ーカル・バス１６の一例は、米Ｉｎｔｅｌ社が提唱する
ＰＣＩ（Peripheral Component Interconnect）バスで
ある。また、システム・バス２２は、ＦＤＤなどの比較
的低速な周辺機器を接続するためのバスであり、その一
例は、ＩＳＡ（Industry Standard Architecture）バス
である。

【００４８】プロセッサ・バス１２とローカル・バス１
６とは、ブリッジ回路（ホスト−ＰＣＩブリッジ）１４
によって連絡されている。本実施例のブリッジ回路１４
は、メイン・メモリ１５へのアクセス動作を制御するた
めのメモリ・コントローラと、両バス１２，１６間の速
度差を吸収するためのデータ・バッファを含んだ構成と
なっている。メイン・メモリ１５は、ＣＰＵ１１が実行
する各プログラム（ＯＳやアプリケーション・プログラ
ムなど）をロードしたり、ＣＰＵ１１が作業領域として
用いたりするための揮発性メモリ（ＲＡＭ）である。メ
イン・メモリ１３には、大容量を比較的安価で入手可能
なダイナミックＲＡＭ（ＤＲＡＭ）が用いられ、例えば
８ＭＢ程度の容量が標準装備されている。また、参照番
号１３で示すブロックは、外部キャッシュ（「Ｌｅｖｅ
ｌ２（Ｌ２）−キャッシュ」ともいう）であり、ＣＰ
Ｕ１１の処理速度とメイン・メモリ１５へのアクセス速
度の差を吸収するために設けられている。Ｌ２−キャッ
シュ１３は、ＤＲＡＭよりも高速なスタティックＲＡＭ
（ＳＲＡＭ）で構成され、その容量は例えば２５６ＫＢ
程度である。

【００４９】ローカル・バス１６には、ビデオ・コント
ローラ１７のような、比較的高速動作が要求される周辺
機器が接続される。ビデオ・コントローラ１７は、ＣＰ
Ｕ１１からの描画命令を実際に処理するための周辺コン
トローラであり、処理した描画情報を画面バッファ（Ｖ
ＲＡＭ）１８に一旦書き込むとともに、ＶＲＡＭ１８か
ら描画情報を読み出して表示手段としての液晶表示ディ
スプレイ（ＬＣＤ）１９に出力するようになっている。

【００５０】ローカル・バス１６とシステム・バス２２
とは、ブリッジ回路（ＰＣＩ−ＩＳＡブリッジ）２０に
よって連絡されている。本実施例のブリッジ回路２０
は、ＤＭＡコントローラ，割り込みコントローラ，プロ
グラマブル・インターラプト・タイマ（ＰＩＴ）を含ん
だ構成となっている。ここで、ＤＭＡ（Direct MemoryA
ccess）コントローラとは、ＣＰＵ１１の介在なしにメ
イン・メモリ１５と周辺機器（例えばＦＤＤ２７：後
述）との間でデータ転送を行わせるための周辺コントロ
ーラである。また、割り込みコントローラとは、各周辺
機器からのハードウェア割り込み要求（ＩＲＱ）を調停
して、ＣＰＵ１１に通知するようになっている。また、
ＰＩＴとは、数種類のタイマ信号をシステム１００内の
各部に供給するための機器である。ＰＩＴの発するタイ
マ信号は、例えば、５５ｍｓｅｃ間隔でＯＳ／ＢＩＯＳ
に与える周期的割り込み（ＩＮＴＲ）、ＤＲＡＭリフレ
ッシュ用タイマ信号（前述）、オーディオ目的のためト
ーン生成用信号である。

【００５１】ブリッジ回路２０は、さらに、補助記憶装
置としてのハード・ディスク・ドライブ（ＨＤＤ）２１
を接続するためのインターフェース（例えばＩＤＥイン
ターフェース。ＩＤＥ（Integraled Drive Electronic
s）は、本来、ＩＳＡバスにＨＤＤを直結するためのイ
ンターフェース規格）を含んでいる。

【００５２】なお、２つのブリッジ回路１４及び２０
は、一般には、単一のチップセットの形態で提供されて
いる。チップセットの一例は、米Ｉｎｔｅｌ社が市販す
る"Ｔｒｉｔｏｎ"である。

【００５３】システム・バス２２には、Ｉ／Ｏコントロ
ーラ２３、フロッピー・ディスク・コントローラ（ＦＤ
Ｃ）２６、キーボード／マウス・コントローラ（ＫＭ
Ｃ）２８、オーディオ・コントローラ３１、ＲＯＭ３
４、パワー・マネージメントＬＳＩ５０などの、比較的
低速で動作する周辺機器が接続されている。

【００５４】Ｉ／Ｏコントローラ２３は、シリアル・ポ
ート２４やパラレル・ポート２５経由で行う外部機器と
のデータ入出力を制御するための周辺コントローラであ
る。外部機器の例は、モデムやプリンタ（図示しない）
などである。

【００５５】ＦＤＣ２６は、フロッピー・ディスク・ド
ライブ（ＦＤＤ）２７駆動用の専用コントローラであ
る。

【００５６】ＫＭＣ２８は、キーボード２９からの入力
マトリックスや、マウス３０による指示座標値を処理す
るコントローラであり、入力信号をＯＳの定義に合致し
たフォーマットに変換してバス２２上に送り出すように
なっている。

【００５７】オーディオ・コントローラ３１は、音声信
号の入出力を処理するための周辺コントローラである。
オーディオ・コントローラ３１の１つの機能は、ＰＩＴ
が生成した特定周波数信号に基づいてトーン信号を発生
することである。オーディオ・コントローラ３１の出力
信号は、例えばアンプ３２で増幅され、スピーカ３３か
ら音声出力される。

【００５８】ＲＯＭ３４は、製造時に書き込みデータが
決められてしまう不揮発性メモリであり、所定のコード
を恒久的に格納するために用いられる。ＲＯＭが格納す
るコードには、システム１００の始動時に行うテスト・
プログラム（ＰＯＳＴ）や、システム１００内の各ハー
ドウェアの入出力を操作するためのプログラム（ＢＩＯ
Ｓ）が含まれる。

【００５９】発振器（ＯＳＣ）４０は、ＣＰＵ１１など
のような同期駆動型のチップに対して動作クロックを供
給するための機器である。なお、ＣＰＵ１１には、クロ
ック制御回路６０を介してクロック信号が入力されてい
る。

【００６０】パワー・マネージメントＬＳＩ（ＰＭ−Ｌ
ＳＩ）５０は、ＣＰＵ１１のパワー・マネージメント動
作を好適に実現する目的で設けられたものである。より
具体的には、ローカル・バス１６の動作をスヌープ
（「バス・スヌープ」ともいう）して、所定のタイミン
グでＳＴＰＣＬＫ＃をＣＰＵ１１に出力するようになっ
ている。ＰＭ−ＬＳＩチップ５０は、例えばゲートアレ
イのようなセミスタム設計で製造される。該ＬＳＩチッ
プ５０は、本発明を実現するに当たって中心的な役割を
果たすが、その詳細な構成及び動作特性はＣ項及びＤ項
で後述する。

【００６１】クロック制御回路６０は、ＯＳＣ４０から
ＣＰＵ１１に供給される入力クロックを適宜遮断するた
めの回路である。前述したように、ＣＰＵ１１は、制御
信号ＳＴＰＣＬＫ＃を入力することにより、チップ１１
内の一部の機能ユニットの動作を低下又は完全に停止さ
せることができる。これに対し、クロック制御回路６０
は、ＰＬＬ回路１１ａへの入力クロック自体を遮断し
て、ＣＰＵ１１を完全に停止させるためのものである。

【００６２】なお、現在市販されている殆どのＰＣは、
参照番号１１乃至４０に示すブロックと等価なハードウ
ェア構成要素を備えている。また、ＰＣを構成するため
には、図１に記載した以外にも多くの電気回路等が必要
であるが、これらは当業者には周知であり、且つ本発明
の要旨とは関連がないので、本明細書中では省略してい
る。

【００６３】Ｂ．ＰＣ１００のソフトウェア構成図２には、本発明の実施に供されるＰＣ１００上で実行
可能なソフトウェアの構成を概略的に示している。

【００６４】最下層のソフトウェアは、ＢＩＯＳ（Basi
c Input/Output System：基本入出力システム）であ
る。ＢＩＯＳは、システム１００中の各ハードウェア
（ビデオ・コントローラ１７やキーボード２９、ＨＤＤ
２１、ＦＤＤ２７など）を制御するための基本動作命令
を集めたプログラム群であり、上位のプログラム（オペ
レーティング・システムやアプリケーション：後述）か
らのコールを受けて、実際のハードウェア操作を行うよ
うになっている。この他、ＢＩＯＳは、システム１００
が起動時に実行するブート・ストラップ・ルーチンや、
バス１６／２２上に発生した割り込みを処理するための
ルーチンも含んでいる。

【００６５】オペレーティング・システム（ＯＳ）は、
システム１００のハードウェア及びソフトウェアを総合
的に管理するための基本ソフトウェアであり、例えばＯ
Ｓ／２（"ＯＳ／２"は米ＩＢＭ社の商標）や、Ｗｉｎｄ
ｏｗｓ（"Ｗｉｎｄｏｗｓ"は米Ｍｉｃｒｏｓｏｆｔ社の
商標）がこれに該当する。ＯＳは、ＨＤＤ２１などのフ
ァイルの記録を管理するための「ファイル・マネージ
ャ」、ＣＰＵのタスク実行の順序や優先順位を管理する
ための「スケジューラ」、メモリ領域の割り当てを管理
するための「メモリ・マネージャ」などを含んでいる。
また、ウィンドウ表示やマウス操作等の処理のための
「ユーザ・インターフェース」（システム・コマンドと
システム・コール）も含んでいる。

【００６６】最上位層は、アプリケーション・プログラ
ム（ＡＰ）である。ワープロ、データベース、表計算、
通信などの各プログラムがＡＰに該当する。各ＡＰは、
ユーザの意思に応じて、ＨＤＤ２１やＦＤＤ２７からメ
イン・メモリ１５に適宜ロードされる。

【００６７】図２に示すような各ソフトウェアの階層的
構造自体は、当業者には既に周知である。なお、本発明
を実施するに当たり、各層のソフトウェアを設計変更す
る必要がない、ということは後述の説明により明らかに
なるであろう。

【００６８】Ｃ．パワー・マネージメントＬＳＩの構成図３には、パワー・マネージメントＬＳＩ（ＰＭ−ＬＳ
Ｉ）５０の内部構成を示している。該ＬＳＩチップ５０
は、本実施例に係るＣＰＵのパワー・マネージメント動
作を好適に実現する目的で、ＰＣ１００内に実装されて
いる。

【００６９】図３に示すように、ＰＭ−ＬＳＩ５０は、
バス・サイクル検出部５０ａと、状態判定部５０ｂと、
信号発生部５０ｃとを含み、また、ローカル・バス１６
中のアドレス・バス、データ・バス、及びコントロール
・バスをモニタしているとともに、ＣＰＵ１１に対して
制御信号ＳＴＰＣＬＫ＃（ＳＴＰＣＬＫ＃はプロセッサ
・バス１２中の制御信号の１つ：前述）を出力してい
る。

【００７０】バス・サイクル検出部５０ａ：バス・サイ
クル検出部５０ａは、ローカル・バス１６上のバス・サ
イクルをモニタ（「バス・スヌープ」ともいう）して、
特定のポート・アドレスにアクセスがあったことを検出
すると、後続の状態判定部５０ｂに通知するようになっ
ている。なお、ローカル・バス１６がＰＣＩバスの場
合、バス・サイクル検出部５０ａがスヌープすべき信号
線は、３２ビット幅のアドレス／データ・バス全部と、
コントロール・バス中のうち０〜３ビットのＣ／ＢＥ
（コマンド／バス・イネーブル）＃，ＦＲＡＭＥ＃，Ｉ
ＲＤＹ（イニシエータ・レディ）＃，及びＴＲＤＹ（タ
ーゲット・レディ）＃の各信号線である。なお、ＰＣＩ
バスの規格では、アドレス・バスとデータ・バスはマル
チプレクスされている。

【００７１】(1) ハンド・シェイクのタイミング調整
時：バス・サイクル検出部５０ａが検出すべきバス・サ
イクルの一例は、ポート０６１ｈ番地へのアクセス・サ
イクルである。このポート０６１ｈ番地は、プログラマ
ブル・インターラプト・タイマ（ＰＩＴ）が生成するＤ
ＲＡＭリフレッシュ用のタイマ信号が割り当てられてお
り、１５．２μｓｅｃ毎にロー／ハイ・レベルが切り替
わる。ＣＰＵ１１（より具体的には非同期通信のための
ハードウェア操作をするＢＩＯＳ）は、ハンド・シェイ
クのタイミングをとるために、このタイマ信号をカウン
ト・アップする。このため、ＦＤＣ２６にコマンド（Ｆ
ＤＤ２７のモータ・オン）を送ってから５００ｍｓｅ
ｃ、ＫＭＣ２８にステータス・リード（ポート０６４ｈ
番地へのアクセス）してから２ｓｅｃ、あるいはＨＤＤ
２１にコマンド（ｎセクタ・リード／ライト）を送って
２００ｍｓｅｃなど、ＢＩＯＳのカウンタがタイム・ア
ウトするまでの期間、ポート０６１ｈ番地へのアクセス
・サイクルが頻繁に発生している。

【００７２】図４には、ＰＣＩバス１６上で発生する、
ポート０６１ｈ番地へのアクセス・サイクルのタイミン
グ・チャートを例示している。該バス・サイクルの間、
ブリッジ回路１４がＣＰＵ１１（ＢＩＯＳ）に成り代わ
って、コマンドを発行する「イニシエータ」となる。ま
た、コマンドを受ける「ターゲット」は、ポート０６１
ｈ番地を持つブリッジ回路２０である。

【００７３】図４に示すように、最初のＰＣＩクロック
１周期の期間は、アドレス／データ・バスはアドレス・
フェーズに、また、Ｃ／ＢＥ＃（３：０）はコマンド・
フェーズにある。イニシエータとしてのブリッジ回路１
４は、アドレス／データ・バス上にアクセス先のポート
・アドレス"００００００６１"ｈを出力するとともに、
Ｃ／ＢＥ＃（３：０）にはＩ／Ｏリード・コマンドであ
る"００１０"ｂを出力する。また、バス・サイクルの開
始を意味するべく、ＦＲＡＭＥ＃をアクティブ（すなわ
ちロー状態）にする。

【００７４】次のＰＣＩクロック周期から、アドレス／
データ・バスはデータ不確定フェーズに入る。また、Ｃ
／ＢＥ＃（３：０）は、バイト・イネーブル・フェーズ
に入り、読み取りのバイト位置を示す"１１０１"ｂが伝
送される。

【００７５】次いで、イニシエータは、自己がレディ
（Ｒｅａｄｙ）状態になると、ＦＲＡＭＥ＃をインアク
ティブ（すなわちハイ状態）にするとともに、ＩＲＤＹ
＃をアクティブ（すなわちロー状態）にする。

【００７６】次いで、ターゲットは、自己がレディ状態
になると、ＴＲＤＹ＃をアクティブ（すなわちロー状
態）にする。このときアドレス／データ・バスは既にデ
ータ・フェーズに入っており、ＴＲＤＹ＃のアクティブ
に応答して確定データを伝送し始める。

【００７７】その後、ＩＲＤＹ＃及びＴＲＤＹ＃がイン
アクティブ（すなわちハイ状態）に戻ることによってバ
ス・サイクルは終了する。

【００７８】(2) ＣＰＵ〜ＨＤＤ間のデータ転送時：ま
た、バス・サイクル検出部５０ａが検出すべきバス・サ
イクルの他の例は、ポート１Ｆ０ｈ番地へのアクセス・
サイクルである。このポート１Ｆ０ｈ番地は、２バイト
（＝１ワード長）からなり、ＩＤＥＨＤＤ２１のデー
タ・ポートに割り当てられている。ＨＤＤ２１のデータ
転送（リード及びライトの双方を含む）は１セクタ（＝
５１２バイト）単位で行われ、したがって１回のデータ
転送の間、ＣＰＵ（より具体的にはデータ転送を行うＢ
ＩＯＳ）がポート１Ｆ０ｈ番地にアクセスするバス・サ
イクルが２５６回連続して発生することを意味する。

【００７９】図５には、ＰＣＩバス１６上で発生する、
ポート１Ｆ０ｈ番地へのアクセス・サイクル（但し、リ
ード・サイクル）のタイミング・チャートを例示してい
る。このバス・サイクルの間、ブリッジ回路１４がＣＰ
Ｕ１１（ＢＩＯＳ）に成り代わって、コマンドを発行す
る「イニシエータ」となる。また、コマンドを受ける
「ターゲット」は、ＩＤＥＨＤＤ２１である。

【００８０】図５に示すように、最初のＰＣＩクロック
１周期の期間は、アドレス／データ・バスはアドレス・
フェーズに、また、Ｃ／ＢＥ＃（３：０）はコマンド・
フェーズにある。イニシエータとしてのブリッジ回路１
４は、アドレス／データ・バス上にアクセス先のポート
・アドレス"０００００１Ｆ０"ｈを出力するとともに、
Ｃ／ＢＥ＃（３：０）にはＩ／Ｏリード・コマンドであ
る"００１０"ｂを出力する。また、バス・サイクルの開
始を意味するべく、ＦＲＡＭＥ＃をアクティブ（すなわ
ちロー状態）にする。

【００８１】次のＰＣＩクロック周期から、アドレス／
データ・バスはデータ不確定フェーズに入る。また、Ｃ
／ＢＥ＃（３：０）は、バイト・イネーブル・フェーズ
に入り、読み取りのバイト位置を示す"１１００"ｂが伝
送される。

【００８２】次いで、イニシエータは、自己がレディ
（Ｒｅａｄｙ）状態になると、ＦＲＡＭＥ＃をインアク
ティブ（すなわちハイ状態）にするとともに、ＩＲＤＹ
＃をアクティブ（すなわちロー状態）にする。

【００８３】次いで、ターゲットは、自己がレディ状態
になると、ＴＲＤＹ＃をアクティブ（すなわちロー状
態）にする。これに応じて、アドレス／データ・バスは
データ・フェーズに入って、確定データを伝送する。

【００８４】その後、ＩＲＤＹ＃及びＴＲＤＹ＃がイン
アクティブ（すなわちハイ状態）に戻ることによってバ
ス・サイクルは終了する。

【００８５】(3) ＦＤＣのステータス・レジスタをポー
リングしているとき：また、バス・サイクル検出部５０
ａが検出すべきバス・サイクルの他の例は、ポート３Ｆ
４ｈ番地へのアクセス・サイクルである。このポート３
Ｆ４ｈ番地は、ＦＤＣ２６のステータス・レジスタに割
り当てられている。ＣＰＵ１１がＦＤＣ２６にコマンド
（例えば、シーク，リード，ライトなど）を送るとき
は、前もってステータスを確認するようになっている。
したがって、ＦＤＣ２６にコマンドを送る前には、ＦＤ
Ｃ２６のステータス・リード、すなわちＣＰＵ（より具
体的にはステータスをポーリングするＢＩＯＳ）による
ポート３Ｆ４ｈ番地へのアクセスが繰り返し発生するこ
とになる。

【００８６】図６には、ＰＣＩバス１６上で発生する、
ポート３Ｆ４ｈ番地へのアクセス・サイクル（但し、リ
ード・サイクル）のタイミング・チャートを例示してい
る。該バス・サイクルの間、ブリッジ回路１４がＣＰＵ
１１（ＢＩＯＳ）に成り代わって、コマンドを発行する
「イニシエータ」となる。また、コマンドを受ける「タ
ーゲット」は、ＦＤＣ２６である。

【００８７】図６に示すように、最初のＰＣＩクロック
１周期の期間は、アドレス／データ・バスはアドレス・
フェーズに、また、Ｃ／ＢＥ＃（３：０）はコマンド・
フェーズにある。イニシエータとしてのブリッジ回路１
４は、アドレス／データ・バス上にアクセス先のポート
・アドレス"０００００３Ｆ４"ｈを出力するとともに、
Ｃ／ＢＥ＃（３：０）にはＩ／Ｏリード・コマンドであ
る"００１０"ｂを出力する。また、バス・サイクルの開
始を意味するべく、ＦＲＡＭＥ＃をアクティブ（すなわ
ちロー状態）にする。

【００８８】次のＰＣＩクロック周期から、アドレス／
データ・バスはデータ不確定フェーズに入る。また、Ｃ
／ＢＥ＃（３：０）は、バイト・イネーブル・フェーズ
に入り、読み取りのバイト位置を示す"１１１０"ｂが伝
送される。

【００８９】次いで、イニシエータは、自己がレディ
（Ｒｅａｄｙ）状態になると、ＦＲＡＭＥ＃をインアク
ティブ（ハイ状態）にするとともに、ＩＲＤＹ＃をアク
ティブ（ロー状態）にする。

【００９０】次いで、ターゲットは、自己がレディ状態
になると、ＴＲＤＹ＃をアクティブ（すなわちロー状
態）にする。これに応じて、アドレス／データ・バスは
データ・フェーズに入って、確定データを伝送する。

【００９１】その後、ＩＲＤＹ＃及びＴＲＤＹ＃がイン
アクティブ（すなわたハイ状態）に戻ることによってバ
ス・サイクルは終了する。

【００９２】バス・サイクル検出部５０ａが、図４、図
５、及び図６に示す各バス・サイクルを検出するために
は、ローカル・バス１６中の、３２ビット幅のアドレス
／データ・バスと、コントロール・バス中のうち０〜３
ビット目のＣ／ＢＥ＃，ＦＲＡＭＥ＃，ＩＲＤＹ＃，及
びＴＲＤＹ＃の各信号線だけをスヌープすれば充分であ
ることは、当業者であれば充分理解できよう。なお、バ
ス・サイクル検出部５０ａは、ローカル・バス１６だけ
でなく、システム・バス２２をスヌープしてもよい。

【００９３】バス・サイクル検出部５０ａが０６１ｈ番
地，１Ｆ０ｈ番地，３Ｆ４ｈ番地の各ポート・アドレス
へのアクセスを検出すべき意義及びその効果は、後述の
説明で明らかになるであろう。

【００９４】状態判定部５０ｂ：前述したように、本実
施例のバス・サイクル検出部５０ｂは、(1) ポート０６
１ｈ番地へのアクセス・サイクル，(2) ポート１Ｆ０ｈ
番地へのアクセス・サイクル、(3) ポート３Ｆ４ｈ番地
へのアクセス・サイクルという３種類のバス・サイクル
を検出し、状態判定部５０ｂに通知するようになってい
る。状態判定部５０ｂは、この通知に応じて、ＣＰＵ１
１の現在あるべき動作状態（すなわち、高速で動作する
通常モードか、あるいはＳＴＰＣＬＫ＃によって機能ユ
ニット１１ａの一部分のパフォーマンスを低下させる節
電モードか）を判定するための部分である。本実施例の
状態判定部５０ｂは、いずれのバス・サイクルの通知を
受けたかに応じて、異なる状態判定を行うようになって
いる。

【００９５】(1) ハンド・シェイクのタイミング調整
時：ポート０６１ｈ番地へのアクセスは、ＣＰＵ１１
（ＢＩＯＳ）は、ハンド・シェイクのタイミングをとる
ときに発生する（前述）。このバス・サイクルの間は、
ＣＰＵ１１は比較的アクテビティが低い状態であり、ポ
ート０６１ｈ番地上で１５．２μｓｅｃ毎に切り替わる
タイマ信号をミス・カウントしない程度まで、ＣＰＵ１
１のパフォーマンスを低下させることが可能である。図
７(a)には、このバス・サイクルを検出した時における
状態判定部５０ｂの動作特性を、状態遷移図の形式で表
現して示している。以下、図７(a)を参照しながら説明
する。

【００９６】状態０：ＣＰＵ１１が通常モード、すなわ
ち最高の動作クロックで駆動している間は状態０にあ
る。この期間中にポート０６１ｈ番地以外にアクセスす
るバス・サイクルが発生しても、状態０にリターンする
だけである。一方、この期間にポート０６１ｈ番地にア
クセスするバス・サイクルが発生すると、ＢＩＯＳによ
るタイマの計時が開始したことになるので、ＣＰＵ１１
を節電モードに切り換えるべく、状態１に遷移する。

【００９７】状態１：状態１では、ＣＰＵ１１は節電モ
ード下にある。この期間に再びポート０６１ｈ番地にア
クセスするバス・サイクルが発生した場合、依然として
ＢＩＯＳによる計時が継続していることに他ならないの
で、状態１にリターンする。一方、この期間にポート０
６１ｈ番地以外にアクセスするバス・サイクルが発生じ
るのは、ＢＩＯＳによる計時が終了（すなわちタイム・
アウト）した場合の他、キーボード２９にアクセスする
場合のようにＢＩＯＳによる計時とステータス・リード
（ポート０６４ｈ番地へのアクセス）が交互に繰り返さ
れているだけで依然タイム・アウトしていない場合も考
えられる（例えば図１１(b)参照）。したがって、状態
１で他のバス・アクセスが検出された場合、いきなり状
態０（すなわち通常モード）に遷移することなく、状態
２（準節電モード）に遷移する。

【００９８】状態２：状態２すなわち準節電モードは、
ＣＰＵ１１からみれば同じ節電動作を行っているに過ぎ
ない。但し、状態判定部５０ｂからみれば、ＢＩＯＳの
カウンタがタイム・アウトして通常モードに復帰すべき
なのか、あるいはＢＩＯＳの計時が継続中なのか不明な
状態である。状態２において再びポート０６１ｈ番地に
アクセスするバス・サイクルが検出されれば、状態１に
遷移する。逆に、他のバス・サイクルが検出されればタ
イム・アウトしたことが明白になるので、状態０に遷移
する。

【００９９】(2) ＣＰＵ〜ＨＤＤ間のデータ転送時：ポ
ート１Ｆ０ｈ番地へのアクセス・サイクルは、ＣＰＵ１
１とＨＤＤ２１との間でデータ転送（リード及びライト
を含む）を行うときに発生する（前述）。１回（すなわ
ち１セクタ分）のデータ転送は、ポート１Ｆ０ｈ番地に
２５６回だけ連続してアクセスすることよってなされ
る。このときのデータ転送速度は、より低速なＨＤＤ２
１側で決められてしまう。したがって、このアクセス・
サイクルの間は、ＣＰＵ１１は比較的アクティビティが
低い状態であり、そのパフォーマンスを低下させること
が可能である。図７(b)には、このバス・サイクルを検
出した時における状態判定部５０ｂの動作特性を、状態
遷移図の形式で表現して示している。以下、図７(b)を
参照しながら説明する。

【０１００】状態０：ＣＰＵ１１が通常モード、すなわ
ち最高の動作クロックで駆動している間は状態０にあ
る。この期間中にポート１Ｆ０ｈ番地以外にアクセスす
るバス・サイクルが発生しても、状態０にリターンする
だけである。一方、この期間にポート１Ｆ０ｈ番地にア
クセスするバス・サイクルが発生すると、データ転送が
開始したことになるので、ＣＰＵ１１を節電モードに切
り換えるべく、状態３に遷移する。

【０１０１】状態３：状態３では、ＣＰＵ１１は節電モ
ード下にある。この期間に再びポート１Ｆ０ｈ番地にア
クセスするバス・サイクルが発生した場合、依然として
ＨＤＤ２１との間でのデータ転送が継続していることに
他ならないので、状態３にリターンする。一方、この期
間にポート１Ｆ０ｈ番地以外にアクセスするバス・サイ
クルが検出されれば、状態０すなわち通常モードに遷移
する。他のバス・サイクルの発生は、データ転送の終了
を意味するからである。

【０１０２】(3) ＦＤＣのステータス・レジスタをポー
リングしているとき：ポート３Ｆ４ｈ番地へのアクセス
・サイクルは、ＣＰＵ１１がＦＤＣ２６にコマンドを送
る前に繰り返し発生する（前述）。ステータス・レジス
タのポーリングは、ＣＰＵ１１にとっては比較的アクテ
ィビティが低い状態であり、そのパフォーマンスを低下
させることが可能である。図７(c)には、このバス・サ
イクルを検出した時における状態判定部５０ｂの動作特
性を、状態遷移図の形式で表現して示している。以下、
図７(c)を参照しながら説明する。

【０１０３】状態０：ＣＰＵ１１が通常モード、すなわ
ち最高の動作クロックで駆動している間は状態０にあ
る。この期間中にポート３Ｆ４ｈ番地以外にアクセスす
るバス・サイクルが発生しても、状態０にリターンする
だけである。一方、この期間にポート３Ｆ４ｈ番地にア
クセスするバス・サイクルが発生すると、ステータスの
ポーリングが開始したことになるので、ＣＰＵ１１を節
電モードに切り換えるべく、状態４に遷移する。

【０１０４】状態４：状態４では、ＣＰＵ１１は節電モ
ード下にある。この期間に再びポート３Ｆ４ｈ番地にア
クセスするバス・サイクルが発生した場合、依然として
ステータスのポーリングが継続していることに他ならな
いので、状態４にリターンする。一方、この期間にポー
ト３Ｆ４ｈ番地以外にアクセスするバス・サイクルが検
出されれば、状態０すなわち通常モードに遷移する。他
のバス・サイクルの発生は、ポーリングの終了を意味す
るからである。

【０１０５】信号発生部５０ｃ：状態判定部５０ｂは、
バス・サイクルの検出に基づいて、ＣＰＵが節電モード
に遷移できる時期を判定することができる（前述）。信
号発生部５０ｃは、この判定結果に基づいて、ＣＰＵ１
１に対してＳＴＰＣＬＫ＃を出力して、現実にパフォー
マンスを低下させるための部分である。

【０１０６】前述したように、状態判定部５０ｂにおけ
る状態１、状態２、状態３、及び状態４の期間は、ＣＰ
Ｕ１１は比較的アクティビティの低い状態にある。すな
わち、ターン・アラウンド・タイムやスループットを下
げない程度まで、ＣＰＵ１１のパフォーマンスを低下さ
せることができる状態なのである。可能なパフォーマン
ス低下の程度は、ポート０６１ｈ番地のタイマ信号をミ
ス・カウントしない程度、あるいはＨＤＤ２１のデータ
転送速度を充分カバーできる程度、あるいはステータス
のポーリングを行える程度である。例えばＣＰＵチップ
１１が、通常モードでは１３３ＭＨｚのクロック速度で
駆動し、且つ図１０に示すようなタイプの場合、動作ク
ロックを４分の１、あるいは８分の１程度まで間引くこ
とが可能である。これは、ＣＰＵ１１の消費電力を通常
動作時の４分の１、あるいは８分の１程度まで低減でき
ることを意味する。

【０１０７】したがって、信号発生部５０ｃは、状態
１、状態２、状態３、及び状態４に遷移すると、１ｘｘ
ＭＨｚの動作クロックを４分の１、あるいは８分の１程
度まで間引く間隔で、ＳＴＰＣＬＫ＃のロー／ハイ・レ
ベルをスロットリングさせればよい。

【０１０８】Ｄ．ＣＰＵチップ１１のパワー・マネージ
メント・オペレーション前項までで、本発明を具現するコンピュータ・システム
１００のハードウェア及びソフトウェア構成を説明して
きた。本項では、該システム１００の動作とともに本発
明の作用について説明することにする。

【０１０９】Ｄ−１．ＦＤＤ２７とのデータ転送時ＦＤＤ２７とデータ転送を行っている間の、ＣＰＵ１１
のパフォーマンス低下作用を図１１(a)及び図７(a)を用
いて説明する。

【０１１０】図１１(a)に示すように、ＦＤＤ２７にア
クセスするときは、ＣＰＵ１１はまずＦＤＣ２６に対し
てコマンド（モータ・オン・ビットの設定）を投げる。
次いで、ＣＰＵ１１（より具体的には、ハードウェア操
作するＢＩＯＳ）は、モータの回転に要する５００ｍｓ
ｅｃをカウントする。ＢＩＯＳによるカウントの間、ポ
ート０６１ｈ番地へのアクセスが連続的に発生するの
で、状態判定部５０ｂは状態１を維持し続ける（図７
(a)参照）。この結果、信号発生部５０ｃが所定間隔で
ＳＴＰＣＬＫ＃をスロットリングするため、ＣＰＵ１１
のパフォーマンスは、通常モードの４分の１乃至８分の
１程度に低減される。

【０１１１】Ｄ−２．キーボード２９へのアクセス時キーボード２９にアクセスするときの、ＣＰＵ１１のパ
フォーマンス低下作用を図１１(b)及び図７(a)を用いて
説明する。

【０１１２】図１１(b)に示すように、ＣＰＵ１１がキ
ーボード２９にアクセスするとき、ＫＭＣ２８のステー
タス・リード（すなわちポート０６４ｈ番地のポーリン
グ）と、ポート０６１ｈ番地へのアクセスとが交互に繰
り返される。そして、この２つのバス・サイクルの繰り
返しは、ステータス確認に成功するか、２ｓｅｃの間に
ステータスを確認できずタイム・アウトするまで継続す
る。したがって、ハンド・シェイクの期間、図７(a)に
示すように、状態判定部５０ｂでは、状態１と状態２の
間を往復するだけとなる。この結果、信号発生部５０ｃ
が所定間隔でＳＴＰＣＬＫ＃をスロットリングするた
め、ＣＰＵ１１のパフォーマンスは、通常モードの４分
の１乃至８分の１程度に低減される。

【０１１３】Ｄ−３．ＨＤＤ２１とのデータ転送時ＨＤＤ２１とデータ転送を行っている間の、ＣＰＵ１１
のパフォーマンス低下作用を図１１(c)、図７(b)、及び
図８を用いて説明する。

【０１１４】図８には、ＣＰＵ１１〜ＨＤＤ２１間の非
同期通信時における各フェーズを模式的に示している。
図８中で斜線で示しているデータ・バッファリングの期
間は、ＢＩＯＳが２００ｍｓｅｃを計時している期間で
あり、上述のＤ−１と同じ仕組みでＣＰＵ１１のパフォ
ーマンスを低下させることができる。

【０１１５】一方、図８中の二重斜線部はデータ転送フ
ェーズである。１回のデータ転送フェーズは、２５６回
の連続的なポート１Ｆ０ｈへのアクセスからなる。ポー
ト１Ｆ０ｈへのアクセスが連続している間、図７(b)に
示すように、状態判定部５０ｂは状態３を維持し続け
る。この結果、信号発生部５０ｃが所定間隔でＳＴＰＣ
ＬＫ＃をスロットリングするため、ＣＰＵ１１のパフォ
ーマンスは、通常モードの４分の１乃至８分の１程度に
低減される。

【０１１６】Ｄ−４．ＦＤＣ２６のステータス・レジス
タをポーリングしているときＦＤＣ２６のステータス・レジスタをポーリングしてい
る間の、ＣＰＵ１１のパフォーマンス低下作用を図９及
び図７(c)を用いて説明する。

【０１１７】図９に示すように、ＣＰＵ１１がＦＤＣ２
６にコマンドを送るときは、これに先立って、ＦＤＣ２
６のステータス・リード（すなわちポート３Ｆ４ｈ番地
のポーリング）が繰り返される。このバス・サイクル
は、ステータスの確認が行われるか、又は所定回数以上
ポーリングが繰り返されてエラー・ルーチンにジャンプ
するまで続く。このようなポーリングの間、図７(c)に
示すように、状態判定部５０ｃは状態４を維持し続け
る。この結果、信号発生部５０ｃが所定間隔でＳＴＰＣ
ＬＫ＃をスロットリングするため、ＣＰＵ１１のパフォ
ーマンスは、通常モードの４分の１乃至８分の１程度に
低減される。

【０１１８】なお、本実施例では、機能ユニット１１ａ
の一部分のみ動作クロックを低下・停止させることによ
って節電するタイプのＣＰＵチップ１１を対象としてい
るが、ＣＰＵチップ全体の動作クロックを低下・停止さ
せるタイプのものであっても、同様に作用する。このこ
とは、当業者であれば理解できよう。

【０１１９】Ｅ．追補以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。例えばファクシミリ機器、移動無線端末や
コードレス電話機、電子手帳、ビデオ・カメラなどの各
種コードレス機器、ワード・プロセッサ等のような、各
種電気・電子機器に対しても、本発明を適用することが
できる。要するに、例示という形態で本発明を開示して
きたのであり、限定的に解釈されるべきではない。本発
明の要旨を判断するためには、冒頭に記載した特許請求
の範囲の欄を参酌すべきである。

【０１２０】なお、本明細書中で記述されたＩ／Ｏポー
ト・アドレスやＩＲＱレベルの割り当ては、ＩＢＭＰ
Ｃ／ＡＴシリーズの互換機の標準に基づくものである。

【０１２１】

【発明の効果】以上詳記したように、本発明によれば、
データ処理の中核を担うプロセッサの動作周波数を低下
若しくは停止させることによって消費電力を低減させる
節電機能を有する、優れた情報処理システムを提供する
ことができる。

【０１２２】また、本発明によれば、節電効果とシステ
ムのパフォーマンスという双方の要求を満たしつつ、Ｃ
ＰＵの動作周波数を低下若しくは停止させることができ
る、優れた情報処理システムを提供することができる。

【０１２３】また、本発明によれば、ＣＰＵの稼働状態
をより適確に把握（若しくは計測）することによって、
適切なタイミングでＣＰＵの動作周波数を低下若しくは
停止させることができる、優れた情報処理システムを提
供することができる。

【０１２４】要するに、本発明に係る情報処理システム
は、バス・サイクル単位でＣＰＵの低消費電力化を実現
するものなのである。

【０１２５】本発明の副次的な効果として、ソフトウェ
アの設計が容易になるという点も挙げられよう。ＣＰＵ
と周辺機器との非同期通信は、ＢＩＯＳやアプリケーシ
ョンを実行中何時でも起こり得る。全ての状況を見越し
て、システムに導入する全てのソフトウェアに対して
「非同期通信時にはＣＰＵチップのパフォーマンスを低
下させる」旨の設計変更を行うことは、時間的経済的に
見てほぼ不可能である。本発明によれば、ＰＭ−ＬＳＩ
チップのような専用のハードウェアを用いてＣＰＵチッ
プの節電動作を実現している。したがって、各ソフトウ
ェアはＣＰＵの稼働率を意識しなくて済むし、ソフトウ
ェアの変更を要しないのである。

【図面の簡単な説明】

【図１】図１は、本発明の実施に供されるパーソナル・
コンピュータ（ＰＣ）１００のハードウェア構成を示し
た図である。

【図２】図２は、本発明の実施に供されるＰＣ１００上
で実行可能なソフトウェアの構成を概略的に示した図で
ある。

【図３】図３は、本実施例に係るパワー・マネージメン
トＬＳＩの内部構成を示した図である。

【図４】図４は、ＰＣＩバス１６上で発生する、ポート
０６１ｈ番地へのアクセス・サイクルのタイミング・チ
ャートを示した図である。

【図５】図５は、ＰＣＩバス１６上で発生する、ポート
１Ｆ０ｈ番地へのアクセス・サイクルのタイミング・チ
ャートを例示した図である。

【図６】図６は、ＰＣＩバス１６上で発生する、ポート
３Ｆ４ｈ番地へのアクセス・サイクルのタイミング・チ
ャートを例示した図である。

【図７】図７は、状態判定部５０ａの動作特性を表現し
た状態遷移図である。より具体的には、図７(a)はポー
ト０６１ｈ番地へのアクセスに対する処理を示した図で
あり、図７(b)はポート１Ｆ０ｈ番地へのアクセスに対
する処理を示した図であり、図７(c)はポート３Ｆ４ｈ
番地へのアクセスに対する処理を示した図である。

【図８】図８は、ＣＰＵ１１がＨＤＤ２１と非同期通信
を行っている間の各フェーズを模式的に示した図であ
る。

【図９】図９は、ＣＰＵ１１がＦＤＣ２６にコマンド
（シーク／リード／ライト）を送るときのハンド・シェ
イクの様子を示した図である。

【図１０】図１０は、パワー・マネージメント機能を内
蔵したＣＰＵの構成を概略的に示してた図である。

【図１１】図１１は、ＣＰＵがハンド・シェイクを行う
形態を例示した図であり、より具体的には、図１１(a)
はＦＤＣとハンド・シェイクする場合を、図１１(b)は
ＫＭＣとハンド・シェイクする場合を、図１１(c)はＨ
ＤＤとハンド・シェイクする場合を、それぞれ示してい
る。

【符号の説明】

１１…ＣＰＵ、１２…プロセッサ・バス、１３…Ｌ２キ
ャッシュ、１４…ブリッジ回路、１５…メイン・メモ
リ、１６…ローカル・バス、１７…ビデオ・コントロー
ラ、１８…ＶＲＡＭ、１９…液晶表示ディスプレイ（Ｌ
ＣＤ）、２０…ブリッジ回路、２１…ハード・ディスク
・ドライブ（ＨＤＤ）、２２…システム・バス、２３…
Ｉ／Ｏコントローラ、２４…シリアル・ポート、２５…
パラレル・ポート、２６…フロッピー・ディスク・コン
トローラ（ＦＤＣ）、２７…フロッピー・ディスク・ド
ライブ（ＦＤＤ）、２８…キーボード／マウス・コント
ローラ（ＫＭＣ）、２９…キーボード、３０…マウス、
３１…オーディオ・コントローラ、３２…アンプ、３３
…スピーカ、３４…ＲＯＭ、４０…発振器（ＯＳＣ）、
５０…パワー・マネージメントＬＳＩ（ＰＭ−ＬＳ
Ｉ）、１００…パーソナル・コンピュータ（ＰＣ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者河野誠一神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (72)発明者中野正剛神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内 (72)発明者白石裕一神奈川県大和市下鶴間1623番地14 日本アイ・ビー・エム株式会社大和事業所内

Claims

【特許請求の範囲】

【請求項１】通常モード及び通常モードよりも消費電力
が低い節電モードの双方で動作可能なＣＰＵと、１以上
の周辺機器と、前記ＣＰＵと前記周辺機器間で通信する
ためのバスと、前記バス上のバス・サイクルをモニタす
るためのバス・サイクル検出手段と、前記バス・サイク
ル検出手段が検出した特定のバス・サイクルの間におけ
る前記ＣＰＵの動作モードを決定する状態判定手段と、
前記状態判定手段による判定結果に基づいて動作モード
を切り換えるための制御信号を前記ＣＰＵに送る信号発
生手段と、を含むことを特徴とする情報処理システム
【請求項２】前記バス・サイクル検出手段は前記ＣＰＵ
のアクティビティが低くなるバス・サイクルを検出し、
前記状態判定手段は該検出されたバス・サイクルの間の
前記ＣＰＵの動作モードを節電モードに決定し、前記信
号発生手段は該判定結果に応じて前記ＣＰＵの消費電力
を低下させるための制御信号を前記ＣＰＵに送る、こと
を特徴とする請求項１に記載の情報処理システム
【請求項３】前記バス・サイクル検出手段は、前記ＣＰ
Ｕのアクティビティが低くなるバス・サイクルとして、
Ｉ／Ｏポート０６１ｈ番地にアクセスするバス・サイク
ルを検出することを特徴とする、請求項２に記載の情報
処理システム
【請求項４】前記バス・サイクル検出手段は、前記ＣＰ
Ｕのアクティビティが低くなるバス・サイクルとして、
ハンド・シェイクのためのタイミングを計時するための
バス・サイクルを検出することを特徴とする、請求項２
に記載の情報処理システム
【請求項５】前記周辺機器として少なくともハード・デ
ィスク・ドライブを含み、前記バス・サイクル検出手段
は、前記ＣＰＵのアクティビティが低くなるバス・サイ
クルとして、Ｉ／Ｏポート１Ｆ０ｈ番地にアクセスする
バス・サイクルを検出することを特徴とする、請求項２
に記載の情報処理システム
【請求項６】前記周辺機器として少なくともハード・デ
ィスク・ドライブを含み、前記バス・サイクル検出手段
は、前記ＣＰＵのアクティビティが低くなるバス・サイ
クルとして、ハード・ディスク・ドライブのデータ・ポ
ートにアクセスするバス・サイクルを検出することを特
徴とする、請求項２に記載の情報処理システム
【請求項７】前記周辺機器として少なくともフロッピー
・ディスク・コントローラ及びフロッピー・ディスク・
ドライブを含み、前記バス・サイクル検出手段は、前記
ＣＰＵのアクティビティが低くなるバス・サイクルとし
て、Ｉ／Ｏポート３Ｆ４ｈ番地にアクセスするバス・サ
イクルを検出することを特徴とする、請求項２に記載の
情報処理システム
【請求項８】前記周辺機器として少なくともフロッピー
・ディスク・コントローラ及びフロッピー・ディスク・
ドライブを含み、前記バス・サイクル検出手段は、前記
ＣＰＵのアクティビティが低くなるバス・サイクルとし
て、フロッピー・ディスク・コントローラのステータス
・レジスタにアクセスするバス・サイクルを検出するこ
とを特徴とする、請求項２に記載の情報処理システム
【請求項９】前記状態判定手段は、該バス・サイクルの
検出に応じて前記ＣＰＵの動作モードを節電モードに遷
移させるとともに、２度連続して他のバス・サイクルを
検出するまでは通常モードに復帰させない、ことを特徴
とする請求項３又は請求項４に記載の情報処理システム
【請求項１０】前記状態判定手段は、該バス・サイクル
の検出に応じて前記ＣＰＵの動作モードを節電モードに
遷移させるとともに、１度他のバス・サイクルを検出す
ると通常モードに復帰させる、ことを特徴とする請求項
５又は請求項６に記載の情報処理システム
【請求項１１】前記状態判定手段は、該バス・サイクル
の検出に応じて前記ＣＰＵの動作モードを節電モードに
遷移させるとともに、１度他のバス・サイクルを検出す
ると通常モードに復帰させる、ことを特徴とする請求項
７又は請求項８に記載の情報処理システム
【請求項１２】通常モード及び通常モードよりも消費電
力が低い節電モードの双方で動作可能なＣＰＵと、１以
上の周辺機器と、前記ＣＰＵと前記周辺機器間で通信す
るためのバスとを含むタイプの情報処理システムにおい
て、前記ＣＰＵが前記周辺機器のうちの少なくとも１つ
とハンド・シェイクを行っている間は、前記ＣＰＵを節
電モードに遷移させる、ことを特徴とする情報処理シス
テム
【請求項１３】通常モード及び通常モードよりも消費電
力が低い節電モードの双方で動作可能なＣＰＵと、ハー
ド・ディスク・ドライブを含む１以上の周辺機器と、前
記ＣＰＵと前記周辺機器間で通信するためのバスとを含
むタイプの情報処理システムにおいて、前記ＣＰＵが前
記ハード・ディスク・ドライブのデータ・ポートにアク
セスしているバス・サイクルの間は、前記ＣＰＵを節電
モードに遷移させる、ことを特徴とする情報処理システ
ム
【請求項１４】通常モード及び通常モードよりも消費電
力が低い節電モードの双方で動作可能なＣＰＵと、フロ
ッピー・ディスク・コントローラ及びフロッピー・ディ
スク・ドライブを含む１以上の周辺機器と、前記ＣＰＵ
と前記周辺機器間で通信するためのバスとを含むタイプ
の情報処理システムにおいて、前記ＣＰＵが前記フロッ
ピー・ディスク・コントローラのステータス・レジスタ
にアクセスしているバス・サイクルの間は、前記ＣＰＵ
を節電モードに遷移させる、ことを特徴とする情報処理
システム
【請求項１５】節電モードとは、前記ＣＰＵ内部の少な
くとも一部分のユニットの動作クロックの周波数を低下
若しくは停止させる動作モードであることを特徴とする
請求項１、１２、１３、１４のいずれかに記載の情報処
理システム