JPH11143573A - クロック供給方法及び情報処理装置 - Google Patents
クロック供給方法及び情報処理装置Info
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- JPH11143573A JPH11143573A JP9306907A JP30690797A JPH11143573A JP H11143573 A JPH11143573 A JP H11143573A JP 9306907 A JP9306907 A JP 9306907A JP 30690797 A JP30690797 A JP 30690797A JP H11143573 A JPH11143573 A JP H11143573A
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- clock
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Abstract
(57)【要約】
【課題】 本発明はクロック供給方法及び情報処理装置
に関し、ＣＰＵの高速化と低消費電力化という２つの相
反する要望を、安価に、且つ、小型化が可能な簡単な構
成で満足させることを目的とする。 【解決手段】 位相ロックドループ（ＰＬＬ）回路を備
えた中央処理装置（ＣＰＵ）の動作モードが第１のモー
ドから第２のモードへ切り替えられる際に、前記ＰＬＬ
回路が位相ロックに要するレイテンシー時間内で、前記
ＣＰＵに供給する外部クロックの周波数を第１の周波数
から第２の周波数へ徐々に上昇させるように構成する。
に関し、ＣＰＵの高速化と低消費電力化という２つの相
反する要望を、安価に、且つ、小型化が可能な簡単な構
成で満足させることを目的とする。 【解決手段】 位相ロックドループ（ＰＬＬ）回路を備
えた中央処理装置（ＣＰＵ）の動作モードが第１のモー
ドから第２のモードへ切り替えられる際に、前記ＰＬＬ
回路が位相ロックに要するレイテンシー時間内で、前記
ＣＰＵに供給する外部クロックの周波数を第１の周波数
から第２の周波数へ徐々に上昇させるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック供給方法及
び情報処理装置に係り、特に異なる周波数のクロックで
動作する動作モードを有する中央処理装置（ＣＰＵ）に
クロックを供給するクロック供給方法及びこのようなク
ロック供給方法を用いる情報処理装置に関する。
び情報処理装置に係り、特に異なる周波数のクロックで
動作する動作モードを有する中央処理装置（ＣＰＵ）に
クロックを供給するクロック供給方法及びこのようなク
ロック供給方法を用いる情報処理装置に関する。
【０００２】近年、ＣＰＵの動作速度の向上に伴い、Ｃ
ＰＵを用いるパーソナルコンピュータ等の情報処理装置
が高性能化している。しかし、ＣＰＵの動作速度が高く
なるにつれ、ＣＰＵの消費電力が増大してしまうので、
特に電池を電源とする携帯型情報処理装置で用いられる
ＣＰＵに対しては、高速化と低消費電力化という２つの
相反する要望がある。
ＰＵを用いるパーソナルコンピュータ等の情報処理装置
が高性能化している。しかし、ＣＰＵの動作速度が高く
なるにつれ、ＣＰＵの消費電力が増大してしまうので、
特に電池を電源とする携帯型情報処理装置で用いられる
ＣＰＵに対しては、高速化と低消費電力化という２つの
相反する要望がある。
【０００３】
【従来の技術】ラップトップコンピュータ等の携帯型情
報処理装置は、携帯時には電池を電源として使用するた
め、消費電力を極力抑さえて電池の寿命を延ばすことが
望まれている。従来、ＣＰＵの消費電力を削減するため
に、ＣＰＵの情報処理量が多い状態ではＣＰＵを高速動
作させ、ＣＰＵの情報処理量が少ない状態ではＣＰＵを
低速動作させることが提案されている。具体的には、Ｃ
ＰＵの情報処理量が多い状態ではＣＰＵに供給されるク
ロックの周波数を高く設定し、ＣＰＵの情報処理量が少
ない状態ではＣＰＵに供給されるクロックの周波数を低
く設定するか、或いは、クロックの供給を停止する。こ
の様なＣＰＵへのクロック供給の制御は、ＣＰＵを用い
るパーソナルコンピュータ等の情報処理装置の低消費電
力化に有効である。
報処理装置は、携帯時には電池を電源として使用するた
め、消費電力を極力抑さえて電池の寿命を延ばすことが
望まれている。従来、ＣＰＵの消費電力を削減するため
に、ＣＰＵの情報処理量が多い状態ではＣＰＵを高速動
作させ、ＣＰＵの情報処理量が少ない状態ではＣＰＵを
低速動作させることが提案されている。具体的には、Ｃ
ＰＵの情報処理量が多い状態ではＣＰＵに供給されるク
ロックの周波数を高く設定し、ＣＰＵの情報処理量が少
ない状態ではＣＰＵに供給されるクロックの周波数を低
く設定するか、或いは、クロックの供給を停止する。こ
の様なＣＰＵへのクロック供給の制御は、ＣＰＵを用い
るパーソナルコンピュータ等の情報処理装置の低消費電
力化に有効である。
【０００４】ところが、上記の如きＣＰＵへのクロック
供給の制御においては、クロックの最大周波数が高くＣ
ＰＵの消費電力が大きい程、クロックの周波数が低い値
の状態又はクロックの供給が停止している状態からクロ
ックを最大周波数へ切り替えた場合、ＣＰＵに供給され
る電流の変化が著しく大きくなる。そこで、この様な電
流変化に伴うＣＰＵ内での急激な電圧降下を抑制するた
めに、ＣＰＵの電源モジュールには通常多数のコンデン
サが設けられており、急激な電圧降下を吸収している。
これらのコンデンサの容量は、最近の高性能のＣＰＵの
場合、例えば１０００μＦ〜２０００μＦと極めて大き
なものもある。
供給の制御においては、クロックの最大周波数が高くＣ
ＰＵの消費電力が大きい程、クロックの周波数が低い値
の状態又はクロックの供給が停止している状態からクロ
ックを最大周波数へ切り替えた場合、ＣＰＵに供給され
る電流の変化が著しく大きくなる。そこで、この様な電
流変化に伴うＣＰＵ内での急激な電圧降下を抑制するた
めに、ＣＰＵの電源モジュールには通常多数のコンデン
サが設けられており、急激な電圧降下を吸収している。
これらのコンデンサの容量は、最近の高性能のＣＰＵの
場合、例えば１０００μＦ〜２０００μＦと極めて大き
なものもある。
【０００５】
【発明が解決しようとする課題】上記の如く、ＣＰＵの
高性能化に伴い、電源モジュールに設けられるコンデン
サの容量が増大している。例えば、ｎＶの電源電圧で動
作するＣＰＵに対してドロッパ型の３端子レギュレータ
がこの電源電圧を供給する場合、コンデンサの容量を
Ｃ、ＣＰＵ側での抵抗をＲとすると、ＣＰＵ側では次式
で表される電圧降下Ｄが生じることになる。
高性能化に伴い、電源モジュールに設けられるコンデン
サの容量が増大している。例えば、ｎＶの電源電圧で動
作するＣＰＵに対してドロッパ型の３端子レギュレータ
がこの電源電圧を供給する場合、コンデンサの容量を
Ｃ、ＣＰＵ側での抵抗をＲとすると、ＣＰＵ側では次式
で表される電圧降下Ｄが生じることになる。
【０００６】Ｄ＝ｎ×（１−ｅｘｐ（−ｔ／ＲＣ））Ｖ ここで、パーソナルコンピュータで一般的に使用されて
いるＣＰＵを例にとってみると、電圧降下Ｄは０．１Ｖ
〜０．２Ｖ程度に抑さえられなければいけない。このた
め、例えば電源電圧ｎが約３Ｖ、１００ｋＨｚで発振す
るレギュレータを想定してｔが１×１０-5ｓｅｃ、ＣＰ
Ｕの最大消費電流が６Ａであると想定して３Ｖ÷６Ａ＝
０．５Ωから抵抗Ｒが０．５Ωであるとすると、電圧降
下Ｄを０．１Ｖに抑さえたい時はコンデンサの容量Ｃを
５９０μＦに設定し、電圧降下Ｄを０．２Ｖに抑さえた
い時はコンデンサの容量Ｃを２９０μＦに設定する必要
があった。
いるＣＰＵを例にとってみると、電圧降下Ｄは０．１Ｖ
〜０．２Ｖ程度に抑さえられなければいけない。このた
め、例えば電源電圧ｎが約３Ｖ、１００ｋＨｚで発振す
るレギュレータを想定してｔが１×１０-5ｓｅｃ、ＣＰ
Ｕの最大消費電流が６Ａであると想定して３Ｖ÷６Ａ＝
０．５Ωから抵抗Ｒが０．５Ωであるとすると、電圧降
下Ｄを０．１Ｖに抑さえたい時はコンデンサの容量Ｃを
５９０μＦに設定し、電圧降下Ｄを０．２Ｖに抑さえた
い時はコンデンサの容量Ｃを２９０μＦに設定する必要
があった。
【０００７】尚、上記計算では、コンデンサの等価直列
抵抗（ＥＳＲ）をゼロとして考えているので、実際には
コンデンサの容量Ｃは上記値より約２０％〜３０％大き
く設定する必要があった。従って、ＣＰＵを高速化する
には大きな容量のコンデンサを設ける必要があるため、
従来の情報処理装置は高価なものとなってしまい、又、
このようなコンデンサを実装する広い面積も必要なた
め、情報処理装置の小型化が困難になるという問題があ
った。他方、上記の如きコンデンサを設けないと、動作
速度を切り替えた際に大きな電圧降下が発生してＣＰＵ
の動作が不安定になるために、ＣＰＵの高速化は困難で
あった。
抵抗（ＥＳＲ）をゼロとして考えているので、実際には
コンデンサの容量Ｃは上記値より約２０％〜３０％大き
く設定する必要があった。従って、ＣＰＵを高速化する
には大きな容量のコンデンサを設ける必要があるため、
従来の情報処理装置は高価なものとなってしまい、又、
このようなコンデンサを実装する広い面積も必要なた
め、情報処理装置の小型化が困難になるという問題があ
った。他方、上記の如きコンデンサを設けないと、動作
速度を切り替えた際に大きな電圧降下が発生してＣＰＵ
の動作が不安定になるために、ＣＰＵの高速化は困難で
あった。
【０００８】そこで、本発明は、ＣＰＵの高速化と低消
費電力化という２つの相反する要望を、安価に、且つ、
小型化が可能な簡単な構成で満足することのできるクロ
ック供給方法及び情報処理装置を提供することを目的と
する。
費電力化という２つの相反する要望を、安価に、且つ、
小型化が可能な簡単な構成で満足することのできるクロ
ック供給方法及び情報処理装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記の課題は、請求項１
記載の、位相ロックドループ（ＰＬＬ）回路を備えた中
央処理装置（ＣＰＵ）の動作モードが第１のモードから
第２のモードへ切り替えられる際に、前記ＰＬＬ回路が
位相ロックに要するレイテンシー時間内で、前記ＣＰＵ
に供給する外部クロックの周波数を第１の周波数から第
２の周波数へ徐々に上昇させるステップを含むクロック
供給方法によって達成される。
記載の、位相ロックドループ（ＰＬＬ）回路を備えた中
央処理装置（ＣＰＵ）の動作モードが第１のモードから
第２のモードへ切り替えられる際に、前記ＰＬＬ回路が
位相ロックに要するレイテンシー時間内で、前記ＣＰＵ
に供給する外部クロックの周波数を第１の周波数から第
２の周波数へ徐々に上昇させるステップを含むクロック
供給方法によって達成される。
【００１０】請求項２記載の発明では、請求項１におい
て、前記第１のモードは、前記ＣＰＵの節電モードであ
る。請求項３記載の発明では、請求項２において、前記
節電モードでは、前記ＣＰＵの内部クロックが停止され
る。請求項４記載の発明では、請求項１〜３のいずれか
において、前記ＣＰＵの動作モードが第２のモードから
第１のモードへ切り替えられる際に、前記ＣＰＵに供給
する外部クロックの周波数を第２の周波数から第１の周
波数へ徐々に減少させるステップを更に含む。
て、前記第１のモードは、前記ＣＰＵの節電モードであ
る。請求項３記載の発明では、請求項２において、前記
節電モードでは、前記ＣＰＵの内部クロックが停止され
る。請求項４記載の発明では、請求項１〜３のいずれか
において、前記ＣＰＵの動作モードが第２のモードから
第１のモードへ切り替えられる際に、前記ＣＰＵに供給
する外部クロックの周波数を第２の周波数から第１の周
波数へ徐々に減少させるステップを更に含む。
【００１１】上記の課題は、請求項５記載の、可変発振
周波数を有し、外部クロックを発生するクロック発生器
と、位相ロックドループ（ＰＬＬ）回路を有し、前記ク
ロックを供給される中央処理装置（ＣＰＵ）とを備え、
該クロック発生器は、モード指示信号に応答して該ＣＰ
Ｕの動作モードが第１のモードから第２のモードへ切り
替えられる際に、前記ＰＬＬ回路が位相ロックに要する
レイテンシー時間内で、前記外部クロックの周波数を第
１の周波数から第２の周波数へ徐々に上昇させる情報処
理装置によっても達成される。
周波数を有し、外部クロックを発生するクロック発生器
と、位相ロックドループ（ＰＬＬ）回路を有し、前記ク
ロックを供給される中央処理装置（ＣＰＵ）とを備え、
該クロック発生器は、モード指示信号に応答して該ＣＰ
Ｕの動作モードが第１のモードから第２のモードへ切り
替えられる際に、前記ＰＬＬ回路が位相ロックに要する
レイテンシー時間内で、前記外部クロックの周波数を第
１の周波数から第２の周波数へ徐々に上昇させる情報処
理装置によっても達成される。
【００１２】請求項６記載の発明では、請求項５におい
て、前記第１のモードは、前記ＣＰＵの節電モードであ
る。請求項７記載の発明では、請求項６において、前記
節電モードでは、前記ＣＰＵの内部クロックが停止され
る。請求項８記載の発明では、請求項５〜７のいずれか
において、前記クロック発生器は、モード指示信号に応
答して前記ＣＰＵの動作モードが第２のモードから第１
のモードへ切り替えられる際に、該ＣＰＵに供給する外
部クロックの周波数を第２の周波数から第１の周波数へ
徐々に減少させる。
て、前記第１のモードは、前記ＣＰＵの節電モードであ
る。請求項７記載の発明では、請求項６において、前記
節電モードでは、前記ＣＰＵの内部クロックが停止され
る。請求項８記載の発明では、請求項５〜７のいずれか
において、前記クロック発生器は、モード指示信号に応
答して前記ＣＰＵの動作モードが第２のモードから第１
のモードへ切り替えられる際に、該ＣＰＵに供給する外
部クロックの周波数を第２の周波数から第１の周波数へ
徐々に減少させる。
【００１３】請求項１及び５記載の発明によれば、ＣＰ
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。請求項２，３，６及び７記載の発明に
よれば、ＣＰＵの低消費電力化を効果的に実現すること
ができる。
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。請求項２，３，６及び７記載の発明に
よれば、ＣＰＵの低消費電力化を効果的に実現すること
ができる。
【００１４】請求項４及び８記載の発明によれば、ＣＰ
Ｕの動作モードの切り替え時におけうＣＰＵの動作を安
定化することができる。従って、本発明によれば、ＣＰ
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。
Ｕの動作モードの切り替え時におけうＣＰＵの動作を安
定化することができる。従って、本発明によれば、ＣＰ
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施例を図面と共
に説明する。
に説明する。
【００１６】
【実施例】図１は、本発明になる情報処理装置の第１実
施例の要部を示すブロック図である。情報処理装置の第
１実施例は、本発明になるクロック供給方法の第１実施
例を採用する。情報処理装置の第１実施例では、本発明
がラップトップコンピュータに適用されている。
施例の要部を示すブロック図である。情報処理装置の第
１実施例は、本発明になるクロック供給方法の第１実施
例を採用する。情報処理装置の第１実施例では、本発明
がラップトップコンピュータに適用されている。
【００１７】図１において、ラップトップコンピュータ
は、大略ＣＰＵ１、電源モジュール２、システムコント
ローラ３及びクロック発生器４からなる。ＣＰＵ１は、
ＰＬＬ回路を含み入力される外部クロックＥＣＬＫに基
づいて外部クロックＥＣＬＫより高い周波数の内部クロ
ックＣＬＫを生成する制御回路部１１と、内部クロック
ＣＬＫを供給されて各種演算を行う演算処理部１２とか
らなる。本実施例では、制御回路部１１は後述する節電
モード（パワーセーブモード）を指示する節電指示信号
に応答して、内部クロックＣＬＫを停止してＣＰＵ１内
の動作を停止する機能を有する。この様なＣＰＵ１とし
ては、例えばＩｎｔｅｌ Ｐｅｎｔｉｕｍ ＩＩ Ｐｒ
ｏｃｅｓｓｏｒ， Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ Ｐｒ
ｏｃｅｓｓｏｒ， Ｉｎｔｅｌ ４８６ Ｐｒｏｃｅｓ
ｓｏｒ， ＡＭＤ Ｋ６ Ｐｒｏｃｅｓｓｏｒ， ＡＭ
Ｄ Ｋ５ Ｐｒｏｃｅｓｓｏｒ， ＡＭＤ ４８６ Ｐ
ｒｏｃｅｓｓｏｒシリーズ等のＣＰＵを使用し得る。
は、大略ＣＰＵ１、電源モジュール２、システムコント
ローラ３及びクロック発生器４からなる。ＣＰＵ１は、
ＰＬＬ回路を含み入力される外部クロックＥＣＬＫに基
づいて外部クロックＥＣＬＫより高い周波数の内部クロ
ックＣＬＫを生成する制御回路部１１と、内部クロック
ＣＬＫを供給されて各種演算を行う演算処理部１２とか
らなる。本実施例では、制御回路部１１は後述する節電
モード（パワーセーブモード）を指示する節電指示信号
に応答して、内部クロックＣＬＫを停止してＣＰＵ１内
の動作を停止する機能を有する。この様なＣＰＵ１とし
ては、例えばＩｎｔｅｌ Ｐｅｎｔｉｕｍ ＩＩ Ｐｒ
ｏｃｅｓｓｏｒ， Ｉｎｔｅｌ Ｐｅｎｔｉｕｍ Ｐｒ
ｏｃｅｓｓｏｒ， Ｉｎｔｅｌ ４８６ Ｐｒｏｃｅｓ
ｓｏｒ， ＡＭＤ Ｋ６ Ｐｒｏｃｅｓｓｏｒ， ＡＭ
Ｄ Ｋ５ Ｐｒｏｃｅｓｓｏｒ， ＡＭＤ ４８６ Ｐ
ｒｏｃｅｓｓｏｒシリーズ等のＣＰＵを使用し得る。
【００１８】電源モジュール２は、ＣＰＵ１、システム
コントローラ３及びクロック発生器４を含むラップトッ
プコンピュータの各部に電源電圧を供給する。外部クロ
ックＥＣＬＫの周波数の急激な変化により生じる電流変
化に伴うＣＰＵ１内での急激な電圧降下を抑制するため
に、電源モジュール２内には上記の如きコンデンサ（図
示せず）が設けられている。
コントローラ３及びクロック発生器４を含むラップトッ
プコンピュータの各部に電源電圧を供給する。外部クロ
ックＥＣＬＫの周波数の急激な変化により生じる電流変
化に伴うＣＰＵ１内での急激な電圧降下を抑制するため
に、電源モジュール２内には上記の如きコンデンサ（図
示せず）が設けられている。
【００１９】システムコントローラ３は、ラップトップ
コンピュータ全体の状態管理を行っており、ＣＰＵ１の
動作モードを節電モードに設定する際には節電指示信号
をＣＰＵ１に供給する。又、システムコントローラ３
は、ＣＰＵ１の動作モードに応じた外部クロックＥＣＬ
Ｋをクロック発生器４に発生させるため、外部クロック
ＥＣＬＫの周波数を指示する周波数指示信号をクロック
発生器４に供給する。尚、本実施例では説明の便宜上、
ＣＰＵ１が停止モードの他に、低周波数の内部クロック
ＣＬＫに応答して低速動作を行う低速動作モードと、前
記低周波数より高い高周波数の内部クロックＣＬＫに応
答して前記低速動作より速い高速動作を行う高速動作モ
ードとの２つの動作モードを有するものとする。
コンピュータ全体の状態管理を行っており、ＣＰＵ１の
動作モードを節電モードに設定する際には節電指示信号
をＣＰＵ１に供給する。又、システムコントローラ３
は、ＣＰＵ１の動作モードに応じた外部クロックＥＣＬ
Ｋをクロック発生器４に発生させるため、外部クロック
ＥＣＬＫの周波数を指示する周波数指示信号をクロック
発生器４に供給する。尚、本実施例では説明の便宜上、
ＣＰＵ１が停止モードの他に、低周波数の内部クロック
ＣＬＫに応答して低速動作を行う低速動作モードと、前
記低周波数より高い高周波数の内部クロックＣＬＫに応
答して前記低速動作より速い高速動作を行う高速動作モ
ードとの２つの動作モードを有するものとする。
【００２０】従って、低速動作モード時には、クロック
発生器４はシステムコントローラ３からの周波数指示信
号に応答して低周波数の外部クロックＥＣＬＫを出力す
る。他方、高速動作モード時には、クロック発生器４は
システムコントローラ３からの周波数指示信号に応答し
て高周波数の外部クロックＥＣＬＫを出力する。又、本
実施例では、動作モードが低速動作モード或いは停止モ
ードから高速動作モードに切り替えられると、クロック
発生器４はシステムコントローラ３からの周波数指示信
号に応答して外部クロックＥＣＬＫの周波数を所定時間
内で徐々に高周波数に上昇させる。この所定時間は、Ｃ
ＰＵ１の制御回路部１１内のＰＬＬ回路が外部クロック
ＥＣＬＫの周波数の変化に追従して位相ロックするのに
要するレイテンシー時間以下に設定されている。
発生器４はシステムコントローラ３からの周波数指示信
号に応答して低周波数の外部クロックＥＣＬＫを出力す
る。他方、高速動作モード時には、クロック発生器４は
システムコントローラ３からの周波数指示信号に応答し
て高周波数の外部クロックＥＣＬＫを出力する。又、本
実施例では、動作モードが低速動作モード或いは停止モ
ードから高速動作モードに切り替えられると、クロック
発生器４はシステムコントローラ３からの周波数指示信
号に応答して外部クロックＥＣＬＫの周波数を所定時間
内で徐々に高周波数に上昇させる。この所定時間は、Ｃ
ＰＵ１の制御回路部１１内のＰＬＬ回路が外部クロック
ＥＣＬＫの周波数の変化に追従して位相ロックするのに
要するレイテンシー時間以下に設定されている。
【００２１】図２は、本実施例の動作を説明するタイミ
ングチャートである。同図中、（ａ）はＣＰＵ１の動作
状態、（ｂ）はクロック発生器４が出力する外部クロッ
クＥＣＬＫ、（ｃ）はシステムコントローラ３が出力す
る節電指示信号を示す。同図（ａ）に示すＣＰＵ１の低
速動作モード（又は停止モード）Ｍ１では、システムコ
ントローラ３からの周波数指示信号に応答してクロック
発生器４が出力する外部クロックＥＣＬＫは同図（ｂ）
に示すように低周波数を有する。又、システムコントロ
ーラ３は、同図（Ｃ）に示すように低速動作モードＭ１
を示すハイレベルの節電指示信号をＣＰＵ１に供給す
る。
ングチャートである。同図中、（ａ）はＣＰＵ１の動作
状態、（ｂ）はクロック発生器４が出力する外部クロッ
クＥＣＬＫ、（ｃ）はシステムコントローラ３が出力す
る節電指示信号を示す。同図（ａ）に示すＣＰＵ１の低
速動作モード（又は停止モード）Ｍ１では、システムコ
ントローラ３からの周波数指示信号に応答してクロック
発生器４が出力する外部クロックＥＣＬＫは同図（ｂ）
に示すように低周波数を有する。又、システムコントロ
ーラ３は、同図（Ｃ）に示すように低速動作モードＭ１
を示すハイレベルの節電指示信号をＣＰＵ１に供給す
る。
【００２２】ＣＰＵ１の動作モードを低速動作モードＭ
１から高速動作モードＭ２に切り替えると、システムコ
ントローラ３からＣＰＵ１に供給される節電指示信号は
ローレベルに切り替わる。これと同時に、クロック発生
器４は、システムコントローラ３からの周波数指示信号
に応答して、ＣＰＵ１に供給する外部クロックＥＣＬＫ
の周波数を徐々に上昇させる。外部クロックＥＣＬＫの
周波数は、ＣＰＵ１の制御回路部１１内のＰＬＬ回路が
外部クロックＥＣＬＫの周波数の変化に追従して位相ロ
ックするのに要するレイテンシー時間ＬＴ内で、高速動
作モードＭ２時の高周波数まで上昇する。動作モードが
低速動作モードＭ１から高速動作モードＭ２に切り替え
られてから上記レイテンシー時間ＬＴ後に、ＣＰＵ１は
高速動作モードＭ２でフル動作状態Ｍ２Ａとなる。
１から高速動作モードＭ２に切り替えると、システムコ
ントローラ３からＣＰＵ１に供給される節電指示信号は
ローレベルに切り替わる。これと同時に、クロック発生
器４は、システムコントローラ３からの周波数指示信号
に応答して、ＣＰＵ１に供給する外部クロックＥＣＬＫ
の周波数を徐々に上昇させる。外部クロックＥＣＬＫの
周波数は、ＣＰＵ１の制御回路部１１内のＰＬＬ回路が
外部クロックＥＣＬＫの周波数の変化に追従して位相ロ
ックするのに要するレイテンシー時間ＬＴ内で、高速動
作モードＭ２時の高周波数まで上昇する。動作モードが
低速動作モードＭ１から高速動作モードＭ２に切り替え
られてから上記レイテンシー時間ＬＴ後に、ＣＰＵ１は
高速動作モードＭ２でフル動作状態Ｍ２Ａとなる。
【００２３】レイテンシー時間ＬＴ内では、外部クロッ
クＥＣＬＫの周波数が図３に示すように徐々に上昇す
る。同図中、ｔ１，ｔ２，ｔ３，ｔ４，．．．は外部ク
ロックＥＣＬＫの周期を示し、ｔ１＞ｔ２＞ｔ３＞ｔ４
＞．．．である。レイテンシー時間ＬＴ内での外部クロ
ックＥＣＬＫの周波数の上昇は、連続的に行っても段階
的に行っても良い。又、このような外部クロックＥＣＬ
Ｋの周波数の上昇は、ＣＰＵ１に流れる電流の急激な変
化を引き起こさないようにすれば、直線的に行っても非
直線的に行っても良い。
クＥＣＬＫの周波数が図３に示すように徐々に上昇す
る。同図中、ｔ１，ｔ２，ｔ３，ｔ４，．．．は外部ク
ロックＥＣＬＫの周期を示し、ｔ１＞ｔ２＞ｔ３＞ｔ４
＞．．．である。レイテンシー時間ＬＴ内での外部クロ
ックＥＣＬＫの周波数の上昇は、連続的に行っても段階
的に行っても良い。又、このような外部クロックＥＣＬ
Ｋの周波数の上昇は、ＣＰＵ１に流れる電流の急激な変
化を引き起こさないようにすれば、直線的に行っても非
直線的に行っても良い。
【００２４】その後、ＣＰＵ１の動作モードを高速動作
モードＭ２から低速動作モードＭ１に切り替えると、シ
ステムコントローラ３からＣＰＵ１に供給される節電指
示信号はハイレベルに切り替わる。これと同時に、クロ
ック発生器４は、システムコントローラ３からの周波数
指示信号に応答して、ＣＰＵ１に供給する外部クロック
ＥＣＬＫの周波数を低速動作モードＭ１時の低周波数に
切り替える。更にその後にＣＰＵ１の動作モードが低速
動作モードＭ１から高速動作モードＭ２に切り替えられ
ると、上記と同様な動作が行われる。
モードＭ２から低速動作モードＭ１に切り替えると、シ
ステムコントローラ３からＣＰＵ１に供給される節電指
示信号はハイレベルに切り替わる。これと同時に、クロ
ック発生器４は、システムコントローラ３からの周波数
指示信号に応答して、ＣＰＵ１に供給する外部クロック
ＥＣＬＫの周波数を低速動作モードＭ１時の低周波数に
切り替える。更にその後にＣＰＵ１の動作モードが低速
動作モードＭ１から高速動作モードＭ２に切り替えられ
ると、上記と同様な動作が行われる。
【００２５】本実施例では、ＣＰＵ１の動作モードが低
速動作モードＭ１から高速動作モードＭ２に切り替えら
れると、ＣＰＵ１に供給される外部クロックＥＣＬＫの
周波数が徐々に上昇するので、ＣＰＵ１に流れる電流が
急激に上昇して急激な電圧降下を発生することがない。
このため、動作モードの切り替えによってＣＰＵ１内で
の電圧降下を吸収するために電源モジュール２内に設け
られるコンデンサの容量は、比較的小さくて済み、安
価、且つ、小型のラップトップコンピュータを構成する
ことができる。又、ＣＰＵ１の動作モードが低速動作モ
ードＭ１から高速動作モードＭ２に切り替えられる際の
外部クロックＥＣＬＫの周波数の上昇は、ＣＰＵ１内の
ＰＬＬ回路のレイテンシー時間ＬＴ内に行われるので、
実質的にＣＰＵ１の動作の安定化を遅らせることなく、
フル動作状態２ＭＡでは安定した動作を保証できる。従
って、ＣＰＵ１の高速化と低消費電力化を同時に行うこ
とが可能となる。
速動作モードＭ１から高速動作モードＭ２に切り替えら
れると、ＣＰＵ１に供給される外部クロックＥＣＬＫの
周波数が徐々に上昇するので、ＣＰＵ１に流れる電流が
急激に上昇して急激な電圧降下を発生することがない。
このため、動作モードの切り替えによってＣＰＵ１内で
の電圧降下を吸収するために電源モジュール２内に設け
られるコンデンサの容量は、比較的小さくて済み、安
価、且つ、小型のラップトップコンピュータを構成する
ことができる。又、ＣＰＵ１の動作モードが低速動作モ
ードＭ１から高速動作モードＭ２に切り替えられる際の
外部クロックＥＣＬＫの周波数の上昇は、ＣＰＵ１内の
ＰＬＬ回路のレイテンシー時間ＬＴ内に行われるので、
実質的にＣＰＵ１の動作の安定化を遅らせることなく、
フル動作状態２ＭＡでは安定した動作を保証できる。従
って、ＣＰＵ１の高速化と低消費電力化を同時に行うこ
とが可能となる。
【００２６】次に、本発明になる情報処理装置の第２実
施例を説明する。情報処理装置の第２実施例は、本発明
になるクロック供給方法の第２実施例を採用する。情報
処理装置の第２実施例では、本発明がラップトップコン
ピュータに適用されている。図４は、本発明になる情報
処理装置の第２実施例の要部を示すブロック図である。
同図中、図１と同一部分には同一符号を付し、その説明
は省略する。ＣＰＵ１と、システムコントローラ３と、
入出力（Ｉ／Ｏ）コントローラ３２とは、システムバス
３８により接続されている。ＤＣ／ＤＣコンバータ２１
は、図１に示す電源モジュール２の代わりに設けられて
おり、ＣＰＵ１、システムコントローラ３、クロック発
生器４等に電源電圧を供給する。図４では便宜上、ＤＣ
／ＤＣコンバータ２１からの電源電圧供給パスは、クロ
ック発生器４に対するものしか図示されていない。尚、
ＤＣ／ＤＣコンバータ２１は、電源から得られた電圧Ｖ
ｃｃから例えば５Ｖ，３Ｖ等の複数の電源電圧を生成可
能な公知の構成を有し、これらの電源電圧をラップトッ
プコンピュータの各部に供給する。
施例を説明する。情報処理装置の第２実施例は、本発明
になるクロック供給方法の第２実施例を採用する。情報
処理装置の第２実施例では、本発明がラップトップコン
ピュータに適用されている。図４は、本発明になる情報
処理装置の第２実施例の要部を示すブロック図である。
同図中、図１と同一部分には同一符号を付し、その説明
は省略する。ＣＰＵ１と、システムコントローラ３と、
入出力（Ｉ／Ｏ）コントローラ３２とは、システムバス
３８により接続されている。ＤＣ／ＤＣコンバータ２１
は、図１に示す電源モジュール２の代わりに設けられて
おり、ＣＰＵ１、システムコントローラ３、クロック発
生器４等に電源電圧を供給する。図４では便宜上、ＤＣ
／ＤＣコンバータ２１からの電源電圧供給パスは、クロ
ック発生器４に対するものしか図示されていない。尚、
ＤＣ／ＤＣコンバータ２１は、電源から得られた電圧Ｖ
ｃｃから例えば５Ｖ，３Ｖ等の複数の電源電圧を生成可
能な公知の構成を有し、これらの電源電圧をラップトッ
プコンピュータの各部に供給する。
【００２７】クロック発生器４は、外部クロックＥＣＬ
Ｋを基準クロックとして、ＣＰＵ１、システムコントロ
ーラ３、ＤＣ／ＤＣコンバータ２１等に供給する。メモ
リ２５はＣＰＵ１に接続されており、ＣＰＵ１が実行す
るプログラムや演算の中間データを含む各種データを格
納する。同様に、メモリ３１はシステムコントローラ３
に接続されており、システムコントローラ３が実行する
プログラムや演算の中間データを含む各種データを格納
する。
Ｋを基準クロックとして、ＣＰＵ１、システムコントロ
ーラ３、ＤＣ／ＤＣコンバータ２１等に供給する。メモ
リ２５はＣＰＵ１に接続されており、ＣＰＵ１が実行す
るプログラムや演算の中間データを含む各種データを格
納する。同様に、メモリ３１はシステムコントローラ３
に接続されており、システムコントローラ３が実行する
プログラムや演算の中間データを含む各種データを格納
する。
【００２８】Ｉ／Ｏコントローラ３２は、ＣＰＵ１に接
続される入出力装置の制御をＣＰＵ１及びシステムコン
トローラ３の制御下で行う。本実施例では、入出力装置
としてハードディスクドライブ（ＨＤＤ）３３、フロッ
ピィディスクドライブ（ＦＤＤ）３４及びキーボード
（Ｋ／Ｂ）３５がＩ／Ｏコントローラ３２に接続されて
いるが、入出力装置はこれらに限定されるものではな
い。又、外部入出力装置をＩ／Ｏコントローラ３２に接
続する構成としても良く、ＨＤＤ３３及び／又はＦＤＤ
３４は外部入出力装置であっても良い。
続される入出力装置の制御をＣＰＵ１及びシステムコン
トローラ３の制御下で行う。本実施例では、入出力装置
としてハードディスクドライブ（ＨＤＤ）３３、フロッ
ピィディスクドライブ（ＦＤＤ）３４及びキーボード
（Ｋ／Ｂ）３５がＩ／Ｏコントローラ３２に接続されて
いるが、入出力装置はこれらに限定されるものではな
い。又、外部入出力装置をＩ／Ｏコントローラ３２に接
続する構成としても良く、ＨＤＤ３３及び／又はＦＤＤ
３４は外部入出力装置であっても良い。
【００２９】システムコントローラ３は、ＣＰＵ１の負
荷が小さい場合には、ＣＰＵ１の動作モードを低速動作
モードＭ１に設定する。具体的には、システムコントロ
ーラ３はハイレベルの節電指示信号をＣＰＵ１に供給す
る。他方、ＣＰＵ１の負荷が大きい場合には、ＣＰＵ１
の動作モードを高速動作モードＭ２に設定する。具体的
には、システムコントローラ３はローレベルの節電指示
信号をＣＰＵ１に供給する。
荷が小さい場合には、ＣＰＵ１の動作モードを低速動作
モードＭ１に設定する。具体的には、システムコントロ
ーラ３はハイレベルの節電指示信号をＣＰＵ１に供給す
る。他方、ＣＰＵ１の負荷が大きい場合には、ＣＰＵ１
の動作モードを高速動作モードＭ２に設定する。具体的
には、システムコントローラ３はローレベルの節電指示
信号をＣＰＵ１に供給する。
【００３０】ＣＰＵ１の動作モードが低速動作モードＭ
１から高速動作モードＭ２に切り替えられると、システ
ムコントローラ３は外部クロックＥＣＬＫの周波数を上
昇させるための周波数指示信号をクロック発生器４に供
給し、図２と共に説明した上記第１実施例の場合と同様
に、外部クロックＥＣＬＫの周波数がＣＰＵ１内のＰＬ
Ｌ回路のレイテンシー時間ＬＴ内で上昇する。他方、Ｃ
ＰＵ１の動作モードが高速動作モードＭ２から低速動作
モードＭ１に切り替えられると、システムコントローラ
３は外部クロックＥＣＬＫの周波数を減少させるための
周波数指示信号をクロック発生器４に供給し、外部クロ
ックＥＣＬＫの周波数は図２中、（ｂ）に破線で示すよ
うに徐々に減少する。従って、本実施例では、ＣＰＵ１
の動作モードが高速動作モードＭ２から低速動作モード
Ｍ１に切り替えられた際も、ＣＰＵ１内を流れる電流に
急激な変化が起こらないようにしており、ＣＰＵ１の誤
動作をより確実に防止することができる。
１から高速動作モードＭ２に切り替えられると、システ
ムコントローラ３は外部クロックＥＣＬＫの周波数を上
昇させるための周波数指示信号をクロック発生器４に供
給し、図２と共に説明した上記第１実施例の場合と同様
に、外部クロックＥＣＬＫの周波数がＣＰＵ１内のＰＬ
Ｌ回路のレイテンシー時間ＬＴ内で上昇する。他方、Ｃ
ＰＵ１の動作モードが高速動作モードＭ２から低速動作
モードＭ１に切り替えられると、システムコントローラ
３は外部クロックＥＣＬＫの周波数を減少させるための
周波数指示信号をクロック発生器４に供給し、外部クロ
ックＥＣＬＫの周波数は図２中、（ｂ）に破線で示すよ
うに徐々に減少する。従って、本実施例では、ＣＰＵ１
の動作モードが高速動作モードＭ２から低速動作モード
Ｍ１に切り替えられた際も、ＣＰＵ１内を流れる電流に
急激な変化が起こらないようにしており、ＣＰＵ１の誤
動作をより確実に防止することができる。
【００３１】尚、後述するように、システムコントロー
ラ３が出力する周波数指示信号は、ＣＰＵ１内のＰＬＬ
回路にも供給され、ＣＰＵ１内での内部クロックＣＬＫ
の周波数を決定する。図５は、第２実施例におけるクロ
ック発生器４の一実施例を示すブロック図である。クロ
ック発生器４は、同図に示す如く接続された発振器４１
と、周波数逓倍回路４２と、係数決定回路４３とからな
る。発振器４１は、一定周波数の信号を周波数逓倍回路
４２に供給し、周波数逓倍回路４２は、係数決定回路４
３から供給される係数Ａを発振器４１から得られる信号
の周波数に乗算する。周波数逓倍回路４２からは、外部
クロックＥＣＬＫが出力される。
ラ３が出力する周波数指示信号は、ＣＰＵ１内のＰＬＬ
回路にも供給され、ＣＰＵ１内での内部クロックＣＬＫ
の周波数を決定する。図５は、第２実施例におけるクロ
ック発生器４の一実施例を示すブロック図である。クロ
ック発生器４は、同図に示す如く接続された発振器４１
と、周波数逓倍回路４２と、係数決定回路４３とからな
る。発振器４１は、一定周波数の信号を周波数逓倍回路
４２に供給し、周波数逓倍回路４２は、係数決定回路４
３から供給される係数Ａを発振器４１から得られる信号
の周波数に乗算する。周波数逓倍回路４２からは、外部
クロックＥＣＬＫが出力される。
【００３２】係数決定回路４３は、システムコントロー
ラ３からの周波数指示信号に応答して係数Ａを決定す
る。例えば、係数決定回路４３は係数Ａを上昇させる第
１の関数及び減少させる第２の関数を格納するＲＯＭテ
ーブルからなる。従って、周波数指示信号が、低速動作
モードＭ１から高速動作モードＭ２への切り替えを示す
場合、第１の関数がＲＯＭテーブルから読み出され、周
波数逓倍回路４２に供給する係数Ａの値は第１の関数に
従って上昇するので、出力される外部クロックＥＣＬＫ
の周波数は徐々に上昇する。他方、周波数指示信号が、
高速動作モードＭ２から低速動作モードＭ１への切り替
えを示す場合、第２の関数がＲＯＭテーブルから読み出
され、周波数逓倍回路４２に供給する係数Ａの値は第２
の関数に従って減少するので、出力される外部クロック
ＥＣＬＫの周波数は徐々に減少する。
ラ３からの周波数指示信号に応答して係数Ａを決定す
る。例えば、係数決定回路４３は係数Ａを上昇させる第
１の関数及び減少させる第２の関数を格納するＲＯＭテ
ーブルからなる。従って、周波数指示信号が、低速動作
モードＭ１から高速動作モードＭ２への切り替えを示す
場合、第１の関数がＲＯＭテーブルから読み出され、周
波数逓倍回路４２に供給する係数Ａの値は第１の関数に
従って上昇するので、出力される外部クロックＥＣＬＫ
の周波数は徐々に上昇する。他方、周波数指示信号が、
高速動作モードＭ２から低速動作モードＭ１への切り替
えを示す場合、第２の関数がＲＯＭテーブルから読み出
され、周波数逓倍回路４２に供給する係数Ａの値は第２
の関数に従って減少するので、出力される外部クロック
ＥＣＬＫの周波数は徐々に減少する。
【００３３】尚、上記第１及び第２の関数は、各々係数
Ａを連続的に変化させるものでも、或いは、係数Ａを段
階的に変化させるものであっても良い。更に、上記第１
及び第２の関数は、係数Ａを直線的に変化させる線形関
数であっても、係数Ａを非直線的に変化させる非線形関
数であっても良い。図６は、ＣＰＵ１の内部構成の要部
を示すブロック図である。同図中、ＣＰＵ１は、大略Ｐ
ＬＬ回路１０１、キャッシュスヌープ回路１０２、キャ
ッシュメモリ１０３及びゲート回路１０４からなる制御
回路部１１と、演算処理部１２とからなる。
Ａを連続的に変化させるものでも、或いは、係数Ａを段
階的に変化させるものであっても良い。更に、上記第１
及び第２の関数は、係数Ａを直線的に変化させる線形関
数であっても、係数Ａを非直線的に変化させる非線形関
数であっても良い。図６は、ＣＰＵ１の内部構成の要部
を示すブロック図である。同図中、ＣＰＵ１は、大略Ｐ
ＬＬ回路１０１、キャッシュスヌープ回路１０２、キャ
ッシュメモリ１０３及びゲート回路１０４からなる制御
回路部１１と、演算処理部１２とからなる。
【００３４】図７は、ＰＬＬ回路１０１の内部構成を示
すブロック図である。同図中、ＰＬＬ回路１０１は、位
相比較器１１１、ローパスフィルタ（ＬＰＦ）１１２及
び電圧制御発振器（ＶＣＯ）１１３からなる。クロック
発生器４から得られる外部クロックＥＣＬＫは、位相比
較器１１１に入力され、ＶＣＯ１１３の出力信号と比較
される。位相比較器１１１の出力信号は、ＬＰＦ１１２
を介してＶＣＯ１１３に供給され、ＶＣＯ１１３の発振
周波数は、システムコントローラ３から得られる周波数
指示信号に基づいて制御される。通常、ＶＣＯ１１３の
出力信号周波数は、ＶＣＯ１１３の入力信号周波数より
高くなるように周波数指示信号に基づいて制御される。
ＶＣＯ１１３の出力信号は、内部クロックＣＬＫとして
ＣＰＵ１の演算処理部１２にゲート回路１０４を介して
供給される。つまり、内部クロックＣＬＫの周波数は、
外部クロックＥＣＬＫの周波数より高い。
すブロック図である。同図中、ＰＬＬ回路１０１は、位
相比較器１１１、ローパスフィルタ（ＬＰＦ）１１２及
び電圧制御発振器（ＶＣＯ）１１３からなる。クロック
発生器４から得られる外部クロックＥＣＬＫは、位相比
較器１１１に入力され、ＶＣＯ１１３の出力信号と比較
される。位相比較器１１１の出力信号は、ＬＰＦ１１２
を介してＶＣＯ１１３に供給され、ＶＣＯ１１３の発振
周波数は、システムコントローラ３から得られる周波数
指示信号に基づいて制御される。通常、ＶＣＯ１１３の
出力信号周波数は、ＶＣＯ１１３の入力信号周波数より
高くなるように周波数指示信号に基づいて制御される。
ＶＣＯ１１３の出力信号は、内部クロックＣＬＫとして
ＣＰＵ１の演算処理部１２にゲート回路１０４を介して
供給される。つまり、内部クロックＣＬＫの周波数は、
外部クロックＥＣＬＫの周波数より高い。
【００３５】図６において、ＰＬＬ回路１０１が出力す
る内部クロックＣＬＫは、ゲート回路１０４及びキャッ
シュスヌープ回路１０２に供給される。キャッシュスヌ
ープ回路１０２は、キャッシュメモリ１０３と接続され
ており、アドレス等を供給することでキャッシュメモリ
１０３のスヌープ機能を実現する。キャッシュメモリ１
０３は、演算処理部１２と接続されており、ゲート回路
１０４を介して得られる内部クロックＣＬＫに同期して
データのキャッシュ機能を実現する。
る内部クロックＣＬＫは、ゲート回路１０４及びキャッ
シュスヌープ回路１０２に供給される。キャッシュスヌ
ープ回路１０２は、キャッシュメモリ１０３と接続され
ており、アドレス等を供給することでキャッシュメモリ
１０３のスヌープ機能を実現する。キャッシュメモリ１
０３は、演算処理部１２と接続されており、ゲート回路
１０４を介して得られる内部クロックＣＬＫに同期して
データのキャッシュ機能を実現する。
【００３６】ゲート回路１０４は、オアゲートからな
り、システムコントローラ３からの節電指示信号のハイ
レベル期間はＰＬＬ回路１０１からの内部クロックＣＬ
Ｋをブロックし、節電指示信号のローレベル期間にのみ
内部クロックＣＬＫを演算処理部１２及びキャッシュメ
モリ１０３に供給する。これにより、ＣＰＵ１の節電モ
ードでは、制御回路部１１の一部のみが動作するため、
消費電力を低く抑さえることができる。
り、システムコントローラ３からの節電指示信号のハイ
レベル期間はＰＬＬ回路１０１からの内部クロックＣＬ
Ｋをブロックし、節電指示信号のローレベル期間にのみ
内部クロックＣＬＫを演算処理部１２及びキャッシュメ
モリ１０３に供給する。これにより、ＣＰＵ１の節電モ
ードでは、制御回路部１１の一部のみが動作するため、
消費電力を低く抑さえることができる。
【００３７】上記各実施例では、本発明がラップトップ
コンピュータに適用されているが、本発明は携帯型端末
装置等の各種携帯型情報処理装置やパーソナルコンピュ
ータ等の情報処理装置に適用しても上記実施例と同様の
効果を得ることができる。以上、本発明を実施例により
説明したが、本発明の範囲内で種々の変形及び改良が可
能であることは言うまでもない。
コンピュータに適用されているが、本発明は携帯型端末
装置等の各種携帯型情報処理装置やパーソナルコンピュ
ータ等の情報処理装置に適用しても上記実施例と同様の
効果を得ることができる。以上、本発明を実施例により
説明したが、本発明の範囲内で種々の変形及び改良が可
能であることは言うまでもない。
【００３８】
【発明の効果】請求項１及び５記載の発明によれば、Ｃ
ＰＵの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。請求項２，３，６及び７記載の発明に
よれば、ＣＰＵの低消費電力化を効果的に実現すること
ができる。
ＰＵの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。請求項２，３，６及び７記載の発明に
よれば、ＣＰＵの低消費電力化を効果的に実現すること
ができる。
【００３９】請求項４及び８記載の発明によれば、ＣＰ
Ｕの動作モードの切り替え時におけうＣＰＵの動作を安
定化することができる。従って、本発明によれば、ＣＰ
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。
Ｕの動作モードの切り替え時におけうＣＰＵの動作を安
定化することができる。従って、本発明によれば、ＣＰ
Ｕの高速化と低消費電力化という２つの相反する要望
を、安価に、且つ、小型化が可能な簡単な構成で満足す
ることができる。
【図１】本発明になる情報処理装置の第１実施例の要部
を示すブロック図である。
を示すブロック図である。
【図２】第１実施例の動作を説明するタイミングチャー
トである。
トである。
【図３】外部クロックの周波数遷移を説明する図であ
る。
る。
【図４】本発明になる情報処理装置の第２実施例の要部
を示すブロック図である。
を示すブロック図である。
【図５】クロック発生器の一実施例を示すブロック図で
ある。
ある。
【図６】ＣＰＵの一実施例を示すブロック図である。
【図７】ＰＬＬ回路の一実施例を示すブロック図であ
る。
る。
１ ＣＰＵ ２ 電源モジュール ３ システムコントローラ ４ クロック発生器 １１ 制御回路部 １２ 演算処理部 ２１ ＤＣ／ＤＣコンバータ ２５，３１ メモリ
Claims (8)
- 【請求項１】 位相ロックドループ（ＰＬＬ）回路を備
えた中央処理装置（ＣＰＵ）の動作モードが第１のモー
ドから第２のモードへ切り替えられる際に、前記ＰＬＬ
回路が位相ロックに要するレイテンシー時間内で、前記
ＣＰＵに供給する外部クロックの周波数を第１の周波数
から第２の周波数へ徐々に上昇させるステップを含む、
クロック供給方法。 - 【請求項２】 前記第１のモードは、前記ＣＰＵの節電
モードである、請求項１記載のクロック供給方法。 - 【請求項３】 前記節電モードでは、前記ＣＰＵの内部
クロックが停止される、請求項２記載のクロック供給方
法。 - 【請求項４】 前記ＣＰＵの動作モードが第２のモード
から第１のモードへ切り替えられる際に、前記ＣＰＵに
供給する外部クロックの周波数を第２の周波数から第１
の周波数へ徐々に減少させるステップを更に含む、請求
項１〜３のいずれか１項記載のクロック供給方法。 - 【請求項５】 可変発振周波数を有し、外部クロックを
発生するクロック発生器と、 位相ロックドループ（ＰＬＬ）回路を有し、前記外部ク
ロックを供給される中央処理装置（ＣＰＵ）とを備え、 該クロック発生器は、モード指示信号に応答して該ＣＰ
Ｕの動作モードが第１のモードから第２のモードへ切り
替えられる際に、前記ＰＬＬ回路が位相ロックに要する
レイテンシー時間内で、前記外部クロックの周波数を第
１の周波数から第２の周波数へ徐々に上昇させる、情報
処理装置。 - 【請求項６】 前記第１のモードは、前記ＣＰＵの節電
モードである、請求項５記載の情報処理装置。 - 【請求項７】 前記節電モードでは、前記ＣＰＵの内部
クロックが停止される、請求項６記載の情報処理装置。 - 【請求項８】 前記クロック発生器は、モード指示信号
に応答して前記ＣＰＵの動作モードが第２のモードから
第１のモードへ切り替えられる際に、該ＣＰＵに供給す
る外部クロックの周波数を第２の周波数から第１の周波
数へ徐々に減少させる、請求項５〜７のいずれか１項記
載の情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306907A JPH11143573A (ja) | 1997-11-10 | 1997-11-10 | クロック供給方法及び情報処理装置 |
| US09/063,014 US6223297B1 (en) | 1997-11-10 | 1998-04-21 | Clock modifying method and information processing apparatus which gradually increase frequency of an external clock to be supplied to processing unit |
| EP06008797A EP1688820A3 (en) | 1997-11-10 | 1998-04-22 | Clock supplying method and information processing apparatus |
| EP98303096A EP0919905A1 (en) | 1997-11-10 | 1998-04-22 | Clock supplying method and information processing apparatus |
| CNB981084168A CN1133911C (zh) | 1997-11-10 | 1998-05-11 | 时钟供给方法和信息处理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306907A JPH11143573A (ja) | 1997-11-10 | 1997-11-10 | クロック供給方法及び情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143573A true JPH11143573A (ja) | 1999-05-28 |
Family
ID=17962714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306907A Pending JPH11143573A (ja) | 1997-11-10 | 1997-11-10 | クロック供給方法及び情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6223297B1 (ja) |
| EP (2) | EP0919905A1 (ja) |
| JP (1) | JPH11143573A (ja) |
| CN (1) | CN1133911C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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