CN1133911C - 时钟供给方法和信息处理装置 - Google Patents

Abstract

建造一种信息处理装置，使得当包含有一个锁相环路(PLL)电路的中央处理器(CPU)(1)的运算方式从第一方式转向第二方式时，在PLL电路进行相位锁定所需要的待等时间内，要被供应给中央处理器(CPU)(1)的外时钟频率从第一频率逐渐增加到第二频率。

Description

时钟供给方法和信息处理装置

本发明一般地涉及时钟供给方法和信息处理装置，尤其涉及一种向具有以不同频率的时钟进行运算的运算方式的中央处理器(CPU)供应时钟的时钟供给方法和一种使用这样的时钟供给方法的信息处理装置。

近年来，由于CPU运算速度的改善，信息处理装置例如使用CPU的个人计算机的性能大大地改善了。但是，随着CPU运算速度的增加，CPU的功率消耗也会上升。因此，特别是对于用在使用电池作电源的便携式信息处理装置中的CPU，存在着两个要被满足的矛盾要求，即增加CPU的运算速度和降低CPU的功率消耗。

在便携式信息处理装置例如膝上型计算机中，当用户携带便携式信息处理装置时，往往用电池作电源，并要求将功率消耗减到最小以延长电池的使用寿命。通常，为了降低CPU的功率消耗，一种建议的方法是在要由CPU处理的信息量大的情形让CPU以高速度运算，在要由CPU处理的信息量小的情形让CPU以低速度运算。更具体地说，当要由CPU处理的信息量大时，将供应给CPU的时钟定到一个高频率，而当要由CPU处理的信息量小时，则将供应给CPU的时钟定到一个低频率或者暂停向CPU供应时钟。

这种控制向CPU供给时钟的方法对于降低信息处理装置例如使用CPU的个人计算机的功率消耗很有效。

但是，在以上述方法控制向CPU供应时钟时，时钟的最大频率越高，CPU的功率消耗越高，在时钟的频率从时钟具有低频率的状态或暂停向CPU供应时钟的状态转向时钟具有最大频率的状态时，供应给CPU的电流变化也越大。因为这一原因，为了抑制由于供应给CPU的电流的这种变化所引起的CPU里面的突然电压降，通常在CPU的电源模块中要配置多个电容器来吸收这个突然的电压降。在近年来市场可买得到的高性能CPU的情形，这些电容器的容量极大，例如说等于1000μF至2000μF的数量级。

如上所述，配置在电源模块中的电容器的容量由于改善CPU的性能而增加。例如，在降压式三端调压器向工作于nV电源电压的CPU供应电源电压的情形，CPU中出现的电压降D由下面的公式描述，式中C表示电容器的容量，R表示CPU中的电阻。

D＝n×(1-exp(-t/RC))V

例如，在一般用在个人计算机中的CPU的情形，电压降D必须抑制在0.1V至0.2V左右。因此，在电源电压n等于3V左右的情形，通过假设例如说调压器振荡频率为100kHz而得到t等于1×10^-5秒，CPU的最大电流消耗为6A以及R对于(3V)/(6A)的电压和电流等于0.5Ω，则如果将电压降D抑制到0.1V就必须把电容器的容量定到590μF，如果将电压降D抑制到0.2V就必须把电容器的容量定到290μF。

在上述计算中，假定了电容器的等效串联电阻(ESR)等于零，因此，电容器的实际容量必须定到一个比上述数值差不多大20％到30％的数值。

因而，由于为了提高CPU的运算速度，必须配备具有大容量的电容器，故此问题在于常规的信息处理装置将变得昂贵，而且因为安装这些电容器需要大的面积，故很难减小信息处理装置的尺寸。另一方面，如果不配备上述电容器，则在转换运算速度时，又会出现大的电压降，  CPU的工作会变得不稳定，从而使得很难增加CPU的运算速度。

因此，本发明的一个总的目的是提供一种消除了上述问题的新颖有用的时钟供给方法和信息处理装置。

本发明的另一个更具体的目的是提供一种能满足两个矛盾要求的时钟供给方法和信息处理装置，即通过使用一种能缩减信息处理装置尺寸的便宜而又简单的结构来增加CPU的运算速度和降低CPU的功率消耗。

本发明的又另一个目的是提供一种时钟供给方法，包括在CPU的运算方式从第一方式转向第二方式时，在PLL电路进行相位锁定所需要的等待时间内将要供应给含有一个锁相环路(PLL)电路的中央处理器(CPU)的外时钟的频率从一个第一频率逐渐增加到第二频率的步骤。根据本发明的时钟供给方法，有可能满足两个矛盾的要求，即通过使用一种能缩减信息处理装置尺寸的便宜而又简单的结构来增加CPU的运算速度和降低CPU的功率消耗。

在时钟供给方法中，第一方式可以是CPU的功率节省方式。此外，CPU的内时钟在功率节省方式下可以暂时停止。在这些情形下，可以有效降低CPU的功率消耗。

时钟供给方法可以进一步包括在CPU的运算方式从第二方式转向第一方式时，将要供应给CPU的外时钟的频率从第二频率逐渐降低到第一频率的步骤。在这一情形，在转换CPU的运算方式时有可能稳定CPU的工作。

本发明的再一个目的是提供一种信息处理装置，包括一个具有可变振荡频率并生成一个外时钟的时钟发生器，和一个具有锁相环路(PLL)电路并用外时钟供应的中央处理器(CPU)，其中时钟发生器当CPU的运算方式根据方式指令信号从第一方式转向第二方式时，在PLL电路进行相位锁定所需的等待时间内，将外时钟的频率从第一频率逐渐增加到第二频率。根据本发明的信息处理装置，有可能满足两个矛盾的要求，即通过使用一种能够缩减信息处理装置尺寸的便宜而又简单的结构来增加CPU的运算速度和降低CPU的功率消耗。

在信息处理装置中，第一方式可以是CPU的功率节省方式。此外，CPU的内时钟在功率节省方式下可以暂时停止。在这些情形下，有可能有效地降低CPU的功率消耗。

在信息处理装置中，时钟发生器可以在CPU的运算方式根据方式指令信号从第二方式转向第一方式时，将要供应给CPU的外时钟的频率从第二频率逐渐降低到第一频率。在这一情形下，有可能在转换CPU的运算方式时稳定CPU的工作。

本发明的其他目的和进一步的特性，通过结合附图阅读下面的详细叙述可以一目了然。

图1是一个系统方框图，示出根据本发明的信息处理装置第一实施例的一个重要部分；

图2(a)至2(c)是计时曲线图，用于说明第一实施例的工作；

图3是一个简图，用于说明外时钟的频率过渡；

图4是一个系统方框图，示出根据本发明的信息处理装置第二实施例的一个重要部分；

图5是一个系统方框图，示出时钟发生器的一个实施例；

图6是一个系统方框图，示出CPU的一个实施例；以及

图7是一个系统方框图，示出PLL电路的一个实施例。

图1是一个系统方框图，示出根据本发明的信息处理装置第一实施例的一个重要部分。信息处理装置的这个第一实施例使用根据本发明的时钟供给方法的第一实施例。在信息处理装置的这个第一实施例中，本发明被应用到一个膝上型计算机上。

在图1中，一个膝上型计算机一般包括一个CPU1，一个电源模块2，一个系统控制器3和一个时钟发生器4。CPU1包括一个控制电路部件11和一个计算处理部件12，控制部件11包括一个PLL电路并根据所输入的外时钟ECLK生成一个具有频率高于外时钟ECLK的内时钟CLK，计算处理部件12则根据内时钟CLK进行各种运算。在这个实施例中，控制电路部件11有一个根据稍后将要叙述的指定功率节省方式的功率节省指令信号暂停内时钟和暂停CPU1内的运算的功能。例如，因特尔奔腾II处理器、因特尔奔腾处理器、因特尔486处理器、AMD K6处理器、AMD K5处理器、AMD486处理器系列等CPU的任何一种都可以用作CPU1。

电源模块2向膝上型计算机的各个部件包括CPU1、系统控制器3以及时钟发生器4供应电源电压。为了抑制外时钟ECLK的频率突然变动时由电流的变化引起的CPU1里面的突然电压降，上面所述的电容器(未示出)都配置在电源模块2里面。

系统控制器3管理整个膝上型计算机的状态，并在将CPU1的运算方式定到功率节省方式时向CPU1供应一个功率节省指令信号。此外，为了使时钟发生器4生成随CPU的运算方式而定的外时钟ECLK，系统控制器3向时钟发生器4供应一个指定外时钟ECLK的频率的频率指令信号。为了方便起见，假定在这个第一实施例中，CPU1除了暂停方式之外，有两种运算方式，即低速度运算方式和高速度运算方式。在低速度运算方式下，根据具有低频率的内时钟CLK进行低速度运算。另一方面，在高速度运算方式下，则根据具有高于上面的低频率的一个高频率的内时钟CLK，以高于进行低速度运算的速度进行高速度运算。

因此，在低速度运算方式，时钟发生器4根据来自系统控制器3的频率指令信号输出一个低频率外时钟ECLK。另一方面，在高速度运算方式，时钟发生器4则根据来自系统控制器3的频率指令信号输出一个高频率的外时钟ECLK。另外，在这一实施例中，当运算方式从低速度运算方式或暂停方式转向高速度运算方式时，时钟发生器4根据来自系统控制器3的频率指令信号在一个预定的时间内将外时钟ECLK的频率逐渐增加到高频率。这个预定时间定得在CPU1的控制电路部分11里面的PLL电路跟随外时钟ECLK的频率变化进行相位锁定所需的等待时间之内。

图2(a)至2(c)是计时曲线图，用于说明这个实施例的工作。图2(a)示出CPU1的工作状态，图2(b)示出从时钟发生器4输出的外时钟ECLK，图2(c)示出从系统控制器3输出的功率节省指令信号。在图2(a)中示出的低速度运算方式(或暂停方式)M1，根据来自系统控制器3的频率指令信号而从时钟发生器4输出的外时钟ECLK具有图2(b)所示的低频率。此外，系统控制器3向CPU1供给一个表示低速度运算方式M1的高电平功率节省指令信号，如图2(c)所示。

当CPU1的运算方式从低速度运算方式M1转向高速度运算方式M2时，从系统控制器3供应给CPU1的功率节省指令信号的电平变为低电平。同时，时钟发生器4根据来自系统控制器3的频率指令信号逐渐增加供应给CPU1的外时钟ECLK的频率。外时钟ECLK的频率在CPU1的控制电路部件11里面的PLL电路跟随外时钟ECLK的频率变化进行相位锁定所需要的等待时间LT之内增加到高速度运算方式M2时的高频率。从运算方式由低速度运算方式M1转向高速度运算方式M2的时刻起经过等待时间LT之后，CPU1表现为高速运算方式下的满负荷运行状态M2A。

在这个等待时间LT内，外时钟ECLK的频率逐渐增加，如图3所示。在图3中，t1，t2，t3，t4，…表示外时钟ECLK的周期，其中t1＞t2＞t3＞t4…。外时钟ECLK的频率在等待时间LT内可以连续增加，也可以步进增加。此外，只要在供应给CPU1的电流中不引入突然的电流变化，外时钟ECLK的频率可以线性增加，也可以非线性增加。

此后，当CPU1的运算方式从高速度运算方式M2转向低速度运算方式M1时，从系统控制器3供应给CPU1的功率节省指令信号的电平变为高电平。同时，时钟发生器4根据来自系统控制器3的频率指令信号在低速度运算方式M1的时刻将供应给CPU1的外时钟ECLK的频率变为低频率。如果CPU1的运算方式此后再从低速度运算方式M1转向高速度运算方式M2，则执行和上面相类似的操作。

在这个实施例中，当CPU1的运算方式从低速度运算方式M1转向高速度运算方式M2时，供应给CPU1的外时钟ECLK的频率逐渐增加，使得供应给CPU1的电流不会突然增加，且不会生成突然的电压降。因为这个缘故，用于在运算方式转换时吸收CPU1里面的电压降目的而配置在电源模块2里面的电容器容量可以定为一个相对较小的数值。结果，就可能实现一个具有小尺寸的廉价膝上型计算机。此外，在CPU1的运算方式由低速度运算方式M1转向高速度运算方式M2时，由于外时钟ECLK的频率在CPU1里面的PLL电路的等待时间LT内逐渐增加，就有可能保证满负荷运行状态M2A下的稳定工作，基本上不需要为了稳定性而延迟CPU的运算。因此，有可能同时增加CPU1的运算速度和降低CPU1的功率消耗。

下一步，将给出本发明的信息处理装置第二实施例的说明。信息处理装置的这个第二实施例使用根据本发明的时钟供给方法的第二实施例。在信息处理装置的这个第二实施例中，本发明也是应用到膝上型计算机上。

图4是一个系统方框图，示出根据本发明的信息处理装置第二实施例的一个重要部分。在图4中，那些与图1的相应部件一样的部件用同一样的标号表示，并将略去对它们的叙述。CPU1、系统控制器3、输入/输出(I/O)控制器32通过一个系统总线38连接。DC/DC转换器21安装在图1所示电源模块2的适当位置，并且这个DC/DC转换器21向膝上型计算机的各个部件包括CPU1、系统控制器3、时钟控制器4供应电源电压。为方便起见，图4仅示出从DC/DC转换器21至时钟发生器4的电源电压供应通路。DC/DC转换器21具有已知的结构，能根据从电源得到的电压V_cc生成多个电源电压例如5V和3V，并且由DC/DC转换器21生成的各种电源电压被供应到膝上型计算机的各个不同部件。

时钟发生器4将外时钟ECLK作为基准时钟供应给CPU1、系统控制器3、DC/DC转换器21等等。存储器25耦连到CPU1，并且这个存储器25存储要被CPU1执行的程序和包括CPU1进行计算期间所得到的中间数据在内的各种数据。同样地，存储器31耦连到系统控制器3，并且这个存储器31存储要被系统控制器3执行的程序和包括系统控制器3进行计算期间所得到的中间数据在内的各种数据。

I/O控制器32在CPU1和系统控制器3的控制下控制连接到CPU1的输入和输出设备。在这个实施例中，硬盘驱动器(HDD)33，软盘驱动器(FDD)34和键盘(K/B)35均连接到I/O控制器作为输入和输出设备。当然，输入和输出设备并不局限于这些。此外，也可以把外部输入和输出设备连接到I/O控制器32，并且HDD33和/或FDD34可以就是外部输入和输出设备。

当CPU1上的负载小的时候，系统控制器3把CPU1的运算方式定到低速度运算方式M1。更具体地说，系统控制器3将一个高电平的功率节省指令信号供应给CPU1。另一方面，当CPU1上的负载大的时候，系统控制器3将CPU1的运算方式定到高速度运算方式M2。更具体地说，系统控制器3将一个低电平的功率节省指令信号供应给CPU1。

当CPU1的运算方式从低速度运算方式M1转向高速度运算方式M2时，系统控制器3向时钟发生器4供应一个频率指令信号，用于增加外时钟ECLK的频率，并且与在上面结合图2(a)至2(c)所述的第一实施例的情形一样，外时钟ECLK的频率在CPU1里面的PLL电路的等待时间LT内逐渐增加。另一方面，当CPU1的运算方式从高速度运算方式M2转向低速度运算方式M1时，系统控制器3向时钟发生器4供应一个频率指令信号，用于降低外时钟ECLK的频率，并且外时钟ECLK的频率逐渐降低，如图2(b)中的虚线所示。因此，这个实施例采取措施使得甚至在CPU1的运算方式从高速度运算方式M2转向低速度运算方式M1时，CPU1里面流动的电流也不会发生突然变化，从而可靠地防止CPU1的错误操作。

正如稍后将要叙述的一样，从系统控制器3输出的频率指令信号还供应给CPU1里面的PLL电路，以便确定CPU1里面的内时钟CLK的频率。

图5是一个系统方框图，示出第二实施例的时钟发生器4的一个实施例。时钟发生器4包括一个振荡器41，一个倍频电路42以及一个耦连得如图5所示的系数确定电路43。振荡器41把一个具有不变频率的信号供应给倍频电路42，倍频电路42用一个由系数确定电路43供给的系数A乘以从振荡器41得到的信号的频率。外时钟ECLK则由倍频电路42输出。

系数确定电路43根据来自系统控制器3的频率指令信号确定系数A。例如，系数确定电路43由存储着一个用于增加系数A的第一函数和一个用于减少系数A的第二函数的只读存储器(ROM)表组成。因此，当频率指令信号指示把运算方式从低速度运算方式M1转向高速度运算方式M2时，从ROM表读出第一函数，并且供给倍频电路42的系数A的数值根据第一函数增加，从而逐渐增加从倍频电路42输出的外时钟ECLK的频率。另一方面，当频率指令信号指示运算方式从高速度运算方式M2转向低速度运算方式M1时，则从ROM表读出第二函数，并且供应给倍频电路42的系数A的数值根据第二函数减少，从而逐渐降低从倍频电路42输出的外时钟ECLK的频率。

上面叙述的第一和第二函数可以连续改变系数A，也可以步进方式改变系数A。而且，第一和第二函数可以是用于以线性方式改变系数A的线性函数，也可以是用于以非线性方式改变系数A的非线性函数。

图6是一个系统方框图，示出CPU1的内部结构的一个重要部分。在图6中，CPU1一般包括控制电路部件11和计算处理部件12，并且控制电路部件11包括一个PLL电路101，一个高速缓存探测电路1 02，一个高速缓冲存储器103和一个门电路104。

图7是一个系统方框图，示出PLL电路101的内部结构。在图7中，PLL电路101包括一个相位比较器111，一个低通滤波器(LPF)112和一个电压控制振荡器(VCO)113。从时钟发生器4获得的外时钟ECLK输入到相位比较器111并与VCO113的输出信号相比较。相位比较器111的输出信号经由LPF112供应给VCO113，并根据从系统控制器3得到的频率指令信号控制VCO113的振荡频率。通常，根据频率指令信号控制VCO113的输出信号频率，以使它变得高于VCO113的输入信号频率，VCO113的输出信号经由门电路104供应到CPU1的计算处理部件12作为内时钟CLK。换句话说，内时钟CLK的频率高于外时钟ECLK的频率。

在图6中，从PLL电路101输出的内时钟CLK供应到门电路104和高速缓存探测电路102。高速缓存探测电路102耦连到高速缓冲存储器103，并通过向高速缓冲存储器103供应地址之类的数据实现高速缓冲存储器103的探测功能。高速缓冲存储器103耦连到计算处理部件12并以与经由门电路104获得的内时钟CLK同步的方式实现数据高速缓存功能。

门电路104由一个或门组成。这个门电路104在来自系统控制器3的功率节省指令信号高电平周期期间阻断来自PLL电路101的内时钟CLK，并且仅在功率节省指令信号的低电平周期期间把内时钟供应给计算处理部件12和高速缓冲存储器103。结果，在CPU1的功率节省方式下，仅有的控制电路部件11的一部分工作，功率消耗被压到一个低数值。

在上面所述的各个实施例中，本发明均被应用到膝上型计算机上。但是，当本发明应用到便携式终端设备之类的便携式信息处理装置和个人计算机之类的各种信息处理装置上时，也可能获得和在上述实施例中所能得到的类似效果。

另外，本发明并不局限于这些实施例，而是可以作出各种不同的变例和修改，不需要脱离本发明的范围。

Claims (10)

1.一种时钟供给方法，其特征在于步骤：

当中央处理器的运算方式从第一方式转向第二方式时，在锁相环路电路进行相位锁定所需要的等待时间内，将要被供应给包含有一个锁相环路电路的中央处理器的外时钟的频率从第一频率逐渐增加到第二频率，

其中第一方式是中央处理器的功率节省方式而第二方式是中央处理器的高速运算方式，

以及其中，中央处理器的内时钟在功率节省方式下暂时停止。

2.根据权利要求1的时钟供给方法，其特征还在于步骤：

当中央处理器的运算方式从第二方式转向第一方式时，供应给中央处理器的外时钟的频率从第二频率逐渐降低到第一频率。

3.一种信息处理装置，其特征在于：

一个时钟发生器(4)，具有一个可变的振荡频率并生成一个外时钟；以及

一个中央处理器(1)，具有一个锁相环路电路并靠外时钟供给；

所述时钟发生器(4)在中央处理器的运算方式根据方式指令信号从第一方式转向第二方式时，在锁相环路电路进行相位锁定所需要的等待时间之内，将外时钟的频率从第一频率逐渐增加到第二频率，

其中，第一方式是中央处理器(1)的功率节省方式而第二方式是中央处理器的高速运算方式，

以及其中，中央处理器(1)的内时钟在功率节省方式下暂时停止。

4.根据权利要求3的信息处理装置，其特征在于当中央处理器的运算方式根据方式指令信号从第二方式转向第一方式时，所述时钟发生器(4)将供应给中央处理器(1)的外时钟的频率从第二频率逐渐降低到第一频率。

5.一种改变处理器时钟的方法，所述处理器具有锁相环路电路，该电路根据输入信号的频率输出处理器时钟，所述方法包括：

产生处理器外时钟信号；

将所述外部输入时钟信号提供到锁相环路上作为输入信号；以及

当处理器的运算方式从第一方式转向第二方式时，在锁相环路电路进行相位锁定所需要的等待时间内，将所述外时钟频率从第一频率逐渐增加到第二频率，

其中，第一方式是处理器的功率节省方式而第二方式是中央处理器的高速运算方式，

以及其中，处理器的内时钟在功率节省方式下暂时停止。

6.根据权利要求5所述的改变时钟的方法，其特征在于还包括：

当处理器的运算方式从第二方式转向第一方式时，将所述外时钟频率从第二频率逐渐降低到第一频率。

7.一种信息处理装置，包括：

具有内锁相环路的处理器，所述锁相环路具有一个根据基准信号提供时钟信号的输出，所述基准信号的频率低于所述时钟信号的频率；

所述处理器外部的可变频率信号发生器，所述发生器提供所述基准信号，所述信号发生器根据指令信号以允许锁相环路保持相位锁定的变化率在第一频率和第二频率之间改变所述基准信号的频率。

8.根据权利要求7所述的信息处理装置，其特征在于所述基准频率是阶梯可变的。

9.根据权利要求7所述的信息处理装置，其特征在于所述基准频率是连续可变的。

10.一种改变处理器时钟的方法，所述处理器具有锁相环路电路，该电路根据输入信号的频率输出处理器时钟，所述方法包括：

产生处理器外时钟信号；

将所述外时钟信号提供到锁相环路上作为输入信号；以及

当处理器的运算方式从第一方式转向第二方式时，在锁相环路电路进行相位锁定所需要的等待时间内，将所述外时钟信号频率从第一频率逐渐降低到第二频率，

其中，第一方式是处理器的功率节省方式而第二方式是中央处理器的高速运算方式，

以及其中，处理器的内时钟在功率节省方式下暂时停止。

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