JP4027874B2

JP4027874B2 - クロック変更回路

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Publication number: JP4027874B2
Application number: JP2003355061A
Authority: JP
Inventors: 聡松井; 幸浩小沢; 清次末武
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-10-15
Filing date: 2003-10-15
Publication date: 2007-12-26
Anticipated expiration: 2023-10-15
Also published as: US20050083098A1; US7012454B2; JP2005122374A

Description

本発明は、一般に所望の周波数のクロック信号を生成する回路に関し、詳しくはクロック信号をある周波数から別の周波数に変化させるクロック変更回路に関する。

半導体集積回路等の大規模な論理回路においては、消費電力を削減するために、回路内でのクロックの供給を必要に応じて制御する技術が重要となっている。特に、電力の消費量が問題となる携帯用機器では、そのような技術が広く用いられる。

従来、クロックの供給開始・停止に係る制御は、システムとしては特に行われることなく、電源の投入及び切断に伴い、クロックを供給開始したり停止したりするのが通常の構成であった。しかし携帯用機器が普及しかつ回路規模が増大するに伴って、クロック配線に付随する負荷容量により消費される待機電力が無視できなくなり、クロックの開始・停止を制御することが必要になっている。

通常の動作周波数でのクロック動作状態からスタンバイ等のクロック停止状態へ遷移する場合、またはクロック停止状態から復帰する場合、従来の構成においては、クロックをいきなり停止、またはクロックをいきなり通常の動作周波数で発振していた。このようにクロックを急激に変化させると、クロックを使用する回路において消費電流量が急激に変化し、半導体集積回路内部に搭載しているレギュレータに電圧異常が起きる可能性がある。

従って、通常の動作周波数でのクロック動作状態とクロック停止状態との間において、クロック周波数を段階的に変化させていくことが望ましい。これを実現するためには、クロック周波数を切り替える機能を有したクロック生成回路が必要となるが、そのような回路が例えば特許文献１乃至３に示される。

特許文献１に示される回路は、高速で動作する発振器と、複数の歯抜けクロックを出力する歯抜けクロック回路と、分周器とから構成され、歯抜けクロック回路で元となる周波数系を出力し、分周器で単純に分周し出力する。

特許文献２では、画像記録装置において、原クロック発生手段からの原クロックを間引いて出力する間引き手段と、間引き後のクロックを固定の分周比で分周し画像記録用の画素クロックとして出力する分周手段とが用いられる。

特許文献３では、電源電圧に応じた分周設定値でもって原振クロックを分周する構成とし、構成ビット数を多くしておくか、または分周設定値の数を増やすことによって、ハードウェアに新たに分周回路を追加することなく、原振クロックをより多くの分周比で分周することができるようにしている。
特開２０００−１８３７２９号公報特開２００１−２１３００２号公報特開２００２−２０２８２９号公報

上記特許文献の技術は、クロック周波数を切り替え可能なクロック生成回路を示すのみであり、動作モード切替に応じてクロックを段階的にスピードアップしていく或いは段階的にスピードダウンしていくための構成は示されていない。また従来技術には、クロックのスピードアップ動作をソフトウェアにより制御するという方法もあるが、高速な動作に対応できないという難点があり、また１/ｎと１/ｎ＋１の間のクロックを生成することができないという不具合がある。

以上を鑑みて、本発明は、動作モードの変更に応答してクロック周波数を段階的に変化させていくことが可能なクロック変更回路を提供することを目的とする。

本発明によるクロック変更回路は、原クロック信号の周波数を制御して出力クロック信号を生成するクロック生成回路と、該出力クロック信号で動作する外部回路の第１の動作モードから第２の動作モードへの切り替えを示す動作モード切替信号に応じて該クロック生成回路を制御することで、該第１の動作モードでの第１の周波数から該第２の動作モードでの第２の周波数に該出力クロック信号を変化させる途中に、該第１の周波数と該第２の周波数の間の第３の周波数を介在させる制御回路を含み、該クロック生成回路は、ある設定されたパルス数毎に所定数のパルスを選択して通過させそれ以外のパルスを間引く動作を実行することにより前記原クロック信号の周波数のｎ／ｍ（ｎ及びｍは整数）の周波数のクロック信号を生成し、該ｎ／ｍの周波数のクロック信号を前記第３の周波数の出力クロック信号として所定の期間持続させることを特徴とする。

本発明の実施例によれば、上記クロック生成回路は、該原クロック信号を分周して１つ又は複数の分周クロック信号を生成する分周回路と、該原クロック信号と該分周クロック信号から１つを選択クロック信号として選択する選択回路と、該選択クロック信号のパルスを間引くことで出力クロック信号を生成する歯抜けクロック生成回路を含み、該制御回路は該動作モード切替信号に応じて該選択回路の選択動作と該歯抜けクロック生成回路の間引き動作とを制御することを特徴とする。

本発明においては、制御回路が、モード切替信号に応じてクロック生成回路（セレクタ回路及び歯抜けクロック生成回路）を制御し、動作モードの切り換わり時にクロック信号を段階的に変化させる。即ち、通常の動作周波数でのクロック動作状態からクロック停止状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に減少するようにクロック信号を制御し、クロック停止状態から通常の動作周波数でのクロック動作状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に増大するようにクロック信号を制御する。これによりクロックの急激な変化を避けて、クロックを使用する回路における消費電流量が急激に変化することを防ぎ、レギュレータの電圧異常を防止することができる。

また分周回路と歯抜け回路とを併用することで、分周回路だけでは生成できないｎ／ｍ（ｎ及びｍは整数）の任意の周波数のクロック信号を生成することが可能となる。これにより、クロック周波数の変化をよりきめ細かな変化とすることが可能となる。またハードウェアに基づく制御であるので、従来のようにソフトウェアにより制御する構成と異なり、高速な動作に対応することができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図１は、本発明によるクロック変更回路の構成を示すブロック図である。

図１のクロック変更回路１０は、分周器１１、セレクタ回路１２、歯抜けクロック生成回路１３、及び制御回路１４を含む。分周器１１及びセレクタ回路１２には、クロック信号ＣＬＫが入力される。分周器１１は、クロック信号ＣＬＫを分周することで、例えば１／２分周のクロック信号、１／４分周のクロック信号、１／８分周のクロック信号、及び１／１６分周のクロック信号を生成する。

セレクタ回路１２は、制御回路１４からの指示により、分周器１１が出力する複数の分周クロック信号と原クロックであるクロック信号ＣＬＫとから、１つのクロック信号を選択する。選択されたクロック信号は、歯抜けクロック生成回路１３に供給される。

歯抜けクロック生成回路１３は、制御回路１４の制御の下で動作し、セレクタ回路１２から供給される選択クロック信号のクロックパルスを間引くことで、歯抜けクロック信号ＳＵＢＣＬＫを生成する。

制御回路１４は、動作モードの切り換わりを示すモード切替信号ＳＴＡＲＴ、ＳＬＥＥＰ、ＳＴＯＰ、ＳＨＵＴＤＯＷＮ等を入力として供給される。モード切替信号ＳＬＥＥＰはスリープモードへの状態遷移を示し、信号ＳＴＯＰは停止モードへの状態遷移を示し、信号ＳＨＵＴＤＯＷＮは電源遮断状態への遷移を示す。モード切替信号ＳＴＡＲＴは、これらの各状態からの復帰を示す信号である。

制御回路１４は、これらモード切替信号に応じてセレクタ回路１２及び歯抜けクロック生成回路１３を制御し、動作モードの切り換わり時にクロック信号を段階的に変化させる。即ち、通常の動作周波数でのクロック動作状態からクロック停止状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に減少するようにクロック信号を制御し、クロック停止状態から通常の動作周波数でのクロック動作状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に増大するようにクロック信号を制御する。

歯抜けクロック生成回路１３は、カウンタ回路２１、比較器２２、及びアンド回路２３を含む。カウンタ回路２１は、制御回路１４からのリセット信号が指示するタイミングでリセットされると、セレクタ回路１２から供給される選択クロック信号のパルスのカウントを開始する。カウンタ回路２１によるカウント値は比較器２２に供給される。

比較器２２は、カウンタ回路２１からのカウント値と制御回路１４から供給されるパルス数設定値とを比較する。カウント値がパルス数設定値以下の場合には、比較器２２は、その出力であるＥＮＡＢＬＥ信号をＨＩＧＨにする。これによりカウント値がパルス数設定値以下の場合に、アンド回路２３は、セレクタ回路１２から供給される選択クロック信号を通過させる。またカウント値がパルス数設定値より大きい場合には、アンド回路２３は、セレクタ回路１２から供給される選択クロック信号を遮断する。

なお比較器２２には、制御回路１４からビット数設定値が供給される。このビット数設定値は、カウント値及びパルス数設定値の比較対象となるビット数を示す情報である。従って、パルス数設定値が同一であってもビット数設定値が異なれば結果は異なる。例えば、ビット数設定値が３でパルス数設定値が３である場合には、３ビットが比較対象となり、８（＝２^３）個のパルスのうちで最初の３つが供給される間はＥＮＡＢＬＥ信号がＨＩＧＨになる。またビット数設定値が４でパルス数設定値が３である場合には、４ビットが比較対象となり、１６（＝２^４）個のパルスのうちで最初の３つが供給される間はＥＮＡＢＬＥ信号がＨＩＧＨになる。このようにして、パルス数設定値とビット数設定値との組み合せによって、選択クロック信号のパルスの間引き率を制御することができる。

制御回路１４は、制御信号生成回路２４、時間選択回路２５、タイマ２６、レジスタ２７、及びレジスタ２８を含む。制御信号生成回路２４及び時間選択回路２５は、動作モードの切り換わりを示すモード切替信号ＳＴＡＲＴ、ＳＬＥＥＰ、ＳＴＯＰ、ＳＨＵＴＤＯＷＮ等を入力として供給される。

時間選択回路２５は、供給されるモード切替信号に応じて、各クロック周波数の継続時間を選択する。時間選択回路２５は、選択した継続時間を示す信号をタイマ２６に供給する。タイマ２６は、選択された継続時間を計測し、例えば継続時間の終了に到るまで制御信号生成回路２４に供給する信号をアサートする。時間選択回路２５は、タイマ２６からの信号が示す継続時間の間、セレクタ回路１２及び歯抜けクロック生成回路１３を制御して所定の周波数（所定のパルス数）のクロック信号を生成させる。

具体的には、時間選択回路２５は、レジスタ２７及び２８にそれぞれパルス数設定値及びビット数設定値を設定すると共に、カウンタ回路２１をリセットして間引き動作を初期化し、セレクタ回路１２に選択信号を供給して所望のクロック信号を選択させる。レジスタ２７及び２８にそれぞれ格納されるパルス数設定値及びビット数設定値は、比較器２２に供給される。これにより、セレクタ回路１２、カウンタ回路２１、及び比較器２２が前述の説明のように動作して、所望の比率でのクロックパルスの間引き動作を実行する。

図２は、各モード切替信号に対するクロック遷移パターン及び継続時間を示す図である。クロック遷移パターンはクロック遷移の仕方を示すものであり、各モード切替信号に応じて制御信号生成回路２４が選択する。継続時間は、各モード切替信号に応じて時間選択回路２５が選択する。時間選択回路２５は継続時間の設定を内部のレジスタにデータとして格納する構成としてよい。

例えば、停止モードへの状態遷移を示すモード切替信号ＳＴＯＰがアサートされた場合には、制御信号生成回路２４が３／４→１／２→１／４のクロック遷移パターンを選択し、これに応じた制御動作を実行する。また時間選択回路２５が継続時間として１ｍｓを選択する。従って、通常のクロック周波数から開始して、３／４のクロック周波数が１ｍｓの期間持続し、次に１／２のクロック周波数が１ｍｓの期間持続し、更に１／４のクロック周波数が１ｍｓの期間持続することで、段階的に単位時間あたりのパルス数が減少し、最終的にクロックが停止される。

また例えば、スリープモードへの状態遷移を示すモード切替信号ＳＬＥＥＰがアサートされた場合には、制御信号生成回路２４が７／８→３／４→５／８→１／２→３／８→１／４→１／８のクロック遷移パターンを選択し、これに応じた制御動作を実行する。また時間選択回路２５が継続時間として１ｍｓを選択する。従って、通常のクロック周波数から開始して、各クロック周波数が１ｍｓの期間持続しながら段階的に単位時間あたりのパルス数が減少し、最終的にクロックが停止される。

また電源遮断状態への遷移を示すモード切替信号ＳＨＵＴＤＯＷＮがアサートされた場合には、通常のクロック周波数から開始して、１／２のクロック周波数が１ｍｓの期間持続した後にクロックが停止される。また復帰を示すモード切替信号ＳＴＡＲＴがアサートされた場合には、クロック停止状態から開始して、１／４のクロック周波数が５００μｓの期間持続し、次に１／２のクロック周波数が５００μｓの期間持続し、更に３／４のクロック周波数が５００μｓの期間持続することで、段階的に単位時間あたりのパルス数が増加し、最終的に通常のクロック周波数に到る。

図３は、クロック信号の分周及び間引き動作について説明するための図である。

図３の最上段には、原クロックであるクロック信号ＣＬＫを示す。第２段目は、クロック信号ＣＬＫに基づいて分周器１１が生成する分周クロック信号を示す。この例では、周波数を１／２にした２分周のクロック信号、周波数を１／３にした３分周のクロック信号、周波数を１／４にした４分周のクロック信号が生成される。第３段目は、セレクタ回路１２が選択した選択クロック信号を示す。この例では、分周器１１が出力する分周クロック信号のうちで３分周のクロック信号（１／３の周波数のクロック信号）を選択している。

図３の最下段には、歯抜けクロック生成回路１３が選択クロック信号に対してパルスの間引き動作をすることで生成した歯抜けクロック信号ＳＵＢＣＬＫを示す。この例では、３分周の選択クロック信号において５つのパルス毎に２つのパルスを選択することで（３つのパルスを遮断することで）、２／１５の周波数（単位時間あたりのパルス数）の歯抜けクロック信号ＳＵＢＣＬＫを生成している。

なお図３の例では、５つのパルス毎に１番目と３番目の２つのパルスを選択している。それに対して図１の構成では、ある設定されたパルス数毎に最初の所望の数のパルスを選択する構成、即ち５つのパルスから２つのパルスを選択する場合であれば、１番目と２番目の連続した２つのパルスを選択する構成となっている。図１の歯抜けクロック生成回路１３の構成を変形することで、図３に示すように連続しないパルスを選択するように構成することは容易であり、何れの位置のパルスを選択するかということは本発明において本質的な事項ではない。図１の構成は、ある意味では最も単純な回路構成により歯抜けクロック生成手段を構成している。

図５は、歯抜けクロック生成回路の変形の一例を示す図である。図５の回路は、カウンタ回路２１、比較器２２Ａ乃至２２Ｃ、レジスタ２７Ａ、２７Ｂ、２７Ｃ、２８Ａ、２８Ｂ、２８Ｃ、ＡＮＤ回路３１、及びＯＲ回路３２を含む。レジスタ群は、図１のレジスタ２７及び２８と同様にパルス数設定値及びビット数設定値を格納する。ここで各レジスタのパルス数設定値の大小関係は、レジスタ２７Ａ＜レジスタ２７Ｂ＜レジスタ２７Ｃの順番とする。比較器２２Ａ及び２２Ｃは、図１の比較器２２と同様にカウント値がパルス値設定値以下の場合にＨＩＧＨレベルを出力する。比較器２２Ｂは、カウント値がパルス値設定値以下の場合にＬＯＷレベルを出力する。図６に、比較器２２Ａ乃至２２Ｃのそれぞれの出力信号Ａ乃至Ｃの波形を示す。これらの出力信号について、ＡＮＤ回路３１及びＯＲ回路３２による論理演算を施すことで、図６に示されるようなＥＮＡＢＬＥ信号が得られる。このようにして、図３の２／１５クロックに対応したイネーブル信号を出力することができる。更に１番目、３番目、５番目のパルスを選択する等により複雑な歯抜けクロックを生成する場合も、レジスタ２７Ｂ及び２８Ｂ並びにレジスタ２７Ｃ及び２８Ｃと、比較器２２Ｂ並びに比較器２２Ｃとからなるセットを更に増やすことで同様に対応可能である。

図４は、スリープ状態から復帰する場合の動作を例としてクロック遷移について説明するタイミング図である。図４の例では、スリープ状態から復帰する場合に、１／８→１／４→３／８→１／２→５／８→３／４→７／８の各段階を経て、通常のクロック周波数に復帰する動作を示す。図２の例では、復帰動作（ＳＴＡＲＴ）の場合には一律に１／４→１／２→３／４のクロック遷移パターンを選択する構成としたが、元の状態がスリープ状態であるか停止状態であるか等に応じて、異なるクロック遷移パターンを選択する構成としてもよいことはいうまでもない。

図４において、スリープ状態から開始して、まず第１の継続時間においてレジスタ２７及び２８は両方共に１を指示する。図４の表示においては説明の便宜上、レジスタ２７についてはパルス数設定値を示すが、レジスタ２８については格納されるビット数設定値そのものではなく、ビット数設定値ｎが示す総カウント数（２^ｎ）を示している。このような表示に従えば、パルス数設定値／総カウント数の割合でパルスが歯抜け選択されることになる。

第１の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数は両方共に１であるので、歯抜けクロック生成回路１３は全てのパルスを選択する。このときセレクタ回路１２は、１／８の周波数のクロック信号を選択クロックとして出力する。歯抜けクロック生成回路１３がこの選択クロックをそのまま歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／８）×（１／１）で１／８のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり１つのパルス数）となる。

第２の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数は両方共に１であるので、歯抜けクロック生成回路１３は全てのパルスを選択する。このときセレクタ回路１２は、１／４の周波数のクロック信号を選択クロックとして出力する。歯抜けクロック生成回路１３がこの選択クロックをそのまま歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／４）×（１／１）で１／４のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり２つのパルス数）となる。

第３の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数はそれぞれ３及び４である。このときセレクタ回路１２は、１／２の周波数のクロック信号を選択クロックとして出力する。歯抜けクロック生成回路１３が、この選択クロックの４つのパルス毎に３つのパルスを選択し、歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／２）×（３／４）で３／８のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり３つのパルス数）となる。

第４の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数は両方共に１であるので、歯抜けクロック生成回路１３は全てのパルスを選択する。このときセレクタ回路１２は、１／４の周波数のクロック信号を選択クロックとして出力する。歯抜けクロック生成回路１３がこの選択クロックをそのまま歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／２）×（１／１）で１／２のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり４つのパルス数）となる。

第５の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数はそれぞれ５及び８である。このときセレクタ回路１２は、原クロック信号ＣＬＫを選択クロックとして出力する。歯抜けクロック生成回路１３が、この選択クロックの８つのパルス毎に５つのパルスを選択し、歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／１）×（５／８）で５／８のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり５つのパルス数）となる。

第６の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数はそれぞれ３及び４である。このときセレクタ回路１２は、原クロック信号ＣＬＫを選択クロックとして出力する。歯抜けクロック生成回路１３が、この選択クロックの４つのパルス毎に３つのパルスを選択し、歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／１）×（３／４）で３／４のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり６つのパルス数）となる。

第７の継続時間において、レジスタ２７のパルス数設定値及びレジスタ２８の示す総カウント数はそれぞれ７及び８である。このときセレクタ回路１２は、原クロック信号ＣＬＫを選択クロックとして出力する。歯抜けクロック生成回路１３が、この選択クロックの８つのパルス毎に７つのパルスを選択し、歯抜けクロック信号ＳＵＢＣＬＫとして出力する。結果として、（１／１）×（７／８）で７／８のクロック周波数（クロック信号ＣＬＫの８パルスの時間あたり７つのパルス数）となる。

このようにして、スリープ状態から復帰する場合に、１／８→１／４→３／８→１／２→５／８→３／４→７／８の各段階を経て、通常のクロック周波数に復帰することができる。

上記のように本発明においては、制御回路が、モード切替信号に応じてセレクタ回路及び歯抜けクロック生成回路を制御し、動作モードの切り換わり時にクロック信号を段階的に変化させる。即ち、通常の動作周波数でのクロック動作状態からクロック停止状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に減少するようにクロック信号を制御し、クロック停止状態から通常の動作周波数でのクロック動作状態に移行する場合には、単位時間あたりのクロック信号のパルス数が段階的に増大するようにクロック信号を制御する。これによりクロックの急激な変化を避けて、クロックを使用する回路における消費電流量が急激に変化することを防ぎ、レギュレータの電圧異常を防止することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明によるクロック変更回路の構成を示すブロック図である。各モード切替信号に対するクロック遷移パターン及び継続時間を示す図である。クロック信号の分周及び間引き動作について説明するための図である。スリープ状態から復帰する場合の動作を例としてクロック遷移について説明するタイミング図である。歯抜けクロック生成回路の変形の一例を示す回路図である。図５の回路の信号を示す信号波形図である。

符号の説明

１０クロック変更回路
１１分周器
１２セレクタ回路
１３歯抜けクロック生成回路
１４制御回路
２１カウンタ回路
２２比較器
２３アンド回路
２４制御信号生成回路
２５時間選択回路
２６タイマ
２７レジスタ
２８レジスタ

Claims

原クロック信号の周波数を制御して出力クロック信号を生成するクロック生成回路と、
該出力クロック信号で動作する外部回路の第１の動作モードから第２の動作モードへの切り替えを示す動作モード切替信号に応じて該クロック生成回路を制御することで、該第１の動作モードでの第１の周波数から該第２の動作モードでの第２の周波数に該出力クロック信号を変化させる途中に、該第１の周波数と該第２の周波数の間の第３の周波数を介在させる制御回路
を含み、該クロック生成回路は、ある設定されたパルス数毎に所定数のパルスを選択して通過させそれ以外のパルスを間引く動作を実行することにより前記原クロック信号の周波数のｎ／ｍ（ｎ及びｍは整数）の周波数のクロック信号を生成し、該ｎ／ｍの周波数のクロック信号を前記第３の周波数の出力クロック信号として所定の期間持続させることを特徴とするクロック変更回路。
該制御回路は、該第３の周波数を該第１の周波数と該第２の周波数の間で段階的に変化させるように該クロック生成回路を制御することを特徴とする請求項１記載のクロック変更回路。
該クロック生成回路は、
分周動作を実行する分周回路と
パルスを間引く動作を実行する歯抜けクロック生成回路
を含むことを特徴とする請求項１記載のクロック変更回路。
該クロック生成回路は、
該原クロック信号を分周して１つ又は複数の分周クロック信号を生成する分周回路と、
該原クロック信号と該分周クロック信号から１つを選択クロック信号として選択する選択回路と、
該選択クロック信号のパルスを間引くことで出力クロック信号を生成する歯抜けクロック生成回路
を含み、該制御回路は該動作モード切替信号に応じて該選択回路の選択動作と該歯抜けクロック生成回路の間引き動作とを制御することを特徴とする請求項１記載のクロック変更回路。
該制御回路は、該第３の周波数を維持する時間の長さをデータとして格納する記憶回路を含むことを特徴とする請求項４記載のクロック変更回路。
該記憶回路は、該データを該動作モード切替信号の種類に応じて複数格納することを特徴とする請求項５記載のクロック変更回路。
該制御回路は、該歯抜けクロック生成回路によるパルスの間引き率を設定するレジスタを更に含むことを特徴とする請求項４記載のクロック変更回路。
該レジスタは、該パルスの間引き率を該動作モード切替信号の種類に応じて複数格納することを特徴とする請求項７記載のクロック変更回路。
該動作モード切替信号は複数種類の動作モード切替信号を含み、該動作モード切替信号の種類に応じて該制御回路は該クロック生成回路の制御を切り替えることを特徴とする請求項１記載のクロック変更回路。
該動作モード切替信号は、該外部回路の動作を停止する状態への遷移を示す動作モード切替信号と、該外部回路の動作を復帰する状態への遷移を示す動作モード切替信号を含むことを特徴とする請求項９記載のクロック変更回路。