KR100826975B1 - 클럭 생성 회로 및 클럭 생성 방법 - Google Patents

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Abstract

본 발명은 클럭 생성 회로에 관한 것으로, 더욱 상세하게는 외부 클럭 주기를 N 배로 분주되고, 각각 360/2N의 위상차를 갖는 내부 클럭 2N 개의 라이징 에지를 사용하여 듀티가 일정하며 외부 클럭 주기와 동일한 주기를 갖는 고주파 클럭을 생성함으로써 반도체 장치의 동작 안정성과 속도를 개선하는 클럭 발생 회로에 관한 것이다.

Description

클럭 생성 회로 및 클럭 생성 방법{A circuit of clock generator and the method of clock Generating}
도 1은 본 발명의 실시예에 따른 클럭을 생성하기 위한 블럭도.
도 2는 도 1의 클럭생성부의 일예로 도시한 회로도.
도 3은 도 2와 관련된 신호 파형도.
본 발명은 클럭 생성 회로에 관한 것으로, 더욱 상세하게는 내부 클럭으로 외부 클럭에 동기되는 클럭을 생성하는 클럭 생성 회로에 관한 것이다.
일반적으로, DDR(Double Data Rate) 디램(DRAM)은, 외부 클럭과 같은 주기를 갖는 내부 클럭과, 외부 클럭과 180도 위상차를 내부 클럭을 생성하여 이들의 라이징에 맞추어 신호를 출력함으로써 외부 클럭 1주기 동안 1개의 데이터 핀으로 2개의 신호를 출력하여, 반도체 장치의 동작 속도를 높인다.
그러나, 외부 클럭 주기가 더욱 고속화되는 상황에서 디램 내부의 동작을 안정적으로 수행하기 위해서는 외부 클럭 주기를 분주하여 내부 클럭을 생성하고 이에 맞추어 디램 내부의 동작을 수행하여야 한다. 그리고, 디램의 외부로 신호를 출 력할 때는 다시 외부 클럭에 동기시켜야 한다. 따라서, 내부 클럭을 기반으로 외부 클럭에 동기되는 클럭을 생성하여야 한다.
그러나, 내부 클럭을 기반으로 외부 클럭에 동기되는 새로운 클럭을 생성하는 경우, 트랜지스터의 특성으로 인하여 그 주기는 동일하지만, 클럭간의 듀티를 정확히 맞추기는 쉽지 않다.
따라서, 내부 클럭을 기반으로 외부 클럭 주기와 동일하며 듀티가 정확한 클럭을 생성할 필요가 있다.
따라서, 본 발명의 목적은, 내부 클럭으로 외부 클럭의 주기와 같은 클럭을 생성하는 클럭 생성 회로 및 클럭 생성 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 내부 클럭으로 듀티가 일정한 고속의 클럭을 생성하는 클럭 생성 회로 및 클럭 생성 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 데이터 핀으로 데이터 신호를 출력하는데 이용되는 클럭을 생성하는 클럭 생성 회로는, 외부 클럭에 의해 생성된 내부 클럭을 분주시키는 분주부; 및 상기 분주부를 통해 분주된 분주 클럭을 조합하여 듀티가 일정하며 상기 외부 클럭과 주기가 같은 클럭을 생성하는 클럭생성부;를 포함하여 구성되는 것을 특징으로 한다.
상기 분주부는 상기 내부 클럭을 N배 분주시켜 2N개의 분주 클럭을 생성하며, 각각의 상기 분주 클럭 간에는 360/2N도 위상차를 갖는 것이 바람직하다.
상기 클럭생성부는 각각의 상기 분주 클럭을 반전시켜 반전 분주 클럭을 생성하는 제 1 인버터군; 및 각각의 상기 반전 분주 클럭을 다시 반전시켜 지연 분주 클럭을 생성하는 제 2 인버터군;을 포함하여 구성되는 증폭부; 및 상기 증폭부로부터 지연 또는 반전된 분주 클럭을 조합하여 출력 클럭을 생성하는 코딩부;를 포함하여 구성되는 것을 특징으로 한다.
상기 코딩부는 상기 분주 클럭을 2개씩 낸드 조합하여 N개의 제1 중간 펄스를 생성하는 제 1 중간 펄스 발생부와 상기 N개의 제 1 중간 펄스를 낸드 조합하여 상기 제 1 클럭을 생성하는 제 1 펄스 발생부를 포함하고, 상기 외부 클럭과 동일한 주기 및 위상을 갖는 듀티가 일정한 제 1 클럭을 생성하는 제 1 클럭 출력부; 및 상기 제 1 중간 펄스 발생부에 입력되는 신호들과 각각 360/2N의 위상차를 갖는 상기 분주 클럭을 2개씩 낸드 조합하여 N개의 제 2 중간 펄스를 생성하는 제 2 중간 펄스 발생부와 상기 N개의 제 2 중간 펄스를 낸드 조합하여 상기 제 2 클럭을 생성하는 제 2 펄스 발생부를 포함하고, 상기 외부 클럭과 동일한 주기를 갖으며 180도 위상차를 갖는 듀티가 일정한 제 2 클럭을 생성하는 제 2 클럭 출력부;를 포함하여 구성되는 것을 특징으로 한다.
상기 제 1 중간 펄스 발생부는, 서로 360/2N도(N은 내부 클럭이 분주된 배수)의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 1 중간 펄스를 생성하는 것이 바람직하다.
상기 제 1 중간 펄스 발생부는, 상기 N개의 제 1 중간 펄스를 생성하는 N개의 낸드 게이트를 포함하는 구성되며, 상기 각 낸드 조합에 입력되는 2개의 상기 분주 클럭의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 1 중간 클럭을 생성한다.
상기 제 1 중간 펄스 발생부는, 상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 1 중간 클럭을 생성하는 것이 바람직하다.
상기 제 1 펄스 발생부는, 상기 제 1 중간 펄스 발생부로부터 출력되는 N개의 상기 제 1 중간 펄스를 낸드 조합하여 제 1 클럭을 생성하기 위한 1개의 낸드 게이트를 포함하여 구성되는 것이 바람직하다.
상기 제 1 펄스 발생부는 N개의 상기 제 1 중간 펄스를 낸드 조합하여 N개의 상기 제 1 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖는 듀티가 일정하고, 상기 분주 클럭의 1/N 주기로 체배된 상기 제 1 클럭을 생성하는 것이 바람직하다.
상기 제 2 중간 펄스 발생부는, 상기 제 1 중간 펄스 발생부에 입력되는 신호들과 각각 360/2N의 위상차를 갖는 2N개의 상기 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 2 중간 펄스를 생성하며, 상기 N개의 제 2 중간 펄스를 생성하는 N개의 낸드 게이트를 포함하는 구성된다.
상기 제 2 중간 펄스 발생부는, 상기 각 낸드 조합에 입력되는 2개의 상기 분주 클럭의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 2 중간 클럭을 생성하며, 상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 2 중간 클럭을 생성하는 것이 바람직하다.
상기 제 2 펄스 발생부는, 상기 제 2 중간 펄스 발생부로부터 출력되는 N개 의 상기 제 2 중간 펄스를 낸드 조합하여 제 2 클럭을 생성하기 위한 1개의 낸드 게이트를 포함하여 구성되며, N개의 상기 제 2 중간 펄스를 낸드 조합하여 N개의 상기 제 2 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖는 듀티가 일정하고, 상기 분주 클럭의 1/N 주기로 체배된 상기 제 2 클럭을 생성하는 것이 바람직하다.
상기 분주부는 상기 데이터 신호를 처리하는데 필요한 내부 클럭을 분주하는 회로와 공유됨이 바람직하다.
상기 분주부는 상기 데이터 신호를 처리하는데 필요한 내부 클럭을 분주하는 회로와 별도로 상기 데이터 신호를 출력하는 전용으로 구성됨이 바람직하다.
상기 분주부는 상기 내부 클럭으로써 DLL 클럭 또는 PLL 클럭을 이용한다.
본 발명의 목적을 달성하기 위한 클럭 생성 회로는, 외부 클럭 주기의 N(N은 2 이상의 자연수)배의 주기를 가지며 360/2N도의 위상차를 갖는 한 쌍의 제 1 입력 신호가 입력되고, 각각의 상기 제 1 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 1 중간 펄스를 발생하는 제 1 중간 펄스 발생부를 N 개 구비하고, N 개의 상기 제 1 중간 펄스 발생부로부터 서로 360/N의 위상차를 갖는 상기 제 1 중간 펄스를 발생하는 제 1 중간 펄스 발생 수단; 상기 제 1 중간 펄스 발생 수단으로부터 출력되는 N 개의 상기 제 1 중간 펄스를 논리 조합하여 상기 외부 클럭 주기와 동일한 주기를 갖는 제 1 클럭을 생성하는 제 1 펄스 발생 수단; 상기 제 1 입력 신호와 동일한 주기를 가지며 상기 제 1 입력 신호와 360/2N도의 위상차를 갖는 한 쌍의 제 2 입력 신호가 입력되고, 각각의 상기 제 2 입력 신호의 라이 징 시점에서 펄스의 라이징과 폴링이 동기되는 제 2 중간 펄스를 발생하는 제 2 중간 펄스 발생부를 N 개 구비하고, N 개의 상기 제 2 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 2 중간 펄스를 발생하는 제 2 중간 펄스 발생 수단; 및 상기 제 2 중간 펄스 발생 수단으로부터 출력되는 N 개의 상기 제 2 중간 펄스를 논리 조합하여 상기 제 1 클럭과 동일한 주기를 가지면서 180도 위상차를 갖는 제 2 클럭을 생성하는 제 2 펄스 발생 수단을 구비하는 것을 특징으로 한다.
각각의 상기 제 1 중간 펄스 발생부로 입력되는 상기 제 1 입력 신호 간에는 360/N도의 위상차를 갖으며, 각각의 상기 제 1 중간 펄스 발생부로부터 출력되는 상기 제 1 중간 펄스 간에는 360/N도 위상차를 갖는 것이 바람직하다.
각각의 상기 제 2 중간 펄스 발생부로 입력되는 상기 제 2 입력 신호 간에는 360/N도의 위상차를 갖으며, 각각의 상기 제 2 중간 펄스 발생부로부터 출력되는 상기 제 2 중간 펄스 간에는 360/N도 위상차를 갖는 것이 바람직하다.
상기 제 1 및 제 2 중간 펄스 발생부는 360/2N도의 위상차를 갖는 한 쌍의 신호를 낸드 조합하여 1 대 2N-1의 듀티 비를 갖는 상기 제 1 및 제 2 중간 펄스를 발생하는 것을 특징으로 하며, 상기 회로는 낸드 게이트로 구성됨이 바람직하다.
상기 제 1 및 제 2 펄스 발생 수단은 360/N도의 위상차를 갖는 N 개의 상기 제 1 중간 펄스를 낸드 조합하여 1 대 1의 듀티 비를 갖는 상기 제 1 및 제 2 펄스를 생성하며, 상기 회로는 낸드 게이트로 구성됨이 바람직하다.
상기 클럭 발생 회로는, 제 1 신호를 전달하는 버퍼와, 상기 제 1 신호와 360/2N도의 위상차를 가지면서 반전된 제 2 신호를 제공하는 인버터가 상기 제 1 및 제 2 중간 펄스 발생부에 각각 대응되게 더 구비됨을 특징으로 한다.
상기 클럭 발생 회로는, 각각 360/2N도의 위상차를 갖는 신호를 반전하는 제 1 인버터와, 상기 제 1 인버터의 출력을 반전하는 제 2 인버터를 더 구비하며, 상기 제 1 인버터의 출력들과 상기 제 2 인버터의 출력들 중 서로 360/2N도의 위상차를 갖는 한 쌍의 신호가 상기 제 1 및 제 2 중간 펄스 발생부에 각각 대응되게 구성됨이 바람직하다.
본 발명의 목적을 달성하기 위한 클럭 생성 방법은, a) 외부 클럭을 버퍼로 입력받아 상기 외부 클럭의 주기와 같은 내부 클럭을 생성하는 단계; b) 상기 내부 클럭을 분주부를 통해 N배로 분주시켜 분주 클럭을 생성하는 단계; 및 c) 상기 분주 클럭을 클럭생성부를 통해 조합하여 분주 클럭 주기에 1/N배로 체배되어 상기 외부 클럭의 주기와 동일한 주기를 갖으며 듀티가 일정한 클럭을 생성하는 단계를 포함하는 것을 특징으로 한다.
상기 b)단계는, 상기 내부 클럭을 N배 분주시켜 2N개의 분주 클럭을 생성하며, 각각의 상기 분주 클럭 간에는 360/2N도 위상차를 갖도록 하는 단계를 포함한다.
상기 c)단계는, c1) 2N 개의 상기 분주 클럭을 제 1 인버터군을 통해 각각 반전시켜 반전 분주 클럭을 생성하는 단계; c2) 2N 개의 상기 반전 분주 클럭을 제 2 인버터군을 통해 각각 다시 반시켜 지연 분주 클럭을 생성하는 단계; c3) 상기 반전 분주 클럭과 상기 지연 분주 클럭을 순차적으로 2개씩 구성한 제 1 신호들을 제 1 중간 펄스 생성부를 통해 논리 조합하여 N개의 제 1 중간 펄스를 생성하는 단 계; c4) N개의 상기 제 1 중간 펄스를 제 1 펄스 생성부를 통해 논리 조합하여 1/N 주기로 체배된 듀티가 일정한 제 1 클럭을 생성하는 단계; c5) 상기 제 1 신호들과 각각 360/2N의 위상차를 갖는 상기 반전 분주 클럭과 상기 지연 분주 클럭을 순차적으로 2개씩 구성한 제 2 신호들을 제 2 중간 펄스 생성부를 통해 논리 조합하여 N개의 제 2 중간 펄스를 생성하는 단계; 및 c6) N 개의 상기 제 2 중간 펄스를 제 2 펄스 생성부를 통해 논리 조합하여 1/N 주기로 체배되고 듀티가 일정하며, 상기 제 1 클럭과 180도 위상차를 갖는 제 2 클럭을 생성하는 단계를 포함하는 것을 특징으로 한다.
상기 c3) 단계는, 서로 360/2N도의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 1 중간 펄스를 생성하는 것이 바람직하다.
상기 c3) 단계는, 상기 제 1 중간 펄스 생성부를 통해 입력되는 논리 조합되는 상기 제 1 신호들의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 1 중간 펄스를 생성하는 것이 바람직하다.
상기 c3) 단계는, 상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 1 중간 클럭을 생성하는 것이 바람직하다.
상기 c4) 단계는, N개의 상기 제 1 중간 펄스를 낸드 조합하여 N개의 상기 제 1 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖으므로 듀티가 일정하고 상기 외부 클럭의 주기에 동기되는 상기 제 1 클럭을 생성하는 것이 바람직하다.
상기 c5) 단계는, 상기 제 1 신호들과 각각 360/2N의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 2 중간 펄스를 생성하는 것이 바람직하다.
상기 c5) 단계는, 상기 제 2 중간 펄스 생성부를 통해 입력되는 논리 조합되는 상기 제 2 신호들의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 2 중간 펄스를 생성하는 것이 바람직하다.
상기 c5) 단계는, 상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 2 중간 클럭을 생성하는 것이 바람직하다.
상기 c6) 단계는, N개의 상기 제 2 중간 펄스를 낸드 조합하여 N개의 상기 제 2 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖으므로 듀티가 일정하고 상기 외부 클럭의 주기에 동기되며, 상기 제 1 클럭과 180도 위상차를 갖는 상기 제 2 클럭을 생성하는 것이 바람직하다.
상기와 같은 본 발명의 목적을 달성하기 위한 클럭 생성 방법은, 외부 클럭 주기의 N(N은 2 이상의 자연수)배 주기를 갖으며 360/2N도의 위상차를 갖는 한 쌍의 제 1 입력 신호가 입력되고, 각각의 상기 제 1 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 1 중간 펄스를 발생하는 N 개의 제 1 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 1 중간 펄스를 생성하는 제 1 단계; 상기 제 1 단계에서 생성된 N 개의 상기 제 1 중간 펄스를 논리 조합하여 상기 외부 클럭 주기와 동일한 주기를 갖는 제 1 클럭을 생성하는 제 2 단계; 상기 제 1 입력 신호와 동일한 주기를 가지며 상기 제 1 입력 신호와 360/2N도의 위상차를 갖는 한 쌍의 제 2 입력 신호가 입력되고, 각각의 상기 제 2 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 2 중간 펄스를 발생하는 N 개의 제 2 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 2 중간 펄스를 생성하는 제 3 단계; 및 상기 제 3 단계에서 생성된 N 개의 상기 제 2 중간 펄스를 논리 조합하여 상기 제 1 클럭과 동일한 주기를 가지면서 180도 위상차를 갖는 제 2 클럭을 생성하는 제 4 단계;를 포함하는 것을 특징으로 한다.
각각의 상기 제 1 중간 펄스 발생부로 입력되는 상기 제 1 입력 신호 간에는 360/N도의 위상차를 갖는 것이 바람직하다.
각각의 상기 제 1 중간 펄스 발생부로부터 출력되는 상기 제 1 중간 펄스 간에는 360/N도 위상차를 갖는 것이 바람직하다.
각각의 상기 제 2 중간 펄스 발생부로 입력되는 상기 제 2 입력 신호 간에는 360/N도의 위상차를 갖는 것는 것이 바람직하다.
각각의 상기 제 2 중간 펄스 발생부로부터 출력되는 상기 제 2 중간 펄스 간에는 360/N도 위상차를 갖는 것이 바람직하다.
상기 제 1 및 제 2 중간 펄스는 360/2N의 위상차를 갖는 한 쌍의 신호를 낸드 조합하여 1 대 2N-1의 듀티 비를 갖는 것이 바람직하다.
상기 제 1 및 제 2 클럭은 각각의 제 1 및 제 2 중간 펄스들을 낸드 조합하여 1 대 1의 듀티 비를 갖는 것이 바람직하다.
상기 클럭 발생 방법은, 각각 360/2N도의 위상차를 갖는 신호들을 반전시켜 제 1 신호들을 생성하고, 상기 제 1 신호들을 다시 반전시켜 제 2 신호들을 생성하여, 상기 제 1 신호들과 360/2N도의 위상차를 갖는 상기 제 2 신호들을 한 쌍의 신 호로 선택하여 상기 제 1 및 제 2 중간 펄스 발생부에 각각 대응시키는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 내부 클럭을 생성하기 위한 블럭도이다.
도 1을 참조하면, ICLK은 외부 클럭을 입력받아 생성되는 외부 클럭의 주기와 같은 주기를 갖는 내부 클럭으로, 디램의 내부는 이에 맞추어 동작한다.
그리고, N_ICLK은 내부 클럭 ICLK를 분주부(100)를 통해 N배 분주시킨 분주 클럭으로, 외부 클럭이 고속화되어 내부 클럭 ICLK로 디램 내부의 동작을 진행하기 어려울 경우, 분주 클럭 N_ICLK에 맞추어 디램의 내부를 동작시키거나, 듀티가 일정한 고속의 클럭 CLK을 생성하기 위한 신호이다.
끝으로, CLK는 분주 클럭 N_ICLK를 조합하여 클럭생성부(200)를 통해 생성되는 듀티가 일정하며 외부 클럭과 동일한 주기를 갖는 클럭으로, 디램의 외부로 신호를 출력하기 위해 외부 클럭에 동기되는 클럭 신호이다.
여기서, 분주부(100)는 종래의 DLL(delay looked loop) 또는 PLL(phase looked loop)를 이용하여 구성할 수 있으며, 내부 클럭 ICLK를 N배로 분주시킨 분주 클럭 N_ICLK를 2N개 생성한다. 이들 각 분주 클럭 N_ICLK는 360/2N도 위상차를 갖도록 생성됨이 바람직하다.
그리고, 클럭생성부(200)는 분주부(100)에서 N배로 분주된 분주 클럭 N_ICLK 를 2N개 조합하여 듀티가 일정하며 외부 클럭과 동일한 주기를 갖는 클럭 CLK를 생성한다.
도 2는 도 1의 클럭생성부의 일예로 도시한 회로도이며, 도 3은 도 2과 관련된 신호 파형도이다.
도 2와 도 3을 참조하여 살펴보면, 클럭생성부(200)는, 분주부(100)에서 내부 클럭 ICLK를 2배 분주한 분주 클럭 N_ICLK 4개를 조합하여 듀티가 일정하며 외부 클럭과 동일한 주기를 갖는 클럭 CLK를 생성한다.
상술한 바와 같이, 분주부(100)에서 분주된 4개의 분주 클럭 N_ICLK들은 각각 90도의 위상차를 갖는다. 이를 반영하여, 첫번째 분주 클럭 N_ICLK를 2n_clk0으로, 두번째 분주 클럭 N_ICLK를 2n_clk90으로, 세번째 분주 클럭 N_ICLK를 2n_clk180으로, 마지막 네번째 분주 클럭 N_ICLK를 2n_clk270으로 나타낸다.
그리고, 분주 클럭 2n_clk0는 분주 클럭 2n_clk90 보다 90도 만큼 위상이 빠르다, 마찬가지로, 분주 클럭 2n_clk90은 2n_clk180 보다 90도 만큼 위상이 빠르고, 분주 클럭 2n_clk180은 분주 클럭 2n_clk270 보다 90도 만큼 위상이 빠르며, 분주 클럭 2n_clk270은 1주기 뒤의 분주 클럭 2n_clk0 보다 90도 만큼 위상이 빠르다.
클럭생성부(200)는 각각의 분주 클럭(2n_clk0, 2n_clk180, 2n_clk90, 2n_clk270)을 지연 및 증폭시키는 증폭부(220)와, 증폭부(220)로부터 지연 또는 증폭된 각각의 분주 클럭(2n_clk0, 2n_clk180, 2n_clk90, 2n_clk270)을 조합하여 출력 클럭을 생성하는 코딩부(240)로 구성된다.
증폭부(220)는 제 1 인버터군(IN1, IN2, IN3, N4)을 포함하고, 각각의 분주 클럭(2n_clk0, 2n_clk180, 2n_clk90, 2n_clk270)을 반전시켜 반전 분주 클럭(2n_clk0b, 2n_clk180b, 2n_clk90b, 2n_clk270b)을 생성한다. 그리고, 제 2 인버터군(IN5, IN6, IN7, IN8)을 포함하여, 각각의 반전 분주 클럭을 다시 반전시켜 지연 분주 클럭(2n_clk0d, 2n_clk180d, 2n_clk90d, 2n_clk270d)을 생성한다.
코딩부(240)는 제 1 클럭 출력부(250)와 제 2 클럭 출력부(260)를 포함하여 구성된다.
제 1 클럭 출력부(250)는 제 1 중간 펄스 발생부(10)와, 제 1 펄스 발생부(20)를 포함하여 구성되며, 외부 클럭과 동일한 주기 및 위상을 갖는 듀티가 일정한 제 1 클럭 1n_clk0을 생성한다.
제 1 중간 펄스 발생부(10)는, 2개의 입력 신호를 갖는 N개의 낸드 게이트로 구성되는 것이 바람직하다. 여기서는, 2개의 입력 신호를 갖는 2개의 낸드 게이트(NAND1, NAND2)로 구성된다.
제 1 펄스 발생부(20)는, N개의 입력 신호를 갖는 1개의 낸드 게이트로 구성되는 것이 바람직하다. 여기서는, 2개의 입력 신호를 갖는 낸드 게이트(NAND3)로 구성된다.
제 1 클럭 출력부(250)의 동작을 살펴보면, 우선, 제 1 중간 펄스 발생부(10)는, 낸드 게이트(NAND1)에서 분주 클럭 2n_clk0을 지연시킨 지연 분주 클럭 2n_clk0d와 분주 클럭 2n_clk90을 반전시킨 반전 분주 클럭 2n_clk90b을 조합하여 중간 펄스 pulse0b를 생성한다. 그리고, 낸드 게이트(NAND2)에서 분주 클럭 2n_clk180을 지연시킨 지연 분주 클럭 2n_clk180d와 분주 클럭 2n_clk270을 반전시킨 반전 분주 클럭 2n_clk270b을 조합하여 중간 펄스 pulse180b를 생성한다.
즉, 제 1 중간 펄스 발생부(10)는, 서로 90도의 위상차를 갖는 한쌍의 신호(지연 분주 클럭 2n_clk0d, 반전 분주 클럭 2n_clk90b)가 낸드 게이트(NAND1)로 입력되어 입력 신호의 각 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 중간 펄스 pulse0b을 생성한다. 따라서, 중간 펄스 pulse0b는 0도에서 90도 구간이 로우 상태이고, 나머지 270도 구간에서 하이 상태를 유지한다.
마찬가지로, 또 다른 한쌍의 신호(지연 분주 신호 2n_clk180d, 반전 분주 신호 2n_clk270b)가 낸드 게이트(NAND2)로 입력되어 입력된 신호의 각 라이징 시점에 펄스의 라이징과 폴링이 동기되는 중간 펄스 pulse180b를 생성한다. 따라서, 중간 펄스 pulse180b는 180도에서 270도 구간이 로우 상태이고 그 외의 구간에서는 하이 상태를 유지한다. 따라서, 중간 펄스 pulse0b과 180도 위상차를 갖는다.
이와 같이, 제 1 중간 펄스 발생부(10)는 서로 360/2N도(여기서, N은 내부 클럭이 분주된 배수이다.)의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 N개의 중간 펄스를 생성한다. 그리고, N개의 중간 펄스는 각각 360/N도의 위상차를 갖는다.
다음으로, 제 1 펄스 발생부(20)는 낸드 게이트(NAND3)를 통해 제 1 중간 펄스 발생부(10)로부터 출력되는 2개의 중간 펄스 pulse0b, pulse180b를 낸드 조합하여 제 1 클럭 1n_clk0을 생성한다. 즉, 제 1 클럭 1n_clk0은 중간 펄스 pulse0b와 중간 펄스 pulse180b가 모두 하이 상태인 구간에 로우 상태를 갖으므로, 90도와 180도 사이 및 270도와 다음 주기의 0도 사이가 로우 상태를 갖는다. 따라서, 제 1 클럭 1n_clk0은 로우 구간과 하이 구간이 동일한 듀티가 일정한 클럭으로 생성된다.
이와 같이, 제 1 펄스 발생부(10)는 서로 360/N도의 위상차를 갖는 N개의 중간 펄스를 조합하여 외부 클럭과 동일한 주기와 위상을 갖으며 듀티(a = b)가 일정한 고속의 제 1 클럭 1n_clk0을 생성한다.
이에 더하여, 제 2 클럭 출력부(260)는 제 2 중간 펄스 발생부(30)와, 제 2 펄스 발생부(40)를 포함하여 구성되며, 외부 클럭과 동일한 주기를 가지며, 180도 위상차를 갖는 듀티가 일정한 제 2 클럭 2n_clk180을 생성한다.
제 2 중간 펄스 발생부(30)는, 2개의 입력 신호를 갖는 N개의 낸드 게이트로 구성되는 것이 바람직하다. 여기서는, 2개의 입력 신호를 갖는 2개의 낸드 게이트(NAND4, NAND5)로 구성된다.
제 2 펄스 발생부(30)는, N개의 입력 신호를 갖는 1개의 낸드 게이트로 구성되는 것이 바람직하다. 여기서는, 2개의 입력 신호를 갖는 낸드 게이트(NAND6)로 구성된다.
제 2 클럭 출력부(260)의 동작을 살펴보면, 우선, 제 2 중간 펄스 발생부(30)는, 낸드 게이트(NAND4)에서 분주 클럭 2n_clk90을 지연시킨 지연 분주 클럭 2n_clk90d와 분주 클럭 2n_clk180을 반전시킨 반전 분주 클럭 2n_clk180b을 조합하여 중간 펄스 pulse90b를 생성한다. 그리고, 낸드 게이트(NAND5)에서 분주 클럭 2n_clk270을 지연시킨 지연 분주 클럭 2n_clk270d와 다음 주기의 분주 클럭 2n_clk0을 반전시킨 반전 분주 클럭 2n_clk0b을 조합하여 중간 펄스 pulse270b를 생성한다.
보다 상세히 살펴보면, 제 2 중간 펄스 발생부(30)는, 제 1 중간 펄스 발생부(10)에 입력되는 신호들과 각각 90도(즉, 360/2N도) 위상차를 갖는 분주 클럭들을 순차적으로 2 개씩 낸드 조합하여 2 개의 제 2 중간 펄스 pulse90b, pulse270b를 생성한다.
즉, 서로 90도의 위상차를 갖는 한쌍의 신호(지연 분주 신호 2n_clk90d, 반전 분주 신호 2n_clk180b)가 낸드 게이트(NAND4)로 입력되어 입력 신호의 각 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 중간 펄스 pulse90b가 생성된다. 따라서, 중간 펄스 pulse90b는 90도에서 180도 구간이 로우 상태이고, 나머지 구간에서 하이 상태를 유지한다.
마찬가지로, 또 다른 한쌍의 신호(지연 분주 신호 2n_clk270d, 반전 분주 신호 2n_clk0b)가 낸드 게이트(NAND5)로 입력되어 입력된 신호의 각 라이징 시점에 펄스의 라이징과 폴링이 동기되는 중간 펄스 pulse270b를 생성하며, 중간 펄스 pulse270b는 270도에서 다음 주기의 0도 구간이 로우 상태이고 그 외의 구간에서는 하이 상태를 유지한다. 따라서, 중간 펄스 pulse90b과 180도 위상차를 갖는다.
이와 같이, 제 2 중간 펄스 발생부(20)는 서로 360/2N도(여기서, N은 내부 클럭이 분주된 배수이다.)의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 N개의 중간 펄스를 생성한다. 그리고, N개의 중간 펄스는 각각 360/N도의 위상차를 갖는다.
다음으로, 제 2 펄스 발생부(40)는 낸드 게이트(NAND6)를 통해 제 2 중간 펄스 발생부(30)로부터 출력되는 2개의 중간 펄스 pulse90b, pulse270b를 낸드 조합하여 제 2 클럭 1n_clk180을 생성한다. 즉, 제 2 클럭 1n_clk180은 중간 펄스 pulse90b와 중간펄스 pulse270b가 모두 하이 상태인 구간에 로우 상태를 갖으므로, 0도와 90도 사이 및 180도와 270도 사이가 로우 상태를 갖는다. 따라서, 제 2 클럭 1n_clk180은 로우 구간과 하이 구간이 같은 듀티가 일정한 클럭으로 생성된다.
이와 같이, 제 2 펄스 발생부(40)는 서로 360/N도의 위상차를 갖는 N개의 중간 펄스를 조합하여 외부 클럭과 동일한 주기가 같으며 180도 위상차를 갖는 듀티(a'= b')가 일정한 제 2 클럭 1n_clk180을 생성한다.
상술한 바와 같이, 분주부(100)에서 내부 클럭 ICLK를 2배 분주하고 각각 90도 위상차를 갖는 4개의 분주 클럭(2n_clk0, 2n_clk90, 2n_clk180, 2n_clk270)을 생성하고, 분주 클럭 각각의 라이징 에지를 사용하여 생성되는 4개의 중간 펄스(pulse0b, pulse180b, pulse90b, pulse270b)를 생성하고, 4개의 중간 펄스를 이용하여 듀티가 일정하고 외부 클럭과 주기가 같은 클럭(1n_clk0, 1n_clk180)을 생성함으로써 반도체 장치의 동작 안정성과 속도를 개선할 수 있다.
전술한 본 발명의 실시예에서는 분주부를 통해 외부 클럭과 동일한 주기를 갖는 내부 클럭 ICLK를 2배 분주하였을 경우, 각각 90도 위상차를 갖는 4개의 분주 클럭 N_ICLK을 이용하여 클럭생성부(200)에서 외부 클럭과 동일한 주기와 위상을 갖으며 듀티가 일정한 클럭 CLK(제 1 클럭 1n_clk0)와 외부 클럭과 동일한 주기를 갖으며 180도 위상차를 갖는 듀티가 일정한 클럭 CLK(제 2 클럭 1n_clk180)을 생성 하는 것에 대하여 도시하고 설명하였지만, 본 발명의 방법은 내부 클럭 ICLK를 N배 분주하였을 경우, 각각 360/2N도의 위상차를 갖는 2N개의 분주 클럭 N_ICLK을 이용하여 클럭생성부(200)에서 상술한 제 1 클럭 1n_clk0과 제 2 클럭 1n_clk180의 생성에도 적용할 수 있다.
따라서, 본 발명에 의하면, 고속으로 동작하는 외부 클럭에 동기시켜 디램의 신호를 출력할 수 있는 외부 클럭과 주기가 같고 듀티가 일정한 클럭을 내부 클럭을 기반으로 생성함으로써 반도체 장치의 동작 안정성과 속도를 개선하는 효과가 있다.
또한, 본 발명에 의하면, 내부 클럭으로 듀티가 일정한 고속의 클럭을 생성하는 내부 클럭 생성 회로 및 내부 클럭 생성 방법을 제공함으로써, 반도체 장치의 동작 안정성과 속도를 개선하는 효과가 있다.

Claims (50)

  1. 데이터 핀으로 데이터 신호를 출력하는데 이용되는 클럭을 생성하는 클럭 생성 회로에 있어서,
    외부 클럭에 의해 생성된 내부 클럭을 분주시키는 분주부; 및
    상기 분주부를 통해 분주된 분주 클럭들을 조합하여 듀티가 일정하며 상기 외부 클럭과 주기가 같은 상기 클럭을 생성하는 클럭생성부;를 포함하며,
    상기 클럭생성부는
    상기 각 분주 클럭을 반전시켜 반전 분주 클럭을 생성하는 제 1 인버터군과 상기 각 반전 분주 클럭을 다시 반전시켜 지연 분주 클럭을 생성하는 제 2 인버터군을 포함하여 구성되는 증폭부; 및
    상기 증폭부로부터 지연 또는 반전된 분주 클럭을 조합하여 출력 클럭을 생성하는 코딩부;
    를 포함하여 구성되는 것을 특징으로 하는 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 분주부는 상기 내부 클럭을 N배 분주시켜 2N개의 분주 클럭을 생성하며, 각각의 상기 분주 클럭 간에는 360/2N도 위상차를 갖는 것을 특징으로 하는 클럭 생성 회로.
  3. 삭제
  4. 상기 제 1 항에 있어서,
    상기 코딩부는
    상기 분주 클럭을 2개씩 낸드 조합하여 N개의 제1 중간 펄스를 생성하는 제 1 중간 펄스 발생부와 상기 N개의 제 1 중간 펄스를 낸드 조합하여 상기 제 1 클럭을 생성하는 제 1 펄스 발생부를 포함하고, 상기 외부 클럭과 동일한 주기 및 위상을 갖는 듀티가 일정한 제 1 클럭을 생성하는 제 1 클럭 출력부; 및
    상기 제 1 중간 펄스 발생부에 입력되는 신호들과 각각 360/2N의 위상차를 갖는 상기 분주 클럭을 2개씩 낸드 조합하여 N개의 제 2 중간 펄스를 생성하는 제 2 중간 펄스 발생부와 상기 N개의 제 2 중간 펄스를 낸드 조합하여 상기 제 2 클럭을 생성하는 제 2 펄스 발생부를 포함하고, 상기 외부 클럭과 동일한 주기를 갖으며 180도 위상차를 갖는 듀티가 일정한 제 2 클럭을 생성하는 제 2 클럭 출력부;
    를 포함하여 구성되는 것을 특징으로 하는 클럭 생성 회로.
  5. 상기 제 4 항에 있어서,
    상기 제 1 중간 펄스 발생부는,
    서로 360/2N도(N은 내부 클럭이 분주된 배수)의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 1 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 회로.
  6. 상기 제 5 항에 있어서,
    상기 제 1 중간 펄스 발생부는,
    상기 N개의 제 1 중간 펄스를 생성하는 N개의 낸드 게이트를 포함하는 구성되는 것을 특징으로 하는 클럭 생성 회로.
  7. 제 4 항에 있어서,
    상기 제 1 중간 펄스 발생부는,
    상기 각 낸드 조합에 입력되는 2개의 상기 분주 클럭의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 1 중간 클럭을 생성하는 것을 특징으로 하는 클럭 발생 회로.
  8. 제 4 항에 있어서,
    상기 제 1 중간 펄스 발생부는,
    상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 1 중간 클럭을 생성하는 것을 특징으로 하는 클럭 발생 회로.
  9. 제 4 항에 있어서,
    상기 제 1 펄스 발생부는,
    상기 제 1 중간 펄스 발생부로부터 출력되는 N개의 상기 제 1 중간 펄스를 낸드 조합하여 제 1 클럭을 생성하기 위한 1개의 낸드 게이트를 포함하여 구성되는 것을 특징으로 하는 클럭 발생 회로.
  10. 제 4 항에 있어서,
    상기 제 1 펄스 발생부는
    N개의 상기 제 1 중간 펄스를 낸드 조합하여 N개의 상기 제 1 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖는 듀티가 일정하고, 상기 분주 클럭의 1/N 주기로 체배된 상기 제 1 클럭을 생성하는 것을 특징으로 하는 클럭 생성 회로.
  11. 제 4 항에 있어서,
    상기 제 2 중간 펄스 발생부는,
    상기 제 1 중간 펄스 발생부에 입력되는 신호들과 각각 360/2N의 위상차를 갖는 2N개의 상기 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 2 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 회로.
  12. 제 11 항에 있어서,
    상기 제 2 중간 펄스 발생부는,
    상기 N개의 제 2 중간 펄스를 생성하는 N개의 낸드 게이트를 포함하는 구성되는 것을 특징으로 하는 클럭 생성 회로.
  13. 제 4 항에 있어서,
    상기 제 2 중간 펄스 발생부는,
    상기 각 낸드 조합에 입력되는 2개의 상기 분주 클럭의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 2 중간 클럭을 생성하는 것을 특징으로 하는 클럭 발생 회로.
  14. 제 4 항에 있어서,
    상기 제 2 중간 펄스 발생부는,
    상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제 2 중간 클럭을 생성하는 것을 특징으로 하는 클럭 발생 회로.
  15. 제 4 항에 있어서,
    상기 제 2 펄스 발생부는,
    상기 제 2 중간 펄스 발생부로부터 출력되는 N개의 상기 제 2 중간 펄스를 낸드 조합하여 제 2 클럭을 생성하기 위한 1개의 낸드 게이트를 포함하여 구성되는 것을 특징으로 하는 클럭 발생 회로.
  16. 제 4 항에 있어서,
    상기 제 2 펄스 발생부는,
    N개의 상기 제 2 중간 펄스를 낸드 조합하여 N개의 상기 제 2 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖는 듀티가 일정하고, 상기 분주 클럭의 1/N 주기로 체배된 상기 제 2 클럭을 생성하는 것을 특징으로 하는 클럭 생성 회로.
  17. 제 1 항에 있어서,
    상기 분주부는 상기 데이터 신호를 처리하는데 필요한 내부 클럭을 분주하는 회로와 공유됨을 특징으로 하는 클럭 생성 회로.
  18. 제 1 항에 있어서,
    상기 분주부는 상기 데이터 신호를 처리하는데 필요한 내부 클럭을 분주하는 회로와 별도로 상기 데이터 신호를 출력하는 전용으로 구성됨을 특징으로 하는 클럭 생성 회로.
  19. 제 1 항에 있어서,
    상기 분주부는 상기 내부 클럭으로써 DLL 클럭을 이용함을 특징으로 하는 클럭 생성 회로.
  20. 제 1 항에 있어서,
    상기 분주부는 상기 내부 클럭으로써 PLL 클럭을 이용함을 특징으로 하는 클럭 생성 회로.
  21. 외부 클럭 주기의 N(N은 2 이상의 자연수)배의 주기를 가지며 360/2N도의 위상차를 갖는 한 쌍의 제 1 입력 신호가 입력되고, 각각의 상기 제 1 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 1 중간 펄스를 발생하는 제 1 중간 펄스 발생부를 N 개 구비하고, N 개의 상기 제 1 중간 펄스 발생부로부터 서로 360/N의 위상차를 갖는 상기 제 1 중간 펄스를 발생하는 제 1 중간 펄스 발생 수단;
    상기 제 1 중간 펄스 발생 수단으로부터 출력되는 N 개의 상기 제 1 중간 펄스를 논리 조합하여 상기 외부 클럭 주기와 동일한 주기를 갖는 제 1 클럭을 생성하는 제 1 펄스 발생 수단;
    상기 제 1 입력 신호와 동일한 주기를 가지며 상기 제 1 입력 신호와 360/2N도의 위상차를 갖는 한 쌍의 제 2 입력 신호가 입력되고, 각각의 상기 제 2 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 2 중간 펄스를 발생하는 제 2 중간 펄스 발생부를 N 개 구비하고, N 개의 상기 제 2 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 2 중간 펄스를 발생하는 제 2 중간 펄스 발생 수단; 및
    상기 제 2 중간 펄스 발생 수단으로부터 출력되는 N 개의 상기 제 2 중간 펄 스를 논리 조합하여 상기 제 1 클럭과 동일한 주기를 가지면서 180도 위상차를 갖는 제 2 클럭을 생성하는 제 2 펄스 발생 수단;
    을 구비하는 것을 특징으로 하는 클럭 생성 회로.
  22. 제 21 항에 있어서,
    각각의 상기 제 1 중간 펄스 발생부로 입력되는 상기 제 1 입력 신호 간에는 360/N도의 위상차를 갖는 것을 특징으로 하는 클럭 생성 회로.
  23. 제 21 항에 있어서,
    각각의 상기 제 1 중간 펄스 발생부로부터 출력되는 상기 제 1 중간 펄스 간에는 360/N도 위상차를 갖는 것을 특징으로 하는 클럭 생성 회로.
  24. 제 21 항에 있어서,
    각각의 상기 제 2 중간 펄스 발생부로 입력되는 상기 제 2 입력 신호 간에는 360/N도의 위상차를 갖는 것을 특징으로 하는 클럭 생성 회로.
  25. 제 21 항에 있어서,
    각각의 상기 제 2 중간 펄스 발생부로부터 출력되는 상기 제 2 중간 펄스 간에는 360/N도 위상차를 갖는 것을 특징으로 하는 클럭 생성 회로.
  26. 제 21 항에 있어서,
    상기 제 1 및 제 2 중간 펄스 발생부는 360/2N도의 위상차를 갖는 한 쌍의 신호를 낸드 조합하여 1 대 2N-1의 듀티 비를 갖는 상기 제 1 및 제 2 중간 펄스를 발생하는 것을 특징으로 하는 클럭 생성 회로.
  27. 제 26 항에 있어서,
    상기 회로는 낸드 게이트로 구성됨을 특징으로 하는 클럭 생성 회로.
  28. 제 21 항에 있어서,
    상기 제 1 및 제 2 펄스 발생 수단은 360/N도의 위상차를 갖는 N 개의 상기 제 1 중간 펄스를 낸드 조합하여 1 대 1의 듀티 비를 갖는 상기 제 1 및 제 2 펄스를 생성하는 것을 특징으로 하는 클럭 생성 회로.
  29. 제 28 항에 있어서,
    상기 회로는 낸드 게이트로 구성됨을 특징으로 하는 클럭 생성 회로.
  30. 제 21 항에 있어서,
    상기 클럭 발생 회로는,
    제 1 신호를 전달하는 버퍼와, 상기 제 1 신호와 360/2N도의 위상차를 가지면서 반전된 제 2 신호를 제공하는 인버터가 상기 제 1 및 제 2 중간 펄스 발생부 에 각각 대응되게 더 구비됨을 특징으로 하는 클럭 생성 회로.
  31. 제 21 항에 있어서,
    상기 클럭 발생 회로는,
    각각 360/2N도의 위상차를 갖는 신호를 반전하는 제 1 인버터와, 상기 제 1 인버터의 출력을 반전하는 제 2 인버터를 더 구비하며, 상기 제 1 인버터의 출력들과 상기 제 2 인버터의 출력들 중 서로 360/2N도의 위상차를 갖는 한 쌍의 신호가 상기 제 1 및 제 2 중간 펄스 발생부에 각각 대응되게 구성됨을 특징으로 클럭 발생 회로.
  32. a) 외부 클럭을 버퍼로 입력받아 상기 외부 클럭의 주기와 같은 내부 클럭을 생성하는 단계;
    b) 상기 내부 클럭을 분주부를 통해 N배로 분주시켜 분주 클럭을 생성하는 단계; 및
    c) 상기 분주 클럭을 클럭생성부를 통해 조합하여 분주 클럭 주기에 1/N배로 체배되어 상기 외부 클럭의 주기와 동일한 주기를 갖으며 듀티가 일정한 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 클럭 생성 방법.
  33. 제 32 항에 있어서,
    상기 b)단계는, 상기 내부 클럭을 N배 분주시켜 2N개의 분주 클럭을 생성하며, 각각의 상기 분주 클럭 간에는 360/2N도 위상차를 갖도록 하는 단계를 포함하는 것을 특징으로 하는 클럭 생성 방법.
  34. 제 32 항에 있어서,
    상기 c)단계는
    c1) 2N 개의 상기 분주 클럭을 제 1 인버터군을 통해 각각 반전시켜 반전 분주 클럭을 생성하는 단계;
    c2) 2N 개의 상기 반전 분주 클럭을 제 2 인버터군을 통해 각각 다시 반시켜 지연 분주 클럭을 생성하는 단계;
    c3) 상기 반전 분주 클럭과 상기 지연 분주 클럭을 순차적으로 2개씩 구성한 제 1 신호들을 제 1 중간 펄스 생성부를 통해 논리 조합하여 N개의 제 1 중간 펄스를 생성하는 단계;
    c4) N개의 상기 제 1 중간 펄스를 제 1 펄스 생성부를 통해 논리 조합하여 1/N 주기로 체배된 듀티가 일정한 제 1 클럭을 생성하는 단계;
    c5) 상기 제 1 신호들과 각각 360/2N의 위상차를 갖는 상기 반전 분주 클럭과 상기 지연 분주 클럭을 순차적으로 2개씩 구성한 제 2 신호들을 제 2 중간 펄스 생성부를 통해 논리 조합하여 N개의 제 2 중간 펄스를 생성하는 단계; 및
    c6) N 개의 상기 제 2 중간 펄스를 제 2 펄스 생성부를 통해 논리 조합하여 1/N 주기로 체배되고 듀티가 일정하며, 상기 제 1 클럭과 180도 위상차를 갖는 제 2 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 클럭 생성 방법.
  35. 제 34 항에 있어서,
    상기 c3) 단계는
    서로 360/2N도의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 1 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 방법.
  36. 제 34 항에 있어서,
    상기 c3) 단계는
    상기 제 1 중간 펄스 생성부를 통해 입력되는 논리 조합되는 상기 제 1 신호들의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 1 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 방법.
  37. 제 34 항에 있어서,
    상기 c3) 단계는
    상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제
    1 중간 클럭을 생성하는 것을 특징으로 하는 클럭 생성 방법.
  38. 제 34 항에 있어서,
    상기 c4) 단계는
    N개의 상기 제 1 중간 펄스를 낸드 조합하여 N개의 상기 제 1 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖으므로 듀티가 일정하고 상기 외부 클럭의 주기에 동기되는 상기 제 1 클럭을 생성하는 것을 특징으로 하는 클럭 생성 방법.
  39. 제 34 항에 있어서,
    상기 c5) 단계는
    상기 제 1 신호들과 각각 360/2N의 위상차를 갖는 2N개의 분주 클럭을 순차적으로 2개씩 낸드 조합하여 각각 360/N도의 위상차를 갖는 N개의 제 2 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 방법.
  40. 제 34 항에 있어서,
    상기 c5) 단계는
    상기 제 2 중간 펄스 생성부를 통해 입력되는 논리 조합되는 상기 제 2 신호들의 라이징에 동기되어 라이징과 폴링이 형성되는 상기 제 2 중간 펄스를 생성하는 것을 특징으로 하는 클럭 생성 방법.
  41. 제 34 항에 있어서,
    상기 c5) 단계는
    상기 분주 클럭의 1주기 내에 360/2N 구간 동안만 로우 상태를 갖는 상기 제
    2 중간 클럭을 생성하는 것을 특징으로 하는 클럭 생성 방법.
  42. 제 34 항에 있어서,
    상기 c6) 단계는
    N개의 상기 제 2 중간 펄스를 낸드 조합하여 N개의 상기 제 2 중간 펄스가 모두 하이 상태인 구간에 로우 상태를 갖으므로 듀티가 일정하고 상기 외부 클럭의 주기에 동기되며, 상기 제 1 클럭과 180도 위상차를 갖는 상기 제 2 클럭을 생성하는 것을 특징으로 하는 클럭 생성 방법.
  43. 외부 클럭 주기의 N(N은 2 이상의 자연수)배 주기를 갖으며 360/2N도의 위상차를 갖는 한 쌍의 제 1 입력 신호가 입력되고, 각각의 상기 제 1 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 1 중간 펄스를 발생하는 N 개의 제 1 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 1 중간 펄스를 생성하는 제 1 단계;
    상기 제 1 단계에서 생성된 N 개의 상기 제 1 중간 펄스를 논리 조합하여 상기 외부 클럭 주기와 동일한 주기를 갖는 제 1 클럭을 생성하는 제 2 단계;
    상기 제 1 입력 신호와 동일한 주기를 가지며 상기 제 1 입력 신호와 360/2N도의 위상차를 갖는 한 쌍의 제 2 입력 신호가 입력되고, 각각의 상기 제 2 입력 신호의 라이징 시점에서 펄스의 라이징과 폴링이 동기되는 제 2 중간 펄스를 발생하는 N 개의 제 2 중간 펄스 발생부로부터 서로 다른 위상을 갖는 제 2 중간 펄스를 생성하는 제 3 단계; 및
    상기 제 3 단계에서 생성된 N 개의 상기 제 2 중간 펄스를 논리 조합하여 상기 제 1 클럭과 동일한 주기를 가지면서 180도 위상차를 갖는 제 2 클럭을 생성하는 제 4 단계;
    를 포함하는 것을 특징으로 하는 클럭 생성 방법.
  44. 제 43 항에 있어서,
    각각의 상기 제 1 중간 펄스 발생부로 입력되는 상기 제 1 입력 신호 간에는 360/N도의 위상차를 갖는 것을 특징으로 하는 클럭 생성 방법.
  45. 제 43 항에 있어서,
    각각의 상기 제 1 중간 펄스 발생부로부터 출력되는 상기 제 1 중간 펄스 간에는 360/N도 위상차를 갖는 것을 특징으로 하는 클럭 생성 방법.
  46. 제 43 항에 있어서,
    각각의 상기 제 2 중간 펄스 발생부로 입력되는 상기 제 2 입력 신호 간에는 360/N도의 위상차를 갖는 것을 특징으로 하는 클럭 생성 방법.
  47. 제 43 항에 있어서,
    각각의 상기 제 2 중간 펄스 발생부로부터 출력되는 상기 제 2 중간 펄스 간에는 360/N도 위상차를 갖는 것을 특징으로 하는 클럭 생성 방법.
  48. 제 43 항에 있어서,
    상기 제 1 및 제 2 중간 펄스는 360/2N의 위상차를 갖는 한 쌍의 신호를 낸드 조합하여 1 대 2N-1의 듀티 비를 갖는 것을 특징으로 하는 클럭 생성 방법.
  49. 제 43 항에 있어서,
    상기 제 1 및 제 2 클럭은 각각의 제 1 및 제 2 중간 펄스들을 낸드 조합하여 1 대 1의 듀티 비를 갖는 것을 특징으로 클럭 생성 방법.
  50. 제 43 항에 있어서,
    상기 클럭 발생 방법은,
    각각 360/2N도의 위상차를 갖는 신호들을 반전시켜 제 1 신호들을 생성하고, 상기 제 1 신호들을 다시 반전시켜 제 2 신호들을 생성하여, 상기 제 1 신호들과 360/2N도의 위상차를 갖는 상기 제 2 신호들을 한 쌍의 신호로 선택하여 상기 제 1 및 제 2 중간 펄스 발생부에 각각 대응시키는 단계를 더 포함하는 것을 특징으로 하는 클럭 생성 방법.
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