KR19990053227A - 주파수 체배 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 위상 동기 루프의 기능을 수행하는 디지털 방식의 주파수 체배 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 입력신호에 동기되고 다수 배의 주파수를 가지는 체배 신호를 순수 디지털 회로로 구성하여 얻을 수 있도록하여 디지털 집적회로 소자에 내장 시킬 수 있는 주파수 체배 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 주파수를 발진하는 주파수 발진수단; 상기 주파수를 분주시켜 출력하는 제 1 및 제 2 주파수 분주수단; 상기 제 1 및 제 2 주파수 분주수단에 의해 분주된 주파수를 카운트하는 제 1 및 제 2 카운팅수단; 및 상기 제 1 및 제 2 카운팅수단의 출력신호 합하여 한주기 주파수를 출력하는 제어수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 외부로부터 입력되는 클럭신호를 다수 배의 주파수로 체배시키는데 이용됨.
Description
본 발명은 위상 동기 루프의 기능을 수행하는 디지털 방식의 주파수 체배 장치에 관한 것으로서, 특히 외부로부터 입력되는 클럭신호를 다수 배의 주파수로 체배시키는 주파수 체배 장치에 관한 것이다.
일반적으로, 주파수 체배 회로는 PLL(Phase Locked Loop)을 사용하는데, 이 위상동기루프는 아날로그와 디지털의 혼성 회로이다. 이 혼성회로는 현재의 디지털 ASIC 제조 기술로는 제작할 수 없다.
이에 따라, 체배한 주파수의 신호가 필요할 때는 별개의 아날로그와 디지털의 두가지 IC(Intergrated Circuit)를 사용하여 회로를 구성하든지, 아니면 PLL IC를 별도로 사용해야 하는 문제점이 있었다.
따라서, 상기한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 입력신호에 동기되고 다수 배의 주파수를 가지는 체배 신호를 순수 디지털 회로로 구성하여 얻을 수 있도록 함으로써, FPGA(Field Programmable Gate Array), 게이트어레이 등 디지털 집적회로 소자에 내장 시킬 수 있는 주파수 체배 장치를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 주파수 체배 장치의 일실시예 블록도.
도 2는 도 1의 발진 주파수 및 입력클럭의 주기를 측정하는데 사용하기 위한 분주신호의 특성도.
도 3은 본 발명에 따른 주파수 체배 장치의 신호 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 주파수 발진부 120: 제 1 주파수 분주부
130: 제 1 카운팅부 140: 제 2 주파수 분주부
150: 제 2 카운팅부 160: 제어부
이와 같은 목적을 달성하기 위한 본 발명의 주파수 체배 장치는, 소정 주파수 신호를 발진하는 주파수 발진수단; 외부로부터 입력되는 입력 클럭의 반주기 동안, 상기 소정 주파수 신호를 자연수의 배수로 분주한 신호를 출력하는 제 1 주파수 분주수단; 상기 제 1 주파수 분주수단으로부터 출력된 선택 배수의 분주신호를 카운트하는 제 1 카운팅수단; 상기 입력 클럭의 나머지 반주기 동안, 상기 소정 주파수 신호를 상기 제 1 주파수 분주수단과 동일하게 자연수의 배수로 분주한 신호를 출력하는 제 2 주파수 분주수단; 상기 제 2 주파수 분주수단으로부터 출력된 선택 배수의 분주신호를 카운트하는 제 2 카운팅수단; 및 상기 입력 클럭을 이용하여 상기 제 1 주파수 분주수단, 제 2 주파수 분주수단, 제 1 카운팅수단 및 제 2 카운팅수단의 동작을 제어하며, 상기 제 1 카운팅수단으로부터 출력되는 반주기 분주신호와 상기 제 2 카운팅수단으로부터 출력되는 반주기 분주신호를 합성하여 출력하는 제어수단을 포함한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명에 따른 주파수 체배 장치의 일실시예 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 주파수 체배 장치는, 주파수를 발진하는 주파수 발진부(110)와, 외부로부터 입력되는 입력 클럭이 "하이"인 구간에서 상기 주파수를 2∼10 배 분주시켜 출력하는 제 1 주파수 분주부(120)와, 제 1 주파수 분주부(130)로부터 출력된 분주 주파수를 카운트하여 출력하는 제 1 카운팅부(130)와, 외부로부터 입력되는 클럭이 "로우"인 구간에서 상기 주파수를 2∼10 배 분주시켜 출력하는 제 2 주파수 분주부(140)와, 제 2 주파수 분주부(140)로부터 출력된 분주 주파수를 카운트하여 출력하는 제 2 카운팅부(150)와, 외부로부터 입력되는 입력 클럭을 이용하여 제 1 주파수 분주부(120), 제 1 카운팅부(130), 제 2 주파수 분주부(140) 및 제 2 카운팅부(150)의 동작을 제어하며, 제 1 카운팅부(130)으로부터 출력된 반주기 주파수와 제 2 카운팅부(150)로부터 출력된 반주기 주파수를 합하여 한주기 주파수를 외부로 출력하는 제어부(160)을 구비한다.
제 1 주파수 분주부(120)는 외부로부터 입력되는 입력 클럭에 따라 주파수 발진부(110)로부터 발진된 주파수를 전달하는 제 1 전달부(121)와, 제 1 전달부(121)를 통해 전달된 주파수를 분주시키는 제 1 반주기 분주부(122)와, 입력 클럭에 따라 제 1 반주기 분주부(122)로부터 출력된 분주 주파수들을 선택하여 출력하는 제 1 선택부(123)를 구비한다.
제 1 전달부(121)는 일입력단으로 입력 클럭이 입력되고, 타입력단이 주파수 발진부(110)의 출력단에 접속되고, 출력단이 제 1 반주기 분주부(122)의 입력단에 접속된 제 1 낸드 게이트(NAND1)로 구성된다.
제 1 카운팅부(130)는 제어부(160)의 제어에 따라 제 1 주파수 분주부(120)의 제 1 선택부(123)로부터 출력된 분주 주파수를 전달하는 제 2 전달부(131)와, 제어부(160)의 제어에 따라 주파수 분주부(110)로부터 출력되는 발진 주파수를 전달하는 제 3 전달부(132)와, 제어부(160)의 제어에 따라 제 2 전달부(131)를 통해 전달된 분주 주파수를 카운트하여 출력하는 제 1 상향 카운터(133)와, 제어부(160)의 제어에 따라 상향 카운터(133)에 의해 카운팅된 분주 주파수를 래치시키는 제 1 래치부(134)와, 제 3 전달부(132)를 통해 전달되는 발진 주파수에 따라 제 1 래치부(134)를 통해 전달되는 분주 주파수를 카운트하여 제어부(160)로 출력하는 제 1 하향 카운터(135)를 구비한다.
제 2 전달부(131)는 일입력단이 제 1 선택부(123)의 출력단에 접속되고, 타입력단이 제어부(160)의 출력단에 접속되며, 출력단이 상향 카운터(133)에 접속된 제 2 낸드 게이트((NAND2)로 구성된다.
제 3 전달부(132)는 일입력단이 주파수 발진부(110)의 출력단에 접속되고, 타입력단이 제어부(160)의 출력단에 접속되며, 출력단이 하향 카운터(135)에 접속된 제 3 낸드 게이트(NAND3)로 이루어진다.
제 2 주파수 분주부(140)는 외부로부터 입력되는 입력 클럭에 따라 주파수 발진부(110)로부터 발진된 주파수를 전달하는 제 4 전달부(141)와, 제 4 전달부(141)를 통해 전달된 주파수를 분주시키는 제 2 반주기 분주부(142)와, 입력 클럭에 따라 제 2 반주기 분주부(142)로부터 출력된 분주 주파수들을 선택하여 출력하는 제 2 선택부(143)를 구비한다.
제 4 전달부(141)는 일입력단으로 입력 클럭이 입력되고, 타입력단이 주파수 발진부(110)의 출력단에 접속되고, 출력단이 제 2 반주기 분주부(142)의 입력단에 접속된 제 1 노아 게이트(NOR1)로 구성된다.
제 2 카운팅부(150)는 제어부(160)의 제어에 따라 제 2 주파수 분주부(140)의 제 2 선택부(143)로부터 출력된 분주 주파수를 전달하는 제 5 전달부(151)와, 제어부(160)의 제어에 따라 주파수 분주부(110)로부터 출력되는 발진 주파수를 전달하는 제 6 전달부(152)와, 제어부(160)의 제어에 따라 제 5 전달부(151)를 통해 전달된 분주 주파수를 카운트하여 출력하는 제 2 상향 카운터(153)와, 제어부(160)의 제어에 따라 상향 카운터(153)에 의해 카운팅된 분주 주파수를 래치시키는 제 2 래치부(154)와, 제 6 전달부(152)를 통해 전달되는 발진 주파수에 따라 제 2 래치부(154)를 통해 전달되는 분주 주파수를 카운트하여 제어부(160)로 출력하는 제 2 하향 카운터(155)를 구비한다.
제 5 전달부(151)는 일입력단이 제 2 선택부(143)의 출력단에 접속되고, 타입력단이 제어부(160)의 출력단에 접속되며, 출력단이 제 2 상향 카운터(153)에 접속된 제 2 노아 게이트((NOR2)로 구성된다.
제 6 전달부(152)는 일입력단이 주파수 발진부(110)의 출력단에 접속되고, 타입력단이 제어부(160)의 출력단에 접속되며, 출력단이 제 2 하향 카운터(155)에 접속된 제 3 노아 게이트(NOR3)로 이루어진다.
상기한 바와 같은 구조를 갖는 본 발명의 주파수 체배 장치의 동작을 상세하게 설명하면 다음과 같다.
본 발명의 동작 설명의 편의를 위하여 제 1 주파수 분주부(120)와 제 1 카운팅부(130)를 상단부로, 제 2 주파수 분주부(140)와 제 1 카운팅부(120)를 하단부로 구분한다.
우선, 입력 클럭이 "하이"인 구간에서 상단부의 주파수 분주 과정을 설명한다.
임의의 k 번째 입력클럭 주기의 "하이" 구간인 반주기 t 초 동안, 제 1 전달부(121)는 주파수 발진부(110)로부터 출력된 발진 주파수를 제 1 반주기 분주부(122)로 전달하고, 제 1 반주기 분주부(122)는 n 분주시킨 n분주 주파수들을 제 1 선택부(123)로 출력하고, 제 1 선택부(123)는 n분주 주파수들중 하나를 선택하여 제 1 카운팅부(130)로 출력한다.
이어서, 제 1 카운팅부(130)의 제 2 전달부(131)는 제어부(160)의 제어에 따라 제 1 선택부(123)로부터 출력된 n분주 주파수를 상향 카운터(133)로 전달하고, 상향 카운터(133)는 입력된 n분주 주파수를 상향 카운트한 "L" 값을 래치부(134)로 출력한다. 래치부(134)는 제어부(160)의 제어에 따라 입력된 "L" 값을 래치시켜 하향 카운터(135)로 출력한다. 이때, 제 3 전달부(132)는 제어부(160)의 제어에 따라 주파수 발진부(110)의 출력을 하향 카운터(135)로 전달한다.
하향 카운터(135)는 k+1 번째 입력클럭 주기에서 발진 주파수 "L" 값을 하향 계수하여 t/n 초 동안에 계수를 끝내고, 하향카운터(135)는 Borrow를 출력한다. 이 하향카운터(135)의 바로우(borrow) 신호는 하향카운트 완료시 마다 출력되며, 그주기가 k 번째 입력클럭 주기의 "하이"구간인 반주기의 1/n 배이며, n 배로 주파수를 체배한 신호의 "하이"구간인 반주기가 된다.
하단부에서도 상기 상단부와 동일한 과정을 통하여, n 배로 주파수를 체배한 신호의 "로우"구간인 반주기를 생성한다. 제어부(160)는 이 체배한 신호의 "하이" 및 "로우" 구간이 반주기를 합하여 체배한 신호의 한 주기를 외부로 출력한다.
그리고, 제 1 래치부(134)는 래치시킨 "L" 값을 하향카운터(135)에 다시 장착하여 상기와 같이 하향 카운터(135)의 값이 "0"이 될 때까지 하향 카운트한다. 또 다시 상반부에서는 n 배로 주파수를 체배한 신호의 "하이"구간인 반주기, 하반부에서는 n 배로 주파수를 체배한 신호의 "로우" 구간인 반주기를 생성하고, 이어서 제어부(160)는 "하이" 및 "로우" 신호를 합하여 한 주기를 생성해 낸다. k+1 번째 입력 클럭 전체 주기 동안에는, 이렇게 k 번째 입력클럭을 n 배 주파수로 체배한 신호의 생성을 반복함으로써, 한 주기 뒤쳐지는 주파수의 체배가 이루어 진다. 한편, k+1 번째 입력클럭의 "하이" 구간인 반주기 t' 초 동안 상향카운터(133)에서는, k 번째 입력클럭 주기 때와 마찬가지로, "L'" 값을 얻어 제 1 래치부(134)에 래치시키도록 준비한다. L' 값은 k+2 번째 입력신호 주기에서 체배 주파수를 생성하기 위해 사용된다.
도 2는 도 1의 발진 주파수 및 입력클럭의 주기를 측정하는데 사용하기 위한 분주신호의 특성도이고, 도 3은 본 발명에 따른 주파수 체배 장치의 신호 특성도이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명의 주파수 체배 장치는, 첫째, 디지털회로의 기본소자만 사용하므로써, FPGA, 게이트어레이 및 ASIC소자 등에 내장시킬 수 있는 효과가 있다.
둘째, 본 발명의 주파수 체배 장치를 별개의 디지털 기본소자로 제작하여 디지털 회로 보드(Board), MCM, Hybrid 등에서 테스트용 소자(Built in Test Device) 등으로 활용할 수 있는 효과가 있다.
셋째, 디지털 회로는 입력신호의 천이를 기준으로 동작하므로 입력신호의 주기는 정확할 필요가 없는 경우가 많으며, 이러한 경우에는 본 발명의 주파수 체배 장치가 위상 동기 루프의 기능을 대치할 수 있는 효과가 있다.
넷째, ASIC, MCM, Hybrid 등의 소자에서는 외부와 연결되는 단자 만으로써는 소자가 온전히 제작되었는지 양부를 시험할 수 없는 경우가 많으며, 특히 집적도가 클수록 더욱 심해지므로, 이러한 경우에는 소자가 온전히 제작되었는지를 단지 시험하기 위해 시험기능의 회로를 부가하여야 제작하여야 하는데, 이 부가된 테스트용 회로(Built in Test)를 설계하는데 유용하게 활용될 수 있는 효과가 있다.
Claims (11)
- 소정 주파수 신호를 발진하는 주파수 발진수단;외부로부터 입력되는 입력 클럭의 반주기 동안, 상기 소정 주파수 신호를 자연수의 배수로 분주한 신호를 출력하는 제 1 주파수 분주수단;상기 제 1 주파수 분주수단으로부터 출력된 선택 배수의 분주신호를 카운트하는 제 1 카운팅수단;상기 입력 클럭의 나머지 반주기 동안, 상기 소정 주파수 신호를 상기 제 1 주파수 분주수단과 동일하게 자연수의 배수로 분주한 신호를 출력하는 제 2 주파수 분주수단;상기 제 2 주파수 분주수단으로부터 출력된 선택 배수의 분주신호를 카운트하는 제 2 카운팅수단; 및상기 입력 클럭을 이용하여 상기 제 1 주파수 분주수단, 제 2 주파수 분주수단, 제 1 카운팅수단 및 제 2 카운팅수단의 동작을 제어하며, 상기 제 1 카운팅수단으로부터 출력되는 반주기 분주신호와 상기 제 2 카운팅수단으로부터 출력되는 반주기 분주신호를 합성하여 출력하는 제어수단을 포함하여 이루어진 주파수 체배 장치.
- 제 1 항에 있어서,상기 제 1 주파수 분주수단은,상기 입력 클럭에 따라, 상기 발진 주파수 신호의 반주기 분주신호를 전달하는 전달수단;상기 전달수단을 통해 전달된 상기 발진 주파수 신호를 분주시키는 반주기 분주수단; 및상기 체배선택신호에 따라, 상기 반주기 분주수단으로부터 출력되는 다중의 분주 신호들 중 어느하나를 선택하여 출력하는 선택수단을 포함하여 이루어진 주파수 체배 장치.
- 제 2 항에 있어서,상기 제 1 전달수단은,일입력단으로 상기 입력 클럭을 입력받고 타입력단으로는 상기 발진 주파수 신호를 각각 입력받아 부정 논리곱하여 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
- 제 2 항에 있어서,상기 제 1 카운팅수단은,상기 제어수단의 제어에 따라, 상기 제 1 주파수 분주수단으로부터 출력된 상기 분주 주파수 신호를 전달하는 제 1 전달수단;상기 제어수단의 제어에 따라, 상기 주파수 발진수단으로부터 출력되는 발진 주파수 신호를 전달하는 제 2 전달수단;상기 제어수단의 제어에 따라, 상기 제 1 전달수단을 통해 전달된 상기 분주 신호를 카운트하는 상향 카운팅수단;상기 제어수단의 제어에 따라, 상기 상향 카운팅수단에 의해 카운트된 분주 신호를 래치시키는 래치수단; 및상기 제 2 전달수단을 통해 전달되는 발진 주파수 신호에 따라, 상기 래치수단으로부터 출력되는 분주 신호를 카운트하여 상기 제어수단으로 출력하는 하향 카운팅수단을 포함하여 이루어진 주파수 체배 장치.
- 제 4 항에 있어서,상기 제 1 전달수단은,상기 제 1 주파수 분주수단의 출력신호와 상기 제어수단의 출력신호를 부정 논리곱하여 상기 상향 카운팅수단으로 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
- 제 4 항에 있어서,상기 제 2 전달수단은,상기 주파수 발진수단의 출력신호와 상기 제어수단의 출력신호를 부정 논리곱하여 상기 하향 카운팅수단으로 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
- 제 1 항에 있어서,상기 제 2 주파수 분주수단은,상기 입력 클럭에 따라 상기 발진 주파수 신호의 반주기 분주신호를 전달하는 전달수단;상기 전달수단을 통해 전달된 상기 발진 주파수 신호를 분주시키는 반주기 분주수단; 및상기 체배선택신호에 따라, 상기 반주기 분주수단으로부터 출력되는 다중의 분주 신호들 중 어느하나를 선택하여 출력하는 선택수단을 포함하여 이루어진 주파수 체배 장치.
- 제 7 항에 있어서,상기 전달수단은,일입력단으로 상기 입력 클럭을 입력받고 타입력단으로는 상기 발진 주파수 신호를 각각 입력받아 부정논리합하여 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
- 제 1 항에 있어서,상기 제 2 카운팅수단은,상기 제어수단의 제어에 따라 상기 제 2 주파수 분주수단으로부터 출력된 상기 분주된 주파수 신호를 전달하는 제 1 전달수단;상기 제어수단의 제어에 따라, 상기 주파수 발진수단으로부터 출력되는 발진 주파수 신호를 전달하는 제 2 전달수단;상기 제어수단의 제어에 따라 상기 제 1 전달수단을 통해 전달된 상기 분주 주파수 신호를 카운트하는 상향 카운팅수단;상기 제어수단의 제어에 따라 상기 상향 카운수단에 의해 카운트된 선택 배수의 분주 신호를 래치시키는 래치수단; 및상기 제 2 전달수단을 통해 전달되는 발진 주파수 신호에 따라 상기 래치수단으로부터 출력되는 분주 신호를 카운트하여 상기 제어수단으로 출력하는 하향 카운팅수단를 포함하여 이루어진 주파수 체배 장치.
- 제 9 항에 있어서,상기 제 1 전달수단은,상기 제 2 주파수 분주수단의 출력신호와 상기 제어수단의 출력신호를 부정논리합하여 상기 상향 카운팅수단으로 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
- 제 9 항에 있어서,상기 제 2 전달수단은,상기 제 2 주파수 발진수단의 출력신호와 상기 제어수단의 출력신호를 부정논리합하여 상기 하향 카운팅수단으로 출력하는 수단을 포함하여 이루어진 주파수 체배 장치.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436604B1 (ko) * | 2000-03-24 | 2004-06-22 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어회로 및 클럭 제어방법 |
| KR100826975B1 (ko) * | 2006-06-30 | 2008-05-02 | 주식회사 하이닉스반도체 | 클럭 생성 회로 및 클럭 생성 방법 |
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1997
- 1997-12-23 KR KR1019970072828A patent/KR19990053227A/ko not_active Application Discontinuation
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |