KR20060108367A - 지연고정루프를 이용한 주파수 체배기 - Google Patents

지연고정루프를 이용한 주파수 체배기 Download PDF

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Abstract

지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.

Description

지연고정루프를 이용한 주파수 체배기{frequency multiplier using delayed locking loop}
도 1은 본 발명에 따른 지연고정루프를 이용한 주파수 체배기의 구성을 도시한 블록도,
도 2는 전압제어지연부(110)의 상세한 구성을 도시한 도면,
도 3은 4개의 지연블록을 갖는 전압제어지연부(110)로부터 출력되는 각각의 전압제어지연신호를 도시한 도면,
도 4는 천이감지부(150)의 상세한 구성을 도시한 도면,
도 5는 도 3에 도시된 전압제어지연신호가 천이감지부(150)로 입력될 때 천이감지부(150)로부터 출력되는 신호들을 도시한 도면,
도 6은 에지결합부(160)의 상세한 구성을 도시한 도면,
도 7은 펄스검출부(162)에 채용가능한 대칭형 NAND 게이트를 도시한 도면,
도 8은 도 5에 도시된 전압제어신호 및 천이감지부(150)의 출력신호에 따라 펄스생성부(164)가 생성한 출력클럭신호를 도시한 도면,
도 9는 펄스생성부(164)의 상세한 구성을 도시한 도면, 그리고,
도 10은 본 발명에 따른 지연고정루프를 이용한 주파수 체배기를 채용한 클록신호 발생장치의 구성을 도시한 블록도이다.
본 발명은 지연고정루프 기반의 클록 발생장치에 관한 것으로, 보다 상세하게는, 지연고정루프를 이용하여 넓은 동작범위를 갖는 클록 발생장치에 관한 것이다.
지연고정루프(Delayed Locking Loop : DLL) 기반의 클록 발생기는 대부분의 위상고정루프(Phase Locking Loop : PLL) 기반의 클록 발생기 및 국부 발진기와 비교할 때 지터의 축적이 없어 위상 잡음이 적다. 이러한 비교결과는 많은 집적 시스템(System on a Chip : SoC)에서 자주 발생하는 전원전압 잡음하의 동작환경에서도 동일하게 나타난다. 또한, 지연고정루프 기반의 클록 발생기는 다양한 프로세스, 전원전압, 온도에 대해서도 안정한 동작을 보이며, 설계가 용이하다. 나아가, 지연고정루프 기반의 클록 발생기는 루프 필터의 구조가 간단하므로 소형화가 가능하다.
이와 같은 지연고정루프 기반의 클록 발생기가 갖는 장점으로 인해 최근에 여러가지의 지연고정루프 기반의 클록 발생기가 제안된 바 있다. 현재 제안된 클록 발생기는 지연고정루프의 좋은 특성을 활용하면서도 주파수 체배가 안되는 지연고정루프의 단점을 보완한 것들이다. 그러나 기존에 제안된 PCS를 위한 지연고정루프 기반의 클록 발생기는 많은 전력과 면적을 소모하고, LC의 값이 정해지면 주파수 체배비가 고정된다. 또한, C. Chien 등과 D. Foley 등이 각각 제안한 주파수 합성 기는 입력 클록 주파수를 단지 9배 체배하며, 1GHz의 클록 신호를 외부 50Ω 풀업 저항과 함께 칩 외부에서 발생시킨다. 한편, R. Farjad-rad 등이 제안한 체배 지연고정루프는 지터를 유발할 수 있는 먹스를 사용하는 문제가 있으며, 체배된 출력 신호의 듀티가 50%에도 미치지 않는 문제가 있다. 또한, C. Kim 등이 제안한 지연고정루프 기반의 클록 발생기는 저지터의 클록 신호를 다양한 체배비로 발생시킬 수 있고, 입력 신호의 듀티에 상관없이 50%의 듀티비를 갖는 출력신호를 발생시킬 수 있으나, 이러한 주파수 체배기는 내부의 큰 캐패시턴스로 인해 주파수 체배기가 빠른 주파수에서 동작하지 못하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 지연고정루프를 사용하여 저지터 특성을 얻을 수 있고 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있는 클록 발생장치를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 지연고정루프를 이용한 주파수 체배기는, 설정된 체배비에 대응하는 선택신호를 출력하는 체배계수제어부; 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력하는 전압제어지연부; 상기 전압제어지연신호 중에서 상기 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상기 상승에지가 감지되면 하강펄스를 출력하는 천이감지부; 상기 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 상기 입력클럭신호의 위상을 제어하는 위상검출기로 출력하는 다중화부; 및 상기 천이감지부로부터 상기 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력하는 에지결합부;를 구비한다.
이에 의해, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.
이하에서, 첨부된 도면들을 참조하여 본 발명에 따른 지연고정루프를 이용한 주파수 체배기의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 본 발명에 따른 지연고정루프를 이용한 주파수 체배기의 구성을 도시한 블록도이다.
도 1을 참조하면, 본 발명에 따른 지연고정루프를 이용한 주파수 체배기(100)는 전압제어지연부(110), 버퍼부(120), 다중화부(130), 체배계수제어부(140), 천이감지부(150), 및 에지결합부(160)를 구비한다.
전압제어지연부(110)은 전압조절기(미도시)로부터 입력되는 입력클럭신호를 소정시간단위로 지연시켜 복수개의 전압제어지연신호를 출력한다. 도 2에는 전압제어지연부(110)의 상세한 구성이 도시되어 있다. 도 2를 참조하면, 전압제어지연부(110)는 복수개의 지연블록(110-1 내지 110-8)을 구비하며, 각각의 지연블록(110-1 내지 110-8)은 직렬연결된 복수개의 인버터로 구성된다. 도 3에는 4개의 지연블록을 갖는 전압제어지연부(110)로부터 출력되는 각각의 전압제어지연신호가 도시되어 있다.
버퍼부(120)는 전압제어지연부(110)로부터 출력되는 전압제어지연신호를 버퍼링한 후 출력한다. 전압제어지연부(110)이 4개의 지연블록으로 구성되어 있는 경우에 버퍼부(120)는 마지막 전압제어지연신호가 입력될 때까지 먼저 입력된 전압제어지연신호를 저장하며, 마지막 전압제어지연신호가 입력되면 전압제어지연부(110)로부터 입력받은 전압제어지연신호를 일정한 시간을 두고 지연시키며, 입력 신호부터 마지막 전압제어지연신호까지의 출력을 천이감지부(150)로 병렬적으로 출력한다.
다중화부(130)는 체배계수제어부(140)로부터 입력되는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 입력되는 전압제어지연신호를 선택하여 위상검출기(미도시)로 제공한다. 이를 위해 체배계수제어부(140)는 설정된 체배비에 대응하는 선택신호를 출력한다. 주파수 체배비는 다음의 식에 의해 결정된다.
Figure 112005019104161-PAT00001
여기서, M은 1보다 크거나 같고 전압제어지연부(110)에 구비된 지연블록의 개수보다 작거나 같은 정수이고, freq_Ref 및 freq_Output Clk는 각각 입력주파수 및 출력주파수이다.
만약 전압제어지연부(110)가 8개의 지연블록을 가지고 있고 주파수 체배비가 3이라면, 선택신호에 대응하는 개수의 전압제어지연신호는 6이된다. 따라서, 다중화부(130)는 전압제어지연부(110)로부터 입력되는 8개의 전압제어지연신호 중에서 주파수 체배비 3을 의미하는 선택신호에 기초하여 6번째로 입력되는 전압제어지연신호를 위상검출기로 출력한다. 위상검출기는 다중화부(130)로부터 입력되는 전압제어지연신호를 기초로 전압제어지연부(110)로 공급되는 기준신호와의 위상을 비교하여 위상제어신호를 출력한다.
천이감지부(150)는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 도 4에는 천이감지부(150)의 상세한 구성이 도시되어 있다. 도 4를 참조하면, 천이감지부(150)는 전압제어지연부(110)의 지연블록(110-1 내지 110-8)의 개수에 대응하여 구비되는 복수의 감지블록(150-1 내지 150-8)을 구비한다. 각각의 감지블록(150-1 내지 150-8)은 반전부(152) 및 NAND 게이트(154)를 구비한다. 반전부(152)는 직렬연결된 3개의 인버터로 구성되어 대응되는 전압제어지연부(110)의 지연블록(110-1 내지 110-8)으로부터 입력되는 전압제어지연신호를 3회 반전시켜 출력한다. NAND 게이트(154)는 대응되는 전압제어지연부(110)의 지연블록(110-1 내지 110-8)으로부터 입력되는 전압제어지연신호, 반전부(152)의 출력신호, 및 체배계수제어부(140)로부터 입력되는 선택신호에 대해 부정논리곱 연산을 수행한다. 전압제어지연신호의 상승에지에서는 NAND 게이트(154)의 출력신호가 "로우(Low)"가 되므로, NAND 게이트(154)는 하강펄스를 출력한다. 도 5에는 도 3에 도시된 전압제어지연신호가 천이감지부(150)로 입력될 때 천이감지부(150)로부터 출력되는 신호들이 도시되어 있다.
에지결합부(160)는 천이감지부(150)로부터 하강펄스가 입력될 때마다 출력신 호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 도 6에는 에지결합부(160)의 상세한 구성이 도시되어 있다. 도 6을 참조하면, 에지결합부(160)는 펄스검출부(162) 및 펄스생성부(164)를 구비한다. 펄스검출부(162)는 천이감지부(150)로부터 입력되는 복수의 하강펄스를 검출하여 펄스검출신호를 출력한다. 펄스검출부(162)는 다단의 AND 게이트로 구성되며, 제1단을 구성하는 AND 게이트에는 천이감지부(150)에 구비된 8개의 감지블록(150-1 내지 150-8)으로부터 각각 2개의 하강펄스가 입력된다. 이 때, 각각의 AND 게이트에는 인접하지 않는 감지블록으로부터 출력되는 하강펄스가 입력되도록 구성하는 것이 바람직하다. 한편, 각각의 AND 게이트는 도 7에 도시된 대칭형 NAND 게이트 및 인버터로 구성될 수 있다. 이 경우 AND 게이트의 구현이 용이할 뿐만 아니라 천이감지부(150)로부터 출력되는 하강펄스가 동일한 지연시간을 가지고 펄스생성부(164)로 전달될 수 있다는 장점이 있다.
펄스생성부(164)는 펄스검출부(162)로부터 펄스검출신호가 입력될 때마다 출력신호의 위상을 변경하여 출력클럭신호를 생성한다. 도 8에는 도 5에 도시된 전압제어신호 및 천이감지부(150)의 출력신호에 따라 펄스생성부(164)가 생성한 출력클럭신호가 도시되어 있다. 도 9는 펄스생성부(164)의 상세한 구성을 도시한 도면이다. 도 9를 참조하면, 펄스생성부(164)는 상태변경부(910) 및 상태유지부(920)를 구비한다. 상태변경부(910)는 펄스검출신호가 입력되면 출력신호의 위상을 변경한다. 상태변경부(910)는 하강펄스에 따른 짧은 펄스 구간동안 NMOS 트랜지스터를 구동하여 데이터를 출력하며, 출력되는 데이터는 인버터를 통해 피드백된다. 또한 상태유지부(920)에 구비된 PMOS 트랜지스터는 내부노드 X가 문턱전압이하로 하강되는 것을 방지하며, 입력데이터가 "로우(Low)"에서 "하이(High)로 변경될 때 음의 초기화 시간(negative setup time)을 가지게 된다. 이에 의해 내부노드 X에 펄스생성부(164)의 전체 전달시간에 의한 축전용량을 생성하지 않고, 빠르게 신호를 전달할 수 있으므로 고속의 주파수 체배를 달성할 수 있다.
상태변경부(910)제1NMOS 트랜지스터(912), 제1인버터(914), 제2인버터(916), 및 제3인버터(918)를 구비한다. 제1NMOS 트랜지스터(912)는 펄스검출신호에 의해 구동된다. 제1인버터(914)는 제1NMOS 트랜지스터의 제1단자에 연결되어 제1단자의 출력신호를 반전하여 출력한다. 제2인버터(916)는 제1인버터(914)와 연결되어 제1인버터(914)의 출력신호를 반전하여 출력한다. 제3인버터(918)는 제2인버터(916)의 출력신호를 반전하여 제1NMOS 트랜지스터(912)의 제2단자로 출력한다.
상태유지부(920)는 제2NMOS 트랜지스터(922), 제3인버터(924), PMOS 트랜지스터(926), 및 제3NMOS 트랜지스터(928)를 구비한다. 제2NMOS 트랜지스터(922)는 펄스검출신호의 반전신호에 의해 구동된다. 제3인버터(924)는 제1NMOS 트랜지스터(912)의 제1단자에 연결되어 제1단자의 출력신호를 반전하여 출력한다. PMOS 트랜지스터(926)는 제3인버터(924)의 출력신호에 의해 구동되며, 제1단자는 소정의 소스전원에 연결되고 제2단자는 제2NMOS 트랜지스터(922)의 제1단자에 연결된다. 제3NMOS 트랜지스터(928)는 제3인버터(924)의 출력신호에 의해 구동되며, 제1단자는 제2NMOS 트랜지스터(924)의 제2단자에 연결되고 제2단자는 소정의 접지전원에 연결된다.
도 10은 본 발명에 따른 지연고정루프를 이용한 주파수 체배기를 채용한 클 록신호 발생장치의 구성을 도시한 블록도이다.
도 10을 참조하면, 클록신호 발생장치(1000)는 위상검출기(1010), 반복바이어스부(1020), 전하펌프(1030), 루프필터(1040), 전압제어기(1050), 및 본 발명에 따른 주파수 체배기(100)를 구비한다.
위상검출기(1010)는 외부로부터 입력되는 기준클럭신호와 주파수 체배기(100)의 다중화부(130)로부터 부궤환되어 입력되는 궤환신호의 주파수와 위상차이를 검출하여 위상제어신호를 출력한다. 위상검출기(1010)에 리셋회로(1015)가 구비되면 초기 동작 범위를 결정할 수 있으므로, 위상검출기(1010)의 동작범위를 넓힐 수 있다. replica bias(1020)를 가진 전하펌프(1030)는 위상검출기(1010)로부터 입력되는 위상제어신호에 의해 대역폭을 입력 주파수에 따라 변화하도록 전하 펌프 전류를 조절한다. 루프필터(1040)는 전하펌프(1030)에 의하여 소정 크기의 전류를 공급받거나 또는 방전하는 동시에 소정의 고주파 성분이 제거된 저주파의 전압제어신호를 출력한다. 전압제어기(1050)는 루프필터(1040)로부터 인가되는 전압제어신호에 의하여 소정 주파수의 입력클럭신호를 생성하여 출력한다.
주파수 체배기(100)는 전압제어기(1050)로부터 입력되는 입력클럭신호를 체배하여 주파수가 체배된 출력클럭신호를 출력한다. 주파수 체배기(100)의 전압제어지연부(110)는 정류된 전압에 제어되고, 제어된 스윙폭은 입력 주파수에 따라 다른 대역폭을 가지며, PVT 변화에 무관하게 된다. 주파수 체배기(100)의 다중화부(130)는 위상검출기(1010)에서 비교하는 마지막 탭을 결정한다. 다중화부(130)와 위상검출기(1010)를 연결하는 지연고정루프는 전압제어지연부(110)의 마지막 탭에서 나오 는 출력이 입력클럭신호를 한 주기 만큼 지연시킨 신호와 일치시킨다. 따라서, 주파수 체배기(100)의 최대 주파수는 다중화부(130)에서 선택하는 탭수에 의해서 결정된다. 또한, 각 탭에서 나오는 출력은 체배계수제어부(120)의 출력신호인 선택신호에 따라 주파수 체배기(100)에서 처리되어 체배된다.
표 1에는 체배계수제어부(120)의 선택신호(즉, 체배비)에 따른 천이검출부(150)로 입력되는 전압제어지연신호들 및 다중화부(130)가 위상검출기(1010)로 출력하는 탭의 출력신호가 기재되어 있다.
체배비 천이검출부의 출력 최종 비트
k1 k2 k3 k4 k5 k6 k7 k8
M/2 =4 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 D8
M/2 =3.5 D 1 D 2 D 3 D 4 D 5 D 6 D 7 D D7
M/2 =3 D 1 D 2 D 3 D 4 D 5 D 6 D D D6
M/2 =2.5 D 1 D 2 D 3 D 4 D 5 D D D D5
M/2 =2 D 1 D D 3 D D 5 D D 7 D D8
D D2 D D4 D D6 D D8
M/2 =1.5 D 1 D D3 D D 5 D D D D6
D D2 D D4 D D6 D D
M/2 =1 D 1 D D D D 5 D D D D8
D D2 D D D D6 D D
D D D3 D D D D7 D
D D D D4 D D D D8
M/2 =0.5 D 1 D D D D D D D D8
D D2 D D D D D D
:
D D D D D D D D8
표 1을 참조하면, 체배비가 3일 경우에 다중화부(130)는 마지막 비교되는 신호로 6번째 탭의 신호를 선택한다. 그러면 최대 주파수는 입력클럭신호의 3배가 된다. 만약, 체배계수제어부(120)가 첫 번째, 세 번째, 다섯째 천이감지부(150)가 통과되도록 하는 선택신호를 출력하면, 출력클럭신호의 주파수는 입력클럭신호의 1.5배가 된다. 따라서, 비교되는 마지막 비트가 같은 경우에 주파수가 변화하는 데는 한 사이클로 충분하다. 이와 같은 방법에 의해 본 발명에 따른 주파수 체배기를 채용한 클럭신호 생성장치는 입력클럭신호의 0.5~4배까지 주파수의 동적 체배가 가능하다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
본 발명에 따른 지연고정루프를 이용한 주파수 체배기에 의하면, 지연고정루프를 사용하여 주파수를 체배함으로써, 지터의 축적을 방지하여 저지터의 특성의 주파수 체배기를 구현할 수 있다. 또한, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다. 나아가, 기존의 지연고정루프를 이용한 주파수 체배기는 여러 기생 성분이나 구조의 한계로 고속의 주파수 체배가 불가능하고, 체배비를 변경하기 위해 긴 록킹시간이 필요했으나, 본 발명에 따른 지연고정루프를 이용한 주파수 체배기는 고속의 체배가 가능하고 간단 한 디지털 로직으로 주파수 체배비를 한 사이클만에 변경시킬 수 있다.

Claims (7)

  1. 설정된 체배비에 대응하는 선택신호를 출력하는 체배계수제어부;
    소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력하는 전압제어지연부;
    상기 전압제어지연신호 중에서 상기 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상기 상승에지가 감지되면 하강펄스를 출력하는 천이감지부;
    상기 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 상기 입력클럭신호의 위상을 제어하는 위상검출기로 출력하는 다중화부; 및
    상기 천이감지부로부터 상기 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력하는 에지결합부;를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  2. 제 1항에 있어서,
    상기 전압제어지연신호를 버퍼링하여 상기 천이감지부로 출력하는 버퍼부;를 더 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  3. 제 1항에 있어서,
    상기 천이감지부는 상기 전압제어지연신호의 개수에 대응하여 구비되는 복수의 감지블록을 구비하고,
    상기 각각의 감지블록은,
    상기 대응되는 전압제어지연신호를 소정횟수 반전시켜 출력하는 직렬연결된 복수의 인버터로 이루어진 반전부; 및
    상기 대응되는 전압제어지연신호, 상기 반전부의 출력신호, 및 상기 체배계수제어부로부터 상기 선택신호를 입력받아 부정논리곱 연산을 수행하여 상기 하강펄스를 출력하는 NAND 게이트;를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  4. 제 2항 또는 제 3항에 있어서,
    상기 에지결합부는,
    상기 천이감지부로부터 입력되는 복수의 하강펄스를 검출하여 펄스검출신호를 출력하는 펄스검출부;
    상기 펄스검출부로부터 상기 펄스검출신호가 입력될 때마다 출력신호의 위상을 변경하여 상기 출력클럭신호를 생성하는 펄스생성부;를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  5. 제 4항에 있어서,
    상기 펄스생성부는,
    상기 펄스검출신호가 입력되면 상기 출력신호의 위상을 변경하는 상태변경부; 및
    상기 펄스검출신호가 입력된 후 다음 펄스검출신호가 입력될 때까지 상기 출력신호의 위상을 유지하는 상태유지부;를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  6. 제 5항에 있어서,
    상기 상태변경부는,
    상기 펄스검출신호에 의해 구동되는 제1NMOS 트랜지스터;
    상기 제1NMOS 트랜지스터의 제1단자에 연결되어 상기 제1단자의 출력신호를 반전하여 출력하는 제1인버터;
    상기 제1인버터와 연결되어 상기 제1인버터의 출력신호를 반전하여 출력하는 제2인버터; 및
    상기 제2인버터의 출력신호를 반전하여 상기 제1NMOS 트랜지스터의 제2단자로 출력하는 제3인버터를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
  7. 제 6항에 있어서,
    상기 상태유지부는,
    상기 펄스검출신호의 반전신호에 의해 구동되는 제2NMOS 트랜지스터;
    상기 제1NMOS 트랜지스터의 제1단자에 연결되어 상기 제1단자의 출력신호를 반전하여 출력하는 제3인버터;
    상기 제3인버터의 출력신호에 의해 구동되며, 제1단자는 소정의 소스전원에 연결되고 제2단자는 상기 제2NMOS 트랜지스터의 제1단자에 연결되는 PMOS 트랜지스터; 및
    상기 제3인버터의 출력신호에 의해 구동되며, 제1단자는 상기 제2NMOS 트랜지스터의 제2단자에 연결되고 제2단자는 소정의 접지전원에 연결되는 제3NMOS 트랜지스터;를 포함하는 것을 특징으로 하는 지연고정루프를 이용한 주파수 체배기.
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