JP4562300B2 - クロック制御方法及び回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、クロック制御方法及び回路に関し、特に、外部クロックに同期した逓倍クロックの生成に好適とされるクロック制御方法及び回路に関する。
【０００２】
【従来の技術】
近時、１チップに集積化可能な回路規模の増大、及び動作周波数の上昇に伴い、クロックの供給を受けて動作する同期回路を含む半導体集積回路において、チップ外部とチップ内部のクロックの位相、及び周波数を制御するためのクロック制御回路が設けられている。
【０００３】
クロック制御回路として、従来より、ＰＬＬ（Phase Locked Loop：位相同期ループ）回路、ＤＬＬ（遅延同期ループ）回路等の帰還系回路が用いられている。このうちＰＬＬ回路は、基準クロックを入力する位相比較回路と、容量を充放電することで位相比較回路から出力された位相差に応じた電圧を生成するチャージポンプと、位相差に応じた電圧を平滑化するループフィルタと、ループフィルタの電圧を制御電圧として入力し該制御電圧に応じて発振周波数を可変する電圧制御発振器と、電圧制御発振器の発振出力信号を分周し位相比較回路に帰還入力する分周器とを備え、位相比較回路では基準クロックと分周器の出力の位相差を比較し、位相比較結果に応じて、電圧制御発振器の発振周波数を制御することで、電圧制御発振器から、入力される基準クロックに位相同期したクロックが出力される。
【０００４】
入力クロックを逓倍する回路として、ＰＬＬ回路とインターポレータ（内分回路）とを組み合わせたものも知られている。ＰＬＬとインターポレータとの組み合わせからなるクロック制御回路として、例えば文献１（ISSC 1993 p.p 160−161 Mark Horowitz et al．，"PLL Design for 500MHz Interface"）が参照される。なお、上記文献１のインターポレータは、二つの入力を受ける差動回路からなるアナログ構成よりなる。
【０００５】
よく知られているように、ＰＬＬ回路を用いた構成においては、位相同期に時間を要し、また帰還系のループによるジッタが存在し、該ジッタにより、ロックが外れたとき等に、位相が大きくずれる、という問題点を有している。
【０００６】
ＰＬＬ等の帰還系を用いない非帰還系の逓倍クロック生成回路として、本願発明者は、特願平９−１５７０２８号等において、図１２乃至図１５に示すような構成を提案している。図１２を参照すると、この逓倍回路は、クロック１を入力として分周し多相クロック３を生成する分周器２と、分周器２の出力３を入力とする多相クロック逓倍回路５と、固定段数のリングオシレータとカウンタよりなり、クロック１の１周期中のリングオシレータの発振回数をカウントしてクロック１の周期を検出し制御信号７を出力する周期検知回路６と、多相クロック逓倍回路５の出力を合成し逓倍クロック９を生成するクロック合成回路８と、を備えている。多相クロック逓倍回路５は、２つの入力のタイミング差（位相差）を内分（分割）した信号を出力する複数のタイミング差分割回路４ａと、２つのタイミング差分割回路の出力を多重化する複数の多重化回路４ｂとを備えている。
【０００７】
複数のタイミング差分割回路４ａは、同一相のクロックを入力とするタイミング差分割回路と、相隣る２つのクロックを入力とするタイミング差分割回路を備えている。周期検知回路６は、制御信号７を出力して、多相クロック逓倍回路５内のタイミング差分割回路４ａの負荷容量を調整して、クロック周期を制御する。
【０００８】
図１３は、クロック逓倍回路の一例として、４相クロックを生成する４相クロック逓倍回路の構成の具体例を示す図である。図１３に示すように、４相クロック逓倍回路は、入力クロック２０５を４分周し４相クロックＱ１〜Ｑ４を出力する１／４分周器２０１と、ｎ段縦続接続された４相クロック逓倍回路２０２1〜２０２nと、クロック合成回路２０３と、周期検知回路２０４とを備えている。最終段の４相クロック逓倍回路２０２nからは、２ｎ逓倍された４相クロックＱｎ１〜Ｑｎ４が出力され、クロック合成回路２０３で合成され、逓倍クロック２０７が出力される。なお、４相クロック逓倍回路の段数ｎは任意である。
【０００９】
１／４分周器２０１は、入力クロック２０５を１／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、Ｑ４を生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を４相クロック逓倍回路２０１1で逓倍した４相クロックＱ１１、Ｑ１２、Ｑ１３、Ｑ１４を生成し、同様にして、４相クロック逓倍回路２０２nから、２ｎ逓倍した４相クロックＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。
【００１０】
周期検知回路２０４は、固定段数のリングオシレータと、カウンタから構成され、クロック２０５の周期中、リングオシレータの発振回数をカウンタでカウントし、カウント数に応じて制御信号２０６を出力し、４相クロック逓倍回路２０２内の負荷を調整する。この周期検知回路２０４により、クロック周期の動作範囲、デバイスの特性ばらつきが解消される。
【００１１】
この４相クロック逓倍回路の動作の概略を述べれば、４相のクロックを、図１３の４相クロック逓倍回路２０２で、８相にした後、４相に戻すことで、連続的に逓倍を行う。詳細を以下に説明する。
【００１２】
図１４は、図１３に示した４相クロック逓倍回路２０２ｎの構成の一例を示す図である。なお、図１３に示した４相クロック逓倍回路２０２1〜２０２nは、いずれも同一構成とされる。
【００１３】
図１４（ａ）を参照すると、この４相クロック逓倍回路２０２nは、８組のタイミング差分割回路２０８〜２１５と、８個のパルス補正回路２１６〜２２３と、４組の多重化回路２２４〜２２７から構成されている。図１４（ｂ）は、パルス幅補正回路の構成を示す図であり、第２の入力Ｔ２３をインバータＩＮＶで反転した信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回路からなる。図１４（ｃ）は、多重化回路の構成を示す図であり、２入力ＮＡＮＤ回路からなる。
【００１４】
図１５は、図１４に示した４相クロック逓倍回路２０２のタイミング動作を示す信号波形図である。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりからタイミング差分割回路２０８の内部遅延分の遅れで決定され、クロックＴ２２の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２０９でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２３の立ち上がりは、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２の立ち上がりのタイミングのタイミング差分割回路２１０でのタイミング分割と内部遅延分の遅れで決定され、以下同様にして、クロックＴ２６の立ち上がりはクロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１３でのタイミング分割と内部遅延分の遅れで決定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりのタイミングのタイミング差分割回路２１４での内部遅延分の遅れで決定され、クロックＴ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上がりとクロックＱ（ｎ−１）１の立ち上がりのタイミングのタイミング差分割回路２１５でのタイミング分割と内部遅延分の遅れで決定される。
【００１５】
タイミング差分割回路２０８と２１０から出力されるクロックＴ２１とＴ２３はパルス幅補正回路２１６に入力され、パルス幅補正回路２１６では、クロックＴ２１で決定される立ち下がりエッジ、クロックＴ２３で決定される立ち上がりエッジを有するパルスＰ２１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつずれたデューティ２５％の８相のパルス群となる。このクロックＰ２１と位相が１８０度ずれたクロックＰ２５は、多重化回路２２４で多重化反転され、デューティ２５％のクロックＱｎ１として出力される。同様にして、クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からクロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍に逓倍される。
【００１６】
図１６は、図１４に示したタイミング差分割回路２０８、２０９の構成の一例を示す図である。タイミング差分割回路２０８では、２つの入力ＩＮ１、ＩＮ２に、同一信号が入力され、タイミング差分割回路２０９では、隣り合う２つの信号が入力されている。すなわち、タイミング差分割回路２０８では、同一入力Ｑ（ｎ−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイミング差分割回路２０９ではＱ（ｎ−１）１とＱ（ｎ−１）２が入力端ＩＮ１、ＩＮ２に入力されている。電源ＶＤＤにソースが接続されドレインが内部ノードＮ１に接続されたＰチャネルＭＯＳトランジスタＭＰ０１と、入力信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭＯＳトランジスタＭＰ０１のゲートに接続されたＯＲ回路ＯＲ１と、内部ノードＮ１にドレインが接続され、ソースが定電流源Ｉ0を介してグランドに接続され、ゲートに入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を備え、内部ノードＮ１は、インバータＩＮＶ０１の入力端に接続され、内部ノードＮ１とグランド間には、ＮチャネルＭＯＳトランジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡＰ１２を直列接続した回路、…、ＮチャネルＭＯＳトランジスタＭＮ１５と容量ＣＡＰ１５を直列接続した回路が、並列に接続され、各ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、…、ＭＮ１５のゲートには、周期検知回路２０４からの、５ビット幅の制御信号２０６がそれぞれ接続されてオン・オフ制御される。ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５のゲート幅と容量ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ１４、ＣＡＰ１５は、そのサイズ比が、例えば１６：８：４：２：１とされており、周期検知回路２０４から出力される制御信号２０６に基づき、共通ノードに接続される負荷を３２段階に調整することで、クロック周期が設定される。
【００１７】
タイミング差分割回路２０８については、二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、インバータＩＮＶ０１の出力であるクロックＴ２１が立ち上がる。インバータＩＮＶ０１のしきい値に達したところまで引き抜く必要のあるノードＮ１の電荷をＣＶ（ただし、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳトランジスタによる放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流値２Ｉの定電流で放電することになり、その結果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２１の立ち上がりまでのタイミング差（伝搬遅延時間）を表している。
【００１８】
クロックＱ（ｎ−１）１がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンとされ、ノードＮ１がＨｉｇｈに充電され、インバータＩＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
【００１９】
タイミング差分割回路２０９については、クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−１）２の立ち上がりエッジから、ノードＮ１の電位がインバータＩＮＶ０１のしきい値に達したところで、クロックＴ２２のエッジが立ち上がる。ノードＮ１の電荷をＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとすると、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期間を、定電流２Ｉで引き抜く結果、時間、
ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I
＝ＣＶ／２I＋ｔＣＫｎ／２ …(1)
が、クロックＱ（ｎ−１）１の立ち上がりエッジから、クロックＴ２２の立ち上がりエッジのタイミング差を表している。
【００２０】
すなわち、クロックＴ２２とクロックＴ２１の立ち上がりのタイミング差は、ｔＣＫｎ／２となる。
【００２１】
クロックＱ（ｎ−１）１とＱ（ｎ−１）２がともにＬｏｗレベルとなり、ノードＮ１が、ＰチャネルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇｈレベルに充電された場合、クロックＴ２２が立ち下がる。クロックＴ２２〜Ｔ２８についても同様とされ、クロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそれぞれｔＣＫｎ／２となる。
【００２２】
パルス幅補正回路２１６〜２２３は、位相が４５度ずつずれたデューティ２５％の８相のパルス群Ｐ２１〜Ｐ２８を生成する（図１４参照）。
【００２３】
多重化回路２２４〜２２７は、位相が９０度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１〜Ｑｎ４を生成する（図１４参照）。
【００２４】
図１６のタイミング差分割回路は、使用されるアプリケーションに応じて、適宜、変形される。例えば、ＰチャネルＭＯＳトランジスタＭＰ０１のゲートに、第１、第２の入力信号ＩＮ１、ＩＮ２を入力とする否定論理積回路（ＮＡＮＤ）の出力信号を入力し、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をインバータでそれぞれ反転した信号をＮチャネルＭＯＳトランジスタＭＮ０１、ＭＮ０２のゲートに入力する構成としてもよい。この場合、第１、第２の入力信号ＩＮ１、ＩＮ２がＨｉｇｈレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオン（導通）して内部ノードＮ１が充電され、インバータＩＮＶ０１の出力はＬｏｗレベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ２の一方又は両方がＬｏｗレベルのとき、ＰチャネルＭＯＳトランジスタＭＰ０１がオフしＰチャネルＭＯＳトランジスタＭＮ０１とＭＮ０２の一方又は両方がオンし、内部ノードＮ１が放電され、内部ノードＮ１の電圧がインバータＩＮＶ０１のしきい値以下に下がった場合、インバータＩＮＶ０１の出力は立ち上がりＨｉｇｈレベルとなる。
【００２５】
【発明が解決しようとする課題】
上記したように、ＰＬＬを用いたクロック制御回路では、電圧制御発振器（ＶＣＯ）の発振出力と、入力信号（基準信号）との位相を合わせる構成とされており、ロックするまでに時間を要し、ＰＬＬがアンロック状態またはクロック断状態において、到来した入力クロックの次のクロックサイクルから直ちに該入力クロックに同期した信号を出力することは、回路構成上、困難である。
【００２６】
また、従来のタイミング差分割回路を用いたクロック逓倍回路においては、二つの入力信号の位相差を内分した時間の信号は精度よく出力することはできるが、製造プロセス変動、電源変動等によってばらつくと、タイミング差分割回路の遅延時間のばらつきとなって現れる。例えば上式（１）のＣＶ／２Ｉにおいて、プロセス、電源変動等によるしきい値Ｖ、定電流Ｉ（ＮチャネルＭＯＳトランジスタのドレイン電流）、容量値Ｃのばらつきがタイミング差分割回路の遅延時間に影響し、このため、タイミング差分割回路を並列に複数段接続して構成されるクロック逓倍回路において、出力信号にジッタ等が生じる場合がある。
【００２７】
そして、上記したタイミング差分割回路を用いたクロック逓倍回路（図１２等参照）のように、ＰＬＬ回路等の帰還回路を用いない構成において、入力される外部クロック（ｅｘｔｅｒｎａｌ ｃｌｏｃｋ）に位相同期した逓倍信号を生成することは、困難である。
【００２８】
そして、タイミング差分割回路の出力信号のジッタ等により、ＰＬＬ回路等の帰還回路を用いない構成において、入力される外部クロック（ｅｘｔｅｒｎａｌｃｌｏｃｋ）から、外部クロックの周期を分割し、等しい時間間隔の逓倍信号を生成することは、困難である。
【００２９】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、帰還構成をとらずに、外部クロックに位相同期した多相クロック、及び逓倍クロックを生成する、全く新規なクロック制御回路及び該回路を備えた半導体集積回路装置、並びにクロック制御方法を提供することにある。
【００３０】
本発明の他の目的は、帰還構成をとらずに、簡易な構成により、各クロック間が等間隔の多相クロック、及び逓倍クロックを生成する、全く新規なクロック制御回路及び該回路を備えた半導体集積回路装置、並びにクロック制御方法を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成する本発明は、入力した信号を第１の遅延時間遅延させて出力する第１の回路と、前記第１の回路の出力を第２の遅延時間遅延させて出力する第２の回路とからなる遅延回路ユニットを縦続形態に複数段備えた遅延回路列と、前記遅延回路列に入力される入力クロックと、前記遅延回路列から出力されるクロックとを入力し、前記入力クロックのクロック周期と前記遅延回路列の遅延時間の時間差を、前記二つのクロックの位相差として検出する位相差検知回路と、複数の前記遅延回路ユニットの第１の回路の出力をそれぞれ入力し、前記位相差を前記遅延回路ユニット数で等間隔で分割した時間を単位として、前記第１の回路が属する前記遅延回路ユニットが前記遅延回路列内で何番目の段数であるかに応じて、該第１の回路の出力信号の遷移エッジを、互いに異なる遅延時間分遅延させてそれぞれ出力する複数の第３の回路と、を備え、前記複数の第３の回路は、前記入力クロックのクロック周期を、前記縦続形態に接続された前記遅延回路ユニット数で等分した時間間隔で遷移する複数の出力信号をそれぞれ出力する。
【００３２】
本発明において、前記第３の回路は、容量の充電及び放電を制御する回路と、前記容量の端子電圧としきい値電圧との大小関係に応じた論理値を前記出力信号として出力する回路と、を備え、前記位相差に相当する期間、前記容量を放電又は充電し、前記第３の回路に対応する遅延回路ユニットの第１の回路の出力信号が遷移した際に、これを受けて、前記容量を、前記位相差に相当する期間の放電又は充電につづいて再び放電又は充電し、前記位相差を前記遅延回路ユニット数で等分した位相に、前記第３の回路に対応する遅延回路ユニットが前記遅延回路列内で何段目であるかを表す値を乗じた位相に相当する遅延時間を、前記第２の遅延時間から差し引いた時間分、前記第３の回路に対応する遅延回路ユニットの第１の回路の出力信号の立ち上がり又は立ち下りの遷移エッジを、遅延させて出力する構成とされている。
【００３３】
本発明において、前記入力信号と、複数の前記第３の回路の出力信号とに基づき、前記入力クロックのクロック周期を等分割してなる、逓倍クロックを生成する合成回路を備えている。
【００３４】
本発明は、第１の遅延時間ｔ１の第１の遅延回路と、前記第１の遅延回路の出力信号の立ち上がり又は立ち下がり遷移エッジを第２の遅延時間ｔ２遅延させて出力する第２の遅延回路とからなる遅延回路ユニットを縦続形態に複数段（Ｎ段）備えた遅延回路列と、前記遅延回路列の初段の遅延回路ユニットに入力される周期ｔＣＫの入力クロックと、最終段の遅延回路ユニットの出力との位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を検出する位相差検知回路と、を備え、１段目から（Ｎ−１）段目の遅延回路ユニットの第１の遅延回路の出力をそれぞれ入力する第３の遅延回路を（Ｎ−１）個備え、ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の遅延回路ユニットの第１の遅延回路の遷移エッジを、遅延時間ｔ２−ｎ×Ｔ／Ｎ遅延させて出力し、ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅延回路は、前記入力クロックの遷移エッジから、時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）遅れたタイミングで遷移する信号をそれぞれ出力し、前記入力信号と、１乃至Ｎ−１番目の第３の遅延回路の出力とから、前記入力クロックのクロック周期ｔＣＫをＮ等分してなるＮ逓倍クロックを生成する合成回路を備える。
【００３５】
本発明は、遅延時間ｔ１の第１の遅延回路を縦続形態に複数段（Ｎ段）接続してなる遅延回路列を備え、前記遅延回路列には、初段の第１の遅延回路から、周期ｔＣＫの入力クロックが入力され、前記遅延回路列の最終段の第１の遅延回路から出力される出力クロックと、前記遅延回路列に入力される入力クロックとから、前記遅延回路列の遅延時間と、前記入力クロックのクロック周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を検出する位相差検知回路を備え、１段目からＮ段目の前記第１の遅延回路の出力をそれぞれ入力する第２の遅延回路をＮ個備え、ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の第１の遅延回路の出力の遷移エッジを、前記第２の遅延回路の固有の遅延時間ｔｐｄから、前記位相差Ｔを前記第１の遅延回路の総数Ｎで等分した位相Ｔ／Ｎと、前記Ｎと記第１の遅延回路の前記遅延回路列内での段数ｎと差から規定される時間（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出力し、ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記入力クロックのクロックサイクルの開始時点から、ｔｐｄ＋ｎ×（ｔ１＋Ｔ／Ｎ）−Ｔ遅れたタイミングで立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の遅延回路の出力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロックが生成される構成とされる。
【００３６】
上記目的は、上記構成とは、別の構成の本発明によっても達成される。本発明は、遅延回路が複数段縦続形態に接続された第１の遅延回路列と、遅延回路が複数段縦続形態に接続された第２の遅延回路列と、を備え、前記第１の遅延回路列の初段の前記遅延回路から入力された入力クロックは、前記第１の遅延回路列を伝搬し前記第１の遅延回路列の最終段をなす遅延回路から出力されて前記第２の遅延回路列の初段の前記遅延回路に入力され前記第２の遅延回路列を伝搬し、前記第１、及び第２の遅延回路列の各段の遅延回路に対応して並設されており、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する複数の内分回路を備え、前記並設される複数の内分回路のうちの１番目の前記内分回路には、前記第１の遅延回路列から出力され前記第２の遅延回路列の初段の遅延回路に入力されるクロックと次サイクルの入力クロックとが入力され、ｎ＋１番目（ただし、ｎ＋１は２以上であり前記第１の遅延回路列の最終段の遅延回路の段数以下の数である）の前記内分回路には、前記内分回路に対応する前記第２の遅延回路列のｎ段目の遅延回路の出力と、次サイクルの入力クロックを入力した前記第１の遅延回路列のｎ段目の遅延回路の出力とが入力され、複数の前記内分回路の内分比は、前記内分回路の順番に対応して単位値ごとに大に設定されており、入力クロックの周期をｔＣＫとして、前記第１の遅延回路列の最終段の遅延回路の段数をＮ段とし、前記各遅延回路の遅延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合、複数の前記内分回路は、順番に、それぞれの遅延時間を単位時間Ｔ／Ｎ毎に増加させており、相隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎとされ、１番目の前記内分回路の出力とＮ番目の前記内分回路の出力の時間差は、前記入力クロックの周期ｔＣＫである構成としてもよい。一例として、遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された遅延回路列を備え、前記遅延回路列の初段の前記遅延回路から入力された入力クロックが前記遅延回路列を伝搬し、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個備え、複数の前記内分回路の内分比は互いに異なる値に設定されており、１番目の前記内分回路には、Ｎ段目の前記遅延回路の出力と次サイクルの入力クロックとが入力され、ｉ番目（ただし、ｉは２乃至Ｎの整数）の前記内分回路には、（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの入力クロックの（ｉ−１）段目の前記遅延回路の出力とが入力され、１番目乃至Ｎ番目の前記内分回路からは、前記入力クロックの周期をＮ等分した位相差の多相クロックが出力される構成とされる。上記目的は、特許請求の範囲の各請求項の発明によっても同様にして達成されるものであることは、以下の説明からも直ちに明らかとされるであろう。
【００３７】
【発明の実施の形態】
本発明の好ましい実施の形態について図面を参照して説明する。図１は、本発明の好ましい一実施の形態の構成を示す図である。図１を参照すると、本発明のクロック制御回路は、その好ましい一実施の形態において、第１の遅延時間ｔ１の第１の遅延回路１０と、第１の遅延回路１０の出力信号の立ち上がり又は立ち下がり遷移エッジを第２の遅延時間ｔ２遅延させて出力する第２の遅延回路（第１の内分回路からなる）１１とからなる遅延回路ユニットを、複数段（Ｎ段）縦続形態に接続して遅延回路列を構成している。この遅延回路列には、周期ｔＣＫの入力クロックＩＮが入力され、遅延回路列に入力されたクロックは、遅延時間Ｎ×（ｔ１＋ｔ２）遅延され、クロックＥＮＤとして出力される。
【００３８】
本発明の一実施の形態においては、遅延回路列の最終段の第２の遅延回路（第１の内分回路）１１ｎの出力ＥＮＤと、周期ｔＣＫの入力クロックＩＮとの遷移エッジの位相差Ｔを検出する位相差検知回路１４を備えている。位相差検知回路１４は、遅延回路列からの出力クロックＥＮＤの立ち上がり遷移エッジ（又は立ち下がり遷移エッジ）と、前記出力クロックに対応する入力クロックの１クロック周期ｔＣＫ後（次のクロックサイクル）の入力クロックの立ち上がりエッジ（又は立ち下がり遷移エッジ）間の位相差Ｔを検出する。
【００３９】
ここで、位相差Ｔは、
Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ …(2)
であることから（Ｔは、遅延回路列の遅延時間とクロック周期ｔＣＫの時間差に等しい）、式（２）より、クロック周期ｔＣＫをＮ等分した時間は、
ｔＣＫ／Ｎ＝ｔ１＋ｔ２−Ｔ／Ｎ …(3)
となる。
【００４０】
本発明の一実施の形態においては、１段目から（Ｎ−１）段目の遅延回路ユニットの第１の遅延回路１０の出力をそれぞれ入力して遅延出力する第３の遅延回路１２（第２の内分回路からなる）を（Ｎ−１）個備え、入力クロックと（Ｎ−１）個の第３の遅延回路１２の出力から、入力クロックの周期ｔＣＫをＮ等分した時間間隔で出力される逓倍クロックＯＵＴを生成する合成回路１３を備えている。
【００４１】
ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅延回路１２は、位相差検知回路１４で検出された位相差Ｔに基づき、対応するｎ段目の遅延回路ユニットの第１の遅延回路１０の出力の遷移エッジを、遅延時間ｔ２−ｎ×Ｔ／Ｎ遅延させて出力するものであり、ｎ番目（ただし、ｎは１乃至Ｎ−１）の第２の内分回路は、前記入力クロックの遷移エッジであるクロックサイクル開始時点から、（ｎ−１）段の遅延回路ユニットの遅延時間（ｎ−１）×（ｔ１＋ｔ２）にｎ段の遅延回路ユニットの第１の遅延回路１０の遅延時間ｔ１を加算した時間に、さらに遅延時間ｔ２−ｎ×Ｔ／Ｎ遅れたタイミングである、
ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）
＝ｎ×ｔＣＫ／Ｎ …(4)
に立ち上がり又は立ち下がり遷移する信号をそれぞれ出力する。
【００４２】
すなわち、１乃至Ｎ−１番目の第３の遅延回路１２は、
１×ｔＣＫ／Ｎ、
２×ｔＣＫ／Ｎ、…、
（Ｎ−１）×ｔＣＫ／Ｎ
のタイミングで遷移するクロックを出力し、合成回路１３は、これらの信号と入力クロックから、入力クロックの周期ｔＣＫをＮ等分してなるＮ逓倍クロックを生成する。
【００４３】
本発明において、第２の遅延回路１１は、内分比（重み）固定の内分回路から構成されており、図５を参照すると、入力信号（第１の遅延回路１０の出力）が第２の値のとき、内部ノードＮ１の容量の電源からの充電経路をオンさせるスイッチＭＰ０１と、入力信号が第１の値のときに、前記容量に蓄積された電荷をグランドへ放電する放電経路のオン及びオフを制御する、互いに並列接続されたＮ個のスイッチＭＮ０１１〜ＭＮ０１Ｎと、内部ノード（容量の端子電圧）としきい値の大小関係に応じた論理値を出力するバッファ回路ＩＮＶ０３と、を備えた第１の内分回路よりなる。
【００４４】
この第１の内分回路において、容量の充電、放電の制御、及びバッファ回路を反転型のインバータとするか、正転型バッファ回路とするかは、アプリケーションのロジックに応じて、適宜変更される。入力信号の遷移に応じて、容量を充電し、容量の端子電圧がしきい値電圧を超えたときに出力を可変する構成の第１の内分回路は、入力される信号が第２の値のとき容量の放電経路をオンさせるスイッチと、入力される信号が第１の値のとき、前記容量の充電をオンする、互いに並列接続されたＮ個のスイッチと、前記容量の前記端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を備えて構成される。
【００４５】
１乃至Ｎ−１番目の第３の遅延回路１２は、それぞれの内分比が異なった値（Ｆ1〜ＦN-1）に設定されている１乃至Ｎ−１の第２の内分回路よりなる。図６を参照すると、ｎ番目の第２の内分回路は、放電の前の所定のタイミングで内部ノードＮ５１の容量Ｃへの電源からの充電経路をオンさせるスイッチＭＰ１と、スイッチＭＰ１がオンのときに充電される容量Ｃの蓄積電荷のグランドへの放電経路をオン及びオフを制御する、並列接続された複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、容量Ｃの端子電圧（内部ノードＮ５１の電圧）としきい値の大小関係にしたがった論理値を出力するバッファ回路ＩＮＶ５０と、を少なくとも備え、複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのうちのｎ個のスイッチＭＮ１１〜ＭＮ１Ｎは、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）でオン及びオフ制御され、位相差検知回路１４で検知された位相差Ｔに対応する期間分オン状態とされ、ｎ個のスイッチＭＮ１１〜ＭＮ１Ｎを介してグランドへの放電経路が形成され、容量Ｃの蓄積電荷が一部放電される。
【００４６】
そして、蓄積電荷が一部放電された状態の容量Ｃに対して（Ｄｉｆｆ．Ｓｉｇが第１の値の期間経過後、ｎ個のスイッチＭＮ１１〜ＭＮ１Ｎはオフし、容量Ｃの電荷は保持される）、ｎ番目の第１の遅延回路の出力が遷移した時点から、ｎ番目の第１の遅延回路の出力ｄnに基づきオン及びオフ制御されるＮ個のスイッチＭＮ２１〜Ｍ２Ｎがオンされ、容量Ｃの電荷を放電し、容量Ｃの端子電圧が下降し、バッファ回路ＩＮＶ５０からの出力値が変化する。
【００４７】
ｎ番目の第２の内分回路１２ｎにおいて、複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎにそれぞれ接続されるスイッチＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎは、各制御端子に入力される制御信号１〜制御信号Ｎ、制御信号１Ｂ〜制御信号ＮＢによりオン、オフ制御され、ｎ番目の第２の内分回路は、スイッチＭＮ３１〜ＭＮ３Ｎのうちｎ個がオンとされ、スイッチＭＮ４１〜ＭＮ４Ｎはいずれもオン状態とされる。
【００４８】
ｎ番目の第２の内分回路１２ｎのバッファ回路ＩＮＶ５０において、しきい値に達したところまで引き抜く必要のある容量の電荷Ｑ＝Ｃ×Ｖ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間中、上記したｎ個のスイッチＭＮ１１〜ＭＮ１Ｎをオンとしており、電荷ＣＶから、位相差検知回路１４の出力が第１の値の期間Ｔ、ｎ個のスイッチをオンとして電流ｎＩで放電しているため、位相差Ｔ（Ｄｉｆｆ．Ｓｉｇ）で放電後の容量Ｃの蓄積電荷量は、
ＣＶ−ｎ×Ｉ×Ｔ …(5)
とされる。
【００４９】
容量Ｃの蓄積電荷量がこの状態で、次に、ｎ番目の前記第１の遅延回路の出力ｄｎが第１の値への遷移してから、第２の内分回路１２のＮ個のスイッチＭＮ２１〜ＭＮ２Ｎをオンとして、電流Ｎ×Ｉで電荷を放電しており、ｎ番目の前記第１の遅延回路１０の出力ｄnの遷移時点から、第２の内分回路１２のバッファ回路ＩＮＶ５０の出力信号ｎ−ｔａｐが遷移するまでの遅延時間は、
（ＣＶ−ｎ×Ｉ×Ｔ）／（Ｎ×Ｉ）
＝ＣＶ／ＮＩ−ｎＴ／Ｎ …(6)
となる。
【００５０】
ここで、第１の内分回路１１の遅延時間ｔ２（入力信号が遷移したときに第１の内分回路１１の出力が遷移するまでの遅延時間）は、ＣＶ／ＮＩとされる。すなわち、第１の内分回路１１において、充電された容量を、しきい値に達したところまで引き抜く必要のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、入力信号（前段の第１の遅延回路１０の出力）が第２の値から第１の値へ遷移した際に、第１の内分回路１１の容量Ｃに蓄積された電荷をＮ個のスイッチＭＮ０１１〜ＭＮ０１Ｎ（図５参照）をオンして、電流ＮＩで放電する構成とされており、その遅延時間ｔ２は、ＣＶ／ＮＩとされている。
【００５１】
ｎ番目の第２の内分回路１２は、ｎ番目の第１の遅延回路１０nの出力のタイミングである、（ｎ−１）×（ｔ１＋ＣＶ／ＮＩ）＋ｔ１から、遅延時間ＣＶ／ＮＩ−ｎＴ／Ｎのタイミングで遷移する出力信号を出力する。この出力信号はその遷移タイミングが、入力クロックＩＮの立ち上がり遷移エッジであるクロックサイクル開始時点から、
ｎ×ｔ１＋（ｎ−１）×ＣＶ／ＮＩ＋ＣＶ／ＮＩ−ｎＴ／Ｎ
＝ｎ（ｔ１＋ＣＶ／ＮＩ−Ｔ／Ｎ）
＝ｎ×ｔＣＫ／Ｎ …(7)
とされ（ただし、ｎ＝１、２、…、Ｎ−１）、合成回路１３では、Ｎ−１個の内分回路１２から、ｔＣＫ／Ｎの時間間隔でそれぞれ出力されるクロック、及び入力クロックを入力して一つの信号を合成し、入力クロックの周期ｔＣＫを等分した逓倍したクロックを生成する。
【００５２】
本発明は、別の実施の形態において、図１０を参照すると、縦続形態に複数段（Ｎ段）接続された遅延時間ｔ１の遅延回路１０1〜１０Nを備えた遅延回路列に、周期ｔＣＫの入力クロックを入力し、時間Ｎ×ｔ１だけ遅延された信号ＥＮＤが出力され、入力クロックＩＮと、遅延回路列から出力される出力クロックＥＮＤとを入力し、遅延回路列の遅延時間とクロック周期との時間差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を、前記出力クロックと、前記出力クロックに対応する入力クロックの次サイクルの入力クロックとの位相差として検出し、前記位相差Ｔ分、アクティブ状態の出力信号を出力する位相差検知回路１４を備えている。
【００５３】
１段目からＮ段目の第１の遅延回路１０1〜１０Nにそれぞれ対応させて１番目からＮ番目の内分回路１２1〜１２Nを備えている。この内分回路１２1〜１２Nは、前記した実施の形態の第２の内分回路１２1〜１２Nと同様の構成とされており、ｎ番目の第１の遅延回路１０ｎの出力を入力とするｎ番目の内分回路は、図６を参照すると、放電の前の所定のタイミングで内部ノードＮ５１の容量Ｃへの電源からの充電経路をオンさせるスイッチＭＰ１と、スイッチＭＰ１がオンのときに充電される容量Ｃの蓄積電荷のグランドへの放電経路をオン及びオフを制御する、並列接続された複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、容量Ｃの端子電圧（内部ノードＮ５１の電圧）としきい値の大小関係にしたがった論理値を出力するバッファ回路ＩＮＶ５０と、を少なくとも備え、複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのうちの（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎは、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）でオン及びオフ制御され、位相差検知回路１４で検知された位相差Ｔに対応する期間分オン状態とされ、（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎを介してグランドへの放電経路が形成され、容量Ｃの蓄積電荷が一部放電される。
【００５４】
そして、蓄積電荷が一部放電された状態の容量Ｃに対して（Ｄｉｆｆ．Ｓｉｇが第１の値の期間経過後、（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎはオフし、容量Ｃの電荷は保持される）、ｎ番目の第１の遅延回路１０nの出力が遷移した時点から、ｎ番目の第１の遅延回路１０nの出力ｄnに基づきオン及びオフ制御されるＮ個のスイッチＭＮ２１〜Ｍ２Ｎがオンされ、容量Ｃの電荷を放電し、容量Ｃの端子電圧が下降し、バッファ回路ＩＮＶ５０からの出力値が変化する。
【００５５】
第２の内分回路において、複数のスイッチＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎにそれぞれ接続されるスイッチＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎは、各制御端子に入力される制御信号１〜制御信号Ｎ、制御信号１Ｂ〜制御信号ＮＢによりオン、オフ制御され、ｎ番目の第２の内分回路は、スイッチＭＮ３１〜ＭＮ３Ｎのうち（Ｎ−ｎ）個がオンとされ、スイッチＭＮ４１〜ＭＮ４Ｎはいずれもオン状態とされる。
【００５６】
ｎ番目の第２の内分回路１２のバッファ回路ＩＮＶ５０において、しきい値に達したところまで引き抜く必要のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間中、上記した（Ｎ−ｎ）個のスイッチＭＮ１１〜ＭＮ１Ｎ−ｎをオンとしており、電荷ＣＶから、位相差検知回路１４の出力が第１の値の期間Ｔ、（Ｎ−ｎ）個のスイッチをオンとして電流（Ｎ−ｎ）Ｉで放電しているため、位相差Ｔ（Ｄｉｆｆ．Ｓｉｇ）で放電後の容量Ｃの蓄積電荷量は、
ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ …(8)
とされる。
【００５７】
容量Ｃの蓄積電荷量がこの状態で、次に、ｎ番目の第１の遅延回路の出力ｄｎが第１の値への遷移してから、第２の内分回路１２のＮ個のスイッチＭＮ２１〜ＭＮ２Ｎをオンとして、電流Ｎ×Ｉで電荷を放電しており、ｎ番目の前記第１の遅延回路１０の出力ｄnの遷移時点から、第２の内分回路１２のバッファ回路ＩＮＶ５０の出力信号ｎ−ｔａｐが遷移するまでの遅延時間は、
（ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ）／（Ｎ×Ｉ）
＝ＣＶ／ＮＩ−（Ｎ−ｎ）×Ｔ／Ｎ …(9)
となる。
【００５８】
ｎ番目の第２の内分回路１２nは、ｎ番目の第１の遅延回路１０nの出力のタイミングである、ｎ×ｔ１から、遅延時間ＣＶ／ＮＩ−(Ｎ−ｎ)×Ｔ／Ｎのタイミングで遷移する出力信号ｎ−ｔａｐを出力する。この出力信号ｎ−ｔａｐはその遷移タイミングが、入力クロックＩＮの立ち上がり遷移エッジであるクロックサイクル開始時点から、
ｎ×ｔ１＋ＣＶ／ＮＩ−（Ｎ−ｎ）×Ｔ／Ｎ
＝ＣＶ／ＮＩ＋ｎ×ｔ１＋ｎＴ／Ｎ−Ｔ …(10)
とされ（ただし、ｎ＝１、２、…、Ｎ−１）、
隣り合う出力信号ｎ−ｔａｐと、（ｎ＋１）−ｔａｐ間の時間差は、
ｔ１＋Ｔ／Ｎとされ、Ｎ個の第２の内分回路１２1〜１２Nからは、等間隔の位相差（＝ｔ１＋Ｔ／Ｎ）の多相クロック（クロック周期はｔＣＫ）が出力される。
【００５９】
合成回路１３では、Ｎ個の第２の内分回路１２1〜１２Nから、等間隔の時間間隔でそれぞれ出力されるクロック、及び入力クロックを入力して一つの信号を合成し逓倍クロックを生成する。
【００６０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図２は、本発明の一実施例の構成を示す図である。
【００６１】
図２を参照すると、第１の遅延時間ｔ１の第１の遅延回路１０と、第１の遅延回路１０の出力信号の立ち上がり又は立ち下がりエッジを第２の遅延時間ｔ２遅延させる第１の内分回路１１とからなる遅延回路ユニットを縦続形態に複数段（Ｎ段）備え、初段に入力される周期ｔＣＫの入力クロックを、時間Ｎ×（ｔ１＋ｔ２）だけ遅延させて出力する遅延回路列と、位相差検知回路１４と、周期検知回路１５とを備えている。
【００６２】
周期検知回路１５は、固定段数のリングオシレータと、カウンタよりなり、入力クロックＩＮの１周期中のリングオシレータの発振回数をカウントして、クロックＩＮの周期を検出し、クロック周期を示す制御信号１６を出力し、クロック周期に対応させて第１の遅延回路１０1〜１０Nと第１の内分回路１１1〜１１Nの遅延時間を調整する。なお、入力クロックＩＮが高速の場合、周期検知回路１５では、入力クロックＩＮを分周した信号の１周期中のリングオシレータの発振回数をカウンタでカウントすることで周期を検出する構成としてもよい。
【００６３】
位相差検知回路１４は、遅延回路列から出力されるクロックＥＮＤの立ち上がり遷移エッジ（又は立ち下がり遷移エッジ）と、該出力クロックに対応する入力クロックの１クロック周期ｔＣＫ後の入力クロックの立ち上がりエッジ（又は立ち下がり遷移エッジ）の位相差Ｔを検出する。この位相差Ｔは、遅延回路列全体の遅延時間とクロック周期ｔＣＫの時間差に対応している。位相差検知回路１４からは、位相差Ｔ（＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）の期間（時間幅）アクティブ（例えばＨｉｇｈレベル）とされる信号(Ｄｉｆｆ．Ｓｉｇ)が出力される。クロック周期ｔＣＫと、遅延時間ｔ１、ｔ２、位相差Ｔの間には以下の関係が成り立つ。
【００６４】
ｔＣＫ／Ｎ＝ｔ１＋ｔ２−Ｔ／Ｎ
１〜Ｎ−１個の遅延回路ユニットの第１の遅延回路１０1〜１０N-1にそれぞれ対応してＮ−１個の第２の内分回路１２1〜１２N-1を備えている。ｎ番目の第１の遅延回路１０nの出力を入力とするｎ番目（ただし、ｎは１乃至Ｎ）の内分回路１２nは、位相差検知回路１４の出力で、並列接続された放電パスのｎ個のスイッチがｎ個オンし、位相差検知回路１４から出力される位相差Ｔに対応する期間分、内分回路１２nの容量の蓄積電荷が電流ｎＩで放電され（放電電荷＝ｎＩ×Ｔ）、容量の蓄積電荷が一部放電された状態の容量に対して、ｎ番目の第１の遅延回路１０nの出力ｄnが第１の値に遷移した時点から、並列接続されたＮ個の放電パスのスイッチがオンされ、前記容量の電荷を電流ＮＩで放電し、前記容量の端子電圧が下降し、前記バッファ回路からの出力値が変化する、構成とされている。
【００６５】
ｎ番目の第２の内分回路１２のバッファ回路において、しきい値に達したところまで引き抜く必要のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）が第１の値の期間中、上記した通り、放電パスのｎ個のスイッチをオンとしており、電荷ＣＶから、位相差検知回路１４の出力が第１の値の期間Ｔ、電流ｎＩで放電しているため、位相差Ｔ（Ｄｉｆｆ．Ｓｉｇ）で放電後の容量Ｃの蓄積電荷量は、ＣＶ−ｎ×Ｉ×Ｔとされる。容量Ｃの蓄積電荷量がこの状態で、次に、ｎ番目の前記第１の遅延回路の出力が第１の値への遷移してから、第２の内分回路１２のＮ個のスイッチをオンとして、電流Ｎ×Ｉで電荷を放電しており、ｎ番目の前記第１の遅延回路１０の出力ｄnの遷移時点から、第２の内分回路１２のバッファ回路ＩＮＶ５０の出力信号ｎ−ｔａｐが遷移するまでの遅延時間は、
（ＣＶ−ｎ×Ｉ×Ｔ）／（Ｎ×Ｉ）＝ＣＶ／ＮＩ−ｎＴ／Ｎ
となる。
【００６６】
ここで、第１の内分回路１１の遅延時間ｔ２はＣＶ／ＮＩとされる。すなわち、第２の遅延回路１１を構成する第１の内分回路において、充電された容量を、しきい値に達したところまで引き抜く必要のある容量の電荷Ｑ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、入力信号が第２の値から第１の値へ遷移した際に、容量Ｃに蓄積された電荷をＮ個のスイッチＭＮ０１１〜ＭＮ０１Ｎをオンして、電流ＮＩで放電する構成とされており、その遅延時間ｔ２はＣＶ／ＮＩとされている。
【００６７】
ｎ番目の第２の内分回路１２は、ｎ番目の第１の遅延回路１０nの出力のタイミング（入力クロックの遷移エッジからのタイミング）である、（ｎ−１）×（ｔ１＋ＣＶ／ＮＩ）＋ｔ１から、遅延時間ＣＶ／ＮＩ−ｎＴ／Ｎのタイミングで遷移する出力信号を出力し、前記出力信号はその遷移タイミングが、入力クロックの遷移時点から、ｔ１×ｎ＋（ｎ−１）×ＣＶ／ＮＩ＋ＣＶ／ＮＩ−ｎＴ／Ｎ＝ｎ（ｔ１＋ＣＶ／ＮＩ−１／Ｔ）＝ｎ×ｔＣＫ／Ｎとされ（ただし、ｎ＝１、２、…、Ｎ−１）、合成回路１３では、Ｎ−１個の内分回路１２から出力される多相クロック、及び入力クロックを入力して一つの信号を合成し、入力クロックの周期ｔＣＫをＮ等分した逓倍クロックを生成する。
【００６８】
合成回路１３は、入力した信号を多重して一本の出力信号ＯＵＴとして出力する回路であれば任意の回路構成とされる。例えば、合成回路１３は、入力された信号のＬｏｗレベルからＨｉｇｈレベルへの立ち上がりエッジを検出して所定のパルス幅の信号を生成する回路を入力信号の本数分備え、該回路の出力の論理和をとることで、一本の信号に多重させる構成としてもよい。
【００６９】
本発明の一実施例において、周期検知回路１５は、装置初期化時等に、入力クロックのクロック周期を検知し、検知されたクロック周期に相当する制御信号１６を第１の遅延回路１０、第１の内分回路１１に出力し、各回路の遅延時間を可変に設定する。図２に示した構成において、クロック周期が予めわかっている場合、周期検知回路１５は省略してもよい。
【００７０】
なお、図２に示した回路構成では、第２の内分回路１２をＮ個備えた構成とされ、Ｎ番目の第２の内分回路１２Nは、入力クロックＩＮを１クロック周期ｔＣＫ遅延させた信号が出力される。すなわち第２の内分回路１２Nの出力信号Ｎ−ｔａｐは、クロックサイクル開始時点から、Ｎ×ｔＣＫ／Ｎのタイミングで遷移する信号を出力する。合成回路１３は、入力クロックＩＮのかわりに、第２の内分回路１２Nの出力信号Ｎ−ｔａｐを用いて逓倍信号を生成してもよい。
【００７１】
図３は、図１及び図２を参照して説明した第１の遅延回路１０の構成を示す図である。第１の遅延回路１０は、その基本構成として、偶数段のインバータ列より構成されている（図３（ａ）参照）。
【００７２】
また図２に示した実施例の回路構成において、周期検知回路１５で入力クロックＩＮのクロック周期を検知し、該クロック周期に応じて制御信号１６により、遅延時間を可変に設定する場合、図３（ｂ）に示すように、遅延回路（インバータ列）の遅延出力を取り出すタップを、制御信号１６に基づき、セレクタ１７で選択する構成としてもよい。
【００７３】
位相差検知回路１４は、入力クロックＩＮと、該入力クロックの１クロック前に遅延回路列に入力されて遅延回路列内を伝搬して遅延され、遅延回路列から出力されるクロックパルスである信号ＥＮＤとの位相差（したがって、クロック周期ｔＣＫと遅延回路列の遅延時間の時間差）を検出し、該位相差に対応した時間幅の信号を出力する回路であれば任意の構成であってよく、図４に、その回路構成の例を示しておく。
【００７４】
図４（ａ）を参照すると、位相差検知回路１４は、遅延回路列から出力される遅延クロックＥＮＤを反転遅延させる奇数段（図４（ａ）では５段）のインバータ列ＩＮＶ１１〜１５と、該インバータ列の出力と遅延クロックＥＮＤを入力とする第１のＮＡＮＤ回路ＮＡＮＤ１と、入力クロックＩＮを反転遅延させる奇数段（図４（ａ）では５段）のインバータ列ＩＮＶ２１〜２５と、入力クロックＩＮと、インバータ列の出力を入力とする第２のＮＡＮＤ回路ＮＡＮＤ２と、出力と入力が交差接続された第３、第４のＮＡＮＤ回路ＮＡＮＤ３、４からなるＲＳフリップフロップ（「ＲＳ型ラッチ」ともいう）からなる。
【００７５】
図４（ａ）を参照して、この位相差検知回路１４の動作について説明する。入力クロックＩＮ（クロックパルス）がＬｏｗレベルからＨｉｇｈレベルに遷移した時点で、インバータ列ＩＮＶ２１〜２５の遅延時間分のパルス幅（Ｌｏｗレベル）の信号がＮＡＮＤ２から出力され、これを受けたＮＡＮＤ４は、その出力（位相差検知回路１４の出力）をＨｉｇｈレベルとし（セット状態）、ＮＡＮＤ３はＬｏｗレベルを出力し、この状態を保持する。つづいて、遅延回路列から出力される信号ＥＮＤがＬｏｗレベルからＨｉｇｈレベルに遷移した時点で、インバータ列ＩＮＶ１１〜１５の遅延時間分のパルス幅（Ｌｏｗレベル）の信号がＮＡＮＤ１から出力され、これを受けたＮＡＮＤ３は、その出力をＨｉｇｈレベルとし、これを受けて、ＮＡＮＤ４の出力は、Ｌｏｗレベルとなる（リセットされる）。
【００７６】
この結果、位相差検知回路１４のＲＳ型のフリップフロップ回路からは、信号ＥＮＤのクロックパルスの立ち上がりエッジのタイミングから、信号ＥＮＤのクロックパルスに対応する入力クロック（この入力クロックが遅延回路列で遅延されて信号ＥＮＤのクロックパルスが出力される）の次のサイクルの入力クロックの立ち上がりエッジのタイミングまでの期間（＝位相差Ｔ）、Ｈｉｇｈレベルの信号が出力される。
【００７７】
図４（ｂ）を参照すると、位相差検知回路１４は、簡易な構成として、入力クロックをインバータＩＮＶ１で反転した信号と、信号ＥＮＤをインバータＩＮＶ２、３で遅延させた信号を入力とするＮＡＮＤ５と、ＮＡＮＤ５の出力を反転するインバータＩＮＶ５とを備えている。この位相差検知回路１４は、入力クロックがＬｏｗレベルで、信号ＥＮＤがＨｉｇｈレベルの期間（上記位相差Ｔに対応する）、Ｈｉｇｈレベルの信号を出力する。インバータＩＮＶ４は、入力クロック信号ＩＮと信号ＥＮＤをそれぞれ入力する経路の負荷調整用の回路である。なお、信号配線の引き回し、信号遅延等の点から、位相差検知回路１４を、第２の内分回路内に、それぞれ設けるようにしてもよい。
【００７８】
図５は、本発明の一実施例における第１の内分回路１１の構成の一例を示す図である。図５を参照すると、第１の内分回路１１は、基本的に、図１４に示したタイミング差分割回路から構成されており、電源ＶＤＤと内部ノードＮ１間に接続されるＰチャネルＭＯＳトランジスタＭＰ０１と、二つの入力端ＩＮ１、ＩＮ２からの信号を入力し、出力端がＰチャネルＭＯＳトランジスタＭＰ０１のゲートに接続され、二つの入力端ＩＮ１、ＩＮ２に共通入力される入力信号がＬｏｗのときＰチャネルＭＯＳトランジスタＭＰ０１をオンさせる論理和回路ＯＲ１と、内部ノードＮ１が入力端に接続されたインバータＩＮＶ０３と、内部ノードＮ１とグランド間に接続され、入力端ＩＮ１に入力される入力信号がそれぞれゲートに共通に供給されるｍ個のＮチャネルＭＯＳトランジスタと、内部ノードＮ１とグランド間に接続され、入力端ＩＮ２に入力され入力信号がそれぞれ、ゲートに供給されるＮ−ｍ個のＮチャネルＭＯＳトランジスタ（合計Ｎ個のＮチャネルＭＯＳトランジスタＭＮ０１1〜ＭＮ０１N）を備え、内部ノードＮ１とグランド間に、ＮチャネルＭＯＳトランジスタと容量からなる直列回路を、複数本並列に備え（ＭＮ１１とＣＡＰ１１、ＭＮ１２とＣＡＰ１２、ＭＮ１３とＣＡＰ１３、ＭＮ１４とＣＡＰ１４、ＭＮ１５とＣＡＰ１５）、直列回路を構成する前記スイッチ（ＭＮ１１〜ＭＮ１５）は、周期検知回路（図２の１５）から出力される制御信号１６により、オン及びオフされ、クロック周期に応じて、内部ノードＮ１に付加される容量の容量値が可変される。
【００７９】
なお、図１及び図２に示す構成において、図５に示した第１の内分回路１１の二つの入力端ＩＮ１、ＩＮ２には、前段の第１の遅延回路１０からの出力信号が共通に入力される。換言すれば、第１の内分回路１１は、共通に入力される入力信号がＬｏｗレベルのときオンするＰチャネルＭＯＳトランジスタＭＰ０１を電源ＶＤＤと、容量が接続される内部ノードＮ１の間に接続し、入力信号がＨｉｇｈレベルのときオンするＮ個のＮチャネルＭＯＳトランジスタＭＮ０１１〜ＭＮ０１Ｎを内部ノードとグランド間に並列に接続し、内部ノードＮ１を反転バッファをなすインバータＩＮＶ０３に接続した構成よりなる。
【００８０】
図５を参照して、第１の内分回路１１の動作について説明する。入力信号がＬｏｗレベルとされ、ＰチャネルＭＯＳトランジスタＭＰ０１がオンとされ、内部ノードＮ１が電源電圧によって充電されている状態において、インバータＩＮＶ０３の出力が反転するまでに放電される電荷量ＱをＣＶとすると、入力信号がＬｏｗレベルからＨｉｇｈレベルに立ち上がり、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ０１１〜ＭＮ０１Ｎがオンして、電荷量ＱをＣＶを定電流ＮＩで放電し、内部ノードＮ１の電位がしきい値以下となり、インバータＩＮＶ０３の出力がＬｏｗレベルからＨｉｇｈレベルに立ち上がる。この第１の内分回路１１において、入力信号の立ち上がり遷移から出力信号の立ち上がり遷移の遅延時間は、ＣＶ／ＮＩとなる。
【００８１】
ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１５のゲートには、周期検知回路１５からの制御信号１６が供給されてオン、オフ制御され、検知されたクロック周期ｔＣＫが長い場合には、内部ノードＮ１に付加される容量の値を増加させ、検知されたクロック周期が短い場合には、内部ノードＮ１に付加される容量の値を減少させる。このような構成により、クロック周期に応じて内部ノードＮ１に付加される容量が可変されるため、広い周波数範囲の入力クロックに対応可能とされている。
【００８２】
なお、第１の内分回路１１において、入力信号の論理値と充放電の関係は逆にしてもよいことは勿論である。例えば、Ｎ個のＰチャネルＭＯＳトランジスタを電源ＶＤＤと内部ノードＮ１間に並列に接続し、Ｎ個のＰチャネルＭＯＳトランジスタのうちｍ個は、入力ＩＮ１をインバータで反転した信号がゲートに接続され、Ｎ個のＰチャネルＭＯＳトランジスタのうちＮ−ｍ個は、入力ＩＮ２をインバータで反転した信号がゲートに接続され、内部ノードとグランド間に１個のＮチャネルＭＯＳトランジスタを接続し、入力ＩＮ１、ＩＮ２のＮＯＲをとる論理回路の出力を、ＮチャネルＭＯＳトランジスタのゲートに接続する構成としてもよい。この場合、入力ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき、内部ノードとグランド間のＮチャネルＭＯＳトランジスタがオンとなり、容量が放電され、入力ＩＮ１、ＩＮ２がＨｉｇｈレベルに遷移するとき、電源ＶＤＤと内部ノードＮ１間のＰチャネルＭＯＳトランジスタが導通し、内部ノードＮ１が充電される。そして、入力ＩＮ１、ＩＮ２のＬｏｗからＨｉｇｈへの遷移に対して、出力をＬｏｗからＨｉｇｈに遷移させる場合、内部ノードには、インバータの代わりに、正転バッファ回路（あるいはインバータ２段）が接続される。
【００８３】
図６は、本発明の一実施例における第２の内分回路１２の構成の一例を示す図である。図６を参照すると、第２の内分回路１２は、ｎ段目の遅延回路ユニットの第１の遅延回路の出力ｄnと、該出力ｄnを奇数段（図６では３段）のインバータ列ＩＮＶ４４〜４６で反転遅延させた信号から、第１の遅延回路の出力ｄnがＬｏｗからＨｉｇｈレベルへ遷移する時に、インバータ列ＩＮＶ４４〜４６の遅延時間分に対応した期間、Ｌｏｗレベルとされる第１のパルス信号を出力するＮＡＮＤ回路ＮＡＮＤ４２と、位相差検知回路１４の出力Ｄｉｆｆ．Ｓｉｇと、該出力Ｄｉｆｆ．Ｓｉｇを奇数段(図６では３段)のインバータ列ＩＮＶ４１〜４３で反転遅延させた信号から、位相差検知回路１４の出力Ｄｉｆｆ．ＳｉｇがＬｏｗレベルからＨｉｇｈレベルへ遷移する時に、インバータ列ＩＮＶ４１〜４３の遅延時間分に対応した期間、Ｌｏｗとされる第２のパルス信号を出力するＮＡＮＤ回路ＮＡＮＤ４１と、を備え、ＮＡＮＤ回路ＮＡＮＤ４３、４４の入力と出力をたすき掛け接続した順序論理回路よりなり、ＮＡＮＤ４２から出力される第１のパルス信号をＮＡＮＤ４３が受けてＮＡＮＤ４３はＨｉｇｈレベルを出力し（セットされる）、ＮＡＮＤ４１からから出力される第２のパルス信号をＮＡＮＤ４４が受けてＬｏｗレベルを出力する（リセットされる）ＲＳフリップフロップ回路と、を備えている。
【００８４】
さらに図６を参照すると、第２の内分回路１２は、電源ＶＤＤと内部ノードＮ５１間に接続され、ＮＡＮＤ４１からの第２のパルス信号がＬｏｗのとき、オンされるＰチャネルＭＯＳトランジスタＭＰ１と、内部ノードＮ５１とグランド間に接続される容量Ｃと、内部ノードＮ５１が入力端に接続され出力端から出力信号（ｎ−ｔａｐ）が取り出されるインバータＩＮＶ５０と、を備え、内部ノードＮ５１にドレインが接続され、互い並列に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソースにドレインがそれぞれ接続され、ソースがグランドに接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートには、インバータ列ＩＮＶ４１〜４３での反転出力をさらにインバータＩＮＶ４７で反転した、位相差検知回路１４の出力信号Ｄｉｆｆ．Ｓｉｇが共通に入力され、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートには、ＮＡＮＤ４３の出力端（ＲＳフリップフロップの出力端）が共通接続されている。
【００８５】
ｎ番目の第２の内分回路１２において、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制御信号１〜Ｎ、制御信号１Ｂ〜ＮＢにより、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうちｎ個がオンとされ、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎはオンに固定されている。ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのゲートは電源ＶＤＤに接続してもよい。
【００８６】
図６を参照して、ｎ番目の第２の内分回路１２の動作について説明する。信号Ｄｉｆｆ．ＳｉｇがＬｏｗレベルからＨｉｇｈレベルへ遷移した時に、インバータ列ＩＮＶ４１〜４３の遅延時間分に対応した期間、Ｌｏｗとされる第２のパルス信号を出力するＮＡＮＤ４１の出力をゲートに入力とするＰチャネルＭＯＳトランジスタＭＰ１は、ＮＡＮＤ４１の出力がＬｏｗの期間オンし、電源からの電流で容量Ｃを充電する。
【００８７】
そして、ＮＡＮＤ４１の出力のＬｏｗレベル期間（インバータ列ＩＮＶ４１〜４３の遅延時間分の期間）からＨｉｇｈレベルの遷移とともに、インバータ列ＩＮＶ４１〜４３、インバータＩＮＶ４７で遅延された信号Ｄｉｆｆ.ＳｉｇのＨｉｇｈレベルが、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのゲートに、位相差Ｔの間、印加され、この間、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースに接続され、ソースがグランドに接続され、ゲートに制御信号１〜Ｎが入力されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされたｎ個のＮチャネルＭＯＳトランジスタのパスを介して、容量Ｃの蓄積電荷が一部放電される。
【００８８】
ｎ番目の遅延回路の出力ｄnを入力とするｎ番目の第２の内分回路１２nでは、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされたｎ個のＮチャネルＭＯＳトランジスタ（ドレイン電流Ｉ）を介して容量Ｃが期間Ｔの間放電され、その結果、インバータＩＮＶ５０が反転するまでの電荷はＣＶ−ｎＴＩとなる。
【００８９】
信号Ｄｉｆｆ.ＳｉｇのＨｉｇｈレベル期間はＴであり、期間Ｔが経過した後、インバータＩＮＶ４７の出力はＬｏｗレベルとなり、インバータＩＮＶ４７の出力をゲートに入力するＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎは、いずれもオフ状態とされ、放電経路はオフされる。このため、容量Ｃの蓄積電荷は、ＣＶ−ｎＴＩに保持される。なお、容量Ｃに蓄積された電荷のリーク電流による電圧降下は、回路動作周波数から無視できるものとする。換言すれば、リーク電流による電圧降下が問題となる前に、次の放電動作が行われる。
【００９０】
すなわち、ｎ番目の第１の遅延回路１０の出力ｄnのＬｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移時に、インバータ列ＩＮＶ４４〜４６の遅延時間相当の期間、ＮＡＮＤ４２はＬｏｗレベルを出力し、これを受けて、ＲＳフリップフロップ回路を構成するＮＡＮＤ４３の出力がＨｉｇｈレベルとなり（セット状態はリセットされるまで保持される）、ＮＡＮＤ４３の出力がゲートに接続されたＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎをオンし、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースに接続され、ソースが接地され、ゲートに制御信号が入力されるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎは常時導通状態とされているため、容量Ｃの蓄積電荷ＣＶ−ｎＴＩを、電流ＮＩで放電することになる。
【００９１】
このため、ｎ番目の第１の遅延回路１０の出力ｄｎのＬｏｗレベルからＨｉｇｈレベルへの遷移のタイミングから、遅延時間（ＣＶ−ｎＴＩ）／ＮＩ経過したタイミングで、ｎ−ｔａｐ信号がＬｏｗレベルからＨｉｇｈレベルに遷移する。
【００９２】
第２の内分回路１２において、入力信号の論理と容量の充電、放電関係を図６に示したものと逆としてもよいことは勿論である。この場合、図６の内部ノードＮ５１とグランド間に接続されたＮチャネルＭＯＳトランジスタを、内部ノードＮ５１と電源ＶＤＤ間に接続されるＰチャネルＭＯＳトランジスタとし、電源ＶＤＤと内部ノードＮ５１間に接続されるＰチャネルＭＯＳトランジスタを、内部ノードＮ５１とグランド間に接続されるＮチャネルＭＯＳトランジスタに置き換え、図６のＮＡＮＤ４１の出力をインバータで反転した信号を、内部ノードＮ５１とグランド間に接続されるＮチャネルＭＯＳトランジスタに接続し、インバータＩＮＶ４７の出力信号、ＮＡＮＤ４３の出力信号をそれぞれインバータで反転した信号を、置き換えられたＰチャネルＭＯＳトランジスタのゲートに接続し、制御信号１、２、Ｎ、制御信号１Ｂ、２Ｂ、ＮＢはＰチャネルＭＯＳトランジスタのゲートに接続されるため、Ｌｏｗレベルのときアクティブとされ、ＰチャネルＭＯＳトランジスタがオンする。
【００９３】
第２の内分回路１２において、ＰチャネルＭＯＳトランジスタＭＰ１をオンするタイミングでリセットされ、第１の遅延回路１０ｎの出力信号ｄnのＨｉｇｈレベルへの遷移でセットされるＮＡＮＤ４３、ＮＡＮＤ４４からなるＲＳフリップフロップ回路の代わりに、第１の遅延回路１０ｎの出力信号ｄnのＬｏｗレベルからＨｉｇｈレベルへの遷移でＨｉｇｈレベルの出力信号をＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートに出力し、第１の遅延回路１０ｎの出力信号ｄnのＨｉｇｈレベルからＬｏｗレベルへの遷移で、Ｌｏｗレベルの出力信号をＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートに出力する回路構成としてもよい。この場合、ｎ番目の第２の内分回路１２nから出力される出力信号ｎ−ｔａｐは、第１の遅延回路１０ｎの出力信号ｄnのＨｉｇｈレベルからＬｏｗレベルへの遷移に同期して、ＨｉｇｈレベルからＬｏｗレベルに遷移し、１乃至Ｎの第２の内分回路１２1〜１２Nから出力される１−ｔａｐ〜Ｎ−ｔａｐは、位相が、ｔＣＫ／Ｎ毎にずれた、多相クロックとなる。
【００９４】
図７は、本発明の一実施例において、入力クロックＩＮの周期ｔＣＫを４等分（Ｎ＝４）する場合の動作原理を説明するための模式図である。図７を参照して、本発明の一実施例の動作原理について説明する。
【００９５】
第１の遅延回路１０の遅延時間をｔ１、第１の内分回路１１の遅延時間をｔ２とすると、遅延回路列の遅延時間は４×（ｔ１＋ｔ２）となり、位相検知回路１４で検知される位相差Ｔは、
Ｔ＝４×（ｔ１＋ｔ２）−ｔＣＫ、
したがって、
ｔＣＫ／４＝ｔ１＋ｔ２−Ｔ／４となる。
【００９６】
１番目の第２の内分回路１２1は、１番目の第１の遅延回路１０1の出力を受け、ｔ２−Ｔ／４の遅延時間で信号１−ｔａｐを出力する。このため、入力クロックＩＮのＬｏｗからＨｉｇｈへの遷移時点（クロックサイクル開始時点）から信号１−ｔａｐが出力されるまでの時間は、ｔ１＋ｔ２−Ｔ／４となり、ｔＣＫ／４となる。
【００９７】
２番目の第２の内分回路１２2は、２番目の第１の遅延回路１０2の出力を受け、ｔ２−２×Ｔ／４の遅延時間で信号２−ｔａｐを出力する。このため、クロックサイクル開始時点から信号２−ｔａｐが出力されるまでの時間は、ｔ１＋ｔ２＋ｔ１＋ｔ２−２×Ｔ／４となり、２×ｔＣＫ／４となる。
【００９８】
３番目の第２の内分回路１２3は、３番目の第１の遅延回路１０3の出力を受け、ｔ２−３×Ｔ／４の遅延時間で信号３−ｔａｐを出力する。このため、クロックサイクル開始時点から信号３−ｔａｐが出力されるまでの時間は、ｔ１＋ｔ２＋ｔ１＋ｔ２＋ｔ１＋ｔ２＋ｔ２−３×Ｔ／４となり、３×ｔＣＫ／４となる。
【００９９】
図８は、図７を参照して説明した、入力クロックＩＮの周期ｔＣＫを４等分（Ｎ＝４）する構成とした場合の動作を説明するためのタイミングチャートである。ＩＮは入力クロック、ｄ１〜ｄ４は１〜４番目の第１の遅延回路１０1〜１０4の出力、ＥＮＤは、４番目の第１の内分回路１１4の出力、Ｄｉｆｆ．Ｓｉｇは位相検知回路１４の出力、１−ｔａｐ〜３−ｔａｐは、１乃至３番目の第１の内分回路１２1〜１２3の出力、ＯＵＴは合成回路１３で一本の出力に多重された逓倍クロックである。
【０１００】
図８に示すように、１クロック周期を４等分した周期のクロックを出力する場合（Ｎ＝４）、１乃至３番目の第１の内分回路１２1〜１２3の出力１−ｔａｐ〜３−ｔａｐのＬｏｗからＨｉｇｈへの遷移エッジは、ｔＣＫ／４、２ｔＣＫ／４、３ｔＣＫ／４となる。
【０１０１】
なお、合成回路１３において、ｔＣＫ／３周期の４逓倍クロックを生成する代わりに、入力クロックと２−ｔａｐ、あるいは２−ｔａｐと３−ｔａｐから、ｔＣＫ／２周期の２逓倍クロックを生成してもよいことは勿論である。
【０１０２】
このように、本発明によれば、帰還回路構成を用いることなく、入力クロックの周期ｔＣＫを等分した時間間隔で遷移する複数のクロック（多相クロック）、及び、入力クロックに同期した逓倍クロックを生成することができる。
【０１０３】
次に、本発明の別の実施例について説明する。図９は、本発明の別の実施例に係る第２の内分回路１２の構成を示す図である。前記実施例では、複数の第２の内分回路１２は、その回路構成を共通とし（複数の第２の内分回路は、同一構成の内分回路を複数個配置することで構成される）、第２の内分回路に入力される制御信号１〜Ｎ、制御信号１Ｂ〜ＮＢでオン、オフさせるスイッチ（ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎ）を各第２の内分回路１２で変えることで、各第２の内分回路１２のタイミングの内分比を異ならせている。すなわち、１番目の第２の内分回路１２1では、制御信号により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち１個のトランジスタをオンとし、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎをすべてオンとし、２番目の第２の内分回路１２2では、制御信号により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち２個のトランジスタをオンとし、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎをすべてオンとし、以下同様に、ｎ番目の第２の内分回路１２nでは、制御信号により、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうちｎ個のトランジスタをオンとし、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎをすべてオンとしている。
【０１０４】
この実施例では、１番目の第２の内分回路１２1では、内部ノードＮ５１とグランド間に接続されるＮチャネルＭＯＳトランジスタとして、１つのＮチャネルＭＯＳトランジスタＭＮ１１と、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜２Ｎを備え、位相差検知回路１４から出力されるＤｉｆｆ．Ｓｉｇをインバータ列ＩＮＶ４１〜４３、ＩＮＶ４７で遅延させた信号が１つのＮチャネルＭＯＳトランジスタＭＮ１１に入力され、ＲＳフリップフロップ回路を構成するＮＡＮＤ４３の出力がＮ個のＮチャネルＭＯＳトランジスタＭＮ２１〜２Ｎのゲートに入力され、ｎ番目の第２の内分回路１２nでは、内部ノードＮ５１とグランド間に接続されるＮチャネルＭＯＳトランジスタとして、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎと、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎを備え、位相差検知回路１４から出力されるＤｉｆｆ．Ｓｉｇをインバータ列ＩＮＶ４１〜４３、ＩＮＶ４７で遅延させた信号がｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎに入力され、ＲＳフリップフロップ回路を構成するＮＡＮＤ４３の出力がＮ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのゲートに入力される構成とされる。
【０１０５】
この実施例では、複数の第２の内分回路１２1〜１２nはそれぞれ、その回路構成が相違しているが、前記実施例と較べて、素子数を縮減している。
【０１０６】
なお、第２の内分回路１２において、ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎのソースとグランド間、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースとグランド間に定電流源を挿入してもよいことは勿論である。
【０１０７】
上記のように構成されてなる本発明によれば、外部入力されるクロックの周期を等分割したタイミングで遷移するクロック、及び、該入力クロックに同期した逓倍クロックを生成するものであり、ＰＬＬ回路のように、発振器の分周出力を帰還させて入力クロックとの位相を合わせるという構成をとらず、このため、入力クロックＩＮが供給されてから該クロックを遅延させたクロックと、次のサイクルのクロックとの位相差Ｔを検出後、直ちに、入力クロックに同期した逓倍クロックを出力することができる。
【０１０８】
本発明のさらに別の実施例について説明する。図１０は、本発明の別の実施例の構成を示す図である。図１０を参照すると、縦続形態にＮ段接続されている、遅延時間ｔ１の第１の遅延回路１０1〜１０Nよりなる遅延回路列を備え、この遅延回路列には、初段の第１の遅延回路１０1から、クロック周期ｔＣＫの入力クロックＩＮが入力され、遅延回路列の最終段の第１の遅延回路１０Nから出力される出力クロックＥＮＤと、遅延回路列に入力される入力クロックＩＮとから、遅延回路列の遅延時間（＝Ｎ×ｔ１）と、入力クロックのクロック周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を検出する位相差検知回路４を備えている。１段目からＮ段目の前記第１の遅延回路１０1〜１０Nの出力をそれぞれ入力する第２の内分回路１２1〜１２NをＮ個備え、ｎ番目（ただし、ｎは１乃至Ｎの正整数）の第２の内分回路１２nは、位相差検知回路１４で検出された位相差Ｔに基づき、対応するｎ段目の第１の遅延回路１０nの出力の遷移エッジを、前記第２の内分回路の固有の遅延時間（ｔｄ、後述するＣＶ／ＮＩ）から、（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出力し、１乃至Ｎ番目の第２の内分回路１２1〜１２Nは、入力クロックのクロックサイクルの開始時点から、ｎ×ｔ１＋ｔｐｄ−（Ｔ−ｎ×Ｔ／Ｎ）遅れたタイミングで立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の内分回路１２1〜１２Nの出力から、時間間隔（位相差）ｔ１＋Ｔ／Ｎの多相クロック（クロックの周期はｔＣＫ）が生成される構成とされる。
【０１０９】
この実施例においては、前記実施例の遅延回路列から第１の内分回路１１を省略し、遅延回路列の遅延時間が、クロック周期ｔＣＫよりも短い場合に、等しい時間間隔で離間した多相クロックを生成している。
【０１１０】
位相差検知回路４は、図４に示した回路構成とされ、例えば図４（ａ）のＩＮ入力に、図１０の出力クロックＥＮＤを供給し、図４（ａ）のＥＮＤ入力に、図１０の入力クロックＩＮが供給され、位相差検知回路４からは、出力クロックＥＮＤの立ち上がり遷移でＨｉｇｈとなり、入力クロックＩＮの立ち上がり遷移でＬｏｗレベルとなる信号が出力される。図１０の周期検知回路１５は、前記実施例のものと同様の構成とされ、図１０の第１の遅延回路１０は、図３を参照して説明した前記実施例のものと同様の構成とされる。
【０１１１】
第２の内分回路１２は、図６、図９を参照して説明した前記実施例の第２の内分回路１２の構成と同様とされている。しかしながら、１乃至Ｎ番目の第２の内分回路１２1〜１２Nにおける遅延時間の大小関係の設定が、前記実施例と相違している。すなわち、本実施例では、１番目の第２の内分回路１２1から第Ｎ番目の内分回路１２Nにしたがい、遅延時間が順にＴ／Ｎづつ増加しており、第Ｎ番目の内分回路１２Nで最大の遅延時間とされている。
【０１１２】
ｎ番目の第２の内分回路１２ｎは、図６を参照すると、回路内の容量Ｃの充電パスをオン及びオフ制御する第１のスイッチ（ＰチャネルＭＯＳトランジスタＭＰ１）と、容量Ｃの放電パスをオン及びオフ制御する、並列接続された複数の第２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎ）と、容量Ｃの端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路（図６では、反転型のインバータＩＮＶ５０）を備え、複数の第２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ）のうちのＮ−ｎ個の第２のスイッチは、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）によってオン及びオフ制御され、位相差検知回路１４で検出された位相差Ｔに対応する期間分、オン状態とされて容量Ｃの蓄積電荷が一部放電され、蓄積電荷が一部放電された状態の容量Ｃに対して、ｎ番目の第１の遅延回路１０ｎの出力ｄｎが遷移した時点から、第１の遅延回路１０ｎの出力ｄｎによってオン及びオフ制御されるＮ個の第２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎ）がオンされ、容量Ｃの電荷が放電されて容量Ｃの端子電圧が下降し、バッファ回路（図６のインバータＩＮＶ５０）からの出力値が変化する。なお、第２の内分回路１２を、図６に示した回路構成とした場合、複数の第２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ）のうちのＮ−ｎ個の第２のスイッチは、Ｈｉｇｈレベルの制御信号１〜制御信号Ｎ−ｎが制御端子に入力されオン状態とされたスイッチ群（ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３ＮのうちのＮ−ｎ個）を介してグランドに接続され、スイッチ群（ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ）のうち残りのｎ個のスイッチは、制御信号によりオフ状態に設定されている。第１の遅延回路１０ｎの出力ｄｎによってオン及びオフ制御されるＮ個の第２のスイッチ（ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎ）は、制御信号１Ｂ〜制御信号ＮＢにより、常時オン状態とされたスイッチ（ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎ）を介してグランドに接続される。
【０１１３】
ｎ番目の第２の遅延回路１０ｎにおいて、容量Ｃが充電された状態から、バッファ回路（図６のインバータＩＮＶ５０）の出力が反転するまでに放電される電荷をＣＶとすると、Ｎ−ｎ個の第２のスイッチが、位相差検知回路１４の出力（Ｄｉｆｆ．Ｓｉｇ）によって、遅延回路列の出力ＥＮＤの立ち上がりから次のクロックサイクルの入力クロックＩＮの立ち上がりまでの間の期間Ｔオン状態とされる。
【０１１４】
オン状態とされた第２のスイッチに流れる電流（ＮチャネルＭＯＳトランジスタのドレイン電流）をＩとすると、この間、（Ｎ−ｎ）×ＩＴ分の電荷が放電され、つづいてｎ番目の第１の遅延回路１０ｎの出力ｄｎが遷移した時点から、第１の遅延回路１０ｎの出力ｄｎによってオン及びオフ制御されるＮ個の第２のスイッチ（図６のＭＮ２１〜ＭＮ２Ｎ）がオンされ、容量Ｃの電荷（ＣＶ−（Ｎ−ｎ）×ＩＴ）が電流ＮＩで放電され、容量Ｃの端子電圧が下降し、バッファ回路（図６のインバータＩＮＶ５０）からの出力値が変化する。
【０１１５】
第１の遅延回路１０ｎの出力ｄｎ（第２の内分回路１２ｎの入力）がＬｏｗレベルからＨｉｇｈレベルへ遷移してから第２の内分回路１２ｎの出力がＬｏｗレベルからＨｉｇｈレベルに遷移するまでの伝搬遅延時間は、
（ＣＶ−（Ｎ−ｎ）×ＩＴ）／ＮＩ
＝ＣＶ／ＮＩ＋（ｎ−Ｎ）Ｔ／Ｎ
で与えられる。
【０１１６】
すなわち、１番目の第２の内分回路１２1から第Ｎ番目の内分回路１２N-1にしたがい、遅延時間は、順に、Ｔ／Ｎづつ増加している。
【０１１７】
１番目の第２の内分回路１２1の出力１−ｔａｐは、クロックサイクルの開始時点から、
ｔ１＋ＣＶ／ＮＩ＋（１−Ｎ）Ｔ／Ｎ、
２番目の第２の内分回路１２2の出力２−ｔａｐは、クロックサイクルの開始時点から、
２ｔ１＋ＣＶ／ＮＩ＋（２−Ｎ）Ｔ／Ｎ、
Ｎ−１番目の第２の内分回路１２N-1の出力（Ｎ−１）−ｔａｐは、クロックサイクルの開始時点から、
（Ｎ−１）×ｔ１＋ＣＶ／ＮＩ＋（Ｎ−１−Ｎ）Ｔ／Ｎ、
Ｎ番目の第２の内分回路１２Nの出力Ｎ−ｔａｐは、クロックサイクルの開始時点から、
Ｎ×ｔ１＋ＣＶ／ＮＩ
のタイミングでそれぞれ出力される。ここで、ＣＶ／ＮＩは、Ｎ個の第２の内分回路１２1〜１２Nに固有の遅延時間である。
【０１１８】
第２の内分回路１２1〜１２Nからの出力１−ｔａｐ〜Ｎ−ｔａｐは、隣り合う出力の間の時間差が、
ｔ１＋Ｔ／Ｎ
とされており、等間隔（等位相差）で遷移する多相クロックが得られる。次のクロックサイクルにおいても、１番目の第２の内分回路１２1の出力１−ｔａｐは、クロックサイクルの開始時点から、
ｔ１＋ＣＶ／ＮＩ＋（１−Ｎ）Ｔ／Ｎ
のタイミングで遷移し、出力１−ｔａｐは、周期Ｎ×ｔ１＋Ｔ＝ｔＣＫのクロックとなる。第１乃至第Ｎの第２の内分回路１２2〜１２Nからのそれぞれの出力２−ｔａｐ〜Ｎ−ｔａｐの周期も、同様とされる。
【０１１９】
合成回路１３は、入力クロックＩＮと、第２の内分回路１２1〜１２Nからの出力１−ｔａｐ〜Ｎ−ｔａｐから一本の信号に合成し、逓倍クロックを出力する。なお、合成回路１３において、第２の内分回路１２1〜１２NからのＮ本の出力１−ｔａｐ〜Ｎ−ｔａｐを用いてクロック周期ｔＣＫをＮ分割した周期のＮ逓倍クロックを生成するか、あるいは、例えば第２の内分回路１２1〜１２NからのＮ本の出力を１本おきに用いて（信号間の位相差は２ｔ１＋２／Ｔ）、クロック周期ｔＣＫをＮ／２分割した周期のＮ／２逓倍クロックを生成するかは任意である。
【０１２０】
図１１は、図１０に示した本発明の別の実施例において、遅延時間ｔｄの第１の遅延回路を縦続形態に４（Ｎ＝４）段接続して遅延回路列を構成した場合の動作の一例を示すタイミング図である。遅延回路列の出力ＥＮＤと次サイクルの入力クロックの位相差Ｔは、クロック周期ｔＣＫから４ｔｄを差し引いた値であり、１番目の第２の内分回路１２1から第Ｎ番目の内分回路１２N-1にしたがい、その遅延時間が順にＴ／４づつ増加している。
【０１２１】
第２の内分回路１２ｎの入力がＬｏｗレベルからＨｉｇｈレベルへ遷移してから第２の内分回路１２ｎの出力がＬｏｗレベルからＨｉｇｈレベルに遷移するまでの伝搬遅延時間は、ＣＶ／４Ｉ＋（ｎ−４）Ｔ／４で与えられる。
【０１２２】
１番目の第２の内分回路１２1の出力１−ｔａｐは、クロックサイクルの開始時点から、ｔｄ＋ＣＶ／４Ｉ−３Ｔ／４、
２番目の第２の内分回路１２2の出力２−ｔａｐは、クロックサイクルの開始時点から、２ｔｄ＋ＣＶ／４Ｉ−２Ｔ／４、
３番目の第２の内分回路１２3の出力３−ｔａｐは、クロックサイクルの開始時点から、３×ｔｄ＋ＣＶ／４Ｉ−Ｔ／４、
４番目の第２の内分回路１２4の出力４−ｔａｐは、クロックサイクルの開始時点から、４×ｔｄ＋ＣＶ／４Ｉ
のタイミングで出力される。次のクロックサイクルにおいても、１番目の第２の内分回路１２1の出力１−ｔａｐは、クロックサイクルの開始時点から、ｔｄ＋ＣＶ／４Ｉ−３Ｔ／４のタイミングで遷移し、出力１−ｔａｐの周期は、４×ｔｄ＋Ｔ＝ｔＣＫとなり、内分回路１２2〜１２4からの出力２−ｔａｐ〜４−ｔａｐの周期についても同様とされる。
【０１２３】
第２の内分回路１２1〜１２4からの出力１−ｔａｐ〜４−ｔａｐは、隣り合う出力の間の時間差が、ｔ１＋Ｔ／４とされており、出力１−ｔａｐと出力４−ｔａｐの間は、クロック周期ｔＣＫとなり、等間隔で遷移する多相クロックが得られ、合成回路１３からは、入力クロックを４逓倍した出力信号ＯＵＴが出力される。
【０１２４】
本発明のクロック制御回路は、回路構成を簡易化し、ＰＬＬ回路を用いた場合と較べて、回路規模を縮減し、外部クロック等の同期に要する時間を短縮している。このため、内部回路が内部クロック信号に同期して動作する半導体集積回路装置（ＬＳＩ）において、外部クロックから該外部クロックに同期した内部クロックを生成するクロック制御回路に、本発明を適用して好適とされる。
【０１２５】
本発明を半導体集積回路装置に実施した例として、クロック端子から入力バッファを介して入力される外部クロックに同期した多相のクロック、又は、逓倍クロックを生成して、生成したクロックを内部クロックとして、クロックドライバから、半導体集積回路装置の内部回路をなす同期回路（順序回路）に供給するクロック制御回路を備えた半導体集積回路装置において、クロック制御回路として、ＰＬＬ回路の代わりに、図１、図２、図１０等に示した実施例に即して説明した、本発明に係るクロック制御回路を備えることで、回路規模の縮減、同期に要する時間の短縮において、顕著な効果を奏する。半導体集積回路装置のクロック制御回路において、入力クロックＩＮは、入力バッファを介して入力された外部クロックよりなり、内部クロックとして多相クロックを供給する場合、複数の第２の内分回路１２の出力が用いられ、逓倍クロックを供給する場合、合成回路１３からの逓倍出力信号が用いられる。
【０１２６】
また、本発明は、水晶発振回路等より供給されるクロックを外部クロックとして入力しその逓倍クロックを生成する装置、あるいは、クロック周期ｔＣＫを等分割したタイミングで信号を生成するタイミング生成装置、あるいは周波数可変のパルス信号を生成する信号生成装置等に用いて好適とされる。
【０１２７】
［発明のさらに別の実施の形態］
本発明のさらに別の実施の形態と実施例について以下に説明する。前記実施例では、遅延回路列の出力ＥＮＤと入力クロックＩＮの位相差Ｔ＝（Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を位相差検知回路１４で検出し、この位相差Ｔを第２の内分回路１２の容量の蓄積電荷で記憶する構成としたが、以下に説明する各実施例では、前記実施例の位相差検知回路１４を用いない構成としたものである。
【０１２８】
本発明は、別の実施の形態において、遅延回路が複数段縦続形態に接続された第１の遅延回路列（図１７の１０1〜１０N）と、遅延回路が複数段縦続形態に接続された第２の遅延回路列（図１７の１０N ＋ 1〜１０2N）と、を備え、第１の遅延回路列の初段の遅延回路（図１７の１０1）から入力された入力クロックは第１の遅延回路列を伝搬し第１の遅延回路列の最終段をなす遅延回路（図１７の１０N）から出力されて第２の遅延回路列の初段の前記遅延回路（図１７の１０N ＋１）に入力され第２の遅延回路列を伝搬し、第１、及び第２の遅延回路列の各段の遅延回路に対応して並設されており、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する複数の内分回路（図１７の１２0〜１２N）を備え、並設される複数の内分回路（図１７の１２0〜１２N）のうち１番目の内分回路（図１７の１２0）には、第１の遅延回路列から出力され前記第２の遅延回路列の初段の遅延回路に入力されるクロック（ｄＮ）と次サイクルの入力クロック（ＩＮ）とが入力され、ｎ＋１番目（ただし、ｎ＋１は２以上であり第１の遅延回路列の最終段の遅延回路の段数以下）の内分回路（図１７の１２ｎ）には、該内分回路に対応する第２の遅延回路列のｎ段目の遅延回路（図１７の１０Ｎ＋ｎ）の出力（ｄ（Ｎ＋ｎ））と、次サイクルの入力クロックを入力した前記第１の遅延回路列のｎ段目の遅延回路（図１７の１０ｎ）の出力（ｄｎ）とが入力される。複数の内分回路（図１７の１２0〜１２N）の内分比は、前記内分回路の順番に対応して単位値ごとに大に設定されており、入力クロックの周期をｔＣＫとして、第１の遅延回路列の最終段の遅延回路の段数をＮ段とし、前記各遅延回路の遅延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合、複数の前記内分回路は、順番に、それぞれの遅延時間を単位時間Ｔ／Ｎ毎に増加させており、相隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎとされ、１番目の前記内分回路の出力とＮ番目の前記内分回路の出力の時間差は、前記入力クロックの周期ｔＣＫである構成とされる。
【０１２９】
Ｎ段の第１、第２の遅延回路列をつなげて２段の一つの遅延回路列としてもよい。また各遅延回路の遅延時間は同一（ｔｄ）とされる。この場合、遅延時間が同一の遅延回路が２Ｎ段縦続形態に接続された遅延回路列（図１７の１０1〜１０2N）を備え、入力クロックが初段の遅延回路（図１７の１０1）に入力され縦続形態に接続された前記遅延回路を伝搬し、入力される二つの信号の位相差を予め定められた内分比（内分比は互いに異なる）で分割した時間で規定される遅延時間の出力信号を出力する内分回路（図１７の１２0〜１２N-1）を少なくともＮ個備え、ｉ番目（ただし、ｉは０〜Ｎの整数）の内分回路には、（Ｎ＋ｉ）段目の前記遅延回路の出力と、次サイクルの入力クロックのｉ段目の遅延回路の出力（０段目の場合、入力クロック）が入力され、０番目乃至（Ｎ−１）番目の内分回路（１２0〜１２N-1）からは、前記入力クロックの周期をＮ等分した位相差の多相クロックが出力される。０番目乃至（Ｎ−１）番目の内分回路から出力される多相クロックを入力し一つの信号に合成する合成回路（図１７の１３）を備え、Ｎ逓倍クロックを出力する構成としてもよい。
【０１３０】
本発明は、さらに別の実施の形態において、遅延時間が同一の遅延回路がＮ段（ただし、Ｎは１以上の整数）縦続形態に接続された第１の遅延回路列（図１９の１０1〜１０N）と、遅延時間が同一の遅延回路がＮ段縦続形態に接続された第２の遅延回路列（図１９の１０N+1〜１０2N）と、を備え、入力クロック（ＩＮ）は前記第１の遅延回路列の初段の前記遅延回路に入力され、前記第１の遅延回路列の各遅延回路の出力を入力としこのうちの一つを逓倍数決定信号（図１９の１８）で指定された逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下の整数）に応じて選択出力する選択回路（図１９の１９）を備えている。この選択回路（図１９の１９）の出力は、前記第２の遅延回路列の初段の遅延回路（図１９の１０N+1）に入力される。入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個並設し（図１９の１２0〜１２N-1）、前記各内分回路の内分比は互いに異なり、前記逓倍数決定信号で指定された逓倍数Ｋで規定される。
【０１３１】
０番目の内分回路（図１９の１２0）には、選択回路（図１９の１９）の出力と次サイクルの入力クロック（ＩＮ）とが入力され、ｉ番目（ただし、ｉは１〜Ｎの整数）の内分回路（図１９の１２i）には、第２の遅延回路列のｉ段目の遅延回路(図１９の１２N+i)の出力と、次サイクルのクロックの前記第１の遅延回路列のｉ段目の遅延回路(図１９の１２i)の出力とが入力され、０番目乃至（Ｋ−１）番目の前記内分回路からは、前記入力クロックの周期をＫ等分した位相差の多相クロックが出力される。Ｋ個の前記内分回路から出力される多相クロックを合成回路に入力して一つの信号に合成してＫ逓倍クロックを出力するようにしてもよい。
【０１３２】
本発明は、さらに別の実施の形態において、遅延時間が同一の遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された第１の遅延回路列（図２０の１０1〜１０2N）を備え、正相クロック（ＣＬＫ）が初段の遅延回路（図２０の１０1）に入力されて第１の遅延回路列を伝搬し、遅延時間が同一の遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された第２の遅延回路列（図２０の１０B1〜１０B2N）を備え、逆相クロック（ＣＬＫＢ）は第２の遅延回路の初段の遅延回路（図２０の１０B1）に入力されて第２の遅延回路列を伝搬し、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する、Ｎ＋１個の内分回路よりなる第１、第２群の内分回路を備え、第１、第２群の内分回路のそれぞれにおいて、Ｎ＋１個の前記内分回路の内分比は互いに異なる値に設定されている。
【０１３３】
第１群の内分回路の０番目の内分回路（図２０の１２0）には、前記第２の遅延回路列のＮ段目の前記遅延回路（図２０の１０BN）の出力（ｄＮ＋π）と次サイクルの正相クロック（ＣＬＫ）とが入力され、第１群の内分回路のｉ番目（ただし、ｉは１〜Ｎの整数）の内分回路（図２０の１２i）には、前記第２の遅延回路列の（Ｎ＋ｉ）段目の遅延回路（図２０の１０BN+i）の出力（ｄ（Ｎ＋ｉ）+π）と、次サイクルの正相クロックが入力される第１の遅延回路列のｉ段目の前記遅延回路（図２０の１０N+i）の出力（ｄ（Ｎ＋ｉ））とが入力され、前記第１群の内分回路の０番目乃至Ｎ番目の内分回路（図２０の１２0〜１２Ｎ）からは、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相（Ｎ相）クロックが出力される。
【０１３４】
第２群の内分回路の０番目の内分回路（図２０の１２B0）には、前記第１の遅延回路列のＮ段目の前記遅延回路（図２０の１０N）の出力（ｄＮ）と次サイクルの逆相クロック（ＣＬＫＢとが入力され、第２群の内分回路のｉ番目（ただし、ｉは１〜Ｎの整数）の前記内分回路（図２０の１２Bi）には、第１の遅延回路列の（Ｎ＋ｉ）段目の前記遅延回路（図２０の１０N+i）の出力（ｄ（Ｎ＋ｉ））と、次サイクルの逆相クロックが入力される第２の遅延回路列のｉ段目の前記遅延回路（図２０の１０BN+i）の出力（ｄ（Ｎ＋ｉ）＋π）とが入力され、前記第２群の内分回路の０番目乃至Ｎ番目の内分回路（図２０の１２Ｂ 0〜１２ＢＮ）からは、第１群の０番目乃至Ｎ番目の内分回路（図２０の１２0〜１２Ｎ）の出力から位相πずれて、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相（Ｎ相）クロックが出力される。
【０１３５】
［他の実施例］
上記した別の実施の形態の構成の詳細に説明すべく本発明の他の実施例について図面を参照して説明する。図１７は、本発明の実施例の構成を示す図である。図１７を参照すると、Ｎ逓倍信号を生成する構成において、２Ｎ段直列に接続される遅延回路１０1〜１０2Nを備え、重み付け（内分比）がＦ0〜ＦNのＮ＋１個の第２の内分回路１２0〜１２Nを備え、第２の内分回路１２0〜１２Nの出力０−ｔａｐ〜Ｎ−ｔａｐは合成回路１３に入力されて合成され、入力クロックＩＮをＮ逓倍したクロックＯＵＴが合成回路１３から出力される。
【０１３６】
入力クロックＩＮは、初段の遅延回路１０1から入力され、Ｎ段の遅延回路１０1〜１０2Nで遅延され、第２の内分回路１２0には、遅延回路１０Nの出力ｄＮと、次のサイクルの入力クロックＩＮとが入力される。第２の内分回路１２1には、遅延回路１０N+1の出力ｄ（Ｎ＋１）と、次のサイクルの入力クロックＩＮを遅延回路１０1で遅延させた出力ｄ１とが入力される。第２の内分回路１２2には、遅延回路１０N+2の出力ｄ（Ｎ＋２）と、次のサイクルの入力クロックＩＮの遅延回路１０2の出力ｄ２とが入力され、以下同様にして、第２の内分回路１２Nには、遅延回路１０2Nの出力ｄ（２Ｎ）と、次のサイクルの入力クロックＩＮの遅延回路１０Nの出力ｄＮとが入力される。
【０１３７】
図１７において、遅延回路１０1〜１０2Nは、図５に示した回路構成において、入力ＩＮ１、ＩＮ２に共通の信号を入力して構成される。
【０１３８】
図１７において、周期検知回路１５は、図２を参照して説明した前記実施例と同様の構成とされる。周期検知回路１５から出力される制御信号は、図５に示した構成の遅延回路１０1〜１０2Nの制御信号として供給され、クロックの周波数に応じて容量値を決定している。あるいは、図３（ｂ）に示した構成としてもよい。この場合、クロック周期に応じて図３（ｂ）のセレクタ１７で遅延時間を可変に設定している。
【０１３９】
次に、図１７に示した回路の動作原理について以下に説明する。遅延回路１０1〜１０2Nの遅延時間はすべて等しくｔｄとすると、Ｎ段直列に接続される遅延回路１０1〜１０Nの遅延時間はＮ×ｔｄである。入力クロックＩＮの１周期をｔＣＫとすると、遅延回路１０1〜１０Nの遅延時間とｔＣＫとの差Ｔ（ただし、ｔＣＫ＞Ｎ×ｔｄ）は、
Ｎ×ｔｄ＋Ｔ＝ｔＣＫ …(11)
したがって、
Ｔ＝ｔＣＫ−Ｎ×ｔｄ …(12)
【０１４０】
第２の内分回路１２0〜１２Nに入力される二つの信号として、入力クロックを、遅延回路で遅延させた第１の入力信号と、次サイクルのクロック又は次サイクルのクロックを遅延回路で遅延させた第２の入力信号を供給する構成とし、入力クロックＩＮの周期をｔＣＫとして、各遅延回路の遅延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合（後に説明されるように、この時間Ｔは内分回路１２0〜１２Nに入力される二つの信号の位相差でもある）、複数の第２の内分回路１２0〜１２Nは、順番に、それぞれの遅延時間を単位時間（Ｔ／Ｎ）（但し、Ｔ＝ｔＣＫ−Ｎ×ｔｄ）毎に増加させており、相隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎとされ、１番目の前記内分回路の出力とＮ番目の前記内分回路の出力の時間差は、前記入力クロックの周期ｔＣＫ（２π）である。
【０１４１】
より詳細には、第２の内分回路１２0は、クロックサイクルの開始時点から、遅延時間Ｎ×ｔｄで立ち上がるクロック信号（遅延回路１０Nの出力ｄＮ）の立ち上がりエッジと次のクロックサイクルのクロックの立ち上がりエッジとの位相差を、内分比（重み）Ｆ0で分割したタイミングで遷移する出力信号０−ｔａｐを出力する。第２の内分回路１２1は、クロックサイクルの開始時点から遅延時間（Ｎ＋１）×ｔｄで立ち上がるクロック信号（遅延回路１０N+1の出力ｄ（Ｎ＋１））と、次のクロックサイクルのクロックを遅延回路１０1で遅延させた出力ｄ１の立ち上がりエッジとの位相差を、内分比（重み）Ｆ1で分割したタイミングで遷移する出力信号１−ｔａｐを出力する。以下同様に、第２の内分回路１２N-1は、クロックサイクルの開始時点から遅延時間（２Ｎ−１）×ｔｄで立ち上がるクロック信号（遅延回路１０2N-1の出力ｄ（２Ｎ−１））と次のクロックサイクルのクロックを遅延回路１０N-1の出力ｄ（Ｎ−１）の立ち上がりエッジの位相差を、内分比（重み）ＦＮ−１で分割したタイミングで遷移する出力信号（Ｎ−１）−ｔａｐを出力する。第２の内分回路１２Nは、クロックサイクルの開始時点から遅延時間２Ｎｔｄで立ち上がるクロック信号（遅延回路１０2Nの出力ｄ2N）と次のクロックサイクルのクロックを遅延回路１０Nの出力ｄNの立ち上がりエッジとの位相差を、内分比（重み）ＦNで分割したタイミングで遷移する出力信号Ｎ−ｔａｐを出力する。
【０１４２】
次に、図１７に示した第２の内部回路１２0〜１２Nの回路構成について説明する。図２２は、二つの入力信号の時間差Ｔを分解能Ｎで分割し（１／Ｎで分割）、その整数倍のタイミングで出力する第２の内部回路１２0〜１２Nの構成を示す図である。なお、図１７のＮ＋１個の第２の内部回路１２0〜１２Nの基本構成は共通とされており、内分比（重み付け）を決定する制御信号の設定値が互いに相違している。
【０１４３】
図１７に示した第２の内分回路１２n（ただし、ｎは０〜Ｎの整数）は、図２２を参照すると、二つの入力端子ＩＮ１、ＩＮ２の信号を入力とする論理和回路ＯＲ６０と、電源（ＶＤＤ；高位側電源）にソースが接続され、内部ノードＮ６１にドレインが接続され、論理和回路ＯＲ６０の出力端にゲートが接続されたＰチャネルＭＯＳトランジスタＭＰ６１と、ドレインが内部ノードＮ６１に共通接続され、ゲートが入力端子ＩＮ１に共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎと、ドレインがＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのソースにそれぞれ接続されソースがグランド（ＶＳＳ；低位側電源）に共通接続され、ゲートが制御信号１〜制御信号Ｎにそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎと、ドレインが内部ノードＮ６１に共通接続され、ゲートが入力端子ＩＮ２に共通接続されたＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎと、ドレインがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのソースにそれぞれ接続されソースがグランド（ＶＳＳ）に共通接続され、ゲートが制御信号１Ｂ〜制御信号ＮＢにそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎと、を備え、共通ノードＮ６１とグランド間には容量Ｃが接続されており、共通ノードＮ６１を入力端に入力とするインバータＩＮＶ６０の出力端から、ｎ番目の第２の内分回路１２nの出力信号ｎ−ｔａｐが出力される。
【０１４４】
第２の内分回路１２nにおいて、並列接続されるＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎにそれぞれ接続されるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎは、各ゲート端子に入力される制御信号１〜制御信号Ｎ、制御信号１Ｂ〜制御信号ＮＢによりオン、オフ制御され、これにより、出力信号の遅延時間を規定する二つの入力信号の時間差の内分比が決定される。例えば、内分比がＦnのｎ番目の第２の内分回路１２nでは、入力される制御信号１〜制御信号Ｎにより、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち（Ｎ−ｎ）個がオン状態に設定されており、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎは、制御信号１Ｂ〜制御信号ＮＢにより、ｎ個がオン状態に設定されている。このとき、入力信号ＩＮ１、ＩＮ２のタイミング差Ｔの内分比 ｘ：（１−ｘ）
のｘは、ｎ／Ｎで与えられる（詳細は以下に説明される）。これを重み付けがｎであるともいう。
【０１４５】
次に、第２の内分回路１２ｎの動作を説明する。第２の内分回路１２n（ただし、ｎは０以上、Ｎ以下の整数）において、入力信号ＩＮ１、ＩＮ２がともにＬｏｗレベルのとき、ＯＲ回路６０の出力はＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ６１を介して電源ＶＤＤから容量Ｃに充電され（容量Ｃの端子電圧は電源電圧ＶＤＤ）、インバータＩＮＶ６０の出力はＬｏｗレベルである。
【０１４６】
第２の内分回路１２nにおいて、この容量Ｃの充電状態から、インバータＩＮＶ６０のしきい値に達したところまで引き抜く必要のある電荷をＱ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち制御信号により（Ｎ−ｎ）個がオンに設定されており、入力信号ＩＮ１のみがＬｏｗレベルから立ち上がってＨｉｇｈレベルである期間Ｔ（この間、入力信号ＩＮ２はＬｏｗレベル）、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎがオンとされるが、ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち（Ｎ−ｎ）個がオンであることから、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのうち（Ｎ−ｎ）個のトランジスタに電流が流れ、容量Ｃの蓄積電荷を電流値（Ｎ−ｎ）×Ｉで放電する。このため、時間Ｔ後の容量Ｃの蓄積電荷量は、
ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ …(13)
とされる。
【０１４７】
つづいて入力信号ＩＮ２が立ち上がり、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンとされるが、第２の内分回路１２nにおいて、前述したように、ＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうちｎ個が制御信号１Ｂ〜ＮＢでオン状態とされているため、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのうちｎ個のトランジスタに電流が流れ、入力信号ＩＮ１をゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのうち電流が流れるＮ−ｎ個のトランジスタとともに、合計、
（Ｎ−ｎ）＋ｎ＝Ｎ
個分のトランジスタの電流値Ｎ×Ｉで、容量Ｃの蓄積電荷を放電する。
【０１４８】
このため、第２の内分回路１２nに入力信号ＩＮ１（位相が進んだ入力信号）として入力される遅延回路１０N+nの出力ｄ（Ｎ＋ｎ）の立ち上がり遷移時点から、第２の内分回路１２nのインバータＩＮＶ６０の出力信号ｎ−ｔａｐが遷移するまでの伝搬遅延時間は、
ｔｐｄ＝（ＣＶ−（Ｎ−ｎ）×Ｉ×Ｔ）／（Ｎ×Ｉ）
＝ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ …(14)
となる。
【０１４９】
重みが０の内分回路１２０の内分比Ｆ０は０：１となり、伝搬遅延時間ｔｐｄはＣＶ／ＮＩ−Ｔとなり、最も短くなる。重みｎがＮの内分回路の内分比は１：０となり、伝搬遅延時間ｔｐｄはＣＶ／ＮＩとなり、最も長くなる。
【０１５０】
ｎ番目の第２の内分回路１２nの出力信号ｎ−ｔａｐは、（Ｎ＋ｎ）番目の遅延回路１０N+nの出力ｄ（Ｎ＋n）の立ち上がりタイミングである、
（Ｎ＋ｎ）×ｔｄから、
遅延時間ｔｐｄ（＝ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ）
のタイミングで、ＬｏｗレベルからＨｉｇｈレベルに遷移する。
【０１５１】
したがって、ｎ番目の第２の内分回路１２nの出力信号ｎ−ｔａｐの立ち上がり遷移のタイミングは、入力クロックの立ち上がり遷移エッジであるクロックサイクル開始時点から、次式（１５）で表される。
（Ｎ＋ｎ）×ｔｄ＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ
＝ｎ（ｔｄ＋Ｔ／Ｎ）＋Ｎ×ｔｄ＋ＣＶ／ＮＩ−Ｔ …(15)
【０１５２】
第２の内分回路の入力信号ＩＮ１をなすｄ（Ｎ＋ｎ）の立ち上がり遷移と、遅れて立ち上がる入力信号ＩＮ２をなすｄｎの立ち上がり遷移との位相差Ｔは、
Ｔ＝ｔＣＫ＋ｎ×ｔｄ−（Ｎ＋ｎ）×ｔｄ
＝ｔｃＫ−Ｎ×ｔｄ
…(16)
で与えられる。
【０１５３】
Ｎ×ｔｄ＋Ｔ＝ｔＣＫより、上式（１５）は、
ｎ×ｔＣＫ／Ｎ＋定数
（ただし、ｎ＝０、１、２、…、Ｎ−１、Ｎ） …(17)
と表される。
【０１５４】
上式（１７）より、第２の内分回路１２0〜１２Nの出力信号０−ｔａｐ、１−ｔａｐ、…、Ｎ−ｔａｐにおいて隣接する出力信号の位相差は、ｔＣＫ／Ｎとなり、等間隔であることがわかる。すなわち、第２の内分回路１２0〜１２Nから、クロック周期ｔＣＫをＮで等間隔に分割した多相クロックが得られる。なお、第２の内分回路１２Nの出力Ｎ−ｔａｐと第２の内分回路１２0の０−ｔａｐとの位相差は２π（＝時間差ｔＣＫ）である。
【０１５５】
合成回路１３では、前記した実施例と同様に、ｔＣＫ／Ｎの位相差でそれぞれ出力される信号０−ｔａｐ、１−ｔａｐ、…、Ｎ−ｔａｐを入力して、一つの信号を合成し（多重化し）、入力クロックＩＮの周期ｔＣＫをＮ等分した逓倍したクロックを生成する。合成回路１３では、信号０−ｔａｐ、１−ｔａｐ、…、Ｎ−ｔａｐをｍ個毎に間引きして入力クロックＩＮの周期ｔＣＫをＮ／ｍ等分した逓倍したクロックを生成するようにしてもよい。
【０１５６】
図１８は、図１７に示した回路において、Ｎを４とした場合の動作を説明するためのタイミング図である。図１８において、ｄ１〜ｄ８は、図１７の遅延回路１０1〜１０8の出力であり、０−ｔａｐ〜４−ｔａｐは、図１７の第２の内分回路１２0〜１２4の出力であり、ＯＵＴは合成回路１３の出力である。
【０１５７】
第２の内分回路１２0〜１２4の出力ｎ−ｔａｐ（ｎは０〜４）は、上式（１５）から、クロックＩＮの立ち上がりから、
ｎ（ｔｄ＋Ｔ／Ｎ）＋Ｎ×ｔｄ＋ＣＶ／ＮＩ−Ｔ
（ただし、Ｎ＝４）のタイミングで立ち上がる。すなわち、出力信号０−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝０より、
４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
出力信号１−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝１より、
ｔｄ＋Ｔ／４＋４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
出力信号２−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝２より、
２（ｔｄ＋Ｔ／４）＋４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
出力信号３−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝３より、
３（ｔｄ＋Ｔ／４）＋４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
出力信号４−ｔａｐの立ち上がりエッジのタイミングは、ｎ＝４より、
４（ｔｄ＋Ｔ／４）＋４×ｔｄ＋ＣＶ／４Ｉ−Ｔとなる。
【０１５８】
４ｔｄ＋Ｔ＝ｔＣＫであることから、出力０−ｔａｐ〜４−ｔａｐは、それぞれ等間隔の位相ｔＣＫ／４ずつ相違して遷移する４相クロックとされ、４相クロックを合成回路１３で合成することで、入力クロックを４逓倍した出力クロックが得られる。
【０１５９】
本発明のさらに別の実施例について説明する。図１９は、本発明のさらに別の実施例の構成を示す図である。図１９を参照すると、この実施例は、図１７に示した実施例と同様に位相差検知回路を具備していず、そのかわりに、選択回路を備えたものであるが、第２の出力回路１２0〜１２Nから出力される多相クロックの位相差が可変に設定可能としている点が、図１７に示した実施例と相違している。後に詳細に説明されるが、この実施例では、入力クロックＩＮの周期ｔＣＫに対して、隣り合う第２の出力回路の出力信号の位相差をｔＣＫ／Ｋとし、Ｋが１〜Ｎの範囲で可変に設定される。合成回路１３では、位相差がｔＣＫ／Ｋの多相クロックを合成して、入力クロックＩＮの周波数をＫ逓倍したクロックを出力する。
【０１６０】
より詳細には、図１９を参照すると、図１７に示した回路構成に、選択回路１９があらたに追加されており、逓倍数決定信号１８が、選択回路１９及び第２の内分回路１２0〜１２Nに入力されている。なお、図１９において、周期検知回路１５、遅延回路１０1〜１０2N、第２の内分回路１２0〜１２N、及び、合成回路１３の構成は、図１７に示したものと同様とされている。ただし、第２の内分回路１２0〜１２Nは、図２２に示した回路構成とされており、制御信号１〜Ｎ、制御信号１Ｂ〜ＮＢとして、逓倍数決定信号１８が用いられている。
【０１６１】
選択回路１９は、前段のＮ個の遅延回路１０1〜１０Nの出力ｄ１〜ｄＮを入力し、逓倍数決定信号１８に基づき、そのうちの一つを出力し、後段のＮ個の遅延回路列の最初の遅延回路１０N+1と、第２の内分回路１２0に出力する。
【０１６２】
逓倍数決定信号１８に基づき、Ｎ逓倍とし、Ｎ個の遅延回路１０1〜１０Nを入力とする選択回路１９で、遅延回路１０Nの出力ｄＮを選択した場合、図１７の構成と同一とされ、ｔＣＫをＮ等分に分割した多相クロックが出力され、合成回路１３からはＮ逓倍クロックが出力される。
【０１６３】
この実施例は、逓倍数がＮ逓倍のほか、Ｎよりも小さな逓倍数Ｋに可変に設定可能であることが構成上の特徴である。
【０１６４】
選択回路１９では、Ｋ逓倍のときは、逓倍決定信号１８の値に基づき、遅延回路１０1〜１０Nの出力ｄ１〜ｄＮのうち、Ｋ番目の遅延回路１０Kの出力ｄＫ（遅延時間はＫ×ｔｄ）を選択出力する。
【０１６５】
逓倍数決定信号１８は、図２２に示した第２の内分回路において、制御信号１〜Ｎ、制御信号１Ｂ〜ＮＢとして入力され、Ｋ逓倍のときは、並列配置されるスイッチトランジスタであるＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎ（図２２参照）のうち全体でＫ個がオンとなるように設定される。
【０１６６】
逓倍数決定信号１８がＫ逓倍に設定されている場合、重み付けがｍ（ただし、ｍは０〜Ｋの整数）の第２の内分回路１２mにおいて、図２２を参照すると、入力信号ＩＮ１の立ち上がりで（クロックサイクル開始時点から、Ｋ×ｔｄ＋ｍ×ｔｄのタイミングで立ち上がる）、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎのうち、（Ｋ−ｍ）個のトランジスタがオンし、時間Ｔ後の入力信号ＩＮ２の立ち上がりで、ＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎのうちｍ個のトランジスタがオンする（全体でＫ個がオンする）。
【０１６７】
この場合、図２２において、容量Ｃの充電状態から、インバータＩＮＶ６０のしきい値に達したところまで引き抜く必要のある電荷をＱ＝ＣＶ（Ｃは容量の容量値、Ｖは容量の端子電圧）とすると、入力信号１の立ち上がりから
（ＣＶ−（Ｋ−ｍ）×ＩＴ）／ＫＩ
＝ＣＶ／ＫＩ＋ｍ×Ｔ／Ｋ−Ｔ …(18)
のタイミングで出力信号が立ち上がる。
【０１６８】
したがって、クロックサイクルの開始時点を基準として、
（Ｋ＋ｍ）×ｔｄ＋ＣＶ／ＫＩ＋ｍＴ／Ｎ−Ｔ
＝ｍ（ｔｄ＋Ｔ／Ｋ）＋Ｋ×ｔｄ＋ＣＶ／ＫＩ−Ｔ…(19)
のタイミングで、第２の内分回路１２mの出力信号が立ち上がることになる。
【０１６９】
第２の内分回路１２mに入力される入力信号ＩＮ２（図２２参照）は、次の入力クロックＩＮを、ｍ個の遅延回路１０1〜１０m（図１９参照）で遅延させた信号であるため、第２の内分回路１２mに入力される入力信号ＩＮ１と入力信号ＩＮ２の位相差Ｔは、次式（１８）で与えられる。
Ｔ＝ｔＣＫ−（Ｋ＋ｍ）ｔｄ＋ｍ×ｔｄ
＝ｔＣＫ−Ｋ×ｔｄ …(20)
【０１７０】
したがって、ｔｄ＋Ｔ／Ｋ＝ｔＣＫ／Ｋとなり、上式（１７）より、第２の内分回路１２mの出力信号ｍ−ｔａｐは、クロックサイクルの開始時点を基準として、次式（２０）のタイミングで立ち上がる。
ｍ×ｔＣＫ／Ｋ＋定数 …(21)
【０１７１】
すなわち、互いに隣り合うＫ個の第２の内分回路１２0〜１２K-1の０−ｔａｐ〜（Ｋ−１）−ｔａｐの出力は、クロック周期ｔＣＫを等間隔で分割したＫ相の多相クロックとなり、これらを合成回路１３で合成することで、Ｋ逓倍のクロックが得られる。
【０１７２】
次に、本発明のさらに別の実施例について説明する。図２０は、この実施例の構成を示す図であり、高速クロック伝送に好適とされている。図１７に示した実施例では、不平衡型のクロック伝送方式であるのに対し、本発明の第５の実施例は、図２０を参照すると、平衡型（balanced）のクロック伝送路で構成し、クロックＣＬＫと、クロックＣＬＫとは逆相（１８０度（π）位相が異なる）の相補クロックＣＬＫＢとに対して、それぞれ、２Ｎ個の遅延回路１０1〜１０2Nと２Ｎ個の遅延回路１０B1〜１０Ｂ2Nを備え、各クロックのそれぞれに対して、内分回路１２0〜１２N、内分回路１２B0〜１２BNを備え、内分回路１２0〜１２N、内分回路１２B0〜１２BNからはクロック周期ｔＣＫを２Ｎ等分した多相クロックが生成される。遅延回路１０1〜１０2N、遅延回路１０B1〜１０Ｂ2Nは、図１７に示した遅延回路１０1〜１０2Nと同一の構成としてもよい。内分回路１２0〜１２N、１２B0〜１２BNは、図１７、及び図２２を参照して説明した第２の内分回路0〜１２Nと同一の構成とされている。
【０１７３】
各遅延回路１０1〜１０2N、１０B1〜１０Ｂ2Nの遅延時間は全て等しくｔｄであるものとし、
Ｎ×ｔｄ＋Ｔ＝ｔＣＫ／２（半周期） …(22)
とする。
【０１７４】
内分回路１２0は、逆相クロックＣＬＫＢの遅延回路１０BNの出力ｄＮ＋πと、次サイクルの正相クロックＣＬＫの時間差Ｔを内分比（重み付け）Ｆ0で分割したタイミングの出力信号（０／Ｎ）πを出力する。内分回路１２1は、逆相クロックＣＬＫＢのＮ＋１段目の遅延回路１０BN+1の出力ｄ（Ｎ＋１）＋πと、次サイクルの正相クロックＣＬＫの遅延回路１０1の出力ｄ１との時間差を内分比Ｆ1で分割したタイミングの出力信号（１／Ｎ）πを出力する。内分回路１２N-1は、逆相クロックＣＬＫＢの遅延回路１０B2N-1の出力ｄ（２Ｎ−１）＋πと、次サイクルの正相クロックＣＬＫの遅延回路１０N-1の出力ｄ（Ｎ−１）との時間差を内分比ＦN-1で分割したタイミングの出力信号（（Ｎ−１）／Ｎ）πを出力する。内分回路１２Nは、逆相クロックＣＬＫＢの遅延回路１０B2Nの出力ｄ（２Ｎ）＋πと、次サイクルの正相クロックの遅延回路１０Nの出力ｄＮとの時間差を内分比ＦNで分割したタイミングの出力信号πを出力する。
【０１７５】
クロックサイクルの開示時点を基準として、内分回路１２n（ｎは０〜Ｎの整数）の出力信号（ｎπ）／Ｎの立ち上がりのタイミングは、上式（１５）において、
（Ｎ＋ｎ）×ｔｄ＋π＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ
＝ｎ（ｔｄ＋Ｔ／Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ
＝ｎ（ｔＣＫ／２Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ
＝ｎ（π／２Ｎ）＋π＋ＣＶ／ＮＩ−Ｔ
…(23)
となる。
【０１７６】
内分回路１２B0は、正相クロックＣＬＫの遅延回路１０Nの出力ｄＮ（遅延時間Ｎ×ｔｄ）と、逆相クロックＣＬＫＢ（正相クロックＣＬＫとの位相差＝ｔＣＫ／２）の時間差Ｔ（ｔＣＫ／２−Ｎ×ｔｄ）を内分比（重み付け）Ｆ0で分割したタイミングの出力信号πを出力する。内分回路１２B1は、正相クロックＣＬＫのＮ＋１段目の遅延回路１０N+1の出力ｄ（Ｎ＋１）と、逆相クロックＣＬＫＢの遅延回路１０B1の出力ｄ１＋πとの時間差を内分比Ｆ1で分割したタイミングの出力信号（（Ｎ＋１）／Ｎ）πを出力する。内分回路１２BN-1は、正相クロックＣＬＫの遅延回路１０2N-1の出力ｄ（２Ｎ−１）と逆相クロックＣＬＫの遅延回路１０BN-1の出力ｄ（Ｎ−１）＋πとの時間差を内分比ＦN-1で分割したタイミングの出力信号（（２Ｎ−１）／Ｎ）πを出力する。内分回路１２BNは、逆相クロックＣＬＫＢの遅延回路１０B2Nの出力ｄ（２Ｎ）＋πと、次サイクルの正相クロックの遅延回路１０Nの出力ｄＮとの時間差を内分比ＦNで分割したタイミングの出力信号２πを出力する。
【０１７７】
クロックサイクルの開示時点を基準として、内分回路１２Bn（ｎは０〜Ｎの整数）の出力信号（（Ｎ＋ｎ）／Ｎ）πの立ち上がりのタイミングは、上式（１５）において、
（Ｎ＋ｎ）×ｔｄ＋ＣＶ／ＮＩ＋ｎＴ／Ｎ−Ｔ
＝ｎ（ｔｄ＋Ｔ／Ｎ）＋ＣＶ／ＮＩ−Ｔ
＝ｎ（ｔＣＫ／２Ｎ）＋ＣＶ／ＮＩ−Ｔ
＝ｎ（π／２Ｎ）＋ＣＶ／ＮＩ−Ｔ
…(24)
となる。
【０１７８】
内分回路１２nの出力信号（ｎ／Ｎ）πと、内分回路１２Bnの出力信号（（Ｎ＋ｎ）／Ｎ）πとは、位相がπずれている。また、内分回路１２nの出力信号（ｎ／Ｎ）πと内分回路１２n+1の出力信号（（ｎ＋１）／Ｎ））πとは位相がπ／２Ｎずれており、内分回路１２Bnの出力信号（（Ｎ＋ｎ）／Ｎ）πと、内分回路１２Bn+1の出力信号（（Ｎ＋ｎ＋１）／Ｎ）πと、は位相がπ／２Ｎずれている。内分回路１２0〜１２Nの出力、内分回路１２Ｂ0〜１２ＢNの出力を用いて、クロック周期ｔＣＫを２Ｎ等分した多相クロックが生成される。これらの多相クロックから２Ｎ逓倍のクロックを生成するようにしてもよい。
【０１７９】
図２１は、図２０に示した回路において、Ｎ＝４の場合の、ｄ１〜ｄ８、ｄ１＋π〜ｄ８＋π、内分回路１２0〜１２Nの出力信号（ｎ／Ｎ）πと、内分回路１２B0〜１２BNの出力信号（（Ｎ＋ｎ）／Ｎ）π（但し、Ｎ＝４、ｎ＝０、１、２、３）を示す図である。
【０１８０】
内分回路１２0〜１２4の出力、内分回路１２B0〜１２B4の出力を用いて、クロック周期ｔＣＫを２Ｎ等分した多相クロックが生成される。
【０１８１】
なお、図２０に示す回路に、周期検知回路（図１７の１５）を備え、遅延回路１０１〜１０２ N、遅延回路１０Ｂ１〜１０Ｂ２ Nを、周期検知回路で検知されたクロック周期に基づき遅延時間を可変に調整するようにしてもよいことは勿論である。この場合、遅延回路１０１〜１０２ N、遅延回路１０Ｂ１〜１０Ｂ２ Nは、図５、または図３（ｂ）等に示した回路構成とされる。
【０１８２】
図２３は、図２０に示した内分回路１２0〜１２N、内分回路１２B0〜１２BNの構成の一例を示す図であり、逓倍数Ｎ＝４、内分比を１：３（内分比は、二つの入力信号のうち早く遷移する方の信号による放電（充電）電流（トランジスタの数）と、遅く遷移する方の信号による放電（充電）電流（トランジスタの数）の比で規定される）とした場合の貫通電流抑圧型の回路構成を示している。図２４は、図２３に示した内分回路の動作を説明するためのタイミング図である。
【０１８３】
図２３を参照すると、この内分回路は、電源ＶＤＤにソースが接続されたＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４と、ＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４のドレインと共通ノードＮ１０１間に接続されているＰチャネルＭＯＳトランジスタＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０４と、共通ノードにドレインが接続されたＮチャネルＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４と、ＮチャネルＭＯＳトランジスタＭＮ２０１、ＭＮ２０２、ＭＮ２０３、ＭＮ２０４のソースとグランド間に接続されたＮチャネルＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４と、を備えており、ＰチャネルＭＯＳトランジスタＭＰ１０１のゲートがグランドに接続され、ＰチャネルＭＯＳトランジスタＭＰ１０２、ＭＰ１０３、ＭＰ１０４は入力信号ＩＮ２に接続され、ＰチャネルＭＯＳトランジスタＭＰ２０１のゲートが入力信号ＩＮ２に接続され、ＰチャネルＭＯＳトランジスタＭＰ２０２、ＭＰ２０３、ＭＰ２０４は入力信号ＩＮ１に接続されている。ＮチャネルＭＯＳトランジスタＭＮ１０１のゲートが電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＭＮ１０２、ＭＮ１０３、ＭＮ１０４は入力信号ＩＮ２に接続され、ＮチャネルＭＯＳトランジスタＭＮ２０１のゲートが入力信号ＩＮ２に接続され、ＮチャネルＭＯＳトランジスタＭＮ２０２、ＭＮ２０３、ＭＮ２０４は入力信号ＩＮ１に接続されている。
【０１８４】
また電源ＶＤＤにソースとドレインが接続されたＰチャネルＭＯＳトランジスタＭＰ１０５を備え、グランドにソースとドレインが接続されたＮチャネルＭＯＳトランジスタＭＮ１０５を備え、共通ノードＮ１０１はインバータＩＮＶ１０１の入力端に接続され、インバータＩＮＶ１０１の出力端ＯＵＴから信号が出力される。
【０１８５】
図２３及び図２４を参照して、この内分回路の動作を説明する。入力信号ＩＮ１、ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移するとき、ＮチャネルＭＯＳトランジスタ側がインターポレータ（内分回路）として動作する。入力信号ＩＮ２がＨｉｇｈレベルとなるとＮチャネルＭＯＳトランジスタＭＮ２０１がオンし、ＮチャネルＭＯＳトランジスタＭＮ１０２〜１０４もオンし、トランジスタＭＮ２０１を介して電流値Ｉ（トランジスタＭＮ２０１のドレイン電流）で共通ノードＮ１０１の電荷を放電し、時間差Ｔ後に、入力信号ＩＮ１がＨｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＭＮ２０２〜２０４がオンし、電流４×Ｉで共通ノードＮ１０１の電荷を放電する。容量Ｃｎは、共通ノードＮ１０１がＨｉｇｈレベルの期間にのみＮＭＯＳの下に反転層が形成されるため、ＮＭＯＳ動作のときだけ容量として機能する。共通ノードＮ１０１の電位を入力とするインバータＩＮＶ１０１の出力を反転させるための電荷をＣＶとすると、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとき、トランジスタＭＮ２０１を介して電流値Ｉで時間Ｔ放電したときの電荷はＣＶ−Ｉ×Ｔであり、つづいて電流４×Ｉで放電するため、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移してから出力信号がＬｏｗレベルからＨｉｇｈレベルに反転する遅延時間は、(ＣＶ−Ｉ)／４Ｉで与えられる。
【０１８６】
入力信号ＩＮ１、ＩＮ２が、ＨｉｇｈレベルからＬｏｗレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側がインターポレータとして動作する。入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルとなると、ＰチャネルＭＯＳトランジスタＭＰ２０１がオンし、ＰチャネルＭＯＳトランジスタＭＰ１０２〜１０４もオンし、トランジスタＭＰ１０１、ＭＰ２０１を介して電流値Ｉ（トランジスタＭＰ２０１のドレイン電流）で共通ノードＮ１０１の電荷を充電し、時間（位相差）Ｔ後に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレベルとなると、ＰチャネルＭＯＳトランジスタＭＰ２０２〜２０４がオンして、電流４×Ｉで共通ノードＮ１０１を充電する。容量Ｃｐは、共通ノードＮ１０１がＬｏｗレベルの期間にのみ、ＰＭＯＳの下に反転層が形成されるため、ＰＭＯＳ動作のときだけ、容量（ＭＯＳキャパシタ）として機能する。共通ノードＮ１０１の電位を入力とするインバータＩＮＶ１０１の出力を反転させるための電荷をＣＶTHとすると、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移したとき、トランジスタＭＰ２０１を介して電流値Ｉで時間Ｔ充電したときの電荷はＩ×Ｔであり、つづいて電流４×Ｉで充電するため、入力信号ＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移してから出力信号がＨｉｇｈレベルからＬｏｗレベルに反転する遅延時間は、(ＣＶTH−Ｉ)／４Ｉで与えられる。
【０１８７】
逓倍数Ｎ、内分回路の重み付けｍの場合、並列接続される電源側のＰチャネルＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、共通ノード側のＰチャネルＭＯＳトランジスタＭＰ２０１〜ＭＰ２０４、並列接続される接地電位側のＮチャネルＭＯＳトランジスタＭＮ１０１〜ＭＮ１０４、共通ノード側のＮチャネルＭＯＳトランジスタＭＮ２０１〜ＭＮ２０４の並列数をいずれもＮとし、電源側のＰチャネルＭＯＳトランジスタにおいて、ＩＮ２にゲートが接続されるトランジスタの個数をｍ個とし、残りのトランジスタのゲートを接地電位とし、共通ノード側のＰチャネルＭＯＳトランジスタにおいて、ＩＮ１にゲートが接続されるトランジスタの個数をｍ個とし、残りのトランジスタのゲートをＩＮ２に接続し、接地電位側のＮチャネルＭＯＳトランジスタの並列体において、ＩＮ１にゲートが接続されるトランジスタの個数をｍ個とし、残りのトランジスタのゲートを電源電位とし、共通ノード側のＮチャネルＭＯＳトランジスタにおいて、ＩＮ１にゲートが接続されるトランジスタの個数をｍ個とし、残りのトランジスタのゲートをＩＮ２に接続している。
【０１８８】
図２３に示した構成の内分回路においては、入力信号が、ＨｉｇｈレベルからＬｏｗレベルに遷移するとき、ＰチャネルＭＯＳトランジスタ側が動作し、ＬｏｗレベルからＨｉｇｈレベルに遷移するときは、ＮチャネルＭＯＳトランジスタ側が動作する構成とされ、入力信号の遷移における、電源ＶＤＤからグランド（ＶＳＳ）側へ流れる貫通電流を抑制している。
【０１８９】
図１７、図１９、図２０を参照して説明したクロック制御回路は、回路構成を簡易化しており、内部回路が内部クロック信号に同期して動作する半導体集積回路装置（ＬＳＩ）において、外部クロックから該外部クロックに同期した内部クロックを生成するクロック制御回路に、本発明を適用して好適とされる。クロック端子から入力バッファを介して入力される外部クロックに同期した多相のクロック、又は、逓倍クロックを生成して、生成したクロックを内部クロックとして、クロックドライバから、半導体集積回路装置の内部回路をなす同期回路（順序回路）に供給するクロック制御回路を備えた半導体集積回路装置において、クロック制御回路として、ＰＬＬ回路の代わりに、図１７、図１９、図２０等に示した実施例に即して説明した、本発明に係るクロック制御回路を備えることで、回路規模の縮減、同期に要する時間の短縮において、顕著な効果を奏する。
【０１９０】
また、図１７、図１９、図２０等に示した回路は、水晶発振回路等より供給されるクロックを外部クロックとして入力しその逓倍クロックを生成する装置、あるいは、クロック周期ｔＣＫを等分割したタイミングで信号を生成するタイミング生成装置、あるいは逓倍周波数可変の信号を生成する信号生成装置等に用いて好適とされる。
【０１９１】
【発明の効果】
以上説明したように、本発明によれば、帰還系の回路構成をとらずに、入力されるクロックに、位相同期した逓倍クロックを出力することができる、という効果を奏する。
【０１９２】
また本発明によれば、簡易な構成により、外部入力されるクロックの周期を等分割したタイミングで遷移するクロック、及び、外部入力されるクロックに同期した逓倍クロックを生成することができる、という効果を奏する。
【０１９３】
さらに本発明によれば、帰還系の回路構成をとらずに、簡易な構成により、入力クロックのクロック周期を等間隔に分割した位相差の多相クロック及び逓倍クロックを生成することができる、という効果を奏する。
【０１９４】
さらに本発明によれば、位相差検知回路を用いず、遅延回路列と内分回路に基く簡易な構成により、入力クロックのクロック周期を等間隔に分割した位相差の多相クロック及び逓倍クロックを生成することができる、という効果を奏する。
【０１９５】
さらにまた本発明によれば、位相差検知回路を用いず、遅延回路列と内分回路に基く簡易な構成により、逓倍数を可変に設定した逓倍クロックを生成することができる、という効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】（ａ）、（ｂ）は本発明の一実施例における遅延回路の構成を示す図である。
【図４】（ａ）、（ｂ）は本発明の一実施例における位相検知回路の構成を示す図である。
【図５】本発明の一実施例における第１の内分回路の構成を示す図である。
【図６】本発明の一実施例における第２の内分回路の構成を示す図である。
【図７】本発明の一実施例の動作原理を説明するための図である。
【図８】本発明の一実施例の動作を説明するためのタイミング図である。
【図９】本発明の別の実施例における第２の内分回路の構成を示す図である。
【図１０】本発明のさらに別の実施例の構成を示す図である。
【図１１】本発明のさらに別の実施例の動作を説明するためのタイミング図である。
【図１２】従来のクロック逓倍回路の構成を示す図である。
【図１３】従来のクロック逓倍回路の構成を示す図である。
【図１４】図１１の４相クロック逓倍回路の構成を示す図である。
【図１５】図１２の４相クロック逓倍回路の動作を説明するためのタイミング図である。
【図１６】タイミング差分割回路の構成の一例を示す図である。
【図１７】本発明のさらに別の実施例の構成を示す図である。
【図１８】図１７に示した本発明のさらに別の実施例の動作を説明するためのタイミング図である。
【図１９】本発明のさらに別の実施例の構成を示す図である。
【図２０】本発明のさらに別の実施例の構成を示す図である。
【図２１】図２０に示した本発明のさらに別の実施例の動作を説明するためのタイミング図である。
【図２２】内分回路の構成の一例を示す図である。
【図２３】内分回路の構成の別の例を示す図である。
【図２４】図２３に示した内分回路の動作を説明するためのタイミング図である。
【符号の説明】
１ クロック
２ 分周器
３ 多相クロック
４ａ タイミング差分割回路
４ｂ 多重化回路
５ 多相クロック逓倍回路
８ クロック合成回路
９ 逓倍クロック
１０ 第１の遅延回路
１１ 第１の内分回路
１２ 第２の内分回路
１３ 合成回路
１４ 位相差検知回路
１５ 周期検知回路
１６ 制御信号
１７ 選択回路（セレクタ）
１８ 逓倍数決定信号
１９ 選択回路
２０１ １／４分周器
２０２ ４相クロック逓倍回路
２０３ クロック合成回路
２０４ 周期検知回路
２０６ 制御信号
２０７ 逓倍クロック
２０８〜２１５ タイミング差分割回路
２１６〜２２３ パルス補正回路
２２４〜２２７ 多重化回路

Claims (58)

  1. 入力した信号を第１の遅延時間遅延させて出力する第１の回路と、前記第１の回路の出力を第２の遅延時間遅延させて出力する第２の回路とからなる遅延回路ユニットを縦続形態に複数段接続してなる遅延回路列と、
    前記遅延回路列に入力される入力クロックと、前記遅延回路列から出力されるクロックとを入力し、前記入力クロックのクロック周期と前記遅延回路列の遅延時間の時間差を、前記入力される二つのクロックの位相差として検出する位相差検知回路と、
    複数の前記遅延回路ユニットの第１の回路の出力をそれぞれ入力し、前記位相差を前記遅延回路列における前記遅延回路ユニットの個数で等間隔に分割した時間を単位として、前記第１の回路が属する前記遅延回路ユニットが前記遅延回路列内で何番目の段数であるかに応じて、前記第１の回路の出力信号の遷移エッジを、互いに異なる遅延時間分遅延させてそれぞれ出力する複数の第３の回路と、
    を備え、
    前記複数の第３の回路は、前記入力クロックのクロック周期を、前記遅延回路列における前記遅延回路ユニットの個数で等分した時間間隔で遷移する複数の出力信号をそれぞれ出力する、ことを特徴とするクロック制御回路。
  2. 前記第３の回路が、容量の充電及び放電を制御する回路と、
    前記容量の端子電圧としきい値との大小関係に応じた論理値を前記出力信号として出力する回路と、を備え、
    前記位相差に相当する期間、前記容量を放電又は充電し、前記第３の回路に対応する遅延回路ユニットの前記第１の回路の出力信号が遷移した際に、これを受けて、前記容量を、前記位相差に相当する期間の放電又は充電につづいて、再び放電又は充電し、
    前記位相差を、前記遅延回路ユニットの数で等分した位相に、前記第３の回路に対応する前記遅延回路ユニットが前記遅延回路列内で何段目であるかを表す値を乗じた位相に相当する遅延時間を、前記第２の遅延時間から差し引いた時間分、前記第３の回路に対応する前記遅延回路ユニットの前記第１の回路の出力信号の立ち上がり又は立ち下りの遷移エッジを、遅延させて出力する構成とされている、ことを特徴とする請求項１に記載のクロック制御回路。
  3. 前記入力信号と、複数の前記第３の回路の出力信号とに基づき、前記入力クロックのクロック周期を等分割してなるクロック周期の逓倍クロックを生成して出力する合成回路を備えた、ことを特徴とする請求項１又は２に記載のクロック制御回路。
  4. 第１の遅延時間ｔ１の第１の遅延回路と、前記第１の遅延回路の出力の立ち上がり又は立ち下がりの遷移エッジを第２の遅延時間ｔ２遅延させて出力する第２の遅延回路とからなる遅延回路ユニットを縦続形態に複数段（Ｎ段）接続してなる遅延回路列を備え、
    前記遅延回路列には、初段の遅延回路ユニットから、クロック周期ｔＣＫの入力クロックが入力され、
    前記遅延回路列の最終段の遅延回路ユニットから出力される出力クロックと、前記遅延回路列に入力される入力クロックとから、前記遅延回路列の遅延時間と、前記入力クロックのクロック周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を検出する位相差検知回路を備え、
    １段目から（Ｎ−１）段目の前記遅延回路ユニットの第１の遅延回路の出力をそれぞれ入力する第３の遅延回路を（Ｎ−１）個備え、
    ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第３の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の遅延回路ユニットの第１の遅延回路の出力の遷移エッジを、前記第２の遅延時間ｔ２から、前記位相差Ｔを前記遅延回路ユニットの数Ｎで等分した位相Ｔ／Ｎに、前記第３の遅延回路に対応する遅延回路ユニットの前記遅延回路列内での段数ｎを乗じた遅延時間ｎ×Ｔ／Ｎを差し引いた時間ｔ２−ｎ×Ｔ／Ｎ遅延させて出力し、
    ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第３の遅延回路は、前記入力クロックのクロックサイクルの開始時点から、
    時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）＝ｎ×ｔＣＫ／Ｎ
    遅れたタイミングで立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、
    前記入力クロックと、１乃至Ｎ−１番目の前記第３の遅延回路の出力とから、前記入力クロックのクロック周期ｔＣＫを等分してなるクロック周期の逓倍クロックを生成する合成回路を備えた、ことを特徴とするクロック制御回路。
  5. 前記第２の遅延回路が、前記第２の遅延回路内の容量の充電パスをオン及びオフ制御する第１のスイッチと、
    前記容量の放電パスをオン及びオフ制御する、互いに並列接続されたＮ個の第２のスイッチと、
    前記容量の前記端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記第２の遅延回路に入力される、前記第１の遅延回路の出力信号が第２の値のとき、前記第１のスイッチがオンして、前記容量が充電され、
    前記第１の遅延回路の出力信号が第１の値のとき、前記Ｎ個の第２のスイッチがオンして、前記容量が放電される、構成とされた第１の内分回路よりなる、ことを特徴とする請求項４に記載のクロック制御回路。
  6. 前記第２の遅延回路が、前記第２の遅延回路内の容量の放電パスをオン及びオフ制御する第１のスイッチと、
    前記容量の充電パスをオン及びオフ制御する、互いに並列接続されたＮ個の第２のスイッチと、
    前記容量の前記端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記第２の遅延回路に入力される、前記第１の遅延回路の出力信号が第２の値のとき、前記第１のスイッチがオンして、前記容量が放電され、
    前記第１の遅延回路の出力信号が第１の値のとき、前記Ｎ個の第２のスイッチがオンして、前記容量が充電される、構成とされた第１の内分回路よりなる、ことを特徴とする請求項４に記載のクロック制御回路。
  7. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第３の遅延回路が、
    前記第３の遅延回路内の容量の充電パスをオン及びオフ制御する第３のスイッチと、
    前記容量の放電パスをオン及びオフ制御する、並列接続された複数の第４のスイッチと、
    前記容量の端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記複数の第４のスイッチのうち、ｎ個の第４のスイッチは、前記位相差検知回路の出力によってオン及びオフ制御され、前記位相差検知回路で検出された前記位相差Ｔに対応する期間分、オン状態とされて、前記容量の蓄積電荷が一部放電され、
    蓄積電荷が一部放電された状態の前記容量に対して、ｎ番目の前記第１の遅延回路の出力が遷移した時点から、前記第１の遅延回路の出力によってオン及びオフ制御されるＮ個の第４のスイッチがオンされ、前記容量の電荷が放電されて前記容量の端子電圧が下降し、前記バッファ回路からの出力値が変化する、構成とされた第２の内分回路よりなる、ことを特徴とする請求項４乃至６のいずれか一に記載のクロック制御回路。
  8. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の第３の遅延回路が、
    前記第３の遅延回路内の容量の放電パスをオン及びオフ制御する第３のスイッチと、
    前記容量の充電パスをオン及びオフ制御する、並列接続された複数の第４のスイッチと、
    前記容量の端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記複数の第４のスイッチのうち、ｎ個の第４のスイッチは、前記位相差検知回路の出力によってオン及びオフ制御され、前記位相差検知回路で検出された前記位相差Ｔに対応する期間分、オン状態とされて、前記容量を一部充電し、
    一部充電された状態の前記容量に対して、ｎ番目の前記第１の遅延回路の出力が遷移した時点から、前記第１の遅延回路の出力によってオン及びオフ制御されるＮ個の第４のスイッチがオンされ、前記容量をさらに充電して、前記容量の端子電圧が上昇し、前記バッファ回路からの出力値が変化する、構成とされた第２の内分回路よりなる、ことを特徴とする請求項４乃至６のいずれか一に記載のクロック制御回路。
  9. 第１の遅延時間ｔ１の第１の遅延回路と、前記第１の遅延回路の出力信号の立ち上がり又は立ち下がりの遷移エッジを第２の遅延時間ｔ２遅延させる第２の遅延回路とからなる遅延回路ユニットを縦続形態に複数段（Ｎ段）備え、周期ｔＣＫの入力クロックを入力し、時間Ｎ×（ｔ１＋ｔ２）だけ遅延させて出力する遅延回路列を備え、
    前記第２の遅延回路は、前記第２の遅延回路に入力される、前記第１の遅延回路の出力信号が第２の値のときに、前記第２の遅延回路内の第１の容量の充電経路をオンする第１のスイッチと、
    前記第１の遅延回路の出力信号が第１の値のときに、前記第１の容量に蓄積された電荷を放電する放電経路のオンする、互いに並列接続されたＮ個の第２のスイッチと、
    前記第１の容量の前記端子電圧としきい値の大小関係に応じた論理値を出力する第１のバッファ回路と、を少なくとも備えた第１の内分回路よりなり、
    前記遅延回路列の最終段の遅延回路ユニットから出力される出力クロックと、前記出力クロックに対応する入力クロックの次のクロックサイクルの入力クロックとの位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を検出し、前記位相差Ｔ分、アクティブ状態の出力信号を出力する位相差検知回路を備え、
    前記入力クロックの１クロック周期ｔＣＫをＮ等分した期間ｔＣＫ／Ｎは、ｔ１＋ｔ２−Ｔ／Ｎと表され、
    １段目からＮ−１段目の前記遅延回路ユニットの前記第１の遅延回路にそれぞれ対応させて１番目からＮ−１番目の第２の内分回路を備え、
    ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第１の遅延回路の出力を入力とする、ｎ番目の前記第２の内分回路は、
    前記第２の内分回路内の第２の容量の充電経路をオン及びオフ制御する第３のスイッチと、
    前記第２の容量に蓄積された電荷を放電する放電経路のオン及びオフを制御する、互いに並列接続された複数の第４のスイッチと、
    前記第２の容量の前記端子電圧としきい値の大小関係に応じた論理値を出力する第２の第２のバッファ回路と、を備え、
    前記位相差検知回路の出力信号がアクティブ期間中、前記複数の第４のスイッチのうちのｎ個のスイッチをオンとして、前記第２の容量の蓄積電荷を一部放電し、一部電荷が放電された状態の前記第２の容量に対して、ｎ番目の前記第１の遅延回路の出力が第１の値に変化した時点からは、前記複数の第４のスイッチのうちＮ個のスイッチをオンとして前記第２の容量を放電し、前記第２のバッファ回路からは、ｎ番目の第１の遅延回路の出力信号の立ち上がり又は立ち下がりの遷移タイミングである（ｎ−１）×（ｔ１＋ｔ２）＋ｔ１から、遅延時間ｔ２−ｎ×Ｔ／Ｎのタイミングで、立ち上がり又は立ち下がり遷移する出力信号が出力され、前記出力信号は、その遷移タイミングが、前記入力クロックの遷移するタイミングであるクロックサイクル開始時点から、ｎ（ｔ１＋ｔ２−Ｔ／Ｎ）＝ｎ×ｔＣＫ／Ｎとされ、
    １乃至Ｎ−１番目の前記第２の内分回路から、前記入力クロックの１クロック周期ｔＣＫをＮ等分した時間間隔ｔＣＫ／Ｎで遷移するＮ−１個のクロックが出力される、ことを特徴とするクロック制御回路。
  10. 前記入力クロックと、Ｎ−１個の前記第２の内分回路から出力されるクロックを入力して一本の信号に合成し、前記各クロック信号の立ち上がり又は立ち下がりの遷移タイミングに同期したパルス信号よりなる逓倍クロック信号を生成する合成回路を備え、前記合成回路から、前記入力クロックの周期ｔＣＫを等分した逓倍クロック信号が出力される、ことを特徴とする請求項９に記載のクロック制御回路。
  11. 前記位相差検知回路が、前記遅延回路列の出力が第２の値から第１の値へ遷移したときに、第１の信号を生成する第１の信号生成回路と、
    前記入力クロックが第２の値から第１の値へ遷移したときに第２の信号を生成する第２の信号生成回路と、
    前記第１の信号生成回路からの第１の信号を受けて、出力信号をアクティブ状態とセットし、前記第２の信号生成回路からの第２の信号を受けて前記出力信号をインアクティブ状態にリセットする順序論理回路と、を備えている、ことを特徴とする請求項１、４、９のいずれか一に記載のクロック制御回路。
  12. 前記位相差検知回路が、前記遅延回路列の出力が第１の値であり、前記入力クロックが第２の値である間、出力をアクティブ状態とする論理回路を備えている、ことを特徴とする請求項１、４、９のいずれか一に記載のクロック制御回路。
  13. 前記位相差検知回路が前記第２の内分回路内に設けられている、ことを特徴とする請求項１１又は１２に記載のクロック制御回路。
  14. 前記入力クロックの周期を検知する周期検知回路を備え、
    前記周期検知回路から出力される制御信号に基づき、前記第１の遅延回路と前記第２の遅延回路の遅延時間を可変させる、ことを特徴とする請求項４乃至１３のいずれか一に記載のクロック制御回路。
  15. 請求項９記載のクロック制御回路において、
    前記入力クロックの周期を検知する周期検知回路を備え、
    前記第１の内分回路において、前記第１の容量の容量値が、前記周期検知回路から出力される制御信号に基づき可変される、ことを特徴とするクロック制御回路。
  16. 請求項９記載のクロック制御回路において、
    前記入力クロックの周期を検知する周期検知回路を備え、
    前記第１の内分回路が、第１の電源と内部ノード間に接続される第１のスイッチと、
    第１、第２の入力端からの信号を入力し出力端が前記第１のスイッチの制御端子に接続され、前記第１の入力端及び前記第２の入力端に入力される入力信号がともに第２の値のときに前記第１のスイッチをオンさせる論理回路と、
    前記内部ノードが入力端に接続され、前記内部ノードの電圧としきい値電圧との大小関係に従った論理値を出力する正転又は反転型のバッファ回路と、
    前記内部ノードと前記第２電源間に、並列接続され、前記第１、第２の入力端からの入力信号が制御端子にそれぞれ入力され、前記入力信号が第１の値のときオンされる、複数の第２のスイッチと、を備え、
    前記内部ノードと前記第２電源間に、スイッチと容量からなる直列回路を、複数本並列に備え、
    前記直列回路を構成する前記スイッチは、前記周期検知回路から出力される制御信号によってオン及びオフ制御され、前記入力クロックのクロック周期に応じて、前記内部ノードに付加される前記容量の容量値が可変される構成とされ、
    前記第１の入力端と前記第２の入力端は共通接続され、入力信号が共通に入力される、ことを特徴とするクロック制御回路。
  17. 前記第１の遅延回路が、入力信号を遅延させる遅延回路と、
    前記遅延回路の複数の出力端から取り出される互いに異なる遅延時間の出力信号を入力とし、前記周期検知回路から出力される制御信号に基づき、いずれか一つを選択出力するセレクタと、を備えた、ことを特徴とする請求項１４に記載のクロック制御回路。
  18. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第２の内分回路が、
    ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力の第２の値から第１の値への遷移を検出して第１の信号を出力する第１の信号生成回路と、
    前記位相差検知回路の出力信号のアクティブ状態への遷移を検出して第２の信号を出力する第２の信号生成回路と、
    前記第１の信号生成回路から出力される第１の信号を受けて出力がセットされ、前記第２の信号生成回路から出力される第２の信号を受けて前記出力がリセットされる順序論理回路と、を備え、
    前記第３のスイッチは、前記第２の信号生成回路からの第２の信号が第２の値のときにオンされ、
    前記位相差検知回路の出力信号を遅延された信号が制御端子に入力されるｎ個の前記第４のスイッチは、前記位相差検知回路の出力がアクティブ期間中オンして、前記第２の容量の電荷を一部放電し、
    前記順序論理回路の出力が制御端子に入力されるＮ個の前記第４のスイッチは、ｎ番目の前記第１の遅延回路の出力が第１の値に変化した時点からオンして、前記第２の容量を放電する、構成とされている、ことを特徴とする請求項９に記載のクロック制御回路。
  19. 前記ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の第２の内分回路が、
    ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力を反転遅延させる奇数段の第１のインバータ列と、前記第１の遅延回路の出力と、前記第１のインバータ列の出力とを入力し、前記第１の遅延回路の出力が第２の値から第１の値へ遷移時に、前記第１のインバータ列の遅延時間分に対応した期間、第２の値とされる第１のパルス信号を出力する第１の論理回路を備えた第１の信号生成回路と、
    前記位相差検知回路の出力を反転遅延させる奇数段の第２のインバータ列と、前記位相差検知回路の出力と、前記第２のインバータ列の出力とを入力し、前記位相差検知回路の出力が第２の値から第１の値へ遷移時に、前記第２のインバータ列の遅延時間分に対応した期間、第２の値とされる第２のパルス信号を出力する第２の論理回路を備えた第２の信号生成回路と、
    前記第１の信号生成回路から出力される第１のパルス信号を受けてセットされ第２の値を出力し、前記第２の信号生成回路から出力される第２のパルス信号を受けてリセットされ第１の値を出力する順序論理回路と、を備え、
    前記第３のスイッチは、前記第２の信号生成回路からの第２のパルス信号が第２の値のとき、オンされ、
    前記第２の信号生成回路の前記第２のインバータ列からの反転出力をインバータで反転することで正転してなる、前記位相差検知回路の出力信号が制御端子に入力されるｎ個の前記第４のスイッチは、前記位相差検知回路の出力が第１の値の期間中オンして、前記第２の容量の電荷を一部放電し、
    前記順序論理回路の出力信号が制御端子に入力されるＮ個の前記第４のスイッチは、ｎ番目の前記第１の遅延回路の出力が第１の値に変化した時点からオンして、前記第２の容量を放電する、構成とされている、ことを特徴とする請求項９に記載のクロック制御回路。
  20. 前記ｎ番目の第２の内分回路が、
    ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力を反転遅延させる奇数段の第１のインバータ列と、前記第１の遅延回路の出力と、前記第１のインバータ列の出力とを入力し、前記第１の遅延回路の出力が第２の値から第１の値へ遷移時に、前記第１のインバータ列の遅延時間分に対応した期間、第２の値とされる第１のパルス信号を出力する第１の論理回路を備えた第１の信号生成回路と、
    前記位相差検知回路の出力を反転遅延させる奇数段の第２のインバータ列と、前記位相差検知回路の出力と、前記第２のインバータ列の出力とを入力し、前記位相差検知回路の出力が第２の値から第１の値へ遷移時に、前記第２のインバータ列の遅延時間分に対応した期間、第２の値とされる第２のパルス信号を出力する第２の論理回路を備えた第２の信号生成回路と、
    前記第１の信号生成回路から出力される第１のパルス信号を受けてセットされ第２の値を出力し、前記第２の信号生成回路から出力される第２のパルス信号を受けてリセットされ第１の値を出力する順序論理回路と、を備え、
    第１の電源と内部ノード間に接続され、前記第２の信号生成回路からの第２のパルス信号が第２の値のとき、オンされる第３のスイッチと、
    前記内部ノードと第２の電源間に接続される前記第２の容量と、
    前記内部ノードが入力端に接続されたインバータと、を備え、
    前記内部ノードに一端が接続され、互い並列に接続された２Ｎ個の前記第４のスイッチと、２Ｎ個の前記第４のスイッチの他端に一端がそれぞれ接続され、他端が前記第２の電源に接続された２Ｎ個の第５のスイッチと、を備え、
    ２Ｎ個の前記第４のスイッチのうちの片側半分の、Ｎ個の前記第４のスイッチの制御端子には、前記第２の信号生成回路の前記第２のインバータ列での反転出力をさらにインバータで反転することで正転してなる、前記位相差検知回路の出力信号が入力され、
    前記Ｎ個の第４のスイッチに接続されるＮ個の前記第５のスイッチは、その制御端子に入力される制御信号によってオン、オフされ、ｎ番目の前記第１の遅延回路の出力を入力するｎ番目の内分回路は、ｎ個の前記第５のスイッチがオンに設定され、オン状態の前記第５のスイッチに直列接続される前記第４のスイッチは前記位相差検知回路の出力信号が第１の値をとる期間、オン状態とされ、前記第２の容量の電荷を放電し、
    ２Ｎ個の前記第４のスイッチのうち、もう半分のＮ個の前記第４のスイッチの制御端子には、前記順序論理回路の出力信号が共通接続され、Ｎ個の前記第４のスイッチに接続される前記第５のスイッチの制御端子に入力される制御信号により、Ｎ個分の第５のスイッチがオン状態とされている、ことを特徴とする請求項９に記載のクロック制御回路。
  21. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第２の内分回路が、
    ｎ段目の遅延回路ユニットの前記第１の遅延回路の出力を反転遅延させる奇数段の第１のインバータ列と、前記第１の遅延回路の出力と、前記第１のインバータ列の出力とを入力し、前記第１の遅延回路の出力が第２の値から第１の値へ遷移時に、前記第１のインバータ列の遅延時間分に対応した期間、第２の値とされる第１のパルス信号を出力する第１の論理回路を備えた第１の信号生成回路と、
    前記位相差検知回路の出力を反転遅延させる奇数段の第２のインバータ列と、前記位相差検知回路の出力と、前記第２のインバータ列の出力とを入力し、前記位相差検知回路の出力が第２の値から第１の値へ遷移時に、前記第２のインバータ列の遅延時間分に対応した期間、第２の値とされる第２のパルス信号を出力する第２の論理回路を備えた第２の信号生成回路と、
    前記第１の信号生成回路から出力される第１のパルス信号を受けてセットされ第２の値を出力し、前記第２の信号生成回路から出力される第２のパルス信号を受けてリセットされ第１の値を出力する順序論理回路と、を備え、
    第１の電源と内部ノード間に接続され、前記第２の信号生成回路からの第２のパルス信号が第２の値のときオンする第３のスイッチと、
    前記内部ノードと第２の電源間に接続される前記第２の容量と、
    前記内部ノードが入力端に接続されたインバータと、を備え、
    前記内部ノードと第２電源間に並列接続されたｎ＋Ｎ個の第４のスイッチを備え、
    このうちｎ個の前記第４のスイッチの制御端子には、前記第２の信号生成回路の前記第２のインバータ列での反転出力をさらにインバータで反転することで正転してなる、前記位相差検知回路の出力信号が入力され、
    Ｎ個の前記第４のスイッチの制御端子には、前記順序論理回路の出力端が接続されている、ことを特徴とする請求項９に記載のクロック制御回路。
  22. 入力した信号を第１の遅延時間遅延させて出力する第１の回路と、前記第１の回路の出力を第２の遅延時間遅延させて出力する第２の回路とからなる遅延回路ユニットを縦続形態に複数段備えた遅延回路列と、
    前記遅延回路列に入力される入力信号と、前記遅延回路列に入力されて遅延され前記遅延回路列から出力される出力信号とを入力し、前記入力信号の周期と前記遅延回路列の遅延時間の時間差を前記二つの信号の位相差として検出する位相差検知回路と、
    複数の前記遅延回路ユニットの第１の回路の出力をそれぞれ入力し、前記位相差を前記遅延回路ユニット数で等間隔で分割した時間を単位として、前記第１の回路が属する前記遅延回路ユニットが前記遅延回路列内で何番目の段数であるかに応じて、該第１の回路の出力信号の遷移エッジを、互いに異なる遅延時間分遅延させてそれぞれ出力する複数の第３の回路と、を備え、
    前記複数の第３の回路は、前記入力信号の周期を、前記縦続形態に接続された前記遅延回路ユニット数で等分した時間間隔で遷移する複数の出力信号をそれぞれ出力する、ことを特徴とする信号生成回路。
  23. 前記第３の回路が、容量の充電及び放電を制御する回路と、
    前記容量の端子電圧としきい値電圧との大小関係に応じた論理値を前記出力信号として出力する回路と、を備え、
    前記位相差に相当する期間、前記容量を放電又は充電し、前記第３の回路に対応する遅延回路ユニットの第１の回路の出力信号が遷移した際に、これを受けて、前記容量を、前記位相差に相当する期間の放電又は充電につづいて再び放電又は充電し、
    前記位相差を前記遅延回路ユニット数で等分した位相に、前記第３の回路に対応する遅延回路ユニットが前記遅延回路列内で何段目であるかを表す値を乗じた位相に相当する遅延時間を、前記第２の遅延時間から差し引いた時間分、前記第３の回路に対応する遅延回路ユニットの第１の回路の出力信号の立ち上がり又は立ち下りの遷移エッジを、遅延させて出力する構成とされている、ことを特徴とする請求項２２に記載の信号生成回路。
  24. 請求項２１又は２２記載の信号生成回路を備え、
    複数の前記第３の回路の出力信号、又は、前記入力信号と複数の前記第３の回路の出力信号とに基づき、前記入力信号の周期を等分割してなる周期の逓倍信号を生成する回路を備えた、ことを特徴とする逓倍回路。
  25. 入力した信号を第１の遅延時間遅延させて出力する第１の回路を縦続形態に複数段接続してなる遅延回路列と、
    前記遅延回路列に入力される入力クロックと、前記遅延回路列から出力されるクロックとを入力し、前記入力クロックのクロック周期と前記遅延回路列の遅延時間の時間差を、前記二つのクロックの位相差として検出する位相差検知回路と、
    複数の前記第１の回路の出力をそれぞれ入力し、前記位相差を前記第１の回路の個数で等間隔に分割した時間を単位として、前記第１の遅延回路が前記遅延回路列内で何番目であるかに応じて、前記第１の遅延回路の出力信号の遷移エッジを、互いに異なる遅延時間分遅延させてそれぞれ出力する複数の第２の回路と、を備え、前記複数の第２の回路からは、それぞれ、等間隔で遷移する複数の出力信号が出力される、ことを特徴とするクロック制御回路。
  26. 前記第２の回路が、容量の充電及び放電を制御する回路と、
    前記容量の端子電圧としきい値との大小関係に応じた論理値を前記出力信号として出力する回路と、を備え、
    前記位相差に相当する期間、前記容量を放電又は充電し、前記第２の回路に対応する前記第１の回路の出力信号が遷移した際に、これを受けて、前記容量を、前記位相差に相当する期間の放電又は充電につづいて再び放電又は充電し、
    前記位相差をＴ、前記第１の回路の数をＮ、前記第２の回路に対応する前記第１の回路が前記遅延回路列内でｎ段目であるとして、前記位相差Ｔからｎ×Ｔ／Ｎを差し引いた時間Ｔ−ｎ×Ｔ／Ｎを、前記複数の第２の回路に固有の遅延時間分から差し引いた遅延時間、前記第１の回路の出力信号の立ち上がり又は立ち下りの遷移エッジから、遅延させて出力する構成とされている、ことを特徴とする請求項２５に記載のクロック制御回路。
  27. 前記入力信号と、複数の前記第２の回路の出力信号とに基づき逓倍クロックを生成して出力する合成回路を備えた、ことを特徴とする請求項２５又は２６に記載のクロック制御回路。
  28. 遅延時間ｔ１の第１の遅延回路を縦続形態に複数段（Ｎ段）接続してなる遅延回路列を備え、
    前記遅延回路列には、初段の第１の遅延回路から、周期ｔＣＫの入力クロックが入力され、
    前記遅延回路列の最終段の第１の遅延回路から出力される出力クロックと、前記遅延回路列に入力される入力クロックとから、前記遅延回路列の遅延時間と、前記入力クロックのクロック周期ｔＣＫとの時間差に対応する位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を検出する位相差検知回路を備え、
    １段目からＮ段目の前記第１の遅延回路の出力をそれぞれ入力する第２の遅延回路をＮ個備え、
    ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の第１の遅延回路の出力の遷移エッジを、前記複数の第２の遅延回路に固有の遅延時間ｔｐｄから、前記位相差Ｔを前記第１の遅延回路の総数Ｎで等分した位相Ｔ／Ｎと、前記Ｎと記第１の遅延回路の前記遅延回路列内での段数ｎと差から規定される時間（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出力し、
    ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記入力クロックのクロックサイクルの開始時点から、
    ｎ×ｔ１＋ｔｐｄ−（１−ｎ／Ｎ）×Ｔ
    遅れたタイミングで立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の遅延回路の出力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロックが生成される、ことを特徴とするクロック制御回路。
  29. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第２の遅延回路が、
    前記第２の遅延回路内の容量の充電パスをオン及びオフ制御する第１のスイッチと、
    前記容量の放電パスをオン及びオフ制御する、並列接続された複数の第２のスイッチと、
    前記容量の端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記複数の第２のスイッチのうち、ｎ個の第２のスイッチは、前記位相差検知回路の出力によってオン及びオフ制御され、前記位相差検知回路で検出された前記位相差Ｔに対応する期間分、オン状態とされて、前記容量の蓄積電荷が一部放電され、
    蓄積電荷が一部放電された状態の前記容量に対して、ｎ番目の前記第１の遅延回路の出力が遷移した時点から、前記第１の遅延回路の出力によってオン及びオフ制御されるＮ個の第２のスイッチがオンされ、前記容量の電荷が放電されて前記容量の端子電圧が下降し、前記バッファ回路からの出力値が変化する、構成とされた内分回路よりなる、ことを特徴とする請求項２５乃至２８のいずれか一に記載のクロック制御回路。
  30. ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の第２の遅延回路が、
    前記第２の遅延回路内の容量の放電パスをオン及びオフ制御する第１のスイッチと、
    前記容量の充電パスをオン及びオフ制御する、並列接続された複数の第２のスイッチと、
    前記容量の端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を少なくとも備え、
    前記複数の第２のスイッチのうち、ｎ個の第２のスイッチは、前記位相差検知回路の出力によってオン及びオフ制御され、前記位相差検知回路で検出された前記位相差Ｔに対応する期間分、オン状態とされて、前記容量を一部充電し、
    一部充電された状態の前記容量に対して、ｎ番目の前記第１の遅延回路の出力が遷移した時点から、前記第１の遅延回路の出力によってオン及びオフ制御されるＮ個の第２のスイッチがオンされ、前記容量をさらに充電して、前記容量の端子電圧が上昇し、前記バッファ回路からの出力値が変化する、構成とされた第２の内分回路よりなる、ことを特徴とする請求項２５乃至２８のいずれか一に記載のクロック制御回路。
  31. 遅延時間ｔ１の遅延回路を縦続形態に複数段（Ｎ段）備え、周期ｔＣＫの入力クロックを入力し、時間Ｎ×ｔ１だけ遅延させて出力する遅延回路列を備え、
    前記入力クロックと、前記遅延回路列の最終段の第１の遅延回路から出力される出力クロックと、を入力し、前記出力クロックと、前記出力クロックに対応する入力クロックの次サイクルの入力クロックとの位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を検出し、前記位相差Ｔ分、アクティブ状態の出力信号を出力する位相差検知回路を備え、
    前記入力クロックの１クロック周期ｔＣＫをＮ等分した期間ｔＣＫ／Ｎは、ｔ１＋Ｔ／Ｎと表され、
    １段目からＮ段目の前記第１の遅延回路にそれぞれ対応させて１番目からＮ番目の内分回路を備え、
    ｎ番目（ただし、ｎは１乃至Ｎ−１の正整数）の前記第１の遅延回路の出力を入力とする、ｎ番目の前記内分回路は、
    前記内分回路内の容量の充電経路をオン及びオフ制御する第１のスイッチと、
    前記容量に蓄積された電荷を放電する放電経路のオン及びオフを制御する、互いに並列接続された複数の第２のスイッチと、
    前記容量の前記端子電圧としきい値の大小関係に応じた論理値を出力するバッファ回路と、を備え、
    前記位相差検知回路の出力信号がアクティブ期間中、前記複数の第２のスイッチのうちのｎ個のスイッチをオンとして、前記容量の蓄積電荷を一部放電し、一部電荷が放電された状態の前記容量に対して、ｎ番目の前記第１の遅延回路の出力が第１の値に変化した時点からは、前記複数の第２のスイッチのうちＮ個のスイッチをオンとして前記容量を放電し、前記バッファ回路からは、ｎ番目の第１の遅延回路の出力信号の立ち上がり又は立ち下がりの遷移タイミングであるｎ×ｔ１から、前記内分回路の固有の遅延時間より、時間（Ｎ−ｎ）×Ｔ／Ｎ差し引いた時間に相当する遅延時間で、立ち上がり又は立ち下がり遷移する出力信号が出力され、
    １乃至Ｎ番目の前記第２の内分回路から、等しい時間間隔ｔ１＋Ｔ／Ｎで遷移するＮ個の多相クロックが出力される、ことを特徴とするクロック制御回路。
  32. 前記入力クロックと、前記複数の前記内分回路から出力されるクロックを入力して一本の信号に合成し、逓倍クロック信号を生成する合成回路を備えたことを特徴とする請求項３１に記載のクロック制御回路。
  33. 請求項１乃至２１、２５乃至３２のいずれか一に記載のクロック制御回路を備え、前記クロック制御回路から出力されるクロックを内部クロックとして内部回路に供給する、ことを特徴とする半導体集積回路装置。
  34. 入力した信号を第１の遅延時間遅延させて出力する第１の回路と、前記第１の回路の出力を第２の遅延時間遅延させて出力する第２の回路とからなる遅延回路ユニットを複数段縦続形態に接続してなる遅延回路列に、入力クロックを入力し、
    前記遅延回路列に入力された入力クロックの次のクロック周期のクロックパルスと、前記遅延回路列の最終段の遅延回路ユニットから出力されるクロックパルスの位相差、すなわち遅延回路列の遅延時間と入力クロックのクロック周期の差を、位相差検知回路で検出し、
    複数の前記遅延回路ユニットの第１の回路の出力をそれぞれ入力する複数の第３の回路において、前記位相差を前記遅延回路ユニット数で等間隔で分割した時間を単位として、前記第１の回路が属する前記遅延回路ユニットが前記遅延回路列内で何番目の段数であるかに応じて、前記第１の回路の出力信号の遷移エッジを、互いに異なる遅延時間分遅延させてそれぞれ出力し、
    前記複数の第３の回路から、前記入力クロックのクロック周期を、前記縦続形態に接続された前記遅延回路ユニット数で等分した時間間隔で遷移する複数の出力信号がそれぞれ出力される、ことを特徴とするクロック制御方法。
  35. 前記各第３の回路は、前記位相差に基づき、前記位相差を前記遅延回路ユニット数で等分した位相に、前記第３の回路に対応する遅延回路ユニットの前記遅延回路列内での段数に対応した値を乗じた位相に相当する遅延時間を、前記第２の遅延時間から差し引いた時間分、前記第３の回路に対応する遅延回路ユニットの第１の回路の出力の立ち上がり又は立ち下りの遷移エッジを遅延させて出力する、ことを特徴とする請求項３４記載のクロック制御方法。
  36. 前記入力クロックと、複数の前記第３の回路の出力とに基づき、前記入力クロックのクロック周期を等分割してなる逓倍クロックを生成する、ことを特徴とする請求項３４又は３５記載のクロック制御方法。
  37. 入力クロックに同期した逓倍クロックを出力するクロック制御方法であって、
    第１の遅延時間ｔ１の第１の遅延回路と、前記第１の遅延回路の出力信号の立ち上がり又は立ち下がりの遷移エッジを第２の遅延時間ｔ２遅延させて出力する第２の遅延回路とからなる遅延回路ユニットを複数段（Ｎ段）縦続形態に接続してなる遅延回路列に、クロック周期ｔＣＫの入力クロックを入力し、
    前記遅延回路列の最終段の遅延回路ユニットから出力される出力クロックと、前記出力される出力クロックに対応する入力クロックの次のサイクルの入力クロックとの間の位相差Ｔ（Ｔ＝Ｎ×（ｔ１＋ｔ２）−ｔＣＫ）を位相差検知回路で検出し、
    １段目乃至（Ｎ−１）段目の前記遅延回路ユニットの第１の遅延回路の出力をそれぞれ入力する１乃至（Ｎ−１）番目の第３の遅延回路を設け、
    ｎ番目（ただし、ｎは１乃至（Ｎ−１）の正整数）の前記第３の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の遅延回路ユニットの前記第１の遅延回路の出力信号の遷移エッジを、前記第２の遅延時間ｔ２から、前記位相差Ｔを前記遅延回路ユニット数Ｎで等分した位相Ｔ／Ｎに、前記第３の遅延回路に対応する遅延回路ユニットの前記遅延回路列内での段数ｎを乗じた遅延時間ｎ×Ｔ／Ｎを差し引いた時間ｔ２−ｎ×Ｔ／Ｎ遅延させて出力し、
    ｎ番目（ただし、ｎは１乃至Ｎ−１）の第３の遅延回路は、前記入力クロックのクロックサイクルの開始時点から、時間ｎ×（ｔ１＋ｔ２−Ｔ／Ｎ）遅れたタイミングで、立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、
    前記入力クロックと、１乃至Ｎ−１番目の前記第３の遅延回路の出力とを合成することで、前記入力クロックのクロック周期ｔＣＫを等分割してなる逓倍クロックを生成する、ことを特徴とするクロック制御方法。
  38. 入力クロックに同期した逓倍クロックを出力するクロック制御方法であって、遅延時間ｔ１の第１の遅延回路を縦続形態に複数段（Ｎ段）接続してなる遅延回路列に、クロック周期ｔＣＫの入力クロックを入力し、
    前記遅延回路列の最終段の第１の遅延回路から出力される出力クロックと、前記出力される出力クロックに対応する入力クロックの次のサイクルの入力クロックとの間の位相差Ｔ（Ｔ＝ｔＣＫ−Ｎ×ｔ１）を位相差検知回路で検出し、
    １段目からＮ段目の前記第１の遅延回路に対応させて、前記第１の遅延回路の出力をそれぞれ入力するＮ個の第２の遅延回路を設け、
    ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記位相差検知回路で検出された位相差Ｔに基づき、対応するｎ段目の第１の遅延回路の出力の遷移エッジを、前記複数の第２の遅延回路に固有の遅延時間ｔｐｄから、前記位相差Ｔを前記第１の遅延回路の総数Ｎで等分した位相Ｔ／Ｎと、前記Ｎと前記第１の遅延回路の前記遅延回路列内での段数ｎと差から規定される時間（Ｎ−ｎ）×Ｔ／Ｎを差し引いた時間分遅延させて出力し、
    ｎ番目（ただし、ｎは１乃至Ｎの正整数）の前記第２の遅延回路は、前記入力クロックのクロックサイクルの開始時点から、
    ｎ×ｔ１＋ｔｐｄ−（１−ｎ／Ｎ）×Ｔ
    遅れたタイミングで立ち上がり又は立ち下がり遷移する信号をそれぞれ出力し、１乃至Ｎ番目の前記第２の遅延回路の出力から、時間間隔ｔ１＋Ｔ／Ｎの多相クロックが生成される、ことを特徴とするクロック制御方法。
  39. 前記入力クロックと１乃至Ｎ番目の前記第２の遅延回路の出力とを合成することで、前記入力クロックのクロック周期ｔＣＫを、等分割してなる、逓倍クロックを生成する、ことを特徴とする請求項３８記載のクロック制御方法。
  40. 遅延回路が複数段縦続形態に接続された第１の遅延回路列と、
    遅延回路が複数段縦続形態に接続された第２の遅延回路列と、を備え、
    前記第１の遅延回路列の初段の前記遅延回路から入力された入力クロックは、前記第１の遅延回路列を伝搬し前記第１の遅延回路列の最終段をなす遅延回路から出力されて前記第２の遅延回路列の初段の前記遅延回路に入力され前記第２の遅延回路列を伝搬し、
    前記第１、及び第２の遅延回路列の各段の遅延回路に対応して並設されており、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する複数の内分回路を備え、前記並設される複数の内分回路のうちの１番目の前記内分回路には、前記第１の遅延回路列から出力され前記第２の遅延回路列の初段の遅延回路に入力されるクロックと次サイクルの入力クロックとが入力され、
    ｎ＋１番目（ただし、ｎは、ｎ＋１が２以上であり且つ前記第１の遅延回路列の最終段の遅延回路の段数以下の任意の整数）の前記内分回路には、前記内分回路に対応する前記第２の遅延回路列のｎ段目の遅延回路の出力と、次サイクルの入力クロックを入力した前記第１の遅延回路列のｎ段目の遅延回路の出力とが入力され、
    複数の前記内分回路の内分比は、前記内分回路の順番に対応して単位値ごとに大に設定されており、入力クロックの周期をｔＣＫとして、前記第１の遅延回路列の最終段の遅延回路の段数をＮ段とし、前記各遅延回路の遅延時間をｔｄとし、Ｔ＝ｔＣＫ−Ｎ×ｔｄである場合、
    複数の前記内分回路は、順番に、それぞれの遅延時間を単位時間Ｔ／Ｎ毎に増加するように設定されており、相隣る二つの内分回路の出力の位相差はｔＣＫ／Ｎとされ、１番目の前記内分回路の出力とＮ＋１番目の前記内分回路の出力の位相差が２πである、ことを特徴とするクロック制御回路。
  41. 遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された遅延回路列を備え、前記遅延回路列の初段の前記遅延回路から入力された入力クロックが前記遅延回路列を伝搬し、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個備え、複数の前記内分回路の内分比は互いに異なる値に設定されており、
    １番目の前記内分回路には、Ｎ段目の前記遅延回路の出力と次サイクルの入力クロックとが入力され、
    ｉ番目（ただし、ｉは２乃至Ｎの整数）の前記内分回路には、（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの入力クロックの（ｉ−１）段目の前記遅延回路の出力とが入力され、
    １番目乃至Ｎ番目の前記内分回路からは、前記入力クロックの周期をＮ等分した位相差の多相クロックが出力される、ことを特徴とするクロック制御回路。
  42. １番目乃至Ｎ番目の前記内分回路から出力される多相クロックを入力としこれらを一つの信号に多重化して合成しＮ逓倍クロックを出力する合成回路を備えている、ことを特徴とする請求項４０又は４１記載のクロック制御回路。
  43. 遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された第１の遅延回路列を備え、正相クロックが前記第１の遅延回路列の初段の前記遅延回路から入力されて前記第１の遅延回路列を伝搬し、
    遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続された第２の遅延回路列を備え、逆相クロックが前記第２の遅延回路列の初段の前記遅延回路から入力されて前記第２の遅延回路列を伝搬し、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する、それぞれ（Ｎ＋１）個の内分回路を含む第１、及び第２群の内分回路を備え、
    前記第１、及び第２群の内分回路のそれぞれにおいて、Ｎ＋１個の前記内分回路の内分比は互いに異なる値に設定されており、
    前記第１群の内分回路の１番目の前記内分回路には、前記第２の遅延回路列のＮ段目の前記遅延回路の出力と次サイクルの正相クロックとが入力され、
    前記第１群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ＋１の整数）の前記内分回路には、前記第２の遅延回路列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの正相クロックが入力される前記第１の遅延回路列の（ｉ−１）段目の前記遅延回路の出力とが入力され、
    前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路からは、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相クロックが出力され、
    前記第２群の内分回路の１番目の前記内分回路には、前記第１の遅延回路列のＮ段目の前記遅延回路の出力と次サイクルの逆相クロックとが入力され、
    前記第２群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ＋１の整数）の前記内分回路には、前記第１の遅延回路列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの逆相クロックが入力される前記第２の遅延回路列の（ｉ−１）段目の前記遅延回路の出力とが入力され、
    前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路の出力からそれぞれ位相πずれて、前記第２群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路から、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相クロックが出力される、ことを特徴とするクロック制御回路。
  44. 前記内分回路が、前記二つの信号をそれぞれ入力とする第１の入力端子と第２の入力端子に入力端が接続され、前記第１の入力端子と前記第２の入力端子に入力される信号がともに第１の値のときに第１の値の信号を出力する論理回路と、
    第１の電源と内部ノード間に接続され、前記論理回路の出力信号が第１の値のときオンされる第１のスイッチと、
    前記内部ノードと第２の電源間に接続される容量と、
    前記内部ノードが入力端に接続され前記内部ノード電圧としきい値との大小関係が反転したときに出力信号を変化させるバッファ回路と、
    前記内部ノードに一端が接続されており、前記第１の入力端子に制御端子が接続されオン及びオフ制御されるＮ個の前記第２のスイッチと、
    Ｎ個の前記第２のスイッチの他端に一端がそれぞれ接続され、他端が前記第２の電源に接続され、制御信号が制御端子にそれぞれ入力されてオン及びオフ制御されるＮ個の第３のスイッチと、
    前記内部ノードに一端が接続され、前記第２の入力端子に制御端子が接続されオン及びオフ制御されるＮ個の前記第４のスイッチと、
    Ｎ個の前記第４のスイッチの他端に一端がそれぞれ接続され、他端が前記第２の電源に接続され、制御信号が制御端子にそれぞれ入力されオン及びオフ制御されるＮ個の第５のスイッチと、
    を備え、
    ｎ番目の前記内分回路は、前記Ｎ個の第３のスイッチのうち、（Ｎ−ｎ）個のスイッチが前記制御信号によりオン状態に設定されており、前記Ｎ個の第５のスイッチのうち、ｎ個のスイッチが前記制御信号によりオン状態に設定されている、ことを特徴とする請求項４０乃至４３のいずれか一に記載のクロック制御回路。
  45. 遅延回路がＮ段（ただし、Ｎは１以上の整数）縦続形態に接続された第１、及び第２の遅延回路列を備え、
    入力クロックは前記第１の遅延回路列の初段の前記遅延回路に入力されて前記第１の遅延回路列を伝搬し、
    前記第１の遅延回路列の各遅延回路の出力を入力としこのうちの一つを、入力される逓倍数決定信号で指定された逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下の整数）に応じて選択出力する選択回路を備え、
    前記選択回路の出力は、前記第２の遅延回路列の初段の遅延回路に入力されて前記第２の遅延回路列を伝搬し、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個並設し、
    前記各内分回路の内分比は互いに異なり、かつ、前記逓倍数決定信号で指定された逓倍数Ｋで規定されており、
    １番目の前記内分回路には、前記選択回路の出力と次サイクルの入力クロックとが入力され、
    ｉ番目（ただし、ｉは２乃至Ｎの整数）の前記内分回路には、前記第２の遅延回路列の（ｉ−１）段目の前記遅延回路の出力と、次サイクルのクロックの前記第１の遅延回路列の（ｉ−１）段目の前記遅延回路の出力とが入力され、
    １番目乃至Ｋ番目の前記内分回路からは、前記入力クロックの周期をＫ等分した位相差の多相クロックが出力され、
    前記逓倍数決定信号により逓倍数Ｋが可変される、ことを特徴とするクロック制御回路。
  46. １番目乃至Ｋ番目の前記内分回路からそれぞれ出力されるＫ個のクロックを入力としこれらを一つの信号に多重化して合成しＫ逓倍クロックを出力する合成回路を備えている、ことを特徴とする請求項４５記載のクロック制御回路。
  47. 前記内分回路が、前記二つの信号をそれぞれ入力とする第１の入力端子と第２の入力端子に入力端が接続され、前記第１の入力端子と前記第２の入力端子に入力される信号がともに第１の値のときに第１の値の信号を出力する論理回路と、第１の電源と内部ノード間に接続され、前記論理回路の出力信号が第１の値のときオンされる第１のスイッチと、
    前記内部ノードと第２の電源間に接続される容量と、
    前記内部ノードが入力端に接続され前記内部ノード電圧としきい値との大小関係が反転したときに出力信号を変化させるバッファ回路と、
    前記内部ノードに一端が接続されており、前記第１の入力端子に制御端子が接続されオン及びオフ制御されるＮ個の前記第２のスイッチと、
    Ｎ個の前記第２のスイッチの他端に一端がそれぞれ接続され、他端が前記第２の電源に共通接続され、制御信号が制御端子にそれぞれ入力されてオン及びオフ制御されるＮ個の第３のスイッチと、
    前記内部ノードに一端が接続され、前記第２の入力端子に制御端子が接続されオン及びオフ制御されるＮ個の前記第４のスイッチと、
    Ｎ個の前記第４のスイッチの他端に一端がそれぞれ接続され、他端が前記第２の電源に接続され、制御信号が制御端子にそれぞれ入力されオン及びオフ制御されるＮ個の第５のスイッチと、
    を備え、
    前記逓倍数決定信号が逓倍数Ｋを指定している場合、前記制御信号は合計Ｋ個がアクティブ状態とされ、ｍ番目の前記内分回路において、前記Ｎ個の第３のスイッチのうち、（Ｋ−ｍ）個のスイッチが前記制御信号によりオン状態に設定されており、前記Ｎ個の第５のスイッチのうち、ｍ個のスイッチが前記制御信号によりオン状態に設定されている、ことを特徴とする請求項４５又は４６に記載のクロック制御回路。
  48. 入力されるクロック周期を検知する周期検知回路を備え、前記周期検知回路から出力されるクロック周期検知信号に基づき前記遅延回路の遅延時間を可変させる、ことを特徴とする請求項４０乃至４３、４５、４６のいずれか一に記載のクロック制御回路。
  49. 前記遅延回路が、第１の入力端子と第２の入力端子に入力端が接続され、前記第１の入力端子と前記第２の入力端子に入力される信号がともに第１の値のときに第１の値の信号を出力する論理回路と、
    第１の電源と内部ノード間に接続され、前記論理回路の出力信号が第１の値のときオンされる第１のスイッチと、
    前記内部ノードが入力端に接続され前記内部ノード電圧としきい値との大小関係が反転したときに出力信号を変化させるバッファ回路と、
    前記内部ノードと第２の電源間には、第１の入力端子に制御端子が接続された第２のスイッチと、第１の定電流源とからなる１又は複数の直列回路を備えるとともに、
    第２の入力端子に制御端子が接続された第３のスイッチと、第２の定電流源とからなる１又は複数の直列回路を備え、
    前記周期検知回路から出力される制御信号でオン及びオフ制御されるスイッチと、容量からなる直列回路を、前記内部ノードと前記第２の電源間に複数並列に備え、
    前記第１と第２の入力端子には同一の信号が共通入力される、ことを特徴とする請求項４８記載のクロック制御回路。
  50. 前記遅延回路が、複数段直列形態に接続された単位遅延回路と、
    複数の前記単位遅延回路の出力を入力とするセレクタと、
    を備え、前記セレクタが、前記周期検知回路から出力される制御信号を選択制御信号とし、複数の前記単位遅延回路の出力の一つを選択出力する、ことを特徴とする請求項４８に記載のクロック制御回路。
  51. 前記遅延回路の遅延時間がｔｄであり、入力クロックの周期がｔＣＫであり、Ｎ個の遅延回路の遅延時間Ｎ×ｔｄがｔＣＫよりも時間差Ｔ小さい場合において、Ｎ＋１個の前記内分回路からは、等間隔の位相差ｔＣＫ／Ｎの信号が出力される、ことを特徴とする請求項４４に記載のクロック制御回路。
  52. 前記内分回路が、二つの入力信号をそれぞれ入力とする第１の入力端子と第２の入力端子を備え、内分比がｍ／Ｎ：１−ｍ／Ｎ（ただし、ｍは０乃至Ｎの整数）の場合、
    前記第１の入力端子が制御端子に接続されている第１導電型のＭＯＳトランジスタと、前記第２の入力端子が制御端子に接続されている第１導電型のＭＯＳトランジスタとの直列回路が、第１の電源と内部ノード間に、（Ｎ−ｍ）個並列接続されており、
    制御端子に印加される電圧によりオンに設定されている第１導電型のＭＯＳトランジスタと、前記第１の入力端子が制御端子に接続されている第１導電型のＭＯＳトランジスタとの直列回路が、前記第１の電源と前記内部ノード間に、ｍ個並列接続されており、
    前記第１の電源にソースとドレインが接続されている第１導電型のＭＯＳトランジスタと、
    前記第２の入力端子が制御端子に接続されている第２導電型のＭＯＳトランジスタと、前記第１の入力端子が制御端子に接続されている第２導電型のＭＯＳトランジスタとの直列回路が、前記内部ノードと前記第２の電源と間に、（Ｎ−ｍ）個並列接続されており、
    制御端子に印加される電圧によりオンに設定されている第２導電型のＭＯＳトランジスタと、前記第２の入力端子が制御端子に接続されている第１導電型のＭＯＳトランジスタとの直列回路が、前記内部ノードと前記第２の電源間に、ｍ個並列接続されており、
    前記第２の電源にソースとドレインが接続されている第２導電型のＭＯＳトランジスタと、
    前記内部ノードが入力端に接続され前記内部ノード電圧としきい値との大小関係が反転したときに出力信号を変化させるバッファ回路と、を備えている、ことを特徴とする請求項４０乃至４３、４５、４６のいずれか一に記載のクロック制御回路。
  53. 請求項４０乃至５２のいずれか一に記載のクロック制御回路を備え、前記クロック制御回路から出力されるクロックを内部クロックとして内部回路に供給する、ことを特徴とする半導体集積回路装置。
  54. 遅延回路を２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続し、前記遅延回路列の初段の前記遅延回路に入力クロックが入力され、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個設け、複数の前記内分回路の内分比は互いに異なる値に設定されており、
    Ｎ段目の前記遅延回路の出力と次サイクルの入力クロックとが入力される内分回路では、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力し、
    （Ｎ＋ｉ）段目（ただし、ｉは１〜Ｎ−１の整数）の前記遅延回路の出力と、次サイクルの入力クロックのｉ段目の前記遅延回路の出力とが入力される内分回路では、入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力し、
    Ｎ個の前記内分回路を介して、前記入力クロックの周期をＮ等分した位相差の多相クロックを生成する、ことを特徴とするクロック制御方法。
  55. Ｎ個の前記内分回路から出力されるＮ相クロックを入力とする合成回路でこれらの信号を合成し一つの信号に多重することでＮ逓倍クロックを出力する、ことを特徴とする請求項５４記載のクロック制御方法。
  56. 遅延回路を２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続した第１の遅延回路列には、正相クロックが前記第１の遅延回路列の初段の前記遅延回路から入力されて前記第１の遅延回路列を伝搬し、
    遅延回路が２Ｎ段（ただし、Ｎは１以上の整数）縦続形態に接続した第２の遅延回路列には、逆相クロックが前記第２の遅延回路列の初段の前記遅延回路から入力されて前記第２の遅延回路列を伝搬し、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する、それぞれＮ＋１個の内分回路よりなる第１、及び第２群の内分回路において、Ｎ＋１個の前記内分回路の内分比を互いに異なる値に設定し、
    前記第１群の内分回路の１番目内分回路では、前記第２の遅延回路列のＮ段目の前記遅延回路の出力と次サイクルの正相クロックとを入力し、
    前記第１群の内分回路のｉ番目（ただし、ｉは２乃至Ｎ＋１の整数）の前記内分回路では、前記第２の遅延回路列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの正相クロックが入力される前記第１の遅延回路列の（ｉ−１）段目の前記遅延回路の出力とを入力し、
    前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路からは、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相クロックが出力され、
    前記第２群の内分回路の１番目の前記内分回路では、前記第１の遅延回路列のＮ段目の前記遅延回路の出力と次サイクルの逆相クロックとを入力し、
    前記第２群の内分回路のｉ番目（ただし、ｉは２〜Ｎ＋１の整数）の前記内分回路では、前記第１の遅延回路列の（Ｎ＋ｉ−１）段目の前記遅延回路の出力と、次サイクルの逆相クロックが入力される前記第２の遅延回路列の（ｉ−１）段目の前記遅延回路の出力とを入力し、
    前記第１群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路の出力からそれぞれ位相πずれて、前記第２群の内分回路の１番目乃至（Ｎ＋１）番目の前記内分回路から、前記入力クロックの周期の半分（位相π）をＮ等分した位相差の多相クロックが出力される、ことを特徴とするクロック制御方法。
  57. 遅延回路がＮ段（ただし、Ｎは１以上の整数）縦続形態に接続された第１の遅延回路列の初段の前記遅延回路に入力クロックが入力され、
    前記第１の遅延回路列の各遅延回路の出力を入力としこのうちの一つを、入力される逓倍数決定信号で指定された逓倍数Ｋ（ただし、Ｋは１以上Ｎ以下の整数）に応じて選択回路で選択出力し、
    前記選択回路の出力は、遅延回路がＮ段（ただし、Ｎは１以上の整数）縦続形態に接続された前記第２の遅延回路列の初段の遅延回路に入力され、
    入力される二つの信号の位相差を予め定められた内分比で分割した時間で規定される遅延時間の出力信号を出力する内分回路を少なくともＮ個並設し、内分比は互いに異なり、かつ、前記逓倍数決定信号で指定された逓倍数Ｋで規定されている内分回路のうち、１番目の前記内分回路には、前記選択回路の出力と次サイクルの入力クロックとが入力され、
    ｉ番目（ただし、ｉは２〜Ｎの整数）の前記内分回路には、前記第２の遅延回路列の(ｉ−１)段目の前記遅延回路の出力と、次サイクルのクロックの前記第１の遅延回路列の(ｉ−１)段目の前記遅延回路の出力とが入力され、
    １番目乃至Ｋ番目の前記内分回路からは、前記入力クロックの周期をＫ等分した位相差の多相クロックが出力される、ことを特徴とするクロック制御方法。
  58. Ｋ個の前記内分回路から出力されるＫ相クロックを入力する合成回路でこれらの信号を合成し一つの信号に多重することでＫ逓倍クロックを出力する、ことを特徴とする請求項５７に記載のクロック制御方法。
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