KR100405020B1 - 클럭 제어 방법 및 회로 - Google Patents

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Abstract

귀환 구성을 취하지 않고, 외부 클럭에 위상 동기가 가능하도록 한 완전 신규한 클럭 제어 회로 및 방법을 제공한다. 제1 지연 회로(10)와, 제1 지연 회로의 출력을 지연 시간 t2 지연시키는 제1 내분 회로(11)로 구성되는 유닛을 N단 구비한 지연 회로 열과, 입력 클럭 IN과 지연 회로 열로부터 출력되는 클럭 END로부터 클럭 주기와 지연 회로 열의 지연 시간 차를 두 개의 신호의 위상 차 T로서 검출하는 위상 차 검지 회로(14)와, 제1 지연 회로의 출력을 입력하는 복수의 제2 내분 회로 (12)는, 위상 차 T에 기초하여 제1 지연 회로의 출력의 천이 엣지를 t2-n×T/N 지연시켜서 출력하고, 제2 내분 회로는 클럭 사이클의 개시 시점으로부터, n×tCK/N 지연된 타이밍으로 천이하는 신호를 각각 출력하고, 입력 클럭 IN과, 1 내지 N-1번째 제3 지연 회로의 출력으로부터, 상기 입력 클럭의 클럭 주기 tCK를 등분하여 구성되는 체배 클럭을 생성하는 합성 회로(13)를 포함한다.

Description

클럭 제어 방법 및 회로{CLOCK CONTROL METHOD AND CLOCK CONTROL CIRCUIT}
본 발명은 클럭 제어 방법 및 회로에 관한 것으로, 특히 외부 클럭에 동기한 체배 클럭의 생성에 적합한 클럭 제어 방법 및 회로에 관한 것이다.
최근, 1칩에 집적화 가능한 회로 규모의 증대, 및 동작 주파수의 상승에 따라 클럭의 공급을 받아 동작하는 동기 회로를 포함하는 반도체 집적 회로에서, 칩 외부와 칩 내부의 클럭의 위상, 및 주파수를 제어하기 위한 클럭 제어 회로가 설치되어 있다.
클럭 제어 회로로서, 종래부터 PLL(Phase Locked Loop: 위상 동기 루프) 회로, DLL(지연 동기 루프) 회로 등의 귀환계 회로가 이용되고 있다. 이 중 PLL 회로는 기준 클럭을 입력하는 위상 비교 회로와, 용량을 충방전함으로써 위상 비교 회로로부터 출력된 위상 차에 따른 전압을 생성하는 챠지 펌프와, 위상 차에 따른 전압을 평활화하는 루프 필터와, 루프 필터의 전압을 제어 전압으로 하여 입력하고 해당 제어 전압에 따라 발진 주파수를 가변하는 전압 제어 발진기와, 전압 제어 발진기의 발진 출력 신호를 분주하여 위상 비교 회로로 귀환 입력하는 분주기를 구비하고, 위상 비교 회로에서는 기준 클럭과 분주기의 출력의 위상 차를 비교하고, 위상 비교 결과에 따라 전압 제어 발진기의 발진 주파수를 제어함으로써, 전압 제어 발진기로부터 입력되는 기준 클럭에 위상 동기한 클럭이 출력된다.
입력 클럭을 체배하는 회로로서, PLL 회로와 인터퍼레이터(interpolator: 내분 회로)를 조합한 것도 알려져 있다. PLL과 인터퍼레이터와의 조합으로 구성되는 클럭 제어 회로로서, 예를 들면 문헌 1(ISSC 1993 p.p 160-161 Mark Horowitz et al., "PLL Design for 500㎒ Interface")이 참조된다. 또, 상기 문헌 1의 인터퍼레이터는 두 개의 입력을 받는 차동 회로를 포함하는 아날로그 구성으로 이루어진다.
잘 알려진 바와 같이 PLL 회로를 이용한 구성에 있어서는 위상 동기에 시간을 필요로 하고, 또한 귀환계 루프에 의한 지터(jitter)가 존재하고, 해당 지터에 의해 동기가 맞지 않을 때 등에, 위상이 크게 어긋나는 문제점을 갖고 있다.
PLL 등의 귀환계를 이용하지 않는 비귀환계 체배 클럭 생성 회로로서, 본원 발명자는 특원평9-157028호 등에 있어서, 도 12 내지 도 15에 도시한 바와 같은 구성을 제안하고 있다. 도 12를 참조하면, 이 체배 회로는 클럭(1)을 입력으로 하여 분주하여 다상 클럭(3)을 생성하는 분주기(2)와, 분주기(2)의 다상 클럭(3)을 입력으로 하는 다상 클럭 체배 회로(5)와, 고정 단 수의 링 오실레이터와 카운터로 구성되고, 클럭(1)의 1주기 중의 링 오실레이터의 발진 횟수를 카운트하여 클럭(1)의 주기를 검출하여 제어 신호(7)를 출력하는 주기 검지 회로(6)와, 다상 클럭 체배 회로(5)의 출력을 합성하여 체배 클럭(9)을 생성하는 클럭 합성 회로(8)를 포함하고 있다. 다상 클럭 체배 회로(5)는 두 개의 입력의 타이밍 차(위상 차)를 내분(분할)한 신호를 출력하는 복수의 타이밍 차 분할 회로(4a)와, 두 개의 타이밍 차 분할 회로의 출력을 다중화하는 복수의 다중화 회로(4b)를 포함하고 있다.
복수의 타이밍 차 분할 회로(4a)는 동일 상(相)의 클럭을 입력으로 하는 타이밍 차 분할 회로와, 서로 이웃한 2개의 클럭을 입력으로 하는 타이밍 차 분할 회로를 포함하고 있다. 주기 검지 회로(6)는 제어 신호(7)를 출력하여, 다상 클럭 체배 회로(5) 내의 타이밍 차 분할 회로(4a)의 부하 용량을 조정하여 클럭 주기를 제어한다.
도 13은 클럭 체배 회로의 일례로서, 4상 클럭을 생성하는 4상 클럭 체배 회로의 구성의 구체예를 나타내는 도면이다. 도 13에 도시한 바와 같이 4상 클럭 체배 회로는 입력 클럭(205)을 4분주하여 4상 클럭 Q1∼Q4를 출력하는 1/4 분주기 (201)와, n단 종속(縱續) 접속된 4상 클럭 체배 회로(2021∼202n)와, 클럭 합성 회로(203)와, 주기 검지 회로(204)를 포함하고 있다. 최종 단의 4상 클럭 체배 회로 (202n)로부터는 2n 체배된 4상 클럭 Qn1∼Qn4가 출력되고, 클럭 합성 회로(203)로 합성되어 체배 클럭(207)이 출력된다. 또, 4상 클럭 체배 회로의 단 수 n은 임의이다.
1/4 분주기(201)는 입력 클럭(205)을 1/4 분주하여, 4상 클럭 Q1, Q2, Q3, Q4를 생성하고, 이 클럭 Q1, Q2, Q3, Q4를 4상 클럭 체배 회로(2021)로 체배한 4상 클럭 Q11, Q12, Q13, Q14를 생성하고, 마찬가지로 하여, 4상 클럭 체배 회로(202n)로부터 2n 체배한 4상 클럭 Qn1, Qn2, Qn3, Qn4를 얻는다.
주기 검지 회로(204)는 고정 단 수의 링 오실레이터와, 카운터로 구성되고, 클럭(205)의 주기 중, 링 오실레이터의 발진 횟수를 카운터로 카운트하고, 카운트 수에 따라 제어 신호(206)를 출력하고, 4상 클럭 체배 회로(202) 내의 부하를 조정한다. 이 주기 검지 회로(204)에 의해 클럭 주기의 동작 범위, 디바이스의 특성 변동이 해소된다.
이 4상 클럭 체배 회로의 동작의 개략을 설명하면, 4상의 클럭을 도 13의 4상 클럭 체배 회로(202)에서, 8상으로 한 후, 4상으로 복원시킴으로써, 연속적으로 체배를 행한다. 이하, 상세하게 설명한다.
도 14는 도 13에 도시한 4상 클럭 체배 회로(202n)의 구성의 일례를 나타내는 도면이다. 또, 도 13에 도시한 4상 클럭 체배 회로(2021∼202n)는 어느 것이나 동일 구성으로 된다.
도 14의 (a)를 참조하면, 이 4상 클럭 체배 회로(202n)는 8조의 타이밍 차 분할 회로(208∼215)와, 8개의 펄스 보정 회로(216∼223)와, 4조의 다중화 회로 (224∼227)로 구성되어 있다. 도 14의 (b)는 펄스 폭 보정 회로의 구성도이고, 제2 입력 T23을 인버터 INV로 반전한 신호와, 제1 입력 T21을 입력으로 하는 NAND 회로로 구성된다. 도 14의 (c)는 다중화 회로의 구성도이고, 2입력 NAND 회로로 구성된다.
도 15는 도 14에 도시한 4상 클럭 체배 회로(202)의 타이밍 동작을 나타내는 신호 파형도이다. 클럭 T21의 상승은 클럭 Q(n-1)1의 상승으로부터 타이밍 차 분할 회로(208)의 내부 지연분의 지연으로 결정되고, 클럭 T22의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍 차 분할 회로(209)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭 T23의 상승은 클럭 Q(n-1)1의상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍 차 분할 회로(210)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 이하 마찬가지로 하여, 클럭 T26의 상승은 클럭 Q(n-1)3의 상승과 클럭 Q(n-1)4의 상승 타이밍의 타이밍 차 분할 회로 (213)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭 T27의 상승은 클럭 Q(n-1)4의 상승 타이밍의 타이밍 차 분할 회로(214)에서의 내부 지연분의 지연으로 결정되고, 클럭 T28의 상승은 클럭 Q(n-1)4의 상승과 클럭 Q(n-1)1의 상승 타이밍의 타이밍 차 분할 회로(215)에서의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
타이밍 차 분할 회로(208)와 타이밍 차 분할 회로(210)로부터 출력되는 클럭 T21과 T23은 펄스 폭 보정 회로(216)에 입력되고, 펄스 폭 보정 회로(216)에서는 클럭 T21로 결정되는 하강 엣지, 클럭 T23으로 결정되는 상승 엣지를 갖는 펄스 P21을 출력한다. 마찬가지의 순서로, 펄스 P22∼P28이 생성되고, 클럭 P21∼P28은 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군이 된다. 이 클럭 P21과 위상이 180도 어긋난 클럭 P25는 다중화 회로(224)로 다중화 반전되고, 듀티 25%의 클럭 Qn1로서 출력된다. 마찬가지로 하여, 클럭 Qn2∼Qn4가 생성된다. 클럭 Qn1∼Qn4는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군이 되고, 클럭 Qn1∼Qn4의 주기는 클럭 Q(n-1)1∼Q(n-1)4로부터 클럭 Qn1∼Qn4를 생성하는 과정에서, 주파수가 2배로 체배된다.
도 16은 도 14에 도시한 타이밍 차 분할 회로(208, 209)의 구성의 일례를 나타내는 도면이다. 타이밍 차 분할 회로(208)에서는 두 개의 입력 IN1, IN2에, 동일 신호가 입력되고, 타이밍 차 분할 회로(209)에서는 서로 이웃한 두 개의 신호가 입력되어 있다. 즉, 타이밍 차 분할 회로(208)에서는 동일 입력 Q(n-1)1이 입력단 IN1, IN2에 입력되고, 타이밍 차 분할 회로(209)에서는 Q(n-1)1과 Q(n-1)2가 입력단 IN1, IN2에 입력되어 있다. 전원 VDD에 소스가 접속되고 드레인이 내부 노드 N1에 접속된 P 채널 MOS 트랜지스터 MP01과, 입력 신호 IN1, IN2를 입력으로 하고, 출력이 P 채널 MOS 트랜지스터 MP01의 게이트에 접속된 OR 회로 OR1과, 내부 노드 N1에 드레인이 접속되고, 소스가 정전류원 I0을 개재하여 접지에 접속되고, 게이트에 입력 신호 IN1, IN2가 접속된 N 채널 MOS 트랜지스터 MN01, MN02를 구비하고, 내부 노드 N1은 인버터 INV01의 입력단에 접속되고, 내부 노드 N1과 접지 사이에는 N 채널 MOS 트랜지스터 MN11과 용량 CAP11을 직렬 접속한 회로, N 채널 MOS 트랜지스터 MN 12와 용량 CAP12를 직렬 접속한 회로, …, N 채널 MOS 트랜지스터 MN15와 용량 CAP 15를 직렬 접속한 회로가 병렬로 접속되고, 각 N 채널 MOS 트랜지스터 MN11, MN12, …, MN15의 게이트에는 주기 검지 회로(204)로부터의 5비트 폭의 제어 신호 (206)가 각각 접속되어 온·오프 제어된다. N 채널 MOS 트랜지스터 MN11, MN12, MN13, MN14, MN15의 게이트 폭과 용량 CAP11, CAP12, CAP13, CAP14, CAP15는 그 사이즈 비가 예를 들면 16:8:4:2:1로 되어 있으며, 주기 검지 회로(204)로부터 출력되는 제어 신호(206)에 기초하여 공통 노드에 접속되는 부하를 32단계로 조정함으로써, 클럭 주기가 설정된다.
타이밍 차 분할 회로(208)에 대해서는 두 개의 입력 IN1, IN2에 공통 입력되는 클럭 Q(n-1)1의 상승 엣지에 의해 노드 N1의 전하가 두 개의 N 채널 MOS 트랜지스터 MN01, MN02를 개재하여 방출되고, 노드 N1의 전위가 인버터 INV01의 임계치에 달한 시점에서, 인버터 INV01의 출력인 클럭 T21이 상승한다. 인버터 INV01의 임계치에 달한 시점까지 방출할 필요가 있는 노드 N1의 전하를 CV(단, C는 용량치, V는 전압)로 하고, N 채널 MOS 트랜지스터에 의한 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터, CV의 전하량을 전류치 2I의 정전류로 방전하게 되고, 그 결과, 시간 CV/2I가 클럭 Q(n-1)1의 상승 엣지로부터 클럭 T21의 상승까지의 타이밍 차[전반(傳搬) 지연 시간]를 나타내고 있다.
클럭 Q(n-1)1이 Low 레벨일 때, P 채널 MOS 트랜지스터 MP01이 온이 되고, 노드 N1이 High로 충전되고, 인버터 INV01의 출력 클럭 T21은 Low 레벨이 된다.
타이밍 차 분할 회로(209)에 대해서는 클럭 Q(n-1)1의 상승 엣지로부터 시간 tCKn(=다상 클럭 주기) 후의 기간, 노드 N1의 전하가 방출되고, 시간 tCKn 후, 클럭 Q(n-1)2의 상승 엣지로부터, 노드 N1의 전위가 인버터 INV01의 임계치에 달한 시점에서, 클럭 T22의 엣지가 상승한다. 노드 N1의 전하를 CV로 하고, NMOS 트랜지스터의 방전 전류를 I로 하면, 클럭 Q(n-1)1의 상승으로부터 CV의 전하량을 tCKn의 기간, 정전류 I로 방전하고, 남은 기간을 정전류 2I로 방출하는 결과, 시간,
가 클럭 Q(n-1)1의 상승 엣지로부터, 클럭 T22의 상승 엣지의 타이밍 차를나타내고 있다.
즉, 클럭 T22와 클럭 T21의 상승의 타이밍 차는 tCKn/2가 된다.
클럭 Q(n-1)1과 Q(n-1)2가 모두 Low 레벨이 되고, 노드 N1이 P 채널 MOS 트랜지스터 MP01을 개재하여 전원으로부터 High 레벨로 충전된 경우, 클럭 T22가 하강한다. 클럭 T22∼T28에 대해서도 마찬가지가 되며, 클럭 T21∼T28의 상승의 타이밍 차는 각각 tCKn/2가 된다.
펄스 폭 보정 회로(216∼223)는 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군 P21∼P28을 생성한다(도 14 참조).
다중화 회로(224∼227)는 위상이 90도씩 어긋난 듀티 50%의 4상의 펄스군 Qn1∼Qn4를 생성한다(도 14 참조).
도 16의 타이밍 차 분할 회로는 사용되는 어플리케이션에 따라 적절하게, 변형된다. 예를 들면, P 채널 MOS 트랜지스터 MP01의 게이트에 제1, 제2 입력 신호 IN1, IN2를 입력으로 하는 부정 논리곱 회로(NAND)의 출력 신호를 입력하고, 제1 입력 신호 IN1, 제2 입력 신호 IN2를 인버터로 각각 반전한 신호를 N 채널 MOS 트랜지스터 MN01, MN02의 게이트에 입력하는 구성으로 해도 좋다. 이 경우, 제1, 제2 입력 신호 IN1, IN2가 High 레벨일 때, P 채널 MOS 트랜지스터 MP01이 온(도통)하여 내부 노드 N1이 충전되고, 인버터 INV01의 출력은 Low 레벨이 되고, 제1, 제2 입력 신호 IN1, IN2의 한쪽 또는 양방이 Low 레벨일 때, P 채널 MOS 트랜지스터 MP01이 오프하고 P 채널 MOS 트랜지스터 MN01과 MN02의 한쪽 또는 양방이 온하여, 내부 노드 N1이 방전되고, 내부 노드 N1의 전압이 인버터 INV01의 임계치 이하로 내려간 경우, 인버터 INV01의 출력은 상승하여 High 레벨이 된다.
상기한 바와 같이 PLL을 이용한 클럭 제어 회로에서는 전압 제어 발진기 (VCO)의 발진 출력과, 입력 신호(기준 신호)와의 위상을 정합하는 구성으로 되어 있으며, 동기하기까지 시간을 필요로 하고, PLL이 언로크 상태 또는 클럭 단절 상태에서, 도래한 입력 클럭의 다음의 클럭 사이클로부터 즉시 해당 입력 클럭에 동기한 신호를 출력하는 것은 회로 구성상, 곤란하다.
또한, 종래의 타이밍 차 분할 회로를 이용한 클럭 체배 회로에서는 두 개의 입력 신호의 위상 차를 내분한 시간의 신호는 정밀도있게 출력할 수 있지만, 제조 프로세스 변동, 전원 변동 등에 의해 변동되면, 타이밍 차 분할 회로의 지연 시간이 변동이 되어 나타난다. 예를 들면, 상기 수학식 1의 CV/2I에서, 프로세스, 전원 변동 등에 의한 임계치 V, 정전류 I(N 채널 MOS 트랜지스터의 드레인 전류), 용량치 C의 변동이 타이밍 차 분할 회로의 지연 시간에 영향을 주고, 그 때문에, 타이밍 차 분할 회로를 병렬로 복수단 접속하여 구성되는 클럭 체배 회로에서 출력 신호에 지터 등이 발생하는 경우가 있다.
그리고, 상기한 타이밍 차 분할 회로를 이용한 클럭 체배 회로(도 12 등 참조)와 같이 PLL 회로 등의 귀환 회로를 이용하지 않는 구성에 있어서, 입력되는 외부 클럭(external clock)에 위상 동기한 체배 신호를 생성하는 것은 곤란하다.
그리고, 타이밍 차 분할 회로의 출력 신호의 지터 등에 의해 PLL 회로 등의 귀환 회로를 이용하지 않는 구성에 있어서, 입력되는 외부 클럭으로부터, 외부 클럭의 주기를 분할하고, 같은 시간 간격의 체배 신호를 생성하는 것은 곤란하다.
따라서, 본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 귀환 구성을 취하지 않고, 외부 클럭에 위상 동기한 다상 클럭, 및 체배 클럭을 생성하는 완전 신규한 클럭 제어 회로 및 그 회로를 포함한 반도체 집적 회로 장치, 및 클럭 제어 방법을 제공하는데 있다.
본 발명의 다른 목적은 귀환 구성을 취하지 않고, 간이한 구성에 의해 각 클럭 사이가 등간격인 다상 클럭, 및 체배 클럭을 생성하는 완전 신규한 클럭 제어 회로 및 그 회로를 포함한 반도체 집적 회로 장치, 및 클럭 제어 방법을 제공하는데 있다.
도 1은 본 발명의 일 실시예의 구성도.
도 2는 본 발명의 일 실시예의 구성도.
도 3의 (a), (b)는 본 발명의 일 실시예에 있어서의 지연 회로의 구성도.
도 4의 (a), (b)는 본 발명의 일 실시예에 있어서의 위상 검지 회로의 구성도.
도 5는 본 발명의 일 실시예에 있어서의 제1 내분 회로의 구성도.
도 6은 본 발명의 일 실시예에 있어서의 제2 내분 회로의 구성도.
도 7은 본 발명의 일 실시예의 동작 원리를 설명하기 위한 도면.
도 8은 본 발명의 일 실시예의 동작을 설명하기 위한 타이밍도.
도 9는 본 발명의 다른 실시예에 있어서의 제2 내분 회로의 구성을 나타내는 도면.
도 10은 본 발명의 또 다른 실시예의 구성을 나타내는 도면.
도 11은 본 발명의 또 다른 실시예의 동작을 설명하기 위한 타이밍도.
도 12는 종래의 클럭 체배 회로의 구성도.
도 13은 종래의 클럭 체배 회로의 구성도.
도 14는 도 11의 4상 클럭 체배 회로의 구성도.
도 15는 도 12의 4상 클럭 체배 회로의 동작을 설명하기 위한 타이밍도.
도 16은 타이밍 차 분할 회로의 구성의 일례를 나타내는 도면.
도 17은 본 발명의 또 다른 실시예의 구성도.
도 18은 도 17에 도시한 본 발명의 또 다른 실시예의 동작을 설명하기 위한 타이밍도.
도 19는 본 발명의 또 다른 실시예의 구성도.
도 20은 본 발명의 또 다른 실시예의 구성도.
도 21은 도 20에 도시한 본 발명의 또 다른 실시예의 동작을 설명하기 위한 타이밍도.
도 22는 내분 회로의 구성의 일례를 나타내는 도면.
도 23은 내분 회로의 구성의 다른 예를 나타내는 도면.
도 24는 도 23에 도시한 내분 회로의 동작을 설명하기 위한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 클럭
2 : 분주기
3 : 다상 클럭
4a : 타이밍 차 분할 회로
4b : 다중화 회로
5 : 다상 클럭 체배 회로
8 : 클럭 합성 회로
9 : 체배 클럭
10 : 제1 지연 회로
11 : 제1 내분 회로
12 : 제2 내분 회로
13 : 합성 회로
14 : 위상 차 검지 회로
15 : 주기 검지 회로
16 : 제어 신호
17 : 선택 회로(셀렉터)
18 : 체배 수 결정 신호
19 : 선택 회로
201 : 1/4 분주기
202 : 4상 클럭 체배 회로
203 : 클럭 합성 회로
204 : 주기 검지 회로
206 : 제어 신호
207 : 체배 클럭
208∼215 : 타이밍 차 분할 회로
216∼223 : 펄스 보정 회로
224∼227 : 다중화 회로
상기 목적을 달성하는 본 발명은 입력한 신호를 제1 지연 시간 지연시켜서 출력하는 제1 회로와, 상기 제1 회로의 출력을 제2 지연 시간 지연시켜서 출력하는 제2 회로를 포함하는 지연 회로 유닛을 종속 형태로 복수단 구비한 지연 회로 열과, 상기 지연 회로 열에 입력되는 입력 클럭과, 상기 지연 회로 열로부터 출력되는 클럭을 입력하고, 상기 입력 클럭의 클럭 주기와 상기 지연 회로 열의 지연 시간의 시간 차를 상기 두 개의 클럭의 위상 차로 하여 검출하는 위상 차 검지 회로와, 복수의 상기 지연 회로 유닛의 제1 회로의 출력을 각각 입력하고, 상기 위상 차를 상기 지연 회로 유닛 수로 등간격으로 분할한 시간을 단위로 하여, 상기 제1 회로가 속하는 상기 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 번째 단 수인지에 따라 해당 제1 회로의 출력 신호의 천이 엣지를 서로 다른 지연 시간만큼 지연시켜서 각각 출력하는 복수의 제3 회로를 포함하고, 상기 복수의 제3 회로는 상기 입력 클럭의 클럭 주기를 상기 종속 형태로 접속된 상기 지연 회로 유닛 수로 등분한 시간 간격으로 천이하는 복수의 출력 신호를 각각 출력한다.
본 발명에 있어서, 상기 제3 회로는 용량의 충전 및 방전을 제어하는 회로와, 상기 용량의 단자 전압과 임계치 전압과의 대소 관계에 따른 논리치를 상기 출력 신호로서 출력하는 회로를 포함하고, 상기 위상 차에 상당하는 기간, 상기 용량을 방전 또는 충전하고, 상기 제3 회로에 대응하는 지연 회로 유닛의 제1 회로의 출력 신호가 천이했을 때, 이를 받아, 상기 용량을 상기 위상 차에 상당하는 기간의 방전 또는 충전에 이어서 다시 방전 또는 충전하고, 상기 위상 차를 상기 지연 회로 유닛 수로 등분한 위상에, 상기 제3 회로에 대응하는 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 단째인지를 나타내는 값을 곱한 위상에 상당하는 지연 시간을 상기 제2 지연 시간에서 뺀 시간만큼, 상기 제3 회로에 대응하는 지연 회로 유닛의 제1 회로의 출력 신호의 상승 또는 하강의 천이 엣지를 지연시켜서 출력하는 구성으로 되어 있다.
본 발명에 있어서, 상기 입력 신호와, 복수의 상기 제3 회로의 출력 신호에 기초하여 상기 입력 클럭의 클럭 주기를 등분할하여 구성되는 체배 클럭을 생성하는 합성 회로를 포함하고 있다.
본 발명은 제1 지연 시간 t1의 제1 지연 회로와, 상기 제1 지연 회로의 출력 신호의 상승 또는 하강 천이 엣지를 제2 지연 시간 t2 지연시켜서 출력하는 제2 지연 회로를 포함하는 지연 회로 유닛을 종속 형태로 복수단(N단) 구비한 지연 회로열과, 상기 지연 회로 열의 초단의 지연 회로 유닛에 입력되는 주기 tCK의 입력 클럭과, 최종 단의 지연 회로 유닛의 출력과의 위상 차 T(T=N×(t1+t2)-tCK)를 검출하는 위상 차 검지 회로를 포함하고, 1단째부터 (N-1)단째의 지연 회로 유닛의 제1 지연 회로의 출력을 각각 입력하는 제3 지연 회로를 (N-1)개 포함하고, n번째(단, n은 1 내지 N-1)의 제3 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 지연 회로 유닛의 제1 지연 회로의 천이 엣지를 지연 시간 t2-n×T/N 지연시켜서 출력하고, n번째(단, n은 1 내지 N-1)의 제3 지연 회로는 상기 입력 클럭의 천이 엣지로부터, 시간 n×(t1+t2-T/N) 지연된 타이밍으로 천이하는 신호를 각각 출력하고, 상기 입력 신호와, 1 내지 N-1번째 제3 지연 회로의 출력으로부터 상기 입력 클럭의 클럭 주기 tCK를 N등분하여 구성되는 N체배 클럭을 생성하는 합성 회로를 포함한다.
본 발명은 지연 시간 t1의 제1 지연 회로를 종속 형태로 복수단(N단) 접속하여 구성되는 지연 회로 열을 구비하고, 상기 지연 회로 열에는 초단의 제1 지연 회로로부터 주기 tCK의 입력 클럭이 입력되고, 상기 지연 회로 열의 최종 단의 제1 지연 회로로부터 출력되는 출력 클럭과, 상기 지연 회로 열에 입력되는 입력 클럭으로부터 상기 지연 회로 열의 지연 시간과, 상기 입력 클럭의 클럭 주기 tCK와의 시간 차에 대응하는 위상 차 T(T=tCK-N×t1)를 검출하는 위상 차 검지 회로를 포함하고, 1단째부터 N단째의 상기 제1 지연 회로의 출력을 각각 입력하는 제2 지연 회로를 N개 구비하고, n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의제1 지연 회로의 출력의 천이 엣지를 상기 제2 지연 회로의 고유의 지연 시간 tpd로부터 상기 위상 차 T를 상기 제1 지연 회로의 총 수 N으로 등분한 위상 T/N과, 상기 N과 상기 제1 지연 회로의 상기 지연 회로 열 내에서의 단 수 n과의 차로 규정되는 시간 (N-n)×T/N을 뺀 시간만큼 지연시켜서 출력하고, n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 입력 클럭의 클럭 사이클의 개시 시점부터, tpd+n×(t1+T/N)-T 지연된 타이밍으로 상승 또는 하강 천이하는 신호를 각각 출력하고, 1 내지 N번째 상기 제2 지연 회로의 출력으로부터, 시간 간격 t1+T/N의 다상 클럭이 생성되는 구성으로 된다.
상기 목적은 상기 구성과는 다른 구성의 본 발명에 의해 달성된다. 본 발명은 지연 회로가 복수단 종속 형태로 접속된 제1 지연 회로 열과, 지연 회로가 복수단 종속 형태로 접속된 제2 지연 회로 열을 구비하고, 상기 제1 지연 회로 열의 초단의 상기 지연 회로로부터 입력된 입력 클럭은 상기 제1 지연 회로 열을 전반하여 상기 제1 지연 회로 열의 최종 단을 이루는 지연 회로로부터 출력되어 상기 제2 지연 회로 열의 초단의 상기 지연 회로에 입력되어 상기 제2 지연 회로 열을 전반하고, 상기 제1, 및 제2 지연 회로 열의 각 단의 지연 회로에 대응하여 병설되어 있으며, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 복수의 내분 회로를 포함하고, 상기 병설되는 복수의 내분 회로 중의 1번째의 상기 내분 회로에는 상기 제1 지연 회로 열로부터 출력되어 상기 제2 지연 회로 열의 초단의 지연 회로에 입력되는 클럭과 다음 사이클의 입력 클럭이 입력되고, n+1번째(단, n+1은 2 이상이고 상기 제1지연 회로 열의 최종 단의 지연 회로의 단 수 이하의 수임)의 상기 내분 회로에는 상기 내분 회로에 대응하는 상기 제2 지연 회로 열의 n단째의 지연 회로의 출력과, 다음 사이클의 입력 클럭을 입력한 상기 제1 지연 회로 열의 n단째의 지연 회로의 출력이 입력되고, 복수의 상기 내분 회로의 내분비는 상기 내분 회로의 순서에 대응하여 단위 값마다 대(大)로 설정되어 있으며, 입력 클럭의 주기를 tCK로 하여, 상기 제1 지연 회로 열의 최종 단의 지연 회로의 단 수를 N단으로 하고, 상기 각 지연 회로의 지연 시간을 td로 하고, T=tCK-N×td인 경우, 복수의 상기 내분 회로는 순서대로, 각각의 지연 시간을 단위 시간 T/N마다 증가시키고 있으며, 서로 이웃한 두 개의 내분 회로의 출력의 위상 차는 tCK/N이 되고, 1번째 상기 내분 회로의 출력과 N번째 상기 내분 회로의 출력의 시간 차는 상기 입력 클럭의 주기 tCK인 구성으로 해도 좋다. 일례로서, 지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 지연 회로 열을 구비하고, 상기 지연 회로 열의 초단의 상기 지연 회로로부터 입력된 입력 클럭이 상기 지연 회로 열을 전반하고, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 구비하고, 복수의 상기 내분 회로의 내분비는 서로 다른 값으로 설정되어 있으며, 1번째 상기 내분 회로에는 N단째의 상기 지연 회로의 출력과 다음 사이클의 입력 클럭이 입력되고, i번째(단, i는 2 내지 N의 정수)의 상기 내분 회로에는 (N+i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 입력 클럭의 (i-1)단째의 상기 지연 회로의 출력이 입력되고, 1번째 내지 N번째의 상기 내분 회로로부터는 상기 입력 클럭의 주기를 N등분한 위상 차의다상 클럭이 출력되는 구성으로 된다. 상기 목적은 특허 청구의 범위의 각 청구항의 발명에 의해서도 마찬가지로 하여 달성되는 것은 이하의 설명에서도 분명하게 될 것이다.
〈발명의 실시 형태〉
본 발명의 바람직한 실시 형태에 대하여 도면을 참조하여 설명한다. 도 1은 본 발명의 바람직한 일 실시 형태의 구성을 나타내는 도면이다. 도 1을 참조하면, 본 발명의 클럭 제어 회로는 바람직한 일 실시예에 있어서, 제1 지연 시간 t1의 제1 지연 회로(10)와, 제1 지연 회로(10)의 출력 신호의 상승 또는 하강 천이 엣지를 제2 지연 시간 t2 지연시켜서 출력하는 제2 지연 회로(제1 내분 회로로 구성됨: 11)를 포함하는 지연 회로 유닛을 복수단(N단) 종속 형태로 접속하여 지연 회로 열을 구성하고 있다. 이 지연 회로 열에는 주기 tCK의 입력 클럭 IN이 입력되고, 지연 회로 열에 입력된 클럭은 지연 시간 N×(t1+t2) 지연되어 클럭 END로서 출력된다.
본 발명의 일 실시 형태에 있어서는 지연 회로 열의 최종 단의 제2 지연 회로(제1 내분 회로: 11n)의 출력 END와, 주기 tCK의 입력 클럭 IN과의 천이 엣지의 위상 차 T를 검출하는 위상 차 검지 회로(14)를 포함하고 있다. 위상 차 검지 회로 (14)는 지연 회로 열로부터의 출력 클럭 END의 상승 천이 엣지(또는 하강 천이 엣지)와, 상기 출력 클럭에 대응하는 입력 클럭의 1클럭 주기 tCK 후(다음 클럭 사이클)의 입력 클럭의 상승 엣지(또는 하강 천이 엣지) 사이의 위상 차 T를 검출한다.
여기서, 위상 차 T는
이기 때문에(T는 지연 회로 열의 지연 시간과 클럭 주기 tCK의 시간 차와 같음), 수학식 2로부터 클럭 주기 tCK를 N등분한 시간은
이 된다.
본 발명의 일 실시 형태에 있어서는 1단째부터 (N-1)단째의 지연 회로 유닛의 제1 지연 회로(10)의 출력을 각각 입력하여 지연 출력하는 제3 지연 회로(12: 제2 내분 회로로 구성됨)를 (N-1)개 포함하고, 입력 클럭과 (N-1)개의 제3 지연 회로(12)의 출력으로부터 입력 클럭의 주기 tCK를 N등분한 시간 간격으로 출력되는 체배 클럭 OUT을 생성하는 합성 회로(13)를 포함하고 있다.
n번째(단, n은 1 내지 N-1)의 제3 지연 회로(12)는 위상 차 검지 회로(14)에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 지연 회로 유닛의 제1 지연 회로(10)의 출력의 천이 엣지를 지연 시간 t2-n×T/N 지연시켜서 출력하는 것이고, n번째(단, n은 1 내지 N-1)의 제2 내분 회로는 상기 입력 클럭의 천이 엣지인 클럭 사이클 개시 시점부터, (n-1)단의 지연 회로 유닛의 지연 시간 (n-1)×(t1+t2)에 n단의 지연 회로 유닛의 제1 지연 회로(10)의 지연 시간 t1을 가산한 시간에, 다시 지연 시간 t2-n×T/N 지연된 타이밍인
으로 상승 또는 하강 천이하는 신호를 각각 출력한다.
즉, 1 내지 N-1번째 제3 지연 회로(12)는
1×tCK/N,
2×tCK/N, …,
(N-1)×tCK/N
의 타이밍으로 천이하는 클럭을 출력하고, 합성 회로(13)는 이들 신호와 입력 클럭으로부터, 입력 클럭의 주기 tCK를 N등분하여 구성되는 N체배 클럭을 생성한다.
본 발명에 있어서, 제2 지연 회로(11)는 내분비(가중) 고정의 내분 회로로 구성되어 있으며, 도 5를 참조하면, 입력 신호[제1 지연 회로(10)의 출력]가 제2 값일 때, 내부 노드 N1의 용량의 전원으로부터의 충전 경로를 온시키는 스위치 MP01과, 입력 신호가 제1 값일 때, 상기 용량에 축적된 전하를 접지로 방전하는 방전 경로의 온 및 오프를 제어하는 상호 병렬 접속된 N개의 스위치 MN011∼MN 01N과, 내부 노드(용량의 단자 전압)와 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로 INV03을 포함한 제1 내분 회로로 구성된다.
제1 내분 회로에서 용량의 충전, 방전의 제어, 및 버퍼 회로를 반전형 인버터로 할지, 정전형(正轉型) 버퍼 회로로 할지는 어플리케이션의 논리에 따라 적절하게 변경된다. 입력 신호의 천이에 따라 용량을 충전하고, 용량의 단자 전압이 임계치 전압을 넘었을 때 출력을 가변하는 구성의 제1 내분 회로는 입력되는 신호가 제2 값일 때 용량의 방전 경로를 온시키는 스위치와, 입력되는 신호가 제1 값일 때, 상기 용량의 충전을 온하는 상호 병렬 접속된 N개의 스위치와, 상기 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 포함하여 구성된다.
1 내지 N-1번째의 제3 지연 회로(12)는 각각의 내분비가 다른 값(F1∼FN-1)으로 설정되어 있는 1 내지 N-1의 제2 내분 회로로 구성된다. 도 6을 참조하면, n번째의 제2 내분 회로는 방전 이전의 소정의 타이밍으로 내부 노드 N51의 용량 C에의 전원으로부터의 충전 경로를 온시키는 스위치 MP1과, 스위치 MP1이 온일 때 충전되는 용량 C의 축적 전하의 접지에의 방전 경로를 온 및 오프를 제어하는 병렬 접속된 복수의 스위치 MN11∼MN1N, MN21∼MN2N과, 용량 C의 단자 전압(내부 노드 N51의 전압)과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로 INV50을 적어도 포함하고, 복수의 스위치 MN11∼MN1N, MN21∼MN2N 중의 n개의 스위치 MN11∼MN1N은 위상 차 검지 회로(14)의 출력(Diff.Sig)으로 온 및 오프 제어되고, 위상 차 검지 회로(14)로 검지된 위상 차 T에 대응하는 기간만큼 온 상태가 되고, n개의 스위치 MN11∼MN1N을 개재하여 접지에의 방전 경로가 형성되어 용량 C의 축적 전하가 일부 방전된다.
그리고, 축적 전하가 일부 방전된 상태의 용량 C에 대하여(Diff.Sig가 제1값의 기간 경과 후, n개의 스위치 MN11∼MN1N은 오프하고, 용량 C의 전하는 유지됨), n번째의 제1 지연 회로의 출력이 천이한 시점부터, n번째의 제1 지연 회로의 출력 dn에 기초하여 온 및 오프 제어되는 N개의 스위치 MN21∼MN2N이 온되고, 용량 C의 전하를 방전하고, 용량 C의 단자 전압이 하강하여 버퍼 회로 INV50으로부터의 출력치가 변화한다.
n번째 제2 내분 회로(12n)에서, 복수의 스위치 MN11∼MN1N, MN21∼MN2N에 각각 접속되는 스위치 MN31∼MN3N, MN41∼MN4N은 각 제어 단자에 입력되는 제어 신호 1∼제어 신호 N, 제어 신호 1B∼제어 신호 NB에 의해 온, 오프 제어되고, n번째의 제2 내분 회로는 스위치 MN31∼MN3N 중 n개가 온이 되고, 스위치 MN41∼MN4N은 어느 것이나 온 상태가 된다.
n번째의 제2 내분 회로(12n)의 버퍼 회로 INV50에 있어서, 임계치에 달한 시점까지 방전할 필요가 있는 용량의 전하 Q=C×V(C는 용량의 용량치, V는 용량의 단자 전압)으로 하면, 위상 차 검지 회로(14)의 출력(Diff.Sig)이 제1 값의 기간 중, 상기한 n개의 스위치 MN11∼MN1N을 온으로 하고 있으며, 전하 CV로부터 위상 차 검지 회로(14)의 출력이 제1 값의 기간 T, n개의 스위치를 온으로 하여 전류 nI로 방전하고 있기 때문에, 위상 차 T(Diff.Sig)로 방전 후의 용량 C의 축적 전하량은
가 된다.
이 상태에서 용량 C의 축적 전하량이 다음으로, n번째의 상기 제1 지연 회로의 출력 dn이 제1 값으로 천이하고 나서, 제2 내분 회로(12)의 N개의 스위치 MN21∼MN2N을 온으로 하고, 전류 N×I로 전하를 방전하고 있으며, n번째의 상기 제1 지연 회로(10)의 출력 dn의 천이 시점부터 제2 내분 회로(12)의 버퍼 회로 INV50의 출력 신호 n-tap이 천이하기까지의 지연 시간은
이 된다.
여기서, 제1 내분 회로(11)의 지연 시간 t2[입력 신호가 천이했을 때 제1 내분 회로(11)의 출력이 천이하기까지의 지연 시간]는 CV/NI가 된다. 즉, 제1 내분 회로(11)에 있어서, 충전된 용량을 임계치에 달한 시점까지 방전할 필요가 있는 용량의 전하 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, 입력 신호[전단의 제1 지연 회로(10)의 출력]가 제2 값으로부터 제1 값으로 천이했을 때, 제1 내분 회로(11)의 용량 C에 축적된 전하를 N개의 스위치 MN011∼MN01N(도 5 참조)을 온하여, 전류 NI로 방전하는 구성으로 되어 있으며, 그 지연 시간 t2는 CV/NI로 되어 있다.
n번째의 제2 내분 회로(12)는 n번째의 제1 지연 회로(10n)의 출력의 타이밍인, (n-1)×(t1+CV/NI)+t1로부터 지연 시간 CV/NI-nT/N의 타이밍으로 천이하는 출력 신호를 출력한다. 이 출력 신호는 그 천이 타이밍이 입력 클럭 IN의 상승 천이 엣지인 클럭 사이클 개시 시점부터,
이 되고(단, n=1, 2, …, N-1), 합성 회로(13)에서는 N-1개의 내분 회로(12)로부터, tCK/N의 시간 간격으로 각각 출력되는 클럭, 및 입력 클럭을 입력하여 하나의 신호를 합성하고, 입력 클럭의 주기 tCK를 등분하여 체배한 클럭을 생성한다.
본 발명은 다른 실시 형태에 있어서, 도 10을 참조하면, 종속 형태로 복수단 (N단) 접속된 지연 시간 t1의 지연 회로(101∼10N)를 포함한 지연 회로 열에, 주기 tCK의 입력 클럭을 입력하고, 시간 N×t1만큼 지연된 신호 END가 출력되고, 입력 클럭 IN과 지연 회로 열로부터 출력되는 출력 클럭 END를 입력하고, 지연 회로 열의 지연 시간과 클럭 주기와의 시간 차 T(T=tCK-N×t1)를 상기 출력 클럭과 상기 출력 클럭에 대응하는 입력 클럭의 다음 사이클의 입력 클럭과의 위상 차로 하여 검출하고, 상기 위상 차 T만큼, 액티브 상태의 출력 신호를 출력하는 위상 차 검지 회로(14)를 포함하고 있다.
1단째부터 N단째의 제1 지연 회로(101∼10N)에 각각 대응시켜서 1번째부터 N번째의 내분 회로(121∼12N)를 포함하고 있다. 이 내분 회로(121∼12N)는 상기한 실시예의 제2 내분 회로(121∼12N)와 마찬가지의 구성으로 되어 있으며, n번째의 제1 지연 회로(10n)의 출력을 입력으로 하는 n번째의 내분 회로는 도 6을 참조하면, 방전 이전의 소정의 타이밍으로 내부 노드 N51의 용량 C에의 전원으로부터의 충전 경로를 온시키는 스위치 MP1과, 스위치 MP1이 온일 때 충전되는 용량 C의 축적 전하의 접지에의 방전 경로를 온 및 오프 제어하는 병렬 접속된 복수의 스위치 MN11∼ MN1N, MN21∼MN2N과, 용량 C의 단자 전압(내부 노드 N51의 전압)과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로 INV50을 적어도 구비하고, 복수의 스위치 MN11∼MN1N, MN21∼MN2N 중의 (N-n)개의 스위치 MN11∼MN1N-n은 위상 차 검지 회로(14)의 출력(Diff.Sig)으로 온 및 오프 제어되고, 위상 차 검지 회로(14)로 검지된 위상 차 T에 대응하는 기간만큼 온 상태가 되고, (N-n)개의 스위치 MN11∼ MN1N-n을 개재하여 접지에의 방전 경로가 형성되어 용량 C의 축적 전하가 일부 방전된다.
그리고, 축적 전하가 일부 방전된 상태의 용량 C에 대하여(Diff.Sig가 제1 값의 기간 경과 후, (N-n)개의 스위치 MN11∼MN1N-n은 오프하여, 용량 C의 전하는 유지됨), n번째의 제1 지연 회로(10n)의 출력이 천이한 시점부터, n번째의 제1 지연 회로(10n)의 출력 dn에 기초하여 온 및 오프 제어되는 N개의 스위치 MN21∼MN2N이 온되고, 용량 C의 전하를 방전하고, 용량 C의 단자 전압이 하강하여, 버퍼 회로 INV 50으로부터의 출력치가 변화한다.
제2 내분 회로에서, 복수의 스위치 MN11∼MN1N, MN21∼MN2N에 각각 접속되는스위치 MN31∼MN3N, MN41∼MN4N은 각 제어 단자에 입력되는 제어 신호 1∼제어 신호 N, 제어 신호 1B∼제어 신호 NB에 의해 온, 오프 제어되고, n번째의 제2 내분 회로는 스위치 MN31∼MN3N 중 (N-n)개가 온이 되고, 스위치 MN41∼MN4N은 어느 것이나 온 상태가 된다.
n번째의 제2 내분 회로(12)의 버퍼 회로 INV50에 있어서, 임계치에 달한 시점까지 방전할 필요가 있는 용량의 전하 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, 위상 차 검지 회로(14)의 출력(Diff.Sig)이 제1 값의 기간 중, 상기 (N-n)개의 스위치 MN11∼MN1N-n을 온으로 하고, 전하 CV로부터 위상 차 검지 회로 (14)의 출력이 제1 값의 기간 T, (N-n)개의 스위치를 온으로 하여 전류 (N-n)I로 방전하고 있으므로, 위상 차 T(Diff.Sig)로 방전 후의 용량 C의 축적 전하량은
이 된다.
이 상태에서 용량 C의 축적 전하량이, 다음으로, n번째의 제1 지연 회로의 출력 dn이 제1 값으로 천이하고 나서, 제2 내분 회로(12)의 N개의 스위치 MN21∼MN2N을 온으로 하여, 전류 N×I로 전하를 방전하고 있으며, n번째의 상기 제1 지연 회로 (10)의 출력 dn의 천이 시점부터 제2 내분 회로(12)의 버퍼 회로 INV50의 출력 신호 n-tap이 천이하기까지의 지연 시간은
이 된다.
n번째의 제2 내분 회로(12n)는 n번째의 제1 지연 회로(10n)의 출력의 타이밍인 n×t1로부터, 지연 시간 CV/NI-(N-n)×T/N의 타이밍으로 천이하는 출력 신호 n-tap을 출력한다. 이 출력 신호 n-tap은 그 천이 타이밍이 입력 클럭 IN의 상승 천이 엣지인 클럭 사이클 개시 시점부터,
가 되고(단, n=1, 2, …, N-1),
인접한 출력 신호 n-tap과, (n+1)-tap 사이의 시간 차는
t1+T/N이 되고, N개의 제2 내분 회로(121∼12N)로부터는 등간격의 위상 차(= t1+T/N)의 다상 클럭(클럭 주기는 tCK)이 출력된다.
합성 회로(13)에서는 N개의 제2 내분 회로(121∼12N)로부터, 등간격의 시간 간격으로 각각 출력되는 클럭, 및 입력 클럭을 입력하여 하나의 신호를 합성하여 체배 클럭을 생성한다.
〈실시예〉
상기한 본 발명의 실시 형태에 대하여 더욱 상세하게 설명하기 위해서, 본 발명의 실시예에 대하여 도면을 참조하여 이하에 설명한다. 도 2는 본 발명의 일 실시예의 구성을 나타내는 도면이다.
도 2를 참조하면, 제1 지연 시간 t1의 제1 지연 회로(10)와, 제1 지연 회로 (10)의 출력 신호의 상승 또는 하강 엣지를 제2 지연 시간 t2 지연시키는 제1 내분 회로(11)를 포함하는 지연 회로 유닛을 종속 형태로 복수단(N단) 구비하고, 초단에 입력되는 주기 tCK의 입력 클럭을 시간 N×(t1+t2)만큼 지연시켜서 출력하는 지연 회로 열과, 위상 차 검지 회로(14)와, 주기 검지 회로(15)를 포함하고 있다.
주기 검지 회로(15)는 고정 단 수의 링 오실레이터와, 카운터로 구성되며, 입력 클럭 IN의 1주기 중의 링 오실레이터의 발진 횟수를 카운트하여, 클럭 IN의 주기를 검출하고, 클럭 주기를 나타내는 제어 신호(16)를 출력하고, 클럭 주기에 대응시켜서 제1 지연 회로(101∼10N)와 제1 내분 회로(111∼11N)의 지연 시간을 조정한다. 또, 입력 클럭 IN이 고속인 경우, 주기 검지 회로(15)에서는 입력 클럭 IN을 분주한 신호의 1주기 중의 링 오실레이터의 발진 횟수를 카운터로 카운트함으로써 주기를 검출하는 구성으로 해도 좋다.
위상 차 검지 회로(14)는 지연 회로 열로부터 출력되는 클럭 END의 상승 천이 엣지(또는 하강 천이 엣지)와, 그 출력 클럭에 대응하는 입력 클럭의 1클럭 주기 tCK 후의 입력 클럭의 상승 엣지(또는 하강 천이 엣지)의 위상 차 T를 검출한다. 이 위상 차 T는 지연 회로 열 전체의 지연 시간과 클럭 주기 tCK의 시간 차에대응하고 있다. 위상 차 검지 회로(14)로부터는 위상 차 T(=N×(t1+t2)-tCK)의 기간(시간 폭) 액티브(예를 들면, High 레벨)가 되는 신호(Diff.Sig)가 출력된다. 클럭 주기 tCK와, 지연 시간 t1, t2, 위상 차 T 사이에는 다음과 같은 관계가 성립된다.
tCK/N=t1+t2-T/N
1∼N-1개의 지연 회로 유닛의 제1 지연 회로(101∼10N-1)에 각각 대응하여 N-1개의 제2 내분 회로(121∼12N-1)를 포함하고 있다. n번째의 제1 지연 회로(10n)의 출력을 입력으로 하는 n번째(단, n은 1 내지 N)의 내분 회로(12n)는 위상 차 검지 회로(14)의 출력으로, 병렬 접속된 방전 패스의 n개의 스위치가 n개 온하고, 위상 차 검지 회로(14)로부터 출력되는 위상 차 T에 대응하는 기간동안, 내분 회로(12n)의 용량의 축적 전하가 전류 nI로 방전되고(방전 전하=nI×T), 용량의 축적 전하가 일부 방전된 상태의 용량에 대하여, n번째의 제1 지연 회로(10n)의 출력 dn이 제1 값으로 천이한 시점부터, 병렬 접속된 N개의 방전 패스의 스위치가 온되고, 상기 용량의 전하를 전류 NI로 방전하고, 상기 용량의 단자 전압이 하강하여 상기 버퍼 회로로부터의 출력치가 변화하는 구성으로 되어 있다.
n번째의 제2 내분 회로(12)의 버퍼 회로에서, 임계치에 달한 시점까지 방출전 필요가 있는 용량의 전하 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, 위상 차 검지 회로(14)의 출력(Diff.Sig)이 제1 값의 기간 중, 상기한 바와 같이 방전 패스의 n개의 스위치를 온으로 하고 있으며, 전하 CV로부터 위상 차 검지 회로(14)의 출력이 제1 값의 기간 T, 전류 nI로 방전하고 있기 때문에, 위상 차 T (Diff.Sig)로 방전 후의 용량 C의 축적 전하량은 CV-n×I×T가 된다. 이 상태에서 용량 C의 축적 전하량이, 다음으로, n번째의 상기 제1 지연 회로의 출력이 제1 값으로 천이하고 나서, 제2 내분 회로(12)의 N개의 스위치를 온으로 하여, 전류 N×I로 전하를 방전하고 있으며, n번째의 상기 제1 지연 회로(10)의 출력 dn의 천이 시점부터, 제2 내분 회로(12)의 버퍼 회로 INV50의 출력 신호 n-tap이 천이하기까지의 지연 시간은
(CV-n×I×T)/(N×I)-CV/NI-nT/N
이 된다.
여기서, 제1 내분 회로(11)의 지연 시간 t2는 CV/NI가 된다. 즉, 제2 지연 회로(11)를 구성하는 제1 내분 회로에서, 충전된 용량을 임계치에 달한 시점까지 방전할 필요가 있는 용량의 전하 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, 입력 신호가 제2 값으로부터 제1 값으로 천이했을 때, 용량 C에 축적된 전하를 N개의 스위치 MN011∼MN01N을 온하여, 전류 NI로 방전하는 구성으로 되어 있으며, 그 지연 시간 t2는 CV/NI로 되어 있다.
n번째의 제2 내분 회로(12)는 n번째의 제1 지연 회로(10n)의 출력 타이밍(입력 클럭의 천이 엣지로부터의 타이밍)인 (n-1)×(t1+CV/NI)+t1로부터, 지연 시간 CV/ NI-nT/N의 타이밍으로 천이하는 출력 신호를 출력하고, 상기 출력 신호는 그천이 타이밍이 입력 클럭의 천이 시점부터, t1×n+(n-1)×CV/NI+CV/NI-nT/N=n(t1 +CV/NI -1/T)=n×tCK/N이 되고(단, n=1, 2, …, N-1), 합성 회로(13)에서는 N-1개의 내분 회로(12)로부터 출력되는 다상 클럭, 및 입력 클럭을 입력하여 하나의 신호를 합성하고, 입력 클럭의 주기 tCK를 N등분한 체배 클럭을 생성한다.
합성 회로(13)는 입력한 신호를 다중하여 한 개의 출력 신호 OUT로서 출력하는 회로이면 임의의 회로 구성으로도 무방하다. 예를 들면, 합성 회로(13)는 입력된 신호의 Low 레벨로부터 High 레벨에의 상승 엣지를 검출하여 소정의 펄스 폭의 신호를 생성하는 회로를 입력 신호의 개수분 포함하고, 해당 회로의 출력의 논리합을 취함으로써, 한 개의 신호로 다중시키는 구성으로 해도 좋다.
본 발명의 일 실시예에 있어서, 주기 검지 회로(15)는 장치 초기화 시 등에, 입력 클럭의 클럭 주기를 검지하고, 검지된 클럭 주기에 상당하는 제어 신호(16)를 제1 지연 회로(10), 제1 내분 회로(11)로 출력하고, 각 회로의 지연 시간을 가변 설정한다. 도 2에 도시한 구성에 있어서, 클럭 주기를 사전에 알고 있는 경우, 주기 검지 회로(15)는 생략해도 좋다.
또, 도 2에 도시한 회로 구성에서는 제2 내분 회로(12)를 N개 구비한 구성이 되고, N번째의 제2 내분 회로(12N)는 입력 클럭 IN을 1클럭 주기 tCK 지연시킨 신호가 출력된다. 즉, 제2 내분 회로(12N)의 출력 신호 N-tap은 클럭 사이클 개시 시점부터, N×tCK/N의 타이밍으로 천이하는 신호를 출력한다. 합성 회로(13)는 입력 클럭 IN 대신에, 제2 내분 회로(12N)의 출력 신호 N-tap을 이용하여 체배 신호를 생성해도 좋다.
도 3은 도 1 및 도 2를 참조하여 설명한 제1 지연 회로(10)의 구성도이다. 제1 지연 회로(10)는 그 기본 구성으로서, 짝수단의 인버터 열로 구성되어 있다 [도 3의 (a) 참조].
또한, 도 2에 도시한 실시예의 회로 구성에 있어서, 주기 검지 회로(15)에서 입력 클럭 IN의 클럭 주기를 검지하고, 해당 클럭 주기에 따라 제어 신호(16)에 의해 지연 시간을 가변 설정하는 경우, 도 3의 (b)에 도시한 바와 같이 지연 회로(인버터 열)의 지연 출력을 추출하는 탭을 제어 신호(16)에 기초하여 셀렉터(17)로 선택하는 구성으로 해도 좋다.
위상 차 검지 회로(14)는 입력 클럭 IN과, 그 입력 클럭의 1클럭 전에 지연 회로 열에 입력되어 지연 회로 열 내를 전반하여 지연되고, 지연 회로 열로부터 출력되는 클럭 펄스인 신호 END와의 위상 차(따라서, 클럭 주기 tCK와 지연 회로 열의 지연 시간의 시간 차)를 검출하고, 해당 위상 차에 대응한 시간 폭의 신호를 출력하는 회로이면 임의의 구성으로 좋고, 도 4에 해당 회로 구성의 예를 도시한다.
도 4의 (a)를 참조하면, 위상 차 검지 회로(14)는 지연 회로 열로부터 출력되는 지연 클럭 END를 반전 지연시키는 홀수단[도 4의 (a)에서는 5단]의 인버터 열 INV11∼15와, 그 인버터 열의 출력과 지연 클럭 END를 입력으로 하는 제1 NAND 회로 NAND1과, 입력 클럭 IN을 반전 지연시키는 홀수단[도 4의 (a)에서는 5단]의 인버터 열 INV21∼25와, 입력 클럭 IN과, 인버터 열의 출력을 입력으로 하는 제2 NAND 회로 NAND2와, 출력과 입력이 교차 접속된 제3, 제4 NAND 회로 NAND3, 4로 이루어지는 RS 플립플롭(「RS형 래치」라고도 함)으로 구성된다.
도 4의 (a)를 참조하여, 이 위상 차 검지 회로(14)의 동작에 대하여 설명한다. 입력 클럭 IN(클럭 펄스)이 Low 레벨로부터 High 레벨로 천이한 시점에서, 인버터 열 INV21∼25의 지연 시간만큼의 펄스 폭(Low 레벨)의 신호가 NAND2로부터 출력되고, 이를 받은 NAND4는 그 출력[위상 차 검지 회로(14)의 출력]을 High 레벨로 하고(세트 상태), NAND3은 Low 레벨을 출력하여 이 상태를 유지한다. 계속해서, 지연 회로 열로부터 출력되는 신호 END가 Low 레벨로부터 High 레벨로 천이한 시점에서, 인버터 열 INV11∼15의 지연 시간만큼의 펄스 폭(Low 레벨)의 신호가 NAND1로부터 출력되고, 이를 받은 NAND3은 그 출력을 High 레벨로 하고, 이를 받아, NAND4의 출력은 Low 레벨이 된다(리세트됨).
그 결과, 위상 차 검지 회로(14)의 RS형 플립플롭 회로로부터는 신호 END의 클럭 펄스의 상승 엣지의 타이밍으로부터, 신호 END의 클럭 펄스에 대응하는 입력 클럭(이 입력 클럭이 지연 회로 열로 지연되어 신호 END의 클럭 펄스가 출력됨)의 다음의 사이클의 입력 클럭의 상승 엣지의 타이밍까지의 기간(=위상 차 T), High 레벨의 신호가 출력된다.
도 4의 (b)를 참조하면, 위상 차 검지 회로(14)는 간이한 구성으로서, 입력 클럭을 인버터 INV1로 반전한 신호와, 신호 END를 인버터 INV2, 3으로 지연시킨 신호를 입력으로 하는 NAND5와, NAND5의 출력을 반전하는 인버터 INV5를 구비하고 있다. 이 위상 차 검지 회로(14)는 입력 클럭이 Low 레벨로, 신호 END가 High 레벨의 기간(상기 위상 차 T에 대응함), High 레벨의 신호를 출력한다. 인버터 INV4는입력 클럭 신호 IN과 신호 END를 각각 입력하는 경로의 부하 조정용 회로이다. 또, 신호 배선의 배치, 신호 지연 등의 점에서, 위상 차 검지 회로(14)를 제2 내분 회로 내에 각각 설치하도록 해도 좋다.
도 5는 본 발명의 일 실시예에 있어서의 제1 내분 회로(11)의 구성의 일례를 나타내는 도면이다. 도 5를 참조하면, 제1 내분 회로(11)는 기본적으로 도 14에 도시한 타이밍 차 분할 회로로 구성되어 있으며, 전원 VDD와 내부 노드 N1 사이에 접속되는 P 채널 MOS 트랜지스터 MP01과, 두 개의 입력단 IN1, IN2로부터의 신호를 입력하고, 출력단이 P 채널 MOS 트랜지스터 MP01의 게이트에 접속되고, 두 개의 입력단 IN1, IN2에 공통 입력되는 입력 신호가 Low일 때 P 채널 MOS 트랜지스터 MP01을 온시키는 논리합 회로 OR1과, 내부 노드 N1이 입력단에 접속된 인버터 INV03과, 내부 노드 N1과 접지 사이에 접속되고, 입력단 IN1에 입력되는 입력 신호가 각각 게이트에 공통으로 공급되는 m개의 N 채널 MOS 트랜지스터와, 내부 노드 N1과 접지 사이에 접속되고, 입력단 IN2에 입력되어 입력 신호가 각각 게이트에 공급되는 N-m개의 N 채널 MOS 트랜지스터(합계 N개의 N 채널 MOS 트랜지스터 MN011∼MN01N)를 구비하고, 내부 노드 N1과 접지 사이에 N 채널 MOS 트랜지스터와 용량으로 구성되는 직렬 회로를 복수개 병렬로 구비하고(MN11과 CAP11, MN12와 CAP12, MN13과 CAP13, MN14와 CAP14, MN15와 CAP15), 직렬 회로를 구성하는 상기 스위치(MN11∼MN15)는 주기 검지 회로(도 2의 15)로부터 출력되는 제어 신호(16)에 의해 온 및 오프되고, 클럭 주기에 따라 내부 노드 N1에 부가되는 용량의 용량치가 가변된다.
또, 도 1 및 도 2에 도시한 구성에 있어서, 도 5에 도시한 제1 내분 회로 (11)의 두 개의 입력단 IN1, IN2에는 전단의 제1 지연 회로(10)로부터의 출력 신호가 공통으로 입력된다. 다시 말하면, 제1 내분 회로(11)는 공통으로 입력되는 입력 신호가 Low 레벨일 때 온하는 P 채널 MOS 트랜지스터 MP01을 전원 VDD와, 용량이 접속되는 내부 노드 N1 사이에 접속하고, 입력 신호가 High 레벨일 때 온하는 N개의 N 채널 MOS 트랜지스터 MN011∼MN01N을 내부 노드와 접지 사이에 병렬로 접속하고, 내부 노드 N1을 반전 버퍼를 이루는 인버터 INV03에 접속한 구성으로 이루어진다.
도 5를 참조하여, 제1 내분 회로(11)의 동작에 대하여 설명한다. 입력 신호가 Low 레벨이 되고, P 채널 MOS 트랜지스터 MP01이 온이 되고, 내부 노드 N1이 전원 전압에 의해 충전되어 있는 상태에서, 인버터 INV03의 출력이 반전하기까지 방전되는 전하량 Q를 CV로 하면, 입력 신호가 Low 레벨로부터 High 레벨로 상승하고, N개의 N 채널 MOS 트랜지스터 MN011∼MN01N이 온하여, 전하량 Q를 CV를 정전류 NI로 방전하고, 내부 노드 N1의 전위가 임계치 이하가 되고, 인버터 INV03의 출력이 Low 레벨로부터 High 레벨로 상승한다. 제1 내분 회로(11)에 있어서, 입력 신호의 상승 천이로부터 출력 신호의 상승 천이의 지연 시간은 CV/NI가 된다.
N 채널 MOS 트랜지스터 MN11∼MN15의 게이트에는 주기 검지 회로(15)로부터의 제어 신호(16)가 공급되어 온, 오프 제어되고, 검지된 클럭 주기 tCK가 긴 경우에는 내부 노드 N1에 부가되는 용량치를 증가시키고, 검지된 클럭 주기가 짧은 경우에는 내부 노드 N1에 부가되는 용량치를 감소시킨다. 이러한 구성에 의해 클럭 주기에 따라 내부 노드 N1에 부가되는 용량이 가변되기 때문에, 넓은 주파수 범위의 입력 클럭에 대응할 수 있다.
또, 제1 내분 회로(11)에 있어서, 입력 신호의 논리치와 충방전의 관계는 반대로 해도 좋은 것은 물론이다. 예를 들면, N개의 P 채널 MOS 트랜지스터를 전원 VDD와 내부 노드 N1 사이에 병렬 접속하고, N개의 P 채널 MOS 트랜지스터 중 m개는 입력 IN1을 인버터로 반전한 신호가 게이트에 접속되고, N개의 P 채널 MOS 트랜지스터 중 N-m개는 입력 IN2를 인버터로 반전한 신호가 게이트에 접속되고, 내부 노드와 접지 사이에 1개의 N 채널 MOS 트랜지스터를 접속하고, 입력 IN1, IN2의 NOR를 취하는 논리 회로의 출력을 N 채널 MOS 트랜지스터의 게이트에 접속하는 구성으로 해도 좋다. 이 경우, 입력 IN1, IN2가 모두 Low 레벨일 때, 내부 노드와 접지 사이의 N 채널 MOS 트랜지스터가 온이 되고, 용량이 방전되어, 입력 IN1, IN2가 High 레벨로 천이할 때, 전원 VDD와 내부 노드 N1 사이의 P 채널 MOS 트랜지스터가 도통하여 내부 노드 N1이 충전된다. 그리고, 입력 IN1, IN2의 Low로부터 High 값으로의 천이에 대하여, 출력을 Low로부터 High로 천이시키는 경우, 내부 노드에는 인버터 대신에, 정전 버퍼 회로(또는, 인버터 2단)가 접속된다.
도 6은 본 발명의 일 실시예에 있어서의 제2 내분 회로(12)의 구성의 일례를 나타내는 도면이다. 도 6을 참조하면, 제2 내분 회로(12)는 n단째의 지연 회로 유닛의 제1 지연 회로의 출력 dn과, 그 출력 dn을 홀수단(도 6에서는 3단)의 인버터열 INV 44∼46으로 반전 지연시킨 신호로부터, 제1 지연 회로의 출력 dn이 Low로부터 High 레벨로 천이할 때, 인버터 열 INV44∼46의 지연 시간 분에 대응한 기간, Low 레벨이 되는 제1 펄스 신호를 출력하는 NAND 회로 NAND42와, 위상 차 검지 회로(14)의 출력 Diff.Sig와, 그 출력 Diff.Sig를 홀수단(도 6에서는 3단)의 인버터 열 INV41∼43으로 반전 지연시킨 신호로부터, 위상 차 검지 회로(14)의 출력 Diff.Sig가 Low 레벨로부터 High 레벨로 천이할 때, 인버터 열 INV41∼43의 지연 시간 분에 대응한 기간, Low가 되는 제2 펄스 신호를 출력하는 NAND 회로 NAND41을 구비하고, NAND 회로 NAND43, 44의 입력과 출력을 교차 접속한 순서 논리 회로로 구성되고, NAND 42로부터 출력되는 제1 펄스 신호를 NAND43이 받아 NAND43은 High 레벨을 출력하고(세트됨), NAND41로부터 출력되는 제2 펄스 신호를 NAND44가 받아 Low 레벨을 출력하는(리세트됨) RS 플립플롭 회로를 포함하고 있다.
또한, 도 6을 참조하면, 제2 내분 회로(12)는 전원 VDD와 내부 노드 N51 사이에 접속되고, NAND41로부터의 제2 펄스 신호가 Low일 때, 온되는 P 채널 MOS 트랜지스터 MP1과, 내부 노드 N51과 접지 사이에 접속되는 용량 C와, 내부 노드 N51이 입력단에 접속되어 출력단으로부터 출력 신호 (n-tap)가 추출되는 인버터 INV50을 구비하고, 내부 노드 N51에 드레인이 접속되고, 상호 병렬로 접속된 2N개의 N 채널 MOS 트랜지스터 MN11∼MN1N, MN21∼MN2N과, 2N개의 N 채널 MOS트랜지스터 MN 11∼MN1N, MN21∼MN2N의 소스에 드레인이 각각 접속되고, 소스가 접지에 접속된 2N개의 N 채널 MOS 트랜지스터 MN31∼MN3N, MN41∼MN4N을 구비하고, 2N개의 N 채널MOS 트랜지스터 중의 편측(片側) 절반의, N개의 N 채널 MOS 트랜지스터 MN11∼MN1N의 게이트에는 인버터 열 INV41∼43에서의 반전 출력을 다시 인버터 INV47로 반전한, 위상 차 검지 회로(14)의 출력 신호 Diff.Sig가 공통으로 입력되고, 2N개의 N 채널 MOS 트랜지스터 중 다른 절반의, N개의 N 채널 MOS 트랜지스터 MN21∼MN2N의 게이트에는 NAND43의 출력단(RS 플립플롭의 출력단)이 공통 접속되어 있다.
n번째의 제2 내분 회로(12)에 있어서, N 채널 MOS 트랜지스터 MN31∼MN3N, MN 41∼MN4N의 게이트에 입력되는 제어 신호 1∼N, 제어 신호 1B∼NB에 의해 N 채널 MOS 트랜지스터 MN31∼MN3N 중 n개가 온이 되고, N 채널 MOS 트랜지스터 MN41∼MN 4N은 온으로 고정되어 있다. N 채널 MOS 트랜지스터 MN41∼MN4N의 게이트는 전원 VDD에 접속해도 좋다.
도 6을 참조하여, n번째의 제2 내분 회로(12)의 동작에 대하여 설명한다. 신호 Diff.Sig가 Low 레벨로부터 High 레벨로 천이했을 때, 인버터 열 INV41∼43의 지연 시간 분에 대응한 기간, Low가 되는 제2 펄스 신호를 출력하는 NAND41의 출력을 게이트에 입력으로 하는 P 채널 MOS 트랜지스터 MP1은 NAND41의 출력이 Low의 기간 온하고, 전원으로부터의 전류로 용량 C를 충전한다.
그리고, NAND41의 출력의 Low 레벨 기간(인버터 열 INV41∼43의 지연 시간만큼의 기간)으로부터 High 레벨의 천이와 함께, 인버터 열 INV41∼43, 인버터 INV47로 지연된 신호 Diff.Sig의 High 레벨이 N 채널 MOS 트랜지스터 MN11∼MN1N의 게이트에, 위상 차 T 동안에, 인가되고, 그 동안, N 채널 MOS 트랜지스터 MN11∼MN1N이 온하고, 드레인이 N 채널 MOS 트랜지스터 MN11∼MN1N의 소스에 접속되고, 소스가접지에 접속되고, 게이트에 제어 신호 1∼N이 입력되는 N 채널 MOS 트랜지스터 MN31∼MN3N 중, 제어 신호로 온이 된 n개의 N 채널 MOS 트랜지스터의 패스를 개재하여 용량 C의 축적 전하가 일부 방전된다.
n번째의 지연 회로의 출력 dn을 입력으로 하는 n번째의 제2 내분 회로(12n)에서는 N 채널 MOS 트랜지스터 MN31∼MN3N 중, 제어 신호로 온이 된 n개의 N 채널 MOS 트랜지스터(드레인 전류 I)를 개재하여 용량 C가 기간 T 동안에 방전되고, 그 결과, 인버터 INV50이 반전하기까지의 전하는 CV-nTI가 된다.
신호 Diff.Sig의 High 레벨 기간은 T이고, 기간 T가 경과한 후, 인버터 INV47의 출력은 Low 레벨이 되고, 인버터 INV47의 출력을 게이트에 입력하는 N 채널 MOS 트랜지스터 MN11∼MN1N은 어느 것이나 오프 상태가 되고, 방전 경로는 오프된다. 이 때문에, 용량 C의 축적 전하는 CV-nTI로 유지된다. 또, 용량 C에 축적된 전하의 누설 전류에 의한 전압 강하는 회로 동작 주파수로부터 무시할 수 있는 것으로 한다. 다시 말하면, 누설 전류에 의한 전압 강하가 문제가 되기 전에, 다음의 방전 동작이 행해진다.
즉, n번째의 제1 지연 회로(10)의 출력 dn의 Low 레벨로부터 High 레벨로의 상승 천이 시에, 인버터 열 INV44∼46의 지연 시간 상당의 기간, NAND42는 Low 레벨을 출력하고, 이를 받아, RS 플립플롭 회로를 구성하는 NAND43의 출력이 High 레벨이 되고(세트 상태는 리세트될 때까지 유지됨), NAND43의 출력이 게이트에 접속된 N 채널 MOS 트랜지스터 MN21∼MN2N을 온하고, 드레인이 N 채널 MOS 트랜지스터MN21∼MN2N의 소스에 접속되고, 소스가 접지되고, 게이트에 제어 신호가 입력되는 N 채널 MOS 트랜지스터 MN41∼MN4N은 항상 도통 상태로 되어 있기 때문에, 용량 C의 축적 전하 CV-nTI를 전류 NI로 방전하게 된다.
이 때문에, n번째의 제1 지연 회로(10)의 출력 dn의 Low 레벨로부터 High 레벨로의 천이 타이밍으로부터, 지연 시간 (CV-nTI)/NI 경과한 타이밍으로, n-tap 신호가 Low 레벨로부터 High 레벨로 천이한다.
제2 내분 회로(12)에 있어서, 입력 신호의 논리와 용량의 충전, 방전 관계를 도 6에 도시한 것으로 반대로 해도 무방한 것은 물론이다. 이 경우, 도 6의 내부 노드 N51과 접지 사이에 접속된 N 채널 MOS 트랜지스터를 내부 노드 N51과 전원 VDD 사이에 접속되는 P 채널 MOS 트랜지스터로 하고, 전원 VDD와 내부 노드 N51 사이에 접속되는 P 채널 MOS 트랜지스터를 내부 노드 N51과 접지 사이에 접속되는 N 채널 MOS 트랜지스터로 치환하고, 도 6의 NAND41의 출력을 인버터로 반전한 신호를 내부 노드 N51과 접지 사이에 접속되는 N 채널 MOS 트랜지스터에 접속하고, 인버터 INV47의 출력 신호, NAND43의 출력 신호를 각각 인버터로 반전한 신호를 치환된 P 채널 MOS 트랜지스터의 게이트에 접속하고, 제어 신호 1, 2, N, 제어 신호 1B, 2B, NB는 P 채널 MOS트랜지스터의 게이트에 접속되기 때문에, Low 레벨일 때 액티브가 되어, P 채널 MOS 트랜지스터가 온한다.
제2 내분 회로(12)에 있어서, P 채널 MOS 트랜지스터 MP1을 온하는 타이밍으로 리세트되고, 제1 지연 회로(10n)의 출력 신호 dn의 High 레벨로의 천이로 세트되는 NAND43, NAND44로 구성되는 RS 플립플롭 회로 대신에, 제1 지연 회로(10n)의 출력 신호 dn의 Low 레벨로부터 High 레벨로의 천이로 High 레벨의 출력 신호를 N 채널 MOS 트랜지스터 MN21∼MN2N의 게이트에 출력하고, 제1 지연 회로(10n)의 출력 신호 dn의 High 레벨로부터 Low 레벨로의 천이로, Low 레벨의 출력 신호를 N 채널 MOS 트랜지스터 MN21∼MN2N의 게이트에 출력하는 회로 구성으로 해도 좋다. 이 경우, n번째의 제2 내분 회로(12n)로부터 출력되는 출력 신호 n-tap은 제1 지연 회로 (10n)의 출력 신호 dn의 High 레벨로부터 Low 레벨로의 천이에 동기하여, High 레벨로부터 Low 레벨로 천이하고, 1 내지 N의 제2 내분 회로(121∼12N)로부터 출력되는 1-tap∼N-tap은 위상이 tCK/N마다 어긋난 다상 클럭이 된다.
도 7은 본 발명의 일 실시예에 있어서, 입력 클럭 IN의 주기 tCK를 4등분 (N=4)하는 경우의 동작 원리를 설명하기 위한 모식도이다. 도 7을 참조하여, 본 발명의 일 실시예의 동작 원리에 대하여 설명한다.
제1 지연 회로(10)의 지연 시간을 t1, 제1 내분 회로(11)의 지연 시간을 t2로 하면, 지연 회로 열의 지연 시간은 4×(t1+t2)가 되고, 위상 검지 회로(14)로 검지되는 위상 차 T는
T=4×(t1+t2)-tCK,
따라서,
tCK/4=t1+t2-T/4가 된다.
1번째의 제2 내분 회로(121)는 1번째의 제1 지연 회로(101)의 출력을 받아, t2-T/4의 지연 시간으로 신호 1-tap을 출력한다. 이 때문에, 입력 클럭 IN의 Low로부터 High로의 천이 시점(클럭 사이클 개시 시점)으로부터 신호 1-tap이 출력되기까지의 시간은 t1+t2-T/4가 되고, tCK/4가 된다.
2번째의 제2 내분 회로(122)는 2번째의 제1 지연 회로(102)의 출력을 받아, t2-2×T/4의 지연 시간으로 신호 2-tap을 출력한다. 이 때문에, 클럭 사이클 개시 시점부터 신호 2-tap이 출력되기까지의 시간은 t1+t2+t1+t2-2×T/4가 되고, 2×tCK/4가 된다.
3번째의 제2 내분 회로(123)는 3번째의 제1 지연 회로(103)의 출력을 받아, t2-3×T/4의 지연 시간으로 신호 3-tap을 출력한다. 이 때문에, 클럭 사이클 개시 시점부터 신호 3-tap이 출력되기까지의 시간은 t1+t2+t1+t2+t1+t2+t2-3×T/4가 되고, 3×tCK/4가 된다.
도 8은 도 7을 참조하여 설명한 입력 클럭 IN의 주기 tCK를 4등분(N=4)하는 구성으로 한 경우의 동작을 설명하기 위한 타이밍차트이다. IN은 입력 클럭, d1∼d4는 1∼4번째의 제1 지연 회로(101∼104)의 출력, END는 4번째의 제1 내분 회로(114)의 출력, Diff.Sig는 위상 검지 회로(14)의 출력, 1-tap∼3-tap은 1 내지 3번째의 제1 내분 회로(121∼123)의 출력, OUT은 합성 회로(13)에 의해서 한 개의 출력으로 다중된 체배 클럭이다.
도 8에 도시한 바와 같이 1클럭 주기를 4등분한 주기의 클럭을 출력하는 경우(N=4), 1 내지 3번째의 제1 내분 회로(121∼123)의 출력 1-tap∼3-tap의 Low로부터 High로의 천이 엣지는 tCK/4, 2tCK/4, 3tCK/4가 된다.
또, 합성 회로(13)에 있어서, tCK/4주기의 4체배 클럭을 생성하는 대신에, 입력 클럭과 2-tap, 또는 2-tap과 3-tap으로부터 tCK/2주기의 2체배 클럭을 생성해도 좋은 것은 물론이다.
이와 같이 본 발명에 따르면, 귀환 회로 구성을 이용하지 않고 입력 클럭의 주기 tCK를 등분한 시간 간격으로 천이하는 복수의 클럭(다상 클럭), 및 입력 클럭에 동기한 체배 클럭을 생성할 수 있다.
다음으로, 본 발명의 다른 실시예에 대하여 설명한다. 도 9는 본 발명의 다른 실시예에 따른 제2 내분 회로(12)의 구성을 나타내는 도면이다. 상기 실시예에서는 복수의 제2 내분 회로(12)는 그 회로 구성을 공통으로 하고 (복수의 제2 내분 회로는 동일 구성의 내분 회로를 복수개 배치함으로써 구성됨), 제2 내분 회로에 입력되는 제어 신호 1∼N, 제어 신호 1B∼NB로 온, 오프시키는 스위치(N 채널 MOS 트랜지스터 MN31∼MN3N, MN41∼MN4N)를 각 제2 내분 회로(12)로 바꿈으로써, 각 제2 내분 회로(12)의 타이밍의 내분비를 다르게 하고 있다. 즉, 1번째의 제2 내분 회로(121)에서는 제어 신호에 의해 N 채널 MOS 트랜지스터 MN31∼MN3N 중 1개의 트랜지스터를 온으로 하고, N 채널 MOS 트랜지스터 MN41∼MN4N을 전부 온으로 하고, 2번째의 제2 내분 회로(122)에서는 제어 신호에 의해 N 채널 MOS 트랜지스터 MN31∼MN3N 중 2개의 트랜지스터를 온으로 하고, N 채널 MOS 트랜지스터 MN41∼MN4N을 전부 온으로 하고, 이하 마찬가지로, n번째의 제2 내분 회로(12n)에서는 제어 신호에 의해 N 채널 MOS 트랜지스터 MN31∼MN3N 중 n개의 트랜지스터를 온으로 하고, N 채널 MOS 트랜지스터 MN41∼MN4N을 전부 온으로 하고 있다.
본 실시예에서는 1번째의 제2 내분 회로(121)에서는 내부 노드 N51과 접지 사이에 접속되는 N 채널 MOS 트랜지스터로서, 하나의 N 채널 MOS 트랜지스터 MN11과, N개의 N 채널 MOS 트랜지스터 MN21∼2N을 구비하고, 위상 차 검지 회로(14)로부터 출력되는 Diff.Sig를 인버터 열 INV41∼43, INV47로 지연시킨 신호가 하나의 N 채널 MOS 트랜지스터 MN11에 입력되고, RS 플립플롭 회로를 구성하는 NAND43의 출력이 N개의 N 채널 MOS 트랜지스터 MN21∼2N의 게이트에 입력되고, n번째의 제2 내분 회로(12n)에서는 내부 노드 N51과 접지 사이에 접속되는 N 채널 MOS 트랜지스터로서, n개의 N 채널 MOS 트랜지스터 MN11∼MN1n과, N개의 N 채널 MOS 트랜지스터 MN21∼ MN2N을 구비하고, 위상 차 검지 회로(14)로부터 출력되는 Diff.Sig를 인버터 열 INV41∼43, INV47로 지연시킨 신호가 n개의 N 채널 MOS 트랜지스터 MN11 ∼MN1n에 입력되고, RS 플립플롭 회로를 구성하는 NAND43의 출력이 N개의 N 채널 MOS 트랜지스터 MN21∼MN2N의 게이트에 입력되는 구성으로 된다.
본 실시예에서는 복수의 제2 내분 회로(121∼12n)는 각각, 그 회로 구성이 서로 다르지만, 상기 실시예와 비교하여 소자 수를 감축하고 있다.
또, 제2 내분 회로(12)에 있어서, n개의 N 채널 MOS 트랜지스터 MN11∼MN1n의 소스와 접지 사이, N개의 N 채널 MOS 트랜지스터 MN21∼MN2N의 소스와 접지 사이에 정전류원을 삽입해도 좋은 것은 물론이다.
상기한 바와 같이 구성되는 본 발명에 따르면, 외부 입력되는 클럭의 주기를 등분할한 타이밍으로 천이하는 클럭, 및 그 입력 클럭에 동기한 체배 클럭을 생성하는 것이며, PLL 회로와 같이 발진기의 분주 출력을 귀환시켜서 입력 클럭과의 위상을 정합하는 구성을 취하지 않기 때문에, 입력 클럭 IN이 공급되고 나서 그 클럭을 지연시킨 클럭과, 다음의 사이클의 클럭과의 위상 차 T를 검출한 후, 즉시, 입력 클럭에 동기한 체배 클럭을 출력할 수 있다.
본 발명의 또 다른 실시예에 대하여 설명한다. 도 10은 본 발명의 다른 실시예의 구성도이다. 도 10을 참조하면, 종속 형태로 N단 접속되어 있는 지연 시간 t1의 제1 지연 회로(101∼10N)로 구성되는 지연 회로 열을 구비하고, 이 지연 회로 열에는 초단의 제1 지연 회로(101)로부터, 클럭 주기 tCK의 입력 클럭 IN이 입력되고, 지연 회로 열의 최종 단의 제1 지연 회로(10N)로부터 출력되는 출력 클럭 END와, 지연 회로 열에 입력되는 입력 클럭 IN으로부터 지연 회로 열의 지연 시간(=N×t1)과, 입력 클럭의 클럭 주기 tCK와의 시간 차에 대응하는 위상 차 T(T=tCK-N ×t1)를 검출하는 위상 차 검지 회로(4)를 포함하고 있다. 1단째부터 N단째 상기 제1 지연 회로(101∼10N)의 출력을 각각 입력하는 제2 내분 회로(121∼12N)를 N개 구비하고, n번째(단, n은 1 내지 N의 플러스 정수)의 제2 내분 회로(12n)는 위상 차검지 회로(14)로 검출된 위상 차 T에 기초하여 대응하는 n단째의 제1 지연 회로 (10n)의 출력의 천이 엣지를 상기 제2 내분 회로의 고유의 지연 시간(td, 후술하는 CV/NI)에서 (N-n)×T/N을 뺀 시간만큼 지연시켜서 출력하고, 1 내지 N번째의 제2 내분 회로(121∼12N)는 입력 클럭의 클럭 사이클의 개시 시점부터, n×t1+tpd-(T-n×T/N)지연된 타이밍으로 상승 또는 하강 천이하는 신호를 각각 출력하고, 1 내지 N번째의 상기 제2 내분 회로(121∼12N)의 출력으로부터, 시간 간격(위상 차) t1+T/N의 다상 클럭(클럭의 주기는 tCK)이 생성되는 구성으로 된다.
본 실시예에 있어서는 상기 실시예의 지연 회로 열로부터 제1 내분 회로(11)를 생략하고, 지연 회로 열의 지연 시간이 클럭 주기 tCK보다 짧은 경우, 같은 시간 간격으로 이격한 다상 클럭을 생성하고 있다.
위상 차 검지 회로(14)는 도 4에 도시한 회로 구성이 되고, 예를 들면 도 4의 (a)의 IN 입력으로 도 10의 출력 클럭 END를 공급하고, 도 4의 (a)의 END 입력으로 도 10의 입력 클럭 IN이 공급되고, 위상 차 검지 회로(14)로부터는 출력 클럭 END의 상승 천이로 High가 되고, 입력 클럭 IN의 상승 천이로 Low 레벨이 되는 신호가 출력된다. 도 10의 주기 검지 회로(15)는 상기 실시예의 것과 마찬가지의 구성이 되고, 도 10의 제1 지연 회로(10)는 도 3을 참조하여 설명한 상기 실시예의 것과 마찬가지의 구성으로 된다.
제2 내분 회로(12)는 도 6, 도 9를 참조하여 설명한 상기 실시예의 제2 내분 회로(12)의 구성과 마찬가지로 되어 있다. 그러나, 1 내지 N번째의 제2 내분 회로(121∼12N)에서의 지연 시간의 대소 관계의 설정이 상기 실시예와 서로 다르다. 즉, 본 실시예에서는 1번째의 제2 내분 회로(121)로부터 제N번째의 내분 회로(12N)에 따라, 지연 시간이 순서대로 T/N씩 증가하고 있으며, 제N번째의 내분 회로(12N)에서 최대의 지연 시간으로 되어 있다.
n번째의 제2 내분 회로(12n)는 도 6을 참조하면, 회로 내의 용량 C의 충전 패스를 온 및 오프 제어하는 제1 스위치(P 채널 MOS 트랜지스터 MP1)와, 용량 C의 방전 패스를 온 및 오프 제어하는 병렬 접속된 복수의 제2 스위치(N 채널 MOS 트랜지스터 MN11∼MN1N, MN21∼MN2N)와, 용량 C의 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로(도 6에서는 반전형 인버터 INV50)를 포함하고, 복수의 제2 스위치(N 채널 MOS 트랜지스터 MN11∼MN1N) 중의 N-n개의 제2 스위치는 위상 차 검지 회로(14)의 출력(Diff.Sig)에 의해 온 및 오프 제어되고, 위상 차 검지 회로(14)에서 검출된 위상 차 T에 대응하는 기간동안, 온 상태가 되어 용량 C의 축적 전하가 일부 방전되고, 축적 전하가 일부 방전된 상태의 용량 C에 대하여, n번째의 제1 지연 회로(10n)의 출력 dn이 천이한 시점부터, 제1 지연 회로(10n)의 출력 dn에 의해 온 및 오프 제어되는 N개의 제2 스위치(N 채널 MOS 트랜지스터 MN21 ∼MN2N)가 온되고, 용량 C의 전하가 방전되어 용량 C의 단자 전압이 하강하고, 버퍼 회로(도 6의 인버터 INV50)로부터의 출력치가 변화한다. 또, 제2 내분 회로 (12)를 도 6에 도시한 회로 구성으로 한 경우, 복수의 제2 스위치(N 채널 MOS 트랜지스터 MN11∼MN1N) 중의 N-n개의 제2 스위치는 High 레벨의 제어 신호 1∼제어 신호 N-n이 제어 단자에 입력되어 온 상태가 된 스위치군(N 채널 MOS 트랜지스터 MN31∼MN3N 중의 N-n개)을 개재하여 접지에 접속되고, 스위치군(N 채널 MOS 트랜지스터 MN31∼MN3N) 중 남은 n개의 스위치는 제어 신호에 의해 오프 상태로 설정되어 있다. 제1 지연 회로(10n)의 출력 dn에 의해 온 및 오프 제어되는 N개의 제2 스위치 (N 채널 MOS 트랜지스터 MN21∼MN2N)는 제어 신호 1B∼제어 신호 NB에 의해 항상 온 상태로 된 스위치(N 채널 MOS 트랜지스터 MN41∼MN4N)를 개재하여 접지에 접속된다.
n번째의 제2 지연 회로(10n)에서, 용량 C가 충전된 상태로부터 버퍼 회로(도 6의 인버터 INV50)의 출력이 반전하기까지 방전되는 전하를 CV로 하면, N-n개의 제2 스위치가 위상 차 검지 회로(14)의 출력(Diff.Sig)에 의해 지연 회로 열의 출력 END의 상승으로부터 다음의 클럭 사이클의 입력 클럭 IN의 상승까지의 동안의 기간 T는 온 상태가 된다.
온 상태가 된 제2 스위치에 흐르는 전류(N 채널 MOS 트랜지스터의 드레인 전류)를 I로 하면, 그 동안, (N-n)×IT 분의 전하가 방전되고, 계속해서 n번째의 제1 지연 회로(10n)의 출력 dn이 천이한 시점부터, 제1 지연 회로(10n)의 출력 dn에 의해 온 및 오프 제어되는 N개의 제2 스위치(도 6의 MN21∼MN2N)가 온되고, 용량 C의 전하(CV-(N-n)×IT)가 전류 NI로 방전되고, 용량 C의 단자 전압이 하강하여 버퍼 회로(도 6의 인버터 INV50)로부터의 출력치가 변화한다.
제1 지연 회로(10n)의 출력 dn[제2 내분 회로(12n)의 입력]이 Low 레벨로부터 High 레벨로 천이하고 나서 제2 내분 회로(12n)의 출력이 Low 레벨로부터 High레벨로 천이하기까지의 전반 지연 시간은
(CV-(N-n)×IT)/NI
=CV/NI+(n-N)T/N
으로 주어진다.
즉, 1번째의 제2 내분 회로(121)로부터 제N번째의 내분 회로(12N-1)에 따라, 지연 시간은 차례로, T/N씩 증가하고 있다.
1번째의 제2 내분 회로(121)의 출력 1-tap은 클럭 사이클의 개시 시점으로부터,
t1+CV/NI+(1-N)T/N,
2번째의 제2 내분 회로(122)의 출력 2-tap은 클럭 사이클의 개시 시점으로부터,
2t1+CV/NI+(2-N)T/N,
N-1번째의 제2 내분 회로(12N-1)의 출력 (N-1)-tap은 클럭 사이클의 개시 시점으로부터
(N-1)×t1+CV/NI+(N-1-N)T/N,
N번째의 제2 내분 회로(12N)의 출력 N-tap은 클럭 사이클의 개시 시점으로부터,
N×t1+CV/NI
의 타이밍으로 각각 출력된다. 여기서, CV/NI는 N개의 제2 내분 회로(121∼12N)에 고유의 지연 시간이다.
제2 내분 회로(121∼12N)로부터의 출력 1-tap∼N-tap은 인접한 출력간의 시간 차가
t1+T/N
으로 되어 있으며, 등간격(등위상 차)으로 천이하는 다상 클럭이 얻어진다. 다음의 클럭 사이클에 있어서도, 1번째의 제2 내분 회로(121)의 출력 1-tap은 클럭 사이클의 개시 시점으로부터,
t1+CV/NI+(1-N) T/N
의 타이밍으로 천이하고, 출력 1-tap은 주기 N×t1+T=tCK의 클럭이 된다. 제1 내지 제N의 제2 내분 회로(122∼12N)로부터의 각각의 출력 2-tap∼N-tap의 주기도 마찬가지가 된다.
합성 회로(13)는 입력 클럭 IN과, 제2 내분 회로(121∼12N)로부터의 출력 1-tap∼N-tap으로부터 한 개의 신호로 합성하여 체배 클럭을 출력한다. 또, 합성 회로(13)에 있어서, 제2 내분 회로(121∼12N)로부터의 N개의 출력 1-tap∼N-tap을 이용하여 클럭 주기 tCK를 N분할한 주기의 N체배 클럭을 생성하거나, 또는 예를 들면 제2 내분 회로(121∼12N)로부터의 N개의 출력을 1개 걸러 이용하여(신호간의 위상 차는 2t1+2/T) 클럭 주기 tCK를 N/2 분할한 주기의 N/2체배 클럭을 생성하거나 하는 것은 임의이다.
도 11은 도 10에 도시한 본 발명의 다른 실시예에 있어서, 지연 시간 td의 제1 지연 회로를 종속 형태로 4(N=4)단 접속하여 지연 회로 열을 구성한 경우의 동작의 일례를 나타내는 타이밍도이다. 지연 회로 열의 출력 END와 다음 사이클의 입력 클럭의 위상 차 T는 클럭 주기 tCK에서 4td를 뺀 값이고, 1번째의 제2 내분 회로(121)로부터 제N번째의 내분 회로(12N-1)에 따라, 그 지연 시간이 차례로 T/4씩 증가하고 있다.
제2 내분 회로(12n)의 입력이 Low 레벨로부터 High 레벨로 천이하고 나서 제2 내분 회로(12n)의 출력이 Low 레벨로부터 High 레벨로 천이하기까지의 전반 지연 시간은 CV/4I+(n-4)T/4로 주어진다.
1번째의 제2 내분 회로(121)의 출력 1-tap은 클럭 사이클의 개시 시점으로부터, td+CV/4I-3T/4,
2번째의 제2 내분 회로(122)의 출력 2-tap은 클럭 사이클의 개시 시점으로부터, 2td+CV/4I-2T/4,
3번째의 제2 내분 회로(123)의 출력 3-tap은 클럭 사이클의 개시 시점으로부터, 3×td+CV/4I-T/4,
4번째의 제2 내분 회로(124)의 출력 4-tap은 클럭 사이클의 개시 시점으로부터, 4×td+CV/4I
의 타이밍으로 출력된다. 다음의 클럭 사이클에 있어서도, 1번째의 제2 내분 회로(121)의 출력 1-tap은 클럭 사이클의 개시 시점부터, td+CV/4I-3T/4의 타이밍으로 천이하고, 출력 1-tap의 주기는 4×td+T=tCK가 되고, 내분 회로(122∼124)로부터의 출력 2-tap∼4-tap의 주기에 대해서도 마찬가지가 된다.
제2 내분 회로(121∼124)로부터의 출력 1-tap∼4-tap은 인접한 출력간의 시간 차가 t1+T/4로 되어 있으며, 출력 1-tap과 출력 4-tap의 사이는 클럭 주기 tCK가 되고, 등간격으로 천이하는 다상 클럭이 얻어지며, 합성 회로(13)로부터는 입력 클럭을 4체배한 출력 신호 OUT가 출력된다.
본 발명의 클럭 제어 회로는 회로 구성을 간이화하고, PLL 회로를 이용한 경우에 비하여, 회로 규모를 감축하고, 외부 클럭 등의 동기에 필요한 시간을 단축하고 있다. 이 때문에, 내부 회로가 내부 클럭 신호에 동기하여 동작하는 반도체 집적 회로 장치(LSI)에 있어서, 외부 클럭으로부터 그 외부 클럭에 동기한 내부 클럭을 생성하는 클럭 제어 회로에, 본 발명을 적용하기에 적합하다.
본 발명을 반도체 집적 회로 장치에 실시한 예로서, 클럭 단자로부터 입력 버퍼를 개재하여 입력되는 외부 클럭에 동기한 다상의 클럭, 또는 체배 클럭을 생성하고, 생성한 클럭을 내부 클럭으로 하여, 클럭 드라이버로부터 반도체 집적 회로 장치의 내부 회로를 이루는 동기 회로(순서 회로)에 공급하는 클럭 제어 회로를 포함한 반도체 집적 회로 장치에서, 클럭 제어 회로로서, PLL 회로 대신에, 도 1, 도 2, 도 10 등에 도시한 실시예에 입각하여 설명한 본 발명에 따른 클럭 제어 회로를 포함함으로써, 회로 규모의 감축, 동기에 필요한 시간의 단축에 있어서, 현저한 효과를 발휘한다. 반도체 집적 회로 장치의 클럭 제어 회로에서, 입력 클럭 IN은 입력 버퍼를 개재하여 입력된 외부 클럭으로 이루어지고, 내부 클럭으로서 다상 클럭을 공급하는 경우, 복수의 제2 내분 회로(12)의 출력이 이용되고, 체배 클럭을 공급하는 경우, 합성 회로(13)로부터의 체배 출력 신호가 이용된다.
또한, 본 발명은 수정 발진 회로 등으로부터 공급되는 클럭을 외부 클럭으로서 입력하여 그 체배 클럭을 생성하는 장치, 또는 클럭 주기 tCK를 등분할한 타이밍으로 신호를 생성하는 타이밍 생성 장치, 또는 주파수 가변의 펄스 신호를 생성하는 신호 생성 장치 등에 이용하기에 적합하다.
[발명의 또 다른 실시 형태]
본 발명의 또 다른 실시 형태와 실시예에 대하여 이하에 설명한다. 상기 실시예에서는 지연 회로 열의 출력 END와 입력 클럭 IN의 위상 차 T=(N×(t1+t2)-tCK)를 위상 차 검지 회로(14)에서 검출하고, 이 위상 차 T를 제2 내분 회로(12)의 용량의 축적 전하로 기억하는 구성으로 했으나, 이하에 설명하는 각 실시예에서는 상기 실시예의 위상 차 검지 회로(14)를 이용하지 않는 구성으로 한 것이다.
본 발명은 다른 실시 형태에 있어서, 지연 회로가 복수단 종속 형태로 접속된 제1 지연 회로 열(도 17의 101∼10N)과, 지연 회로가 복수단 종속 형태로 접속된 제2 지연 회로 열(도 17의 10N+1∼102N)을 구비하고, 제1 지연 회로 열의 초단의 지연 회로(도 17의 101)로부터 입력된 입력 클럭은 제1 지연 회로 열을 전반하여 제1지연 회로 열의 최종 단을 이루는 지연 회로(도 17의 10N)로부터 출력되어, 제2 지연 회로 열의 초단의 상기 지연 회로(도 1 7의 10N+1)에 입력되어 제2 지연 회로 열을 전반하고, 제1, 및 제2 지연 회로 열의 각 단의 지연 회로에 대응하여 병설되어 있으며, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 복수의 내분 회로(도 17의 120∼12N)를 포함하고, 병설되는 복수의 내분 회로(도 17의 120∼12n) 중 1번째의 내분 회로(도 17의 120)에는 제1 지연 회로 열로부터 출력되고, 상기 제2 지연 회로 열의 초단의 지연 회로에 입력되는 클럭(dN)과 다음 사이클의 입력 클럭(IN)이 입력되고, n+1번째(단, n+1은 2이상이고 제1 지연 회로 열의 최종 단의 지연 회로의 단 수 이하)의 내분 회로(도 17의 12n)에는 그 내분 회로에 대응하는 제2 지연 회로 열의 n단째의 지연 회로(도 17의 10N+n)의 출력(d(N+n))과, 다음 사이클의 입력 클럭을 입력한 상기 제1 지연 회로 열의 n단째의 지연 회로(도 17의 10n)의 출력(dn)이 입력된다. 복수의 내분 회로(도 17의 120∼12N)의 내분비는 상기 내분 회로의 순서에 대응하여 단위 값마다 대(大)로 설정되어 있으며, 입력 클럭의 주기를 tCK로 하고, 제1 지연 회로 열의 최종 단의 지연 회로의 단 수를 N단으로 하고, 상기 각 지연 회로의 지연 시간을 td로 하여, T=tCK-N×td인 경우, 복수의 상기 내분 회로는 순서대로, 각각의 지연 시간을 단위 시간 T/N마다 증가시키고 있으며, 서로 이웃한 두 개의 내분 회로의 출력의 위상 차는 tCK/N이 되고, 1번째의 상기 내분 회로의출력과 N번째 상기 내분 회로의 출력의 시간 차는 상기 입력 클럭의 주기 tCK인 구성이 된다.
N단의 제1, 제2 지연 회로 열을 연결하고 2단의 하나의 지연 회로 열로 해도 무방하다. 또한, 각 지연 회로의 지연 시간은 동일(td)하게 된다. 이 경우, 지연 시간이 동일한 지연 회로가 2N단 종속 형태로 접속된 지연 회로 열(도 17의 101∼102N)을 구비하고, 입력 클럭이 초단의 지연 회로(도 17의 101)에 입력되어 종속 형태로 접속된 상기 지연 회로를 전반하고, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비(내분비는 서로 다름)로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로(도 17의 120∼12N-1)를 적어도 N개 구비하고, i번째(단, i는 0∼N의 정수)의 내분 회로에는 (N+i)단째의 상기 지연 회로의 출력과, 다음 사이클의 입력 클럭의 i단째의 지연 회로의 출력(0단째 경우, 입력 클럭)이 입력되고, 0번째 내지 (N-1)번째의 내분 회로(120∼12N-1)로부터는 상기 입력 클럭의 주기를 N 등분한 위상 차의 다상 클럭이 출력된다. 0번째 내지 (N-1)번째의 내분 회로로부터 출력되는 다상 클럭을 입력하여 하나의 신호로 합성하는 합성 회로(도 17의 13)를 포함하고, N체배 클럭을 출력하는 구성으로 해도 무방하다.
본 발명은 또 다른 실시 형태에 있어서, 지연 시간이 동일한 지연 회로가 N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제1 지연 회로 열(도 19의 101∼1ON)과, 지연 시간이 동일한 지연 회로가 N단 종속 형태로 접속된 제2 지연 회로열(도 19의 10N+1∼102N)을 구비하고, 입력 클럭(IN)은 상기 제1 지연 회로 열의 초단의 상기 지연 회로에 입력되고, 상기 제1 지연 회로 열의 각 지연 회로의 출력을 입력으로 하여 이 중 하나를 체배 수 결정 신호(도 19의 18)로 지정된 체배 수 K(단, K는 1 이상 N 이하의 정수)에 따라 선택 출력하는 선택 회로(도 19의 19)를 포함하고 있다. 이 선택 회로(도 19의 19)의 출력은 상기 제2 지연 회로 열의 초단의 지연 회로(도 19의 10N+1)에 입력된다. 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 병설하고(도 19의 120∼12N-1), 상기 각 내분 회로의 내분비는 서로 다르고, 상기 체배 수 결정 신호로 지정된 체배 수 K로 규정된다.
0번째의 내분 회로(도 19의 120)에는 선택 회로(도 19의 19)의 출력과 다음 사이클의 입력 클럭(IN)이 입력되고, i번째(단, i는 1∼N의 정수)의 내분 회로(도 19의 12i)에는 제2 지연 회로 열의 i단째의 지연 회로(도 19의 12N+i)의 출력과, 다음 사이클의 클럭의 상기 제1 지연 회로 열의 i단째의 지연 회로(도 19의 12i)의 출력이 입력되고, 0번째 내지 (K-1)번째의 상기 내분 회로로부터는 상기 입력 클럭의 주기를 K등분한 위상 차의 다상 클럭이 출력된다. K개의 상기 내분 회로로부터 출력되는 다상 클럭을 합성 회로에 입력하여 하나의 신호로 합성하여 K체배 클럭을 출력하도록 해도 무방하다.
본 발명은 또 다른 실시 형태에 있어서, 지연 시간이 동일한 지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제1 지연 회로 열(도 20의 101∼ 102N)을 구비하고, 정상(正相) 클럭(CLK)이 초단의 지연 회로(도 20의 101)에 입력되어 제1 지연 회로 열을 전반하고, 지연 시간이 동일한 지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제2 지연 회로 열(도 20의 10B1∼10B2n)을 구비하고, 역상(逆相) 클럭(CLKB)은 제2 지연 회로의 초단의 지연 회로(도 20의 10B1)에 입력되어 제2 지연 회로 열을 전반하고, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 N+1개의 내분 회로로 구성되는 제1, 제2군의 내분 회로를 포함하고, 제1, 제2군의 내분 회로의 각각에 있어서, N+1개의 상기 내분 회로의 내분비는 서로 다른 값으로 설정되어 있다.
제1군의 내분 회로의 0번째의 내분 회로(도 20의 120)에는 상기 제2 지연 회로 열의 N단째의 상기 지연 회로(도 20의 10BN)의 출력 (dN+π)과 다음 사이클의 정상 클럭(CLK)이 입력되고, 제1군의 내분 회로의 i번째(단, i는 1∼N의 정수)의 내분 회로(도 20의 12i)에는 상기 제2 지연 회로 열의 (N+i)단째 지연 회로(도 20의 10BN+i)의 출력 (d(N+i)+π)과, 다음 사이클의 정상 클럭이 입력되는 제1 지연 회로 열의 i단째의 상기 지연 회로(도 20의 10N+i)의 출력 (d(N+i))이 입력되고, 상기 제1군의 내분 회로의 0번째 내지 N번째의 내분 회로(도 20의 120∼12N)로부터는 상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상(N상) 클럭이 출력된다.
제2군의 내분 회로의 0번째의 내분 회로(도 20의 12BO)에는 상기 제1 지연 회로 열의 N단째 상기 지연 회로(도 20의 10N)의 출력 (dN)과 다음 사이클의 역상 클럭 (CLKB)이 입력되고, 제2군의 내분 회로의 i번째(단, i는 1∼N의 정수)의 상기 내분 회로(도 20의 12Bi)에는 제1 지연 회로 열의 (N+i)단째의 상기 지연 회로(도 20의 10N+i)의 출력 (d(N+i))과, 다음 사이클의 역상 클럭이 입력되는 제2 지연 회로 열의 i단째의 상기 지연 회로(도 20의 10BN+i)의 출력 (d(N+i)+π)이 입력되고, 상기 제2군의 내분 회로의 0번째 내지 N번째의 내분 회로(도 20의 12B0∼12BN)로부터는 제1군의 0번째 내지 N번째의 내분 회로(도 20의 120∼12N)의 출력으로부터 위상 π어긋나, 상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상(N상) 클럭이 출력된다.
[다른 실시예]
상기한 다른 실시 형태의 구성을 상세히 설명하기 위해서 본 발명의 다른 실시예에 대하여 도면을 참조하여 설명한다. 도 17은 본 발명의 실시예의 구성도이다. 도 17을 참조하면, N체배 신호를 생성하는 구성에 있어서, 2N단 직렬로 접속되는 지연 회로(101∼102N)를 포함하고, 가중(내분비)이 F0∼FN의 N+1개의 제2 내분회로(120∼12N)를 포함하고, 제2 내분 회로(120∼12N)의 출력 0-tap∼N-tap은 합성 회로(13)에 입력되어 합성되고, 입력 클럭 IN을 N체배한 클럭 OUT이 합성 회로(13)로부터 출력된다.
입력 클럭 IN은 초단의 지연 회로(101)로부터 입력되고, N단의 지연 회로 (101∼102N)에서 지연되고, 제2 내분 회로(120)에는 지연 회로(10N)의 출력 dN과, 다음의 사이클의 입력 클럭 IN이 입력된다. 제2 내분 회로(121)에는 지연 회로 (10N+1)의 출력 d(N+1)와, 다음의 사이클의 입력 클럭 IN을 지연 회로(101)에서 지연시킨 출력 d1이 입력된다. 제2 내분 회로(122)에는 지연 회로(10N+2)의 출력 d(N+2)와, 다음의 사이클의 입력 클럭 IN의 지연 회로(102)의 출력 d2가 입력되고, 이하 마찬가지로 하여, 제2 내분 회로(12N)에는 지연 회로(102N)의 출력 d(2N)와, 다음의 사이클의 입력 클럭 IN의 지연 회로(10N)의 출력 dN이 입력된다.
도 17에 있어서, 지연 회로(101∼102N)는 도 5에 도시한 회로 구성에 있어서, 입력 IN1, IN2에 공통의 신호를 입력하여 구성된다.
도 17에 있어서, 주기 검지 회로(15)는 도 2를 참조하여 설명한 상기 실시예와 마찬가지의 구성으로 된다. 주기 검지 회로(15)로부터 출력되는 제어 신호는 도 5에 도시한 구성의 지연 회로(101∼102N)의 제어 신호로서 공급되고, 클럭의 주파수에 따라 용량치를 결정하고 있다. 또는 도 3의 (b)에 도시한 구성으로 해도 좋다. 이 경우, 클럭 주기에 따라 도 3의 (b)의 셀렉터(17)로 지연 시간을 가변 설정하고 있다.
다음으로, 도 17에 도시한 회로의 동작 원리에 대하여 이하에 설명한다. 지연 회로(101∼102N)의 지연 시간은 전부 동등하게 td로 하면, N단 직렬로 접속되는 지연 회로(101∼10N)의 지연 시간은 N×td이다. 입력 클럭 IN의 1주기를 tCK로 하면, 지연 회로(101∼10N)의 지연 시간과 tCK와의 차 T(단, tCK> N×td)는
따라서,
제2 내분 회로(120∼12N)에 입력되는 두 개의 신호로서, 입력 클럭을 지연 회로로 지연시킨 제1 입력 신호와, 다음 사이클의 클럭 또는 다음 사이클의 클럭을 지연 회로로 지연시킨 제2 입력 신호를 공급하는 구성으로 하고, 입력 클럭 IN의 주기를 tCK로 하고, 각 지연 회로의 지연 시간을 td로 하여, T=tCK-N×td인 경우[후술하는 바와 같이, 이 시간 T는 내분 회로(120∼12N)에 입력되는 두 개의 신호의 위상 차이기도 함], 복수의 제2 내분 회로(120∼12N)는 순서대로, 각각의 지연 시간을 단위 시간(T/N)(단, T=tCK-N×td)마다 증가시키고 있으며, 서로 이웃한 두 개의내분 회로의 출력의 위상 차는 tCK/N이 되고, 1번째의 상기 내분 회로의 출력과 N번째의 상기 내분 회로의 출력의 시간 차는 상기 입력 클럭의 주기 tCK(2π)이다.
보다 상세하게는 제2 내분 회로(120)는 클럭 사이클의 개시 시점부터, 지연 시간 N×td으로 상승하는 클럭 신호[지연 회로(10N)의 출력 dN]의 상승 엣지와 다음의 클럭 사이클의 클럭의 상승 엣지와의 위상 차를 내분비(가중) F0으로 분할한 타이밍으로 천이하는 출력 신호 0-tap을 출력한다. 제2 내분 회로(121)는 클럭 사이클의 개시 시점부터 지연 시간 (N+1)×td로 상승하는 클럭 신호[지연 회로(10N+1)의 출력 d(N+1)]와, 다음의 클럭 사이클의 클럭을 지연 회로(101)로 지연시킨 출력 d1의 상승 엣지와의 위상 차를 내분비(가중) F1로 분할한 타이밍으로 천이하는 출력 신호 1-tap을 출력한다. 이하 마찬가지로, 제2 내분 회로(12N-1)는 클럭 사이클의 개시 시점부터 지연 시간 (2N-1)×td로 상승하는 클럭 신호[지연 회로(102N-1)의 출력 d(2N-1)]와 다음의 클럭 사이클의 클럭을 지연 회로(10N-1)의 출력 d(N-1)의 상승 엣지의 위상 차를 내분비(가중) FN-1로 분할한 타이밍으로 천이하는 출력 신호 (N-1)-tap을 출력한다. 제2 내분 회로(12N)는 클럭 사이클의 개시 시점부터 지연 시간 2Ntd로 상승하는 클럭 신호[지연 회로(102N)의 출력 d2N]와 다음의 클럭 사이클의 클럭을 지연 회로(10N)의 출력 dN의 상승 엣지와의 위상 차를 내분비(가중) FN으로 분할한 타이밍으로 천이하는 출력 신호 N-tap을 출력한다.
다음으로, 도 17에 도시한 제2 내부 회로(120∼12N)의 회로 구성에 대하여 설명한다. 도 22는 두 개의 입력 신호의 시간 차 T를 분해능 N으로 분할하고(1/N으로 분할), 그 정수배의 타이밍으로 출력하는 제2 내부 회로(120∼12N)의 구성도이다. 또, 도 17의 N+1개의 제2 내부 회로(120∼12N)의 기본 구성은 공통으로 되어 있으며, 내분비(가중)를 결정하는 제어 신호의 설정치가 서로 다르다.
도 17에 도시한 제2 내분 회로(12n: 단, n은 0∼N의 정수)는 도 22를 참조하면, 두 개의 입력 단자 IN1, IN2의 신호를 입력으로 하는 논리합 회로 OR60과, 전원(VDD; 고위측 전원)에 소스가 접속되고, 내부 노드 N61에 드레인이 접속되고, 논리합 회로 OR60의 출력단에 게이트가 접속된 P 채널 MOS 트랜지스터 MP61과, 드레인이 내부 노드 N61에 공통 접속되고, 게이트가 입력 단자 IN1에 공통 접속된 N 채널 MOS 트랜지스터 MN11∼MN1N과, 드레인이 N 채널 MOS 트랜지스터 MN11∼MN1N의 소스에 각각 접속되어 소스가 접지(VSS; 저위측 전원)에 공통 접속되고, 게이트가 제어 신호 1∼제어 신호 N에 각각 접속된 N 채널 MOS 트랜지스터 MN31∼MN3N과, 드레인이 내부 노드 N61에 공통 접속되고, 게이트가 입력 단자 IN2에 공통 접속된 N 채널 MOS 트랜지스터 MN21∼MN2N과, 드레인이 N 채널 MOS 트랜지스터 MN21∼MN2N의 소스에 각각 접속되어 소스가 접지(VSS)에 공통 접속되고, 게이트가 제어 신호 1B∼제어 신호 NB에 각각 접속된 N 채널 MOS 트랜지스터 MN41∼MN4N을 구비하고, 공통 노드 N61과 접지 사이에는 용량 C가 접속되어 있으며, 공통 노드 N61을 입력단에 입력으로 하는 인버터 INV60의 출력단으로부터, n번째 제2 내분 회로(12n)의 출력 신호 n-tap이 출력된다.
제2 내분 회로(12n)에서 병렬 접속되는 N 채널 MOS 트랜지스터 MN11∼MN1N, MN21∼MN2N에 각각 접속되는 N 채널 MOS 트랜지스터 MN31∼MN3N, MN41∼MN4N은 각 게이트 단자에 입력되는 제어 신호 1∼제어 신호 N, 제어 신호 1B∼제어 신호 NB에 의해 온, 오프 제어되고, 이에 따라 출력 신호의 지연 시간을 규정하는 두 개의 입력 신호의 시간 차의 내분비가 결정된다. 예를 들면, 내분비가 Fn의 n번째 제2 내분 회로(12n)에서는 입력되는 제어 신호 1∼제어 신호 N에 의해 N 채널 MOS 트랜지스터 MN31∼MN3N 중 (N-n)개가 온 상태로 설정되어 있으며, N 채널 MOS 트랜지스터 MN41∼MN4N은 제어 신호 1B∼제어 신호 NB에 의해 n개가 온 상태로 설정되어 있다. 이 때, 입력 신호 IN1, IN2의 타이밍 차 T의 내분비 x:(1-x)의 x는 n/N으로 주어진다(이하, 상세하게 설명됨). 이는 가중 n이기도 하다.
다음으로, 제2 내분 회로(12n)의 동작을 설명한다. 제2 내분 회로(12n: 단, n은 0 이상, N 이하의 정수)에 있어서, 입력 신호 IN1, IN2가 모두 Low 레벨일 때, OR 회로(60)의 출력은 Low 레벨이 되고, P 채널 MOS 트랜지스터 MP61을 개재하여 전원 VDD로부터 용량 C에 충전되고(용량 C의 단자 전압은 전원 전압 VDD), 인버터 INV60의 출력은 Low 레벨이다.
제2 내분 회로(12n)에서, 이 용량 C의 충전 상태로부터 인버터 INV60의 임계치에 달한 시점까지 방전할 필요가 있는 전하를 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, N 채널 MOS 트랜지스터 MN31∼MN3N 중 제어 신호에 의해 (N-n)개가 온으로 설정되어 있으며, 입력 신호 IN1만이 Low 레벨로부터 상승하여 High 레벨인 기간 T(그 동안, 입력 신호 IN2는 Low 레벨), N 채널 MOS 트랜지스터 MN11∼MN1N이 온이 되지만, N 채널 MOS 트랜지스터 MN31∼MN3N 중 (N-n)개가 온이기 때문에, N 채널 MOS 트랜지스터 MN11∼MN1N 중 (N-n)개의 트랜지스터에 전류가 흐르고, 용량 C의 축적 전하를 전류치 (N-n)×I로 방전한다. 이 때문에, 시간 t 후의 용량 C의 축적 전하량은
이 된다.
계속해서, 입력 신호 IN2가 상승하고, N 채널 MOS 트랜지스터 MN21∼MN2N이 온이 되지만, 제2 내분 회로(12n)에서 상술한 바와 같이, N 채널 MOS 트랜지스터 MN41∼MN4N 중 n개가 제어 신호 1B∼NB로 온 상태가 되어 있기 때문에, N 채널 MOS 트랜지스터 MN21∼MN2N 중 n개의 트랜지스터에 전류가 흐르고, 입력 신호 IN1을 게이트에 입력으로 하는 N 채널 MOS 트랜지스터 MN11∼MN1N 중 전류가 흐르는 N-n개의 트랜지스터와 함께, 합계,
(N-n)+n=N
갯수분의 트랜지스터의 전류치 N×I로 용량 C의 축적 전하를 방전한다.
이 때문에, 제2 내분 회로(12n)에 입력 신호 IN1(위상이 진행한 입력 신호)로서 입력되는 지연 회로(10N+n)의 출력 d(N+n)의 상승 천이 시점으로부터, 제2 내분 회로(12n)의 인버터 INV60의 출력 신호 n-tap이 천이하기까지의 전반 지연 시간은
가 된다.
가중이 0인 내분 회로(120)의 내분비 F0은 0:1이 되고, 전반 지연 시간 tpd 는 CV/NI-T가 되어, 가장 짧아진다. 가중 n이 N의 내분 회로의 내분비는 1:0이 되고, 전반 지연 시간 tpd는 CV/NI가 되어, 가장 길어진다.
n번째의 제2 내분 회로(12n)의 출력 신호 n-tap은 (N+n)번째 지연 회로 (10N+n)의 출력 d(N+n)의 상승 타이밍인,
(N+n)×td로부터,
지연 시간 tpd(=CV/NI+nT/N-T)
의 타이밍으로 Low 레벨로부터 High 레벨로 천이한다.
따라서, n번째의 제2 내분 회로(12n)의 출력 신호 n-tap의 상승 천이의 타이밍은 입력 클럭의 상승 천이 엣지인 클럭 사이클 개시 시점으로부터, 다음 수학식 15로 표현된다.
제2 내분 회로의 입력 신호 IN1을 이루는 d(N+n)의 상승 천이와, 지연되어 상승하는 입력 신호 IN2를 이루는 dn의 상승 천이와의 위상 차 T는
로 주어진다.
에서, 상기 수학식 15는,
(단, n=0, 1, 2, …, N-1, N)
로 표현된다.
상기 수학식 17에서, 제2 내분 회로(120∼12N)의 출력 신호 0-tap, 1-tap, …, N-tap에서 인접한 출력 신호의 위상 차는 tCK/N이 되어, 등간격임을 알 수 있다. 즉, 제2 내분 회로(120∼12N)로부터, 클럭 주기 tCK를 N으로 등간격으로 분할한 다상 클럭이 얻어진다. 또, 제2 내분 회로(12N)의 출력 N-tap과 제2 내분 회로 (120)의 0-tap과의 위상 차는 2π(=시간 차 tCK)이다.
합성 회로(13)에서는 상기한 실시예와 마찬가지로, tCK/N의 위상 차로 각각 출력되는 신호 0-tap, 1-tap, …, N-tap을 입력하여, 하나의 신호를 합성하고(다중화하고), 입력 클럭 IN의 주기 tCK를 N등분하여 체배한 클럭을 생성한다. 합성 회로(13)에서는 신호 0-tap, 1-tap, …, N-tap을 m개마다 추출하여 입력 클럭 IN의 주기 tCK를 N/m등분한 체배한 클럭을 생성하도록 해도 좋다.
도 18은 도 17에 도시한 회로에서, N을 4로 한 경우의 동작을 설명하기 위한 타이밍도이다. 도 18에 있어서, d1∼d8은 도 17의 지연 회로(101∼108)의 출력이고, 0-tap∼4-tap은 도 17의 제2 내분 회로(120∼124)의 출력이고, OUT는 합성 회로 (13)의 출력이다.
제2 내분 회로(120∼124)의 출력 n-tap(n은 0∼4)은 상기 수학식 15로부터, 클럭 IN의 상승으로부터,
n(td+T/N)+N×td+CV/NI-T
(단, N=4)의 타이밍으로 상승한다. 즉, 출력 신호 0-tap의 상승 엣지의 타이밍은 n=0으로부터,
4×td+CV/4I-T가 된다.
출력 신호 1-tap의 상승 엣지의 타이밍은 n=1로부터,
td+T/4+4×td+CV/4I-T가 된다.
출력 신호 2-tap의 상승 엣지의 타이밍은 n=2로부터,
2(td+T/4)+4×td+CV/4I-T가 된다.
출력 신호 3-tap의 상승 엣지의 타이밍은 n=3으로부터,
3(td+T/4)+4×td+CV/4I-T가 된다.
출력 신호 4-tap의 상승 엣지의 타이밍은 n=4로부터,
4(td+T/4)+4×td+CV/4I-T가 된다.
4td+T=tCK이기 때문에, 출력 0-tap∼4-tap은 각각 등간격의 위상 tCK/4씩 서로 다르게 천이하는 4상 클럭이 되고, 4상 클럭을 합성 회로(13)로 합성함으로써, 입력 클럭을 4체배한 출력 클럭이 얻어진다.
본 발명의 또 다른 실시예에 대하여 설명한다. 도 19는 본 발명의 또 다른 실시예의 구성도이다. 도 19를 참조하면, 본 실시예는 도 17에 도시한 실시예와 마찬가지로 위상 차 검지 회로를 포함하고 있지 않으며, 그 대신에, 선택 회로를 포함한 것이지만, 제2 출력 회로(120∼12N)로부터 출력되는 다상 클럭의 위상 차가 가변으로 설정 가능하게 하는 점이 도 17에 도시한 실시예와 서로 다르다. 후에 상세하게 설명되지만, 본 실시예에서는 입력 클럭 IN의 주기 tCK에 대하여, 인접한 제2 출력 회로의 출력 신호의 위상 차를 tCK/K로 하고, K가 1∼N의 범위에서 가변 설정된다. 합성 회로(13)에서는 위상 차가 tCK/K의 다상 클럭을 합성하여, 입력 클럭 IN의 주파수를 K체배한 클럭을 출력한다.
보다 상세하게는 도 19를 참조하면, 도 17에 도시한 회로 구성에 선택 회로 (19)가 새롭게 추가되어 있으며, 체배 수 결정 신호(18)가 선택 회로(19) 및 제2 내분 회로(120∼12N)에 입력되어 있다. 또, 도 19에 있어서, 주기 검지 회로(15),지연 회로(101∼102N), 제2 내분 회로(120∼12N), 및 합성 회로(13)의 구성은 도 17에 도시한 것과 마찬가지로 되어 있다. 단, 제2 내분 회로(120∼12N)는 도 22에 도시한 회로 구성으로 되어 있으며, 제어 신호 1∼N, 제어 신호 1B∼NB로서, 체배 수 결정 신호 (18)가 이용되고 있다.
선택 회로(19)는 전단의 N개의 지연 회로(101∼10N)의 출력 d1∼dN을 입력하고, 체배 수 결정 신호(18)에 기초하여 그 중 하나를 출력하고, 후단의 N개의 지연 회로 열의 최초의 지연 회로(10N+1)와, 제2 내분 회로(120)에 출력한다.
체배 수 결정 신호(18)에 기초하여 N체배로 하고, N개의 지연 회로(101∼ 10N)를 입력으로 하는 선택 회로(19)로, 지연 회로(10N)의 출력 dN을 선택한 경우, 도 17의 구성과 동일하게 되어, tCK를 N등분으로 분할한 다상 클럭이 출력되고, 합성 회로(13)로부터는 N체배 클럭이 출력된다.
본 실시예는 체배 수가 N체배 외, N보다 작은 체배 수 K에 가변 설정 가능한 것이 구성 상의 특징이다.
선택 회로(19)에서는 K체배일 때는 체배 결정 신호(18)의 값에 기초하여 지연 회로(101∼10N)의 출력 d1∼dN 중, K번째의 지연 회로(10K)의 출력 dK(지연 시간은 K×td)를 선택 출력한다.
체배 수 결정 신호(18)는 도 22에 도시한 제2 내분 회로에서 제어 신호 1∼N, 제어 신호 1B∼NB로서 입력되고, K체배일 때는 병렬 배치되는 스위치 트랜지스터인 N 채널 MOS 트랜지스터 MN31∼MN3N, MN41∼MN4N(도 22 참조) 중 전체 중에서 K개가 온이 되도록 설정된다.
체배 수 결정 신호(18)가 K체배로 설정되어 있는 경우, 가중이 m(단, m은 0∼K의 정수)의 제2 내분 회로(12m)에서, 도 22를 참조하면, 입력 신호 IN1의 상승(클럭 사이클 개시 시점부터, K×td+m×td의 타이밍으로 상승함)으로, N 채널 MOS 트랜지스터 MN11∼MN1N 중, (K-m)개의 트랜지스터가 온하고, 시간 T후의 입력 신호 IN2의 상승으로, N 채널 MOS 트랜지스터 MN21∼MN2N 중 m개의 트랜지스터가 온된다(전체에서 K개가 온된다).
이 경우, 도 22에 있어서, 용량 C의 충전 상태로부터 인버터 INV60의 임계치에 달한 시점까지 방전할 필요가 있는 전하를 Q=CV(C는 용량의 용량치, V는 용량의 단자 전압)로 하면, 입력 신호 1의 상승으로부터
의 타이밍으로 출력 신호가 상승한다.
따라서, 클럭 사이클의 개시 시점을 기준으로 하여,
의 타이밍으로, 제2 내분 회로(12m)의 출력 신호가 상승하게 된다.
제2 내분 회로(12m)에 입력되는 입력 신호 IN2(도 22 참조)는 다음의 입력 클럭 IN을 m개의 지연 회로(101∼10m: 도 19 참조)로 지연시킨 신호이기 때문에, 제2 내분 회로(12m)에 입력되는 입력 신호 IN1과 입력 신호 IN2의 위상 차 T는 다음수학식 18로 주어진다.
따라서, td+T/K=tCK/K가 되고, 상기 수학식 17로부터, 제2 내분 회로(12m)의 출력 신호 m-tap은 클럭 사이클의 개시 시점을 기준으로 하여, 다음 수학식 20의 타이밍으로 상승한다.
즉, 상호 인접한 K개의 제2 내분 회로(120∼12K-1)의 0-tap∼(K-1)-tap의 출력은 클럭 주기 tCK를 등간격으로 분할한 K상의 다상 클럭이 되고, 이들을 합성 회로(13)에서 합성함으로써, K체배의 클럭이 얻어진다.
다음으로, 본 발명의 또 다른 실시예에 대하여 설명한다. 도 20은 본 실시예의 구성도이고, 고속 클럭 전송에 적합하게 되어 있다. 도 17에 도시한 실시예에서는 불평형형의 클럭 전송 방식인 반면, 본 발명의 제5 실시예는 도 20을 참조하면, 평형형(balanced)의 클럭 전송로로 구성하고, 클럭 CLK과, 클럭 CLK와는 역상 (180도(π) 위상이 다름)의 상보 클럭 CLKB에 대하여, 각각, 2N개의 지연 회로 (101∼102N)와 2N개의 지연 회로(10B1∼10B2N)를 포함하고, 각 클럭의 각각에 대하여, 내분 회로(120∼12N), 내분 회로(12B0∼12BN)를 포함하고, 내분 회로(120∼12N), 내분 회로(12B0∼12BN)로부터는 클럭 주기 tCK를 2n등분한 다상 클럭이 생성된다. 지연 회로(101∼102N), 지연 회로(10B1∼10B2N)는 도 17에 도시한 지연 회로(101∼102N)와 동일한 구성으로 해도 좋다. 내분 회로(120∼12N, 12B0∼12BN)는 도 17, 및 도 22를 참조하여 설명한 제2 내분 회로(120∼12N)와 동일한 구성으로 되어 있다.
각 지연 회로(101∼102N, 10B1∼10B2N)의 지연 시간은 전부 같이 td인 것으로 하고,
로 한다.
내분 회로(120)는 역상 클럭 CLKB의 지연 회로(10BN)의 출력 dN+π과, 다음 사이클의 정상 클럭 CLK의 시간 차 T를 내분비(가중) F0으로 분할한 타이밍의 출력 신호 (0/N)π를 출력한다. 내분 회로(121)는 역상 클럭 CLKB의 N+1단째의 지연 회로 (10BN)단의 출력 d(N+1)+π와, 다음 사이클의 정상 클럭 CLK의 지연 회로(101)의 출력 d1과의 시간 차를 내분비 F1로 분할한 타이밍의 출력 신호 (1/N)π를 출력한다. 내분 회로(12N-1)는 역상 클럭 CLKB의 지연 회로(10B2N-1)의 출력 d(2N-1)+π와, 다음 사이클의 정상 클럭 CLK의 지연 회로(10N-1)의 출력 d(N-1)와의 시간 차를 내분비 FN-1로 분할한 타이밍의 출력 신호 ((N-1)/N)π를 출력한다. 내분 회로(12N)는 역상 클럭 CLKB의 지연 회로(10B2N)의 출력 d(2N)+π와, 다음 사이클의 정상 클럭의 지연 회로(10N)의 출력 dN과의 시간 차를 내분비 FN으로 분할한 타이밍의 출력 신호 π를 출력한다.
클럭 사이클의 개시 시점을 기준으로 하여, 내분 회로(12n: n은 0∼N의 정수)의 출력 신호 (nπ)/N의 상승 타이밍은 상기 수학식 15에 있어서,
가 된다.
내분 회로(12B0)는 정상 클럭 CLK의 지연 회로(10N)의 출력 dN(지연 시간 N×td)과, 역상 클럭 CLKB(정상 클럭 CLK와의 위상 차=tCK/2)의 시간 차 T(tCK/2-N×td)를 내분비(가중) F0으로 분할한 타이밍의 출력 신호 π를 출력한다. 내분 회로(12B1)는 정상 클럭 CLK의 N+1단째의 지연 회로(10N+1)의 출력 d(N+1)와, 역상 클럭 CLKB의 지연 회로(10B1)의 출력 d1+π와의 시간 차를 내분비 F1로 분할한 타이밍의 출력 신호 ((N+1)/N)π를 출력한다. 내분 회로(12BN-1)는 정상 클럭 CLK의 지연 회로(102N-1)의 출력 d(2N-1)와 역상 클럭 CLK의 지연 회로(10BN-1)의 출력 d(N-1)+π와의 시간 차를 내분비 FN-1로 분할한 타이밍의 출력 신호 ((2n-1)/N)π를 출력한다. 내분 회로(12BN)는 역상 클럭 CLKB의 지연 회로(10B2N)의 출력 d(2N)+π와, 다음 사이클의 정상 클럭의 지연 회로(10N)의 출력 dN과의 시간 차를 내분비 FN로 분할한 타이밍의 출력 신호 2π를 출력한다.
클럭 사이클의 개시 시점을 기준으로 하여, 내분 회로(12Bn: n은 0∼N의 정수)의 출력 신호 ((N+n)/N)π의 상승 타이밍은 상기 수학식 15에 있어서,
가 된다.
내분 회로(12n)의 출력 신호 (n/N)π와, 내분 회로(12BN)의 출력 신호 ((N+n) /N)π는 위상이 π어긋나 있다. 또한, 내분 회로(12n)의 출력 신호 (n/N)π와 내분 회로(12n+1)의 출력 신호 ((n+1)/N))π는 위상이 π/2n 어긋나 있으며, 내분 회로 (12Bn)의 출력 신호 ((N+n)/N)π와, 내분 회로(12Bn+1)의 출력 신호 ((N+n+1)/N)π는 위상이 π/2N 어긋나 있다. 내분 회로(120∼12N)의 출력, 내분 회로(12B0∼12BN)의 출력을 이용하여, 클럭 주기 tCK를 2N등분한 다상 클럭이 생성된다. 이들 다상 클럭으로부터 2N체배의 클럭을 생성하도록 해도 좋다.
도 21은 도 20에 도시한 회로에서 N=4의 경우의, d1∼d8, d1+π∼d8+π, 내분 회로(120∼12N)의 출력 신호 (n/N)π와, 내분 회로(12B0∼12BN)의 출력 신호 ((N+n)/N)π(단, N=4, n=0, 1, 2, 3)을 나타내는 도면이다.
내분 회로(120∼124)의 출력, 내분 회로(12B0∼12B4)의 출력을 이용하여, 클럭 주기 tCK를 2N 등분한 다상 클럭이 생성된다.
또, 도 20에 도시한 회로에, 주기 검지 회로(도 17의 15)를 포함하고, 지연 회로(101∼102N), 지연 회로(10B1∼10B2N)를 주기 검지 회로에서 검지된 클럭 주기에 기초하여 지연 시간을 가변 조정하도록 해도 좋은 것은 물론이다. 이 경우, 지연 회로(101∼102N), 지연 회로(10B1∼10B2N)는 도 5, 또는 도 3의 (b) 등에 도시한 회로구성으로 된다.
도 23은 도 20에 도시한 내분 회로(120∼12N), 내분 회로(12B0∼12BN)의 구성의 일례를 나타내는 도면이고, 체배 수 N=4, 내분비를 1:3[내분비는 두 개의 입력 신호 중 빠르게 천이하는 쪽의 신호에 의한 방전(충전) 전류(트랜지스터의 수)와, 느리게 천이하는 쪽의 신호에 의한 방전(충전) 전류(트랜지스터의 수)의 비로 규정됨]으로 한 경우의 관통 전류 억압형 회로 구성을 나타내고 있다. 도 24는 도 23에 도시한 내분 회로의 동작을 설명하기 위한 타이밍도이다.
도 23을 참조하면, 이 내분 회로는 전원 VDD에 소스가 접속된 P 채널 MOS 트랜지스터 MP101, MP102, MP103, MP104와, P 채널 MOS 트랜지스터 MP101, MP102, MP103, MP104의 드레인과 공통 노드 N101 사이에 접속되어 있는 P 채널 MOS 트랜지스터 MP201, MP202, MP203, MP204와, 공통 노드에 드레인이 접속된 N 채널 MOS 트랜지스터 MN201, MN202, MN203, MN204와, N 채널 MOS트랜지스터 MN201, MN202, MN203, MN204의 소스와 접지 사이에 접속된 N 채널 MOS 트랜지스터 MN101, MN102, MN103, MN104를 구비하고 있으며, P 채널 MOS 트랜지스터 MP101의 게이트가 접지에 접속되고, P 채널 MOS 트랜지스터 MP102, MP103, MP104는 입력 신호 IN2에 접속되고, P 채널 MOS 트랜지스터 MP201의 게이트가 입력 신호 IN2에 접속되고, P 채널 MOS 트랜지스터 MP202, MP203, MP204는 입력 신호 IN1에 접속되어 있다. N 채널 MOS 트랜지스터 MN101의 게이트가 전원 VDD에 접속되고, N 채널 MOS 트랜지스터 MN102, MN103, MN104는 입력 신호 IN2에 접속되고, N 채널 MOS 트랜지스터 MN201의게이트가 입력 신호 IN2에 접속되고, N 채널 MOS 트랜지스터 MN202, MN203, MN204는 입력 신호 IN1에 접속되어 있다.
또한, 전원 VDD에 소스와 드레인이 접속된 P 채널 MOS 트랜지스터 MP105를 구비하고, 접지에 소스와 드레인이 접속된 N 채널 MOS 트랜지스터 MN105를 구비하고, 공통 노드 N101은 인버터 INV101의 입력단에 접속되고, 인버터 INV101의 출력단 OUT으로부터 신호가 출력된다.
도 23 및 도 24를 참조하여, 이 내분 회로의 동작을 설명한다. 입력 신호 IN1, IN2가 Low 레벨로부터 High 레벨로 천이할 때, N 채널 MOS 트랜지스터측이 인터퍼레이터(내분 회로)로서 동작한다. 입력 신호 IN2가 High 레벨이 되면, N 채널 MOS 트랜지스터 MN201이 온하고, N 채널 MOS 트랜지스터 MN102∼104도 온하여, 트랜지스터 MN201을 개재하여 전류치 I(트랜지스터 MN201의 드레인 전류)로 공통 노드 N101의 전하를 방전하여, 시간 차 T 후, 입력 신호 IN1이 High 레벨이 되면, N 채널 MOS 트랜지스터 MN202∼204가 온하여, 전류 4×I로 공통 노드 N101의 전하를 방전한다. 용량 Cn은 공통 노드 N101가 High 레벨인 기간에만 NMOS 아래에 반전층이 형성되기 때문에, NMOS 동작일 때만 용량으로서 기능한다. 공통 노드 N101의 전위를 입력으로 하는 인버터 INV101의 출력을 반전시키기 위한 전하를 CV로 하면, 입력 신호 IN2가 Low 레벨로부터 High 레벨로 천이했을 때, 트랜지스터 MN201을 개재하여 전류치 I로 시간 T 방전했을 때의 전하는 CV-I×T이고, 계속해서 전류 4×I로 방전하기 때문에, 입력 신호 IN2가 Low 레벨로부터 High 레벨로 천이하고 나서 출력 신호가 Low 레벨로부터 High 레벨로 반전하는 지연 시간은 T+(CV-I×T)/4I로주어진다.
입력 신호 IN1, IN2가 High 레벨로부터 Low 레벨로 천이할 때, P 채널 MOS 트랜지스터측이 인터퍼레이터로서 동작한다. 입력 신호 IN2가 High 레벨로부터 Low 레벨이 되면, P 채널 MOS 트랜지스터 MP201이 온하고, P 채널 MOS 트랜지스터 MP 102∼104도 온하여, 트랜지스터 MP101, MP201을 개재하여 전류치 I(트랜지스터 MP201의 드레인 전류)로 공통 노드 N101의 전하를 충전하고, 시간(위상 차) T 후, 입력 신호 IN1이 High 레벨로부터 Low 레벨이 되면, P 채널 MOS 트랜지스터 MP202∼204가 온하여, 전류 4×I로 공통 노드 N101을 충전한다. 용량 Cp는 공통 노드 N101이 Low 레벨의 기간에만, PMOS 아래에 반전층이 형성되기 때문에, PMOS 동작일 때만, 용량(MOS 캐패시터)으로서 기능한다. 공통 노드 N101의 전위를 입력으로 하는 인버터 INV1O1의 출력을 반전시키기 위한 전하를 CVTH로 하면, 입력 신호 IN2가 High 레벨로부터 Low 레벨로 천이했을 때 트랜지스터 MP201을 개재하여 전류치 I로 시간 T 충전했을 때의 전하는 I×T이고, 계속해서 전류 4×I로 충전하기 때문에, 입력 신호 IN2가 High 레벨로부터 Low 레벨로 천이하고 나서 출력 신호가 High 레벨로부터 Low 레벨로 반전하는 지연 시간은 T+(CVTH-I×T)/4I로 주어진다.
체배 수 N, 내분 회로의 가중이 m인 경우, 병렬 접속되는 전원측의 P 채널 MOS 트랜지스터 MP101∼MP104, 공통 노드측의 P 채널 MOS 트랜지스터 MP201∼ MP204, 병렬 접속되는 접지 전위측의 N 채널 MOS 트랜지스터 MN101∼MN104, 공통 노드측의 N 채널 MOS 트랜지스터 MN201∼MN204의 병렬 수를 어느 것이나 N으로 하고, 전원측의 P 채널 MOS 트랜지스터에 있어서, IN2에 게이트가 접속되는 트랜지스터의 개수를 m개로 하고, 남은 트랜지스터의 게이트를 접지 전위로 하고, 공통 노드측의 P 채널 MOS 트랜지스터에 있어서, IN1에 게이트가 접속되는 트랜지스터의 개수를 m개로 하고, 남은 트랜지스터의 게이트를 IN2에 접속하고, 접지 전위측의 N 채널 MOS 트랜지스터의 병렬체에 있어서, IN1에 게이트가 접속되는 트랜지스터의 개수를 m개로 하고, 남은 트랜지스터의 게이트를 전원 전위로 하고, 공통 노드측의 N 채널 MOS 트랜지스터에 있어서, IN1에 게이트가 접속되는 트랜지스터의 개수를 m개로 하고, 남은 트랜지스터의 게이트를 IN2에 접속하고 있다.
도 23에 도시한 구성의 내분 회로에서는 입력 신호가 High 레벨로부터 Low 레벨로 천이할 때 P 채널 MOS 트랜지스터측이 동작하고, Low 레벨로부터 High 레벨로 천이할 때 N 채널 MOS 트랜지스터측이 동작하는 구성이 되어, 입력 신호의 천이에서의 전원 VDD로부터 접지(VSS)측으로 흐르는 관통 전류를 억제하고 있다.
도 17, 도 19, 도 20을 참조하여 설명한 클럭 제어 회로는 회로 구성을 간이화하고 있으며, 내부 회로가 내부 클럭 신호에 동기하여 동작하는 반도체 집적 회로 장치(LSI)에서, 외부 클럭으로부터 그 외부 클럭에 동기한 내부 클럭을 생성하는 클럭 제어 회로에 본 발명을 적용하기에 적합하다. 클럭 단자로부터 입력 버퍼를 개재하여 입력되는 외부 클럭에 동기한 다상의 클럭, 또는 체배 클럭을 생성하고, 생성한 클럭을 내부 클럭으로 하여서 클럭 드라이버로부터 반도체 집적 회로 장치의 내부 회로를 이루는 동기 회로(순서 회로)에 공급하는 클럭 제어 회로를 포함한 반도체 집적 회로 장치에서, 클럭 제어 회로로서, PLL 회로 대신에 도 17, 도19, 도 20 등에 도시한 실시예에 입각하여 설명한 본 발명에 따른 클럭 제어 회로를 포함함으로써, 회로 규모의 감축, 동기에 필요한 시간의 단축에 있어서, 확실한 효과를 발휘한다.
또한, 도 17, 도 19, 도 20 등에 도시한 회로는 수정 발진 회로 등으로부터 공급되는 클럭을 외부 클럭으로 하여 입력해서 그 체배 클럭을 생성하는 장치, 또는 클럭 주기 tCK를 등분할한 타이밍으로 신호를 생성하는 타이밍 생성 장치, 또는 체배 주파수 가변 신호를 생성하는 신호 생성 장치 등에 이용하기에 적합하다.
이상 설명한 바와 같이, 본 발명에 따르면, 귀환계 회로 구성을 취하지 않고, 입력되는 클럭에, 위상 동기한 체배 클럭을 출력할 수 있는 효과를 발휘한다.
또한, 본 발명에 따르면, 간이한 구성에 의해 외부 입력되는 클럭의 주기를 등분할한 타이밍으로 천이하는 클럭, 및 외부 입력되는 클럭에 동기한 체배 클럭을 생성할 수 있는 효과를 발휘한다.
또한, 본 발명에 따르면, 귀환계 회로 구성을 취하지 않고, 간이한 구성에 의해 입력 클럭의 클럭 주기를 등간격으로 분할한 위상 차의 다상 클럭 및 체배 클럭을 생성할 수 있는 효과를 발휘한다.
또한, 본 발명에 따르면, 위상 차 검지 회로를 이용하지 않고, 지연 회로 열과 내분 회로에 기초한 간이한 구성에 의해 입력 클럭의 클럭 주기를 등간격으로 분할한 위상 차의 다상 클럭 및 체배 클럭을 생성할 수 있는 효과를 발휘한다.
또한, 본 발명에 따르면, 위상 차 검지 회로를 이용하지 않고, 지연 회로 열과 내분 회로에 기초한 간이한 구성에 의해 체배 수를 가변 설정한 체배 클럭을 생성할 수 있는 효과를 발휘한다.

Claims (58)

  1. 입력한 신호를 제1 지연 시간 지연시켜서 출력하는 제1 회로와, 상기 제1 회로의 출력을 제2 지연 시간 지연시켜서 출력하는 제2 회로로 구성되는 지연 회로 유닛을 종속 형태로 복수단 접속하여 구성되는 지연 회로 열과,
    상기 지연 회로 열에 입력되는 입력 클럭과, 상기 지연 회로 열로부터 출력되는 클럭을 입력하고, 상기 입력 클럭의 클럭 주기와 상기 지연 회로 열의 지연 시간의 시간 차를 상기 입력되는 두 개의 클럭의 위상 차로서 검출하는 위상 차 검지 회로와,
    복수의 상기 지연 회로 유닛의 제1 회로의 출력을 각각 입력하고, 상기 위상 차를 상기 지연 회로 열에 있어서의 상기 지연 회로 유닛의 개수로 등간격으로 분할한 시간을 단위로 하여, 상기 제1 회로가 속하는 상기 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 번째 단 수인지에 따라 상기 제1 회로의 출력 신호의 천이 엣지를 서로 다른 지연 시간만큼 지연시켜서 각각 출력하는 복수의 제3 회로
    를 포함하며,
    상기 복수의 제3 회로는 상기 입력 클럭의 클럭 주기를 상기 지연 회로 열에 있어서의 상기 지연 회로 유닛의 개수로 등분한 시간 간격으로 천이하는 복수의 출력 신호를 각각 출력하는 것을 특징으로 하는 클럭 제어 회로.
  2. 제1항에 있어서,
    상기 제3 회로가, 용량의 충전 및 방전을 제어하는 회로와,
    상기 용량의 단자 전압과 임계치와의 대소 관계에 따른 논리치를 상기 출력 신호로서 출력하는 회로를 포함하며,
    상기 위상 차에 상당하는 기간, 상기 용량을 방전 또는 충전하고, 상기 제3 회로에 대응하는 지연 회로 유닛의 상기 제1 회로의 출력 신호가 천이했을 때, 이를 받아, 상기 용량을 상기 위상 차에 상당하는 기간의 방전 또는 충전에 이어서, 다시 방전 또는 충전하고,
    상기 위상 차를 상기 지연 회로 유닛의 수로 등분한 위상에, 상기 제3 회로에 대응하는 상기 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 단째인지를 나타내는 값을 곱한 위상에 상당하는 지연 시간을 상기 제2 지연 시간에서 뺀 시간만큼, 상기 제3 회로에 대응하는 상기 지연 회로 유닛의 상기 제1 회로의 출력 신호의 상승 또는 하강의 천이 엣지를 지연시켜서 출력하는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어 회로.
  3. 제1항에 있어서,
    상기 입력 신호와, 복수의 상기 제3 회로의 출력 신호에 기초하여 상기 입력 클럭의 클럭 주기를 등분할하여 구성되는 클럭 주기의 체배 클럭을 생성하여 출력하는 합성 회로를 포함한 것을 특징으로 하는 클럭 제어 회로.
  4. 제1 지연 시간 t1의 제1 지연 회로와, 상기 제1 지연 회로의 출력의 상승 또는 하강의 천이 엣지를 제2 지연 시간 t2 지연시켜서 출력하는 제2 지연 회로로 구성된 지연 회로 유닛을 종속 형태로 복수단(N단) 접속하여 구성되는 지연 회로 열을 포함하고,
    상기 지연 회로 열에는 초단의 지연 회로 유닛으로부터 클럭 주기 tCK의 입력 클럭이 입력되고,
    상기 지연 회로 열의 최종 단의 지연 회로 유닛으로부터 출력되는 출력 클럭과, 상기 지연 회로 열에 입력되는 입력 클럭으로부터 상기 지연 회로 열의 지연 시간과, 상기 입력 클럭의 클럭 주기 tCK와의 시간 차에 대응하는 위상 차 T(T=N× (t1+t2)-tCK)를 검출하는 위상 차 검지 회로를 포함하고,
    1단째부터 (N-1)단째의 상기 지연 회로 유닛의 제1 지연 회로의 출력을 각각 입력하는 제3 지연 회로를 (N-1)개 포함하고,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제3 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 지연 회로 유닛의 제1 지연 회로의 출력의 천이 엣지를 상기 제2 지연 시간 t2로부터 상기 위상 차 T를 상기 지연 회로 유닛의 수 N으로 등분한 위상 T/N에 상기 제3 지연 회로에 대응하는 지연 회로 유닛의 상기 지연 회로 열 내에서의 단 수 n을 곱한 지연 시간 n×T/N을 뺀 시간 t2-n×T/N 지연시켜서 출력하고,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제3 지연 회로는 상기 입력 클럭의 클럭 사이클의 개시 시점으로부터,
    시간 n×(t1+t2-T/N)=n×tCK/N
    지연된 타이밍으로 상승 또는 하강 천이하는 신호를 각각 출력하고,
    상기 입력 클럭과, 1 내지 N-1번째의 상기 제3 지연 회로의 출력으로부터 상기 입력 클럭의 클럭 주기 tCK를 등분하여 구성되는 클럭 주기의 체배 클럭을 생성하는 합성 회로를 포함한 것을 특징으로 하는 클럭 제어 회로.
  5. 제4항에 있어서,
    상기 제2 지연 회로가 상기 제2 지연 회로 내의 용량의 충전 패스를 온 및 오프 제어하는 제1 스위치와,
    상기 용량의 방전 패스를 온 및 오프 제어하는 상호 병렬 접속된 N개의 제2 스위치와,
    상기 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 제2 지연 회로에 입력되는 상기 제1 지연 회로의 출력 신호가 제2 값일 때, 상기 제1 스위치가 온하여 상기 용량이 충전되고,
    상기 제1 지연 회로의 출력 신호가 제1 값일 때, 상기 N개의 제2 스위치가 온하여 상기 용량이 방전되는 구성으로 된 제1 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  6. 제4항에 있어서,
    상기 제2 지연 회로가 상기 제2 지연 회로 내의 용량의 방전 패스를 온 및오프 제어하는 제1 스위치와,
    상기 용량의 충전 패스를 온 및 오프 제어하는 상호 병렬 접속된 N개의 제2 스위치와,
    상기 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 제2 지연 회로에 입력되는 상기 제1 지연 회로의 출력 신호가 제2 값일 때, 상기 제1 스위치가 온하여 상기 용량이 방전되고,
    상기 제1 지연 회로의 출력 신호가 제1 값일 때, 상기 N개의 제2 스위치가 온하여 상기 용량이 충전되는 구성으로 된 제1 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  7. 제4항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제3 지연 회로가
    상기 제3 지연 회로 내의 용량의 충전 패스를 온 및 오프 제어하는 제3 스위치와,
    상기 용량의 방전 패스를 온 및 오프 제어하는 병렬 접속된 복수의 제4 스위치와,
    상기 용량의 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 복수의 제4 스위치 중, n개의 제4 스위치는 상기 위상 차 검지 회로의출력에 의해 온 및 오프 제어되고, 상기 위상 차 검지 회로에서 검출된 상기 위상 차 T에 대응하는 기간만큼, 온 상태가 되어 상기 용량의 축적 전하가 일부 방전되고,
    축적 전하가 일부 방전된 상태의 상기 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 천이한 시점부터, 상기 제1 지연 회로의 출력에 의해 온 및 오프 제어되는 N개의 제4 스위치가 온되고, 상기 용량의 전하가 방전되어 상기 용량의 단자 전압이 하강하고, 상기 버퍼 회로로부터의 출력치가 변화하는 구성으로 된 제2 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  8. 제4항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 제3 지연 회로가
    상기 제3 지연 회로 내의 용량의 방전 패스를 온 및 오프 제어하는 제3 스위치와,
    상기 용량의 충전 패스를 온 및 오프 제어하는 병렬 접속된 복수의 제4 스위치와,
    상기 용량의 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 복수의 제4 스위치 중, n개의 제4 스위치는 상기 위상 차 검지 회로의 출력에 의해 온 및 오프 제어되고, 상기 위상 차 검지 회로에서 검출된 상기 위상 차 T에 대응하는 기간만큼, 온 상태가 되어 상기 용량을 일부 충전하고,
    일부 충전된 상태의 상기 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 천이한 시점부터, 상기 제1 지연 회로의 출력에 의해 온 및 오프 제어되는 N개의 제4 스위치가 온되고, 상기 용량을 더 충전하여, 상기 용량의 단자 전압이 상승하고, 상기 버퍼 회로로부터의 출력치가 변화하는 구성으로 된 제2 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  9. 제1 지연 시간 t1의 제1 지연 회로와, 상기 제1 지연 회로의 출력 신호의 상승 또는 하강의 천이 엣지를 제2 지연 시간 t2 지연시키는 제2 지연 회로로 구성된 지연 회로 유닛을 종속 형태로 복수단(N단) 구비하고, 주기 tCK의 입력 클럭을 입력하여, 시간 N×(t1+t2)만큼 지연시켜서 출력하는 지연 회로 열을 구비하고,
    상기 제2 지연 회로는 상기 제2 지연 회로에 입력되는 상기 제1 지연 회로의 출력 신호가 제2 값일 때, 상기 제2 지연 회로 내의 제1 용량의 충전 경로를 온하는 제1 스위치와,
    상기 제1 지연 회로의 출력 신호가 제1 값일 때, 상기 제1 용량에 축적된 전하를 방전하는 방전 경로를 온하는 상호 병렬 접속된 N개의 제2 스위치와,
    상기 제1 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 제1 버퍼 회로를 적어도 포함한 제1 내분 회로를 포함하며,
    상기 지연 회로 열의 최종 단의 지연 회로 유닛으로부터 출력되는 출력 클럭과, 상기 출력 클럭에 대응하는 입력 클럭의 다음의 클럭 사이클의 입력 클럭과의 위상 차 T(T=N×(t1+t2)-tCK)를 검출하고, 상기 위상 차 T만큼, 액티브 상태의 출력 신호를 출력하는 위상 차 검지 회로를 포함하고,
    상기 입력 클럭의 1클럭 주기 tCK를 N등분한 기간 tCK/N은 t1+t2-T/N으로 표현되고,
    1단째부터 N-1단째의 상기 지연 회로 유닛의 상기 제1 지연 회로에 각각 대응시켜서 1번째부터 N-1번째의 제2 내분 회로를 포함하며,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제1 지연 회로의 출력을 입력으로 하는 n번째의 상기 제2 내분 회로는
    상기 제2 내분 회로 내의 제2 용량의 충전 경로의 온 및 오프를 제어하는 제3 스위치와,
    상기 제2 용량에 축적된 전하를 방전하는 방전 경로를 온 및 오프 제어하는 상호 병렬 접속된 복수의 제4 스위치와,
    상기 제2 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 제2 버퍼 회로를 포함하며,
    상기 위상 차 검지 회로의 출력 신호가 액티브 기간 중, 상기 복수의 제4 스위치 중의 n개의 스위치를 온으로 하여, 상기 제2 용량의 축적 전하를 일부 방전하고, 일부 전하가 방전된 상태의 상기 제2 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 제1 값으로 변화한 시점으로부터는 상기 복수의 제4 스위치 중 N개의 스위치를 온으로 하여 상기 제2 용량을 방전하고, 상기 제2 버퍼 회로부터는 n번째의 제1 지연 회로의 출력 신호의 상승 또는 하강의 천이 타이밍인 (n-1)× (t1+t2)+t1로부터, 지연 시간 t2-n×T/N의 타이밍으로, 상승 또는 하강 천이하는출력 신호가 출력되고, 상기 출력 신호는 그 천이 타이밍이 상기 입력 클럭이 천이하는 타이밍인 클럭 사이클 개시 시점으로부터, n(t1+t2-T/N)=n×tCK/N이 되고,
    1 내지 N-1번째의 상기 제2 내분 회로로부터 상기 입력 클럭의 1클럭 주기 tCK를 N등분한 시간 간격 tCK/N로 천이하는 N-1개의 클럭이 출력되는 것을 특징으로 하는 클럭 제어 회로.
  10. 제9항에 있어서,
    상기 입력 클럭과, N-1개의 상기 제2 내분 회로로부터 출력되는 클럭을 입력하여 한 개의 신호로 합성하고, 상기 각 클럭 신호의 상승 또는 하강의 천이 타이밍에 동기한 펄스 신호로 구성되는 체배 클럭 신호를 생성하는 합성 회로를 포함하고, 상기 합성 회로로부터 상기 입력 클럭의 주기 tCK를 등분한 체배 클럭 신호가 출력되는 것을 특징으로 하는 클럭 제어 회로.
  11. 제9항에 있어서,
    상기 위상 차 검지 회로가, 상기 지연 회로 열의 출력이 제2 값으로부터 제1 값으로 천이했을 때, 제1 신호를 생성하는 제1 신호 생성 회로와,
    상기 입력 클럭이 제2 값으로부터 제1 값으로 천이했을 때 제2 신호를 생성하는 제2 신호 생성 회로와,
    상기 제1 신호 생성 회로로부터의 제1 신호를 받아, 출력 신호를 액티브 상태로 세트하고, 상기 제2 신호 생성 회로로부터의 제2 신호를 받아 상기 출력 신호를 인액티브 상태로 리세트하는 순서 논리 회로를 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  12. 제9항에 있어서,
    상기 위상 차 검지 회로가 상기 지연 회로 열의 출력이 제1 값이고, 상기 입력 클럭이 제2 값인 동안에 출력을 액티브 상태로 하는 논리 회로를 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  13. 제11항에 있어서,
    상기 위상 차 검지 회로가 상기 제2 내분 회로 내에 설치되어 있는 것을 특징으로 하는 클럭 제어 회로.
  14. 제4항에 있어서,
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로를 포함하고,
    상기 주기 검지 회로로부터 출력되는 제어 신호에 기초하여 상기 제1 지연 회로와 상기 제2 지연 회로의 지연 시간을 가변시키는 것을 특징으로 하는 클럭 제어 회로.
  15. 제9항에 있어서,
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로를 포함하고,
    상기 제1 내분 회로에서 상기 제1 용량의 용량치가 상기 주기 검지 회로로부터 출력되는 제어 신호에 기초하여 가변되는 것을 특징으로 하는 클럭 제어 회로.
  16. 제9항에 있어서,
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로를 포함하고,
    상기 제1 내분 회로가, 제1 전원과 내부 노드 사이에 접속되는 제1 스위치와,
    제1, 제2 입력단으로부터의 신호를 입력하여 출력단이 상기 제1 스위치의 제어 단자에 접속되고, 상기 제1 입력단 및 상기 제2 입력단에 입력되는 입력 신호가 모두 제2 값일 때 상기 제1 스위치를 온시키는 논리 회로와,
    상기 내부 노드가 입력단에 접속되고, 상기 내부 노드의 전압과 임계치 전압과의 대소 관계에 따른 논리치를 출력하는 정전 또는 반전형 버퍼 회로와,
    상기 내부 노드와 상기 제2 전원 사이에 병렬 접속되고, 상기 제1, 제2 입력단으로부터의 입력 신호가 제어 단자에 각각 입력되고, 상기 입력 신호가 제1 값일 때 온되는 복수의 제2 스위치를 포함하고,
    상기 내부 노드와 상기 제2 전원 사이에, 스위치와 용량으로 구성되는 직렬 회로를 복수개 병렬로 포함하며,
    상기 직렬 회로를 구성하는 상기 스위치는 상기 주기 검지 회로로부터 출력되는 제어 신호에 의해 온 및 오프 제어되고, 상기 입력 클럭의 클럭 주기에 따라 상기 내부 노드에 부가되는 상기 용량의 용량치가 가변되는 구성으로 되고,
    상기 제1 입력단과 상기 제2 입력단은 공통 접속되고, 입력 신호가 공통으로 입력되는 것을 특징으로 하는 클럭 제어 회로.
  17. 제14항에 있어서,
    상기 제1 지연 회로가 입력 신호를 지연시키는 지연 회로와,
    상기 지연 회로의 복수의 출력단으로부터 추출되는 서로 다른 지연 시간의 출력 신호를 입력으로 하고, 상기 주기 검지 회로로부터 출력되는 제어 신호에 기초하여 어느 하나를 선택 출력하는 셀렉터를 구비한 것을 특징으로 하는 클럭 제어 회로.
  18. 제9항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제2 내분 회로가
    n단째의 지연 회로 유닛의 상기 제1 지연 회로의 출력의 제2 값으로부터 제1 값으로의 천이를 검출하여 제1 신호를 출력하는 제1 신호 생성 회로와,
    상기 위상 차 검지 회로의 출력 신호의 액티브 상태로의 천이를 검출하여 제2 신호를 출력하는 제2 신호 생성 회로와,
    상기 제1 신호 생성 회로로부터 출력되는 제1 신호를 받아 출력이 세트되고, 상기 제2 신호 생성 회로로부터 출력되는 제2 신호를 받아 상기 출력이 리세트되는 순서 논리 회로를 포함하며,
    상기 제3 스위치는 상기 제2 신호 생성 회로로부터의 제2 신호가 제2 값일때 온되고,
    상기 위상 차 검지 회로의 출력 신호를 지연된 신호가 제어 단자에 입력되는 n개의 상기 제4 스위치는 상기 위상 차 검지 회로의 출력이 액티브 기간 중 온하여, 상기 제2 용량의 전하를 일부 방전하고,
    상기 순서 논리 회로의 출력이 제어 단자에 입력되는 N개의 상기 제4 스위치는 n번째의 상기 제1 지연 회로의 출력이 제1 값으로 변화한 시점부터 온하여 상기 제2 용량을 방전하는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어 회로.
  19. 제9항에 있어서,
    상기 n번째(단, n은 1 내지 N-1의 플러스 정수)의 제2 내분 회로가
    n단째의 지연 회로 유닛의 상기 제1 지연 회로의 출력을 반전 지연시키는 홀수단의 제1 인버터 열과, 상기 제1 지연 회로의 출력과, 상기 제1 인버터 열의 출력을 입력하고, 상기 제1 지연 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제1 인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제1 펄스 신호를 출력하는 제1 논리 회로를 포함한 제1 신호 생성 회로와,
    상기 위상 차 검지 회로의 출력을 반전 지연시키는 홀수단의 제2 인버터 열과, 상기 위상 차 검지 회로의 출력과, 상기 제2 인버터 열의 출력을 입력하고, 상기 위상 차 검지 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제2 인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제2 펄스 신호를 출력하는 제2 논리 회로를 포함한 제2 신호 생성 회로와,
    상기 제1 신호 생성 회로로부터 출력되는 제1 펄스 신호를 받아 세트되어 제2 값을 출력하고, 상기 제2 신호 생성 회로로부터 출력되는 제2 펄스 신호를 받아 리세트되어 제1 값을 출력하는 순서 논리 회로를 포함하며,
    상기 제3 스위치는 상기 제2 신호 생성 회로로부터의 제2 펄스 신호가 제2 값일 때, 온되고,
    상기 제2 신호 생성 회로의 상기 제2 인버터 열로부터의 반전 출력을 인버터로 반전함으로써 정전하는 상기 위상 차 검지 회로의 출력 신호가 제어 단자에 입력되는 n개의 상기 제4 스위치는 상기 위상 차 검지 회로의 출력이 제1 값의 기간 중에 온하여, 상기 제2 용량의 전하를 일부 방전하고,
    상기 순서 논리 회로의 출력 신호가 제어 단자에 입력되는 N개의 상기 제4 스위치는 n번째의 상기 제1 지연 회로의 출력이 제1 값으로 변화한 시점부터 온하여 상기 제2 용량을 방전하는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어 회로.
  20. 제9항에 있어서,
    상기 n번째의 제2 내분 회로가
    n단째의 지연 회로 유닛의 상기 제1 지연 회로의 출력을 반전 지연시키는 홀수단의 제1 인버터 열과, 상기 제1 지연 회로의 출력과, 상기 제1 인버터 열의 출력을 입력하고, 상기 제1 지연 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제1 인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제1 펄스신호를 출력하는 제1 논리 회로를 포함한 제1 신호 생성 회로와,
    상기 위상 차 검지 회로의 출력을 반전 지연시키는 홀수단의 제2 인버터 열과, 상기 위상 차 검지 회로의 출력과, 상기 제2 인버터 열의 출력을 입력하고, 상기 위상 차 검지 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제2 인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제2 펄스 신호를 출력하는 제2 논리 회로를 포함한 제2 신호 생성 회로와,
    상기 제1 신호 생성 회로로부터 출력되는 제1 펄스 신호를 받아 세트되어 제2 값을 출력하고, 상기 제2 신호 생성 회로로부터 출력되는 제2 펄스 신호를 받아 리세트되어 제1 값을 출력하는 순서 논리 회로를 포함하며,
    제1 전원과 내부 노드 사이에 접속되고, 상기 제2 신호 생성 회로로부터의 제2 펄스 신호가 제2 값일 때, 온되는 제3 스위치와,
    상기 내부 노드와 제2 전원 사이에 접속되는 상기 제2 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 구비하고,
    상기 내부 노드에 일단이 접속되고, 상호 병렬로 접속된 2N개의 상기 제4 스위치와, 2N개의 상기 제4 스위치의 타단에 일단이 각각 접속되고, 타단이 상기 제2 전원에 접속된 2N개의 제5 스위치를 구비하고,
    2N개의 상기 제4 스위치 중의 한쪽 절반의, N개의 상기 제4 스위치의 제어 단자에는 상기 제2 신호 생성 회로의 상기 제2 인버터 열에서의 반전 출력을 다시 인버터로 반전함으로써 정전하는 상기 위상 차 검지 회로의 출력 신호가 입력되고,
    상기 N개의 제4 스위치에 접속되는 N개의 상기 제5 스위치는 그 제어 단자에입력되는 제어 신호에 의해 온, 오프되고, n번째의 상기 제1 지연 회로의 출력을 입력하는 n번째의 내분 회로는 n개의 상기 제5 스위치가 온으로 설정되고, 온 상태의 상기 제5 스위치에 직렬 접속되는 상기 제4 스위치는 상기 위상 차 검지 회로의 출력 신호가 제1 값을 취하는 기간, 온 상태가 되고, 상기 제2 용량의 전하를 방전하고,
    2N개의 상기 제4 스위치 중, 다른 절반의 N개의 상기 제4 스위치의 제어 단자에는 상기 순서 논리 회로의 출력 신호가 공통 접속되고, N개의 상기 제4 스위치에 접속되는 상기 제5 스위치의 제어 단자에 입력되는 제어 신호에 의해 N개분의 제5 스위치가 온 상태로 되어 있는 것을 특징으로 하는 클럭 제어 회로.
  21. 제9항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제2 내분 회로가
    n단째의 지연 회로 유닛의 상기 제1 지연 회로의 출력을 반전 지연시키는 홀수단의 제1 인버터 열과, 상기 제1 지연 회로의 출력과, 상기 제1 인버터 열의 출력을 입력하고, 상기 제1 지연 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제1 인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제1 펄스 신호를 출력하는 제1 논리 회로를 포함한 제1 신호 생성 회로와,
    상기 위상 차 검지 회로의 출력을 반전 지연시키는 홀수단의 제2 인버터 열과, 상기 위상 차 검지 회로의 출력과, 상기 제2 인버터 열의 출력을 입력하고, 상기 위상 차 검지 회로의 출력이 제2 값으로부터 제1 값으로 천이 시에, 상기 제2인버터 열의 지연 시간만큼에 대응한 기간, 제2 값이 되는 제2 펄스 신호를 출력하는 제2 논리 회로를 포함한 제2 신호 생성 회로와,
    상기 제1 신호 생성 회로로부터 출력되는 제1 펄스 신호를 받아 세트되어 제2 값을 출력하고, 상기 제2 신호 생성 회로로부터 출력되는 제2 펄스 신호를 받아 리세트되어 제1 값을 출력하는 순서 논리 회로를 포함하며,
    제1 전원과 내부 노드 사이에 접속되고, 상기 제2 신호 생성 회로로부터의 제2 펄스 신호가 제2 값일 때 온하는 제3 스위치와,
    상기 내부 노드와 제2 전원 사이에 접속되는 상기 제2 용량과,
    상기 내부 노드가 입력단에 접속된 인버터를 구비하고,
    상기 내부 노드와 제2 전원 사이에 병렬 접속된 n+N개의 제4 스위치를 구비하고,
    이 중 n개의 상기 제4 스위치의 제어 단자에는 상기 제2 신호 생성 회로의 상기 제2 인버터 열에서의 반전 출력을 다시 인버터로 반전함으로써 정전하는 상기 위상 차 검지 회로의 출력 신호가 입력되고,
    N개의 상기 제4 스위치의 제어 단자에는 상기 순서 논리 회로의 출력단이 접속되어 있는 것을 특징으로 하는 클럭 제어 회로.
  22. 입력한 신호를 제1 지연 시간 지연시켜서 출력하는 제1 회로와, 상기 제1 회로의 출력을 제2 지연 시간 지연시켜서 출력하는 제2 회로로 구성된 지연 회로 유닛을 종속 형태로 복수단 구비한 지연 회로 열과,
    상기 지연 회로 열에 입력되는 입력 신호와, 상기 지연 회로 열에 입력되어 지연되어 상기 지연 회로 열로부터 출력되는 출력 신호를 입력하고, 상기 입력 신호의 주기와 상기 지연 회로 열의 지연 시간의 시간 차를 상기 두 개의 신호의 위상 차로서 검출하는 위상 차 검지 회로와,
    복수의 상기 지연 회로 유닛의 제1 회로의 출력을 각각 입력하고, 상기 위상 차를 상기 지연 회로 유닛 수로 등간격으로 분할한 시간을 단위로 하여, 상기 제1 회로가 속하는 상기 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 번째 단 수인지에 따라 상기 제1 회로의 출력 신호의 천이 엣지를 서로 다른 지연 시간만큼 지연시켜서 각각 출력하는 복수의 제3 회로를 포함하며,
    상기 복수의 제3 회로는 상기 입력 신호의 주기를 상기 종속 형태로 접속된 상기 지연 회로 유닛 수로 등분한 시간 간격으로 천이하는 복수의 출력 신호를 각각 출력하는 것을 특징으로 하는 신호 생성 회로.
  23. 제22항에 있어서,
    상기 제3 회로가, 용량의 충전 및 방전을 제어하는 회로와,
    상기 용량의 단자 전압과 임계치 전압과의 대소 관계에 따른 논리치를 상기 출력 신호로서 출력하는 회로를 포함하고,
    상기 위상 차에 상당하는 기간, 상기 용량을 방전 또는 충전하고, 상기 제3 회로에 대응하는 지연 회로 유닛의 제1 회로의 출력 신호가 천이했을 때, 이를 받아, 상기 용량을 상기 위상 차에 상당하는 기간의 방전 또는 충전에 이어서 다시방전 또는 충전하고,
    상기 위상 차를 상기 지연 회로 유닛 수로 등분한 위상에, 상기 제3 회로에 대응하는 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 단째인지를 나타내는 값을 곱한 위상에 상당하는 지연 시간을 상기 제2 지연 시간에서 뺀 시간만큼, 상기 제3 회로에 대응하는 지연 회로 유닛의 제1 회로의 출력 신호의 상승 또는 하강의 천이 엣지를 지연시켜서 출력하는 구성으로 되어 있는 것을 특징으로 하는 신호 생성 회로.
  24. 제22항 또는 제23항에 기재된 신호 생성 회로를 포함하고,
    복수의 상기 제3 회로의 출력 신호, 또는 상기 입력 신호와 복수의 상기 제3 회로의 출력 신호에 기초하여 상기 입력 신호의 주기를 등분할하여 구성되는 주기의 체배 신호를 생성하는 회로를 포함한 것을 특징으로 하는 체배 회로.
  25. 입력한 신호를 제1 지연 시간 지연시켜서 출력하는 제1 회로를 종속 형태로 복수단 접속하여 구성되는 지연 회로 열과,
    상기 지연 회로 열에 입력되는 입력 클럭과, 상기 지연 회로 열로부터 출력되는 클럭을 입력하고, 상기 입력 클럭의 클럭 주기와 상기 지연 회로 열의 지연 시간의 시간 차를 상기 두 개의 클럭의 위상 차로서 검출하는 위상 차 검지 회로와,
    복수의 상기 제1 회로의 출력을 각각 입력하고, 상기 위상 차를 상기 제1 회로의 개수로 등간격으로 분할한 시간을 단위로 하여, 상기 제1 지연 회로가 상기 지연 회로 열 내에서 몇 번째인지에 따라 상기 제1 지연 회로의 출력 신호의 천이 엣지를 서로 다른 지연 시간만큼 지연시켜서 각각 출력하는 복수의 제2 회로
    를 포함하고, 상기 복수의 제2 회로로부터는 각각, 등간격으로 천이하는 복수의 출력 신호가 출력되는 것을 특징으로 하는 클럭 제어 회로.
  26. 제25항에 있어서,
    상기 제2 회로가, 용량의 충전 및 방전을 제어하는 회로와,
    상기 용량의 단자 전압과 임계치와의 대소 관계에 따른 논리치를 상기 출력 신호로서 출력하는 회로를 포함하고,
    상기 위상 차에 상당하는 기간, 상기 용량을 방전 또는 충전하고, 상기 제2 회로에 대응하는 상기 제1 회로의 출력 신호가 천이했을 때, 이를 받아, 상기 용량을 상기 위상 차에 상당하는 기간의 방전 또는 충전에 이어서 다시 방전 또는 충전하고,
    상기 위상 차를 T, 상기 제1 회로의 수를 N, 상기 제2 회로에 대응하는 상기 제1 회로가 상기 지연 회로 열 내에서 n단째인 것으로 하여, 상기 위상 차 T에서 n×T/N을 뺀 시간 T-n×T/N을 상기 복수의 제2 회로에 고유의 지연 시간만큼에서 뺀 지연 시간, 상기 제1 회로의 출력 신호의 상승 또는 하강의 천이 엣지로부터 지연시켜서 출력하는 구성으로 되어 있는 것을 특징으로 하는 클럭 제어 회로.
  27. 제25항에 있어서,
    상기 입력 신호와, 복수의 상기 제2 회로의 출력 신호에 기초하여 체배 클럭을 생성하여 출력하는 합성 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  28. 지연 시간 t1의 제1 지연 회로를 종속 형태로 복수단(N단) 접속하여 구성되는 지연 회로 열을 구비하고,
    상기 지연 회로 열에는 초단의 제1 지연 회로로부터 주기 tCK의 입력 클럭이 입력되고,
    상기 지연 회로 열의 최종 단의 제1 지연 회로로부터 출력되는 출력 클럭과, 상기 지연 회로 열에 입력되는 입력 클럭으로부터, 상기 지연 회로 열의 지연 시간과, 상기 입력 클럭의 클럭 주기 tCK와의 시간 차에 대응하는 위상 차 T(T=tCK-N× t1)를 검출하는 위상 차 검지 회로를 포함하고,
    1단째부터 N단째 상기 제1 지연 회로의 출력을 각각 입력하는 제2 지연 회로를 N개 구비하고,
    n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 제1 지연 회로의 출력의 천이 엣지를 상기 복수의 제2 지연 회로에 고유의 지연 시간 tpd로부터 상기 위상 차 T를 상기 제1 지연 회로의 총 수 N으로 등분한 위상 T/N과, 상기 N과 상기 제1 지연 회로의 상기 지연 회로 열 내에서의 단 수 n과의 차로 규정되는 시간 (N-n)×T/N을 뺀 시간만큼 지연시켜서 출력하고,
    n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 입력 클럭의 클럭 사이클의 개시 시점으로부터,
    n×t1+tpd-(1-n/N)×T
    지연된 타이밍으로 상승 또는 하강 천이하는 신호를 각각 출력하고, 1 내지 N번째의 상기 제2 지연 회로의 출력으로부터, 시간 간격 t1+T/N의 다상 클럭이 생성되는 것을 특징으로 하는 클럭 제어 회로.
  29. 제28항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제2 지연 회로가
    상기 제2 지연 회로 내의 용량의 충전 패스를 온 및 오프 제어하는 제1 스위치와,
    상기 용량의 방전 패스를 온 및 오프 제어하는 병렬 접속된 복수의 제2 스위치와,
    상기 용량의 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 복수의 제2 스위치 중, n개의 제2 스위치는 상기 위상 차 검지 회로의 출력에 의해 온 및 오프 제어되고, 상기 위상 차 검지 회로에서 검출된 상기 위상 차 T에 대응하는 기간만큼, 온 상태가 되어 상기 용량의 축적 전하가 일부 방전되고,
    축적 전하가 일부 방전된 상태의 상기 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 천이한 시점으로부터 상기 제1 지연 회로의 출력에 의해 온 및 오프 제어되는 N개의 제2 스위치가 온되고, 상기 용량의 전하가 방전되어 상기 용량의 단자 전압이 하강하고, 상기 버퍼 회로로부터의 출력치가 변화하는 구성으로 된 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  30. 제28항에 있어서,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 제2 지연 회로가
    상기 제2 지연 회로 내의 용량의 방전 패스를 온 및 오프 제어하는 제1 스위치와,
    상기 용량의 충전 패스를 온 및 오프 제어하는 병렬 접속된 복수의 제2 스위치와,
    상기 용량의 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 적어도 포함하며,
    상기 복수의 제2 스위치 중, n개의 제2 스위치는 상기 위상 차 검지 회로의 출력에 의해 온 및 오프 제어되고, 상기 위상 차 검지 회로에서 검출된 상기 위상 차 T에 대응하는 기간만큼, 온 상태가 되어 상기 용량을 일부 충전하고,
    일부 충전된 상태의 상기 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 천이한 시점으로부터, 상기 제1 지연 회로의 출력에 의해 온 및 오프 제어되는 N개의 제2 스위치가 온되고, 상기 용량을 더 충전하여 상기 용량의 단자 전압이 상승하고, 상기 버퍼 회로로부터의 출력치가 변화하는 구성으로 된 제2 내분 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  31. 지연 시간 t1의 지연 회로를 종속 형태로 복수단(N단) 구비하고, 주기 tCK의 입력 클럭을 입력하고, 시간 N×t1만큼 지연시켜서 출력하는 지연 회로 열을 구비하고,
    상기 입력 클럭과, 상기 지연 회로 열의 최종 단의 제1 지연 회로로부터 출력되는 출력 클럭을 입력하고, 상기 출력 클럭과, 상기 출력 클럭에 대응하는 입력 클럭의 다음 사이클의 입력 클럭과의 위상 차 T(T=tCK-N×t1)를 검출하고, 상기 위상 차 T만큼, 액티브 상태의 출력 신호를 출력하는 위상 차 검지 회로를 포함하고,
    상기 입력 클럭의 1클럭 주기 tCK를 N등분한 기간 tCK/N은 t1+T/N으로 표현되고,
    1단째부터 N단째의 상기 제1 지연 회로에 각각 대응시켜서 1번째부터 N번째의 내분 회로를 포함하고,
    n번째(단, n은 1 내지 N-1의 플러스 정수)의 상기 제1 지연 회로의 출력을 입력으로 하는 n번째의 상기 내분 회로는
    상기 내분 회로 내의 용량의 충전 경로를 온 및 오프 제어하는 제1 스위치와,
    상기 용량에 축적된 전하를 방전하는 방전 경로의 온 및 오프를 제어하는 상호 병렬 접속된 복수의 제2 스위치와,
    상기 용량의 상기 단자 전압과 임계치의 대소 관계에 따른 논리치를 출력하는 버퍼 회로를 포함하며,
    상기 위상 차 검지 회로의 출력 신호가 액티브 기간 중, 상기 복수의 제2 스위치 중의 n개의 스위치를 온으로 하여, 상기 용량의 축적 전하를 일부 방전하고, 일부 전하가 방전된 상태의 상기 용량에 대하여, n번째의 상기 제1 지연 회로의 출력이 제1 값으로 변화한 시점으로부터는 상기 복수의 제2 스위치 중 N개의 스위치를 온으로 하여 상기 용량을 방전하고, 상기 버퍼 회로로부터는 n번째의 제1 지연 회로의 출력 신호의 상승 또는 하강의 천이 타이밍인 n×t1로부터, 상기 내분 회로의 고유의 지연 시간에서, 시간 (N-n) ×T/N 뺀 시간에 상당하는 지연 시간에, 상승 또는 하강 천이하는 출력 신호가 출력되고,
    1 내지 N번째의 상기 내분 회로로부터 같은 시간 간격 t1+T/N으로 천이하는 N개의 다상 클럭이 출력되는 것을 특징으로 하는 클럭 제어 회로.
  32. 제31항에 있어서,
    상기 입력 클럭과, 상기 복수의 상기 내분 회로로부터 출력되는 클럭을 입력하여 한 개의 신호로 합성하고, 체배 클럭 신호를 생성하는 합성 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  33. 제1항에 기재된 클럭 제어 회로를 포함하고,
    상기 클럭 제어 회로로부터 출력되는 클럭을 내부 클럭으로서 내부 회로에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  34. 입력한 신호를 제1 지연 시간 지연시켜서 출력하는 제1 회로와, 상기 제1 회로의 출력을 제2 지연 시간 지연시켜서 출력하는 제2 회로로 구성된 지연 회로 유닛을 복수단 종속 형태로 접속하여 구성되는 지연 회로 열에, 입력 클럭을 입력하고,
    상기 지연 회로 열에 입력된 입력 클럭의 다음의 클럭 주기의 클럭 펄스와, 상기 지연 회로 열의 최종 단의 지연 회로 유닛으로부터 출력되는 클럭 펄스의 위상 차, 즉 지연 회로 열의 지연 시간과 입력 클럭의 클럭 주기의 차를 위상 차 검지 회로에서 검출하고,
    복수의 상기 지연 회로 유닛의 제1 회로의 출력을 각각 입력하는 복수의 제3 회로에서 상기 위상 차를 상기 지연 회로 유닛 수로 등간격으로 분할한 시간을 단위로 하여, 상기 제1 회로가 속하는 상기 지연 회로 유닛이 상기 지연 회로 열 내에서 몇 번째 단 수인지에 따라 상기 제1 회로의 출력 신호의 천이 엣지를 서로 다른 지연 시간만큼 지연시켜서 각각 출력하고,
    상기 복수의 제3 회로로부터 상기 입력 클럭의 클럭 주기를 상기 종속 형태로 접속된 상기 지연 회로 유닛 수로 등분한 시간 간격으로 천이하는 복수의 출력 신호가 각각 출력되는 것을 특징으로 하는 클럭 제어 방법.
  35. 제34항에 있어서,
    상기 각 제3 회로는 상기 위상 차에 기초하여 상기 위상 차를 상기 지연 회로 유닛 수로 등분한 위상에, 상기 제3 회로에 대응하는 지연 회로 유닛의 상기 지연 회로 열 내에서의 단 수에 대응한 값을 곱한 위상에 상당하는 지연 시간을 상기 제2 지연 시간에서 뺀 시간만큼, 상기 제3 회로에 대응하는 지연 회로 유닛의 제1 회로의 출력의 상승 또는 하강의 천이 엣지를 지연시켜서 출력하는 것을 특징으로 하는 클럭 제어 방법.
  36. 제34항에 있어서,
    상기 입력 클럭과, 복수의 상기 제3 회로의 출력에 기초하여 상기 입력 클럭의 클럭 주기를 등분할하여 구성되는 체배 클럭을 생성하는 것을 특징으로 하는 클럭 제어 방법.
  37. 입력 클럭에 동기한 체배 클럭을 출력하는 클럭 제어 방법에 있어서,
    제1 지연 시간 t1의 제1 지연 회로와, 상기 제1 지연 회로의 출력 신호의 상승 또는 하강의 천이 엣지를 제2 지연 시간 t2 지연시켜서 출력하는 제2 지연 회로로 구성된 지연 회로 유닛을 복수단(N단) 종속 형태로 접속하여 구성되는 지연 회로 열에, 클럭 주기 tCK의 입력 클럭을 입력하고,
    상기 지연 회로 열의 최종 단의 지연 회로 유닛으로부터 출력되는 출력 클럭과, 상기 출력되는 출력 클럭에 대응하는 입력 클럭의 다음의 사이클의 입력 클럭과의 사이의 위상 차 T(T=N×(t1+t2)-tCK)를 위상 차 검지 회로에서 검출하고,
    1단째 내지 (N-1)단째의 상기 지연 회로 유닛의 제1 지연 회로의 출력을 각각 입력하는 1 내지 (N-1)번째의 제3 지연 회로를 설치하고,
    n번째(단, n은 1 내지 (N-1)의 플러스 정수)의 상기 제3 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 지연 회로 유닛의 상기 제1 지연 회로의 출력 신호의 천이 엣지를 상기 제2 지연 시간 t2로부터, 상기 위상 차 T를 상기 지연 회로 유닛 수 N으로 등분한 위상 T/N에, 상기 제3 지연 회로에 대응하는 지연 회로 유닛의 상기 지연 회로 열 내에서의 단 수 n을 곱한 지연 시간 n×T/N을 뺀 시간 t2-n×T/N 지연시켜서 출력하고,
    n번째(단, n은 1 내지 N-1)의 제3 지연 회로는 상기 입력 클럭의 클럭 사이클의 개시 시점으로부터 시간 n×(t1+t2-T/N) 지연된 타이밍으로, 상승 또는 하강 천이하는 신호를 각각 출력하고,
    상기 입력 클럭과, 1 내지 N-1번째의 상기 제3 지연 회로의 출력을 합성함으로써, 상기 입력 클럭의 클럭 주기 tCK를 등분할하여 구성되는 체배 클럭을 생성하는 것을 특징으로 하는 클럭 제어 방법.
  38. 입력 클럭에 동기한 체배 클럭을 출력하는 클럭 제어 방법에 있어서,
    지연 시간 t1의 제1 지연 회로를 종속 형태로 복수단(N 단) 접속하여 구성되는 지연 회로 열에, 클럭 주기 tCK의 입력 클럭을 입력하고,
    상기 지연 회로 열의 최종 단의 제1 지연 회로로부터 출력되는 출력 클럭과, 상기 출력되는 출력 클럭에 대응하는 입력 클럭의 다음의 사이클의 입력 클럭과의 사이의 위상 차 T(T=tCK-N×t1)를 위상 차 검지 회로에서 검출하고,
    1단째부터 N단째의 상기 제1 지연 회로에 대응시켜서 상기 제1 지연 회로의 출력을 각각 입력하는 N개의 제2 지연 회로를 설치하고,
    n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 위상 차 검지 회로에서 검출된 위상 차 T에 기초하여 대응하는 n단째의 제1 지연 회로의 출력의 천이 엣지를 상기 복수의 제2 지연 회로에 고유의 지연 시간 tpd로부터 상기 위상 차 T를 상기 제1 지연 회로의 총 수 N으로 등분한 위상 T/N과, 상기 N과 상기 제1 지연 회로의 상기 지연 회로 열 내에서의 단 수 n과의 차로 규정되는 시간 (N-n)×T/N을 뺀 시간만큼 지연시켜서 출력하고,
    n번째(단, n은 1 내지 N의 플러스 정수)의 상기 제2 지연 회로는 상기 입력 클럭의 클럭 사이클의 개시 시점으로부터,
    n×t1+tpd-(1-n/N)×T
    지연된 타이밍으로 상승 또는 하강 천이하는 신호를 각각 출력하고, 1 내지 N번째의 상기 제2 지연 회로의 출력으로부터 시간 간격 t1+T/N의 다상 클럭이 생성되는 것을 특징으로 하는 클럭 제어 방법.
  39. 제38항에 있어서,
    상기 입력 클럭과 1 내지 N번째의 상기 제2 지연 회로의 출력을 합성함으로써, 상기 입력 클럭의 클럭 주기 tCK를 등분할하여 구성되는 체배 클럭을 생성하는 것을 특징으로 하는 클럭 제어 방법.
  40. 지연 회로가 복수단 종속 형태로 접속된 제1 지연 회로 열과,
    지연 회로가 복수단 종속 형태로 접속된 제2 지연 회로 열을 구비하고,
    상기 제1 지연 회로 열의 초단의 상기 지연 회로로부터 입력된 입력 클럭은 상기 제1 지연 회로 열을 전반하여 상기 제1 지연 회로 열의 최종 단을 이루는 지연 회로로부터 출력되어 상기 제2 지연 회로 열의 초단의 상기 지연 회로에 입력되어 상기 제2 지연 회로 열을 전반하고,
    상기 제1, 및 제2 지연 회로 열의 각 단의 지연 회로에 대응하여 병설되어 있고, 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 복수의 내분 회로를 포함하고, 상기 병설되는 복수의 내분 회로 중 1번째의 상기 내분 회로에는 상기 제1 지연 회로 열로부터 출력되어 상기 제2 지연 회로 열의 초단의 지연 회로에 입력되는 클럭과 다음 사이클의 입력 클럭이 입력되고,
    n+1번째(단, n은 n+1이 2 이상이고, 또한 상기 제1 지연 회로 열의 최종 단의 지연 회로의 단 수 이하의 임의의 정수)의 상기 내분 회로에는 상기 내분 회로에 대응하는 상기 제2 지연 회로 열의 n단째의 지연 회로의 출력과, 다음 사이클의 입력 클럭을 입력한 상기 제1 지연 회로 열의 n단째의 지연 회로의 출력이 입력되고,
    복수의 상기 내분 회로의 내분비는 상기 내분 회로의 순서에 대응하여 단위 값마다 대(大)로 설정되어 있으며, 입력 클럭의 주기를 tCK로 하고, 상기 제1 지연 회로 열의 최종 단의 지연 회로의 단 수를 N단으로 하고, 상기 각 지연 회로의 지연 시간을 td로 하여, T=tCK-N×td인 경우,
    복수의 상기 내분 회로는 순서대로, 각각의 지연 시간을 단위 시간 T/N 마다 증가하도록 설정되어 있으며, 서로 이웃하는 두 개의 내분 회로의 출력의 위상 차는 tCK/N이 되고, 1번째의 상기 내분 회로의 출력과 N+1번째의 상기 내분 회로의 출력의 위상 차가 2π인 것을 특징으로 하는 클럭 제어 회로.
  41. 지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 지연 회로 열을 구비하고, 상기 지연 회로 열의 초단의 상기 지연 회로로부터 입력된 입력 클럭이 상기 지연 회로 열을 전반하고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 포함하고, 복수의 상기 내분 회로의 내분비는 서로 다른 값으로 설정되어 있으며,
    1번째의 상기 내분 회로에는 N단째의 상기 지연 회로의 출력과 다음 사이클의 입력 클럭이 입력되고,
    i번째(단, i는 2 내지 N의 정수)의 상기 내분 회로에는 (N+i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 입력 클럭의 (i-1)단째의 상기 지연 회로의 출력이 입력되고,
    1번째 내지 N번째의 상기 내분 회로로부터는 상기 입력 클럭의 주기를 N등분한 위상 차의 다상 클럭이 출력되는 것을 특징으로 하는 클럭 제어 회로.
  42. 제40항에 있어서,
    1번째 내지 N번째의 상기 내분 회로로부터 출력되는 다상 클럭을 입력으로 하고 이들을 하나의 신호로 다중화하여 합성하여 N체배 클럭을 출력하는 합성 회로를 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  43. 지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제1 지연 회로 열을 구비하고, 정상 클럭이 상기 제1 지연 회로 열의 초단의 상기 지연 회로로부터 입력되어 상기 제1 지연 회로 열을 전반하고,
    지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제2 지연 회로 열을 구비하여, 역상 클럭이 상기 제2 지연 회로 열의 초단의 상기 지연 회로로부터 입력되어 상기 제2 지연 회로 열을 전반하고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 각각 (N+1)개의 내분 회로를 포함하는 제1, 및 제2군의 내분 회로를 포함하고,
    상기 제1, 및 제2군의 내분 회로의 각각에 있어서 N+1개의 상기 내분 회로의 내분비는 서로 다른 값으로 설정되어 있으며,
    상기 제1군의 내분 회로의 1번째의 상기 내분 회로에는 상기 제2 지연 회로 열의 N단째의 상기 지연 회로의 출력과 다음 사이클의 정상 클럭이 입력되고,
    상기 제1군의 내분 회로의 i번째(단, i는 2 내지 N+1의 정수)의 상기 내분 회로에는 상기 제2 지연 회로 열의 (N+i-1)단째의 상기 지연 회로의 출력과, 다음사이클의 정상 클럭이 입력되는 상기 제1 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력이 입력되고,
    상기 제1군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로로부터는 상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상 클럭이 출력되고,
    상기 제2군의 내분 회로의 1번째의 상기 내분 회로에는 상기 제1 지연 회로 열의 N단째의 상기 지연 회로의 출력과 다음 사이클의 역상 클럭이 입력되고,
    상기 제2군의 내분 회로의 i번째(단, i는 2 내지 N+1의 정수)의 상기 내분 회로에는 상기 제1 지연 회로 열의 (N+i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 역상 클럭이 입력되는 상기 제2 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력이 입력되고,
    상기 제1군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로의 출력으로부터 각각 위상 π어긋나, 상기 제2군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로로부터 상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상 클럭이 출력되는 것을 특징으로 하는 클럭 제어 회로.
  44. 제40항에 있어서,
    상기 내분 회로가 상기 두 개의 신호를 각각 입력으로 하는 제1 입력 단자와 제2 입력 단자에 입력단이 접속되고, 상기 제1 입력 단자와 상기 제2 입력 단자에 입력되는 신호가 모두 제1 값일 때 제1 값의 신호를 출력하는 논리 회로와,
    제1 전원과 내부 노드 사이에 접속되고, 상기 논리 회로의 출력 신호가 제1 값일 때 온되는 제1 스위치와,
    상기 내부 노드와 제2 전원 사이에 접속되는 용량과,
    상기 내부 노드가 입력단에 접속되고 상기 내부 노드 전압과 임계치와의 대소 관계가 반전했을 때 출력 신호를 변화시키는 버퍼 회로와,
    상기 내부 노드에 일단이 접속되어 있으며, 상기 제1 입력 단자에 제어 단자가 접속되어 온 및 오프 제어되는 N개의 상기 제2 스위치와,
    N개의 상기 제2 스위치의 타단에 일단이 각각 접속되고, 타단이 상기 제2 전원에 접속되고, 제어 신호가 제어 단자에 각각 입력되어 온 및 오프 제어되는 N개의 제3 스위치와,
    상기 내부 노드에 일단이 접속되고, 상기 제2 입력 단자에 제어 단자가 접속되어 온 및 오프 제어되는 N개의 상기 제4 스위치와,
    N개의 상기 제4 스위치의 타단에 일단이 각각 접속되고, 타단이 상기 제2 전원에 접속되고, 제어 신호가 제어 단자에 각각 입력되어 온 및 오프 제어되는 N개의 제5 스위치
    를 구비하고,
    n번째의 상기 내분 회로는 상기 N개의 제3 스위치 중, (N-n)개의 스위치가 상기 제어 신호에 의해 온 상태로 설정되어 있으며, 상기 N개의 제5 스위치 중, n개의 스위치가 상기 제어 신호에 의해 온 상태로 설정되어 있는 것을 특징으로 하는 클럭 제어 회로.
  45. 지연 회로가 N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제1, 및 제2 지연 회로 열을 구비하고,
    입력 클럭은 상기 제1 지연 회로 열의 초단의 상기 지연 회로에 입력되어 상기 제1 지연 회로 열을 전반하고,
    상기 제1 지연 회로 열의 각 지연 회로의 출력을 입력으로 하여 이 중의 하나를, 입력되는 체배 수 결정 신호로 지정된 체배 수 K(단, K는 1 이상 N 이하의 정수)에 따라 선택 출력하는 선택 회로를 포함하고,
    상기 선택 회로의 출력은 상기 제2 지연 회로 열의 초단의 지연 회로에 입력되어 상기 제2 지연 회로 열을 전반하고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 병설하고,
    상기 각 내분 회로의 내분비는 서로 다르고, 또한 상기 체배 수 결정 신호로 지정된 체배 수 K로 규정되어 있으며,
    1번째의 상기 내분 회로에는 상기 선택 회로의 출력과 다음 사이클의 입력 클럭이 입력되고,
    i번째(단, i는 2 내지 N의 정수)의 상기 내분 회로에는 상기 제2 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 클럭의 상기 제1 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력이 입력되고,
    1번째 내지 K번째의 상기 내분 회로로부터는 상기 입력 클럭의 주기를 K등분한 위상 차의 다상 클럭이 출력되고,
    상기 체배 수 결정 신호에 의해 체배 수 K가 가변되는 것을 특징으로 하는 클럭 제어 회로.
  46. 제45항에 있어서,
    1번째 내지 K번째의 상기 내분 회로로부터 각각 출력되는 K개의 클럭을 입력으로 하고 이들을 하나의 신호로 다중화하여 합성하여 K체배 클럭을 출력하는 합성 회로를 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  47. 제45항에 있어서,
    상기 내분 회로가 상기 두 개의 신호를 각각 입력으로 하는 제1 입력 단자와 제2 입력 단자에 입력단이 접속되고, 상기 제1 입력 단자와 상기 제2 입력 단자에 입력되는 신호가 모두 제1 값일 때 제1 값의 신호를 출력하는 논리 회로와,
    제1 전원과 내부 노드 사이에 접속되고, 상기 논리 회로의 출력 신호가 제1 값일 때 온되는 제1 스위치와,
    상기 내부 노드와 제2 전원 사이에 접속되는 용량과,
    상기 내부 노드가 입력단에 접속되고 상기 내부 노드 전압과 임계치와의 대소 관계가 반전했을 때 출력 신호를 변화시키는 버퍼 회로와,
    상기 내부 노드에 일단이 접속되어 있으며, 상기 제1 입력 단자에 제어 단자가 접속되어 온 및 오프 제어되는 N개의 상기 제2 스위치와,
    N개의 상기 제2 스위치의 타단에 일단이 각각 접속되고, 타단이 상기 제2 전원에 공통 접속되고, 제어 신호가 제어 단자에 각각 입력되어 온 및 오프 제어되는 N개의 제3 스위치와,
    상기 내부 노드에 일단이 접속되고, 상기 제2 입력 단자에 제어 단자가 접속되어 온 및 오프 제어되는 N개의 상기 제4 스위치와,
    N개의 상기 제4 스위치의 타단에 일단이 각각 접속되고, 타단이 상기 제2 전원에 접속되고, 제어 신호가 제어 단자에 각각 입력되어 온 및 오프 제어되는 N개의 제5 스위치
    를 구비하고,
    상기 체배 수 결정 신호가 체배 수 K를 지정하고 있는 경우, 상기 제어 신호는 합계 K개가 액티브 상태가 되고, m번째의 상기 내분 회로에서 상기 N개의 제3 스위치 중, (K-m)개의 스위치가 상기 제어 신호에 의해 온 상태로 설정되어 있으며, 상기 N개의 제5 스위치 중, m개의 스위치가 상기 제어 신호에 의해 온 상태로 설정되어 있는 것을 특징으로 하는 클럭 제어 회로.
  48. 제40항에 있어서,
    입력되는 클럭 주기를 검지하는 주기 검지 회로를 포함하고, 상기 주기 검지 회로로부터 출력되는 클럭 주기 검지 신호에 기초하여 상기 지연 회로의 지연 시간을 가변시키는 것을 특징으로 하는 클럭 제어 회로.
  49. 제48항에 있어서,
    상기 지연 회로가 제1 입력 단자와 제2 입력 단자에 입력단이 접속되고, 상기 제1 입력 단자와 상기 제2 입력 단자에 입력되는 신호가 모두 제1 값일 때 제1 값의 신호를 출력하는 논리 회로와,
    제1 전원과 내부 노드 사이에 접속되고, 상기 논리 회로의 출력 신호가 제1 값일 때 온되는 제1 스위치와,
    상기 내부 노드가 입력단에 접속되어 상기 내부 노드 전압과 임계치와의 대소 관계가 반전했을 때 출력 신호를 변화시키는 버퍼 회로와,
    상기 내부 노드와 제2 전원 사이에는 제1 입력 단자에 제어 단자가 접속된 제2 스위치와, 제1 정전류원으로 구성되는 1 또는 복수의 직렬 회로를 포함함과 함께,
    제2 입력 단자에 제어 단자가 접속된 제3 스위치와, 제2 정전류원으로 구성되는 1 또는 복수의 직렬 회로를 포함하고,
    상기 주기 검지 회로로부터 출력되는 제어 신호로 온 및 오프 제어되는 스위치와, 용량으로 구성되는 직렬 회로를 상기 내부 노드와 상기 제2 전원 사이에 복수 병렬로 포함하며,
    상기 제1과 제2 입력 단자에는 동일한 신호가 공통 입력되는 것을 특징으로 하는 클럭 제어 회로.
  50. 제48항에 있어서,
    상기 지연 회로가 복수단 직렬 형태로 접속된 단위 지연 회로와,
    복수의 상기 단위 지연 회로의 출력을 입력으로 하는 셀렉터
    를 구비하고, 상기 셀렉터가 상기 주기 검지 회로로부터 출력되는 제어 신호를 선택 제어 신호로 하고, 복수의 상기 단위 지연 회로의 출력의 하나를 선택 출력하는 것을 특징으로 하는 클럭 제어 회로.
  51. 제44항에 있어서,
    상기 지연 회로의 지연 시간이 td이고, 입력 클럭의 주기가 tCK이고, N개의 지연 회로의 지연 시간 N×td가 tCK보다 시간 차 T 작은 경우에 있어서, N+1개의 상기 내분 회로로부터는 등간격의 위상 차 tCK/N의 신호가 출력되는 것을 특징으로 하는 클럭 제어 회로.
  52. 제40항에 있어서,
    상기 내분 회로가 두 개의 입력 신호를 각각 입력으로 하는 제1 입력 단자와 제2 입력 단자를 구비하고, 내분비가 m/N : 1-m/N(단, m은 0 내지 N의 정수)인 경우,
    상기 제1 입력 단자가 제어 단자에 접속되어 있는 제1 도전형 MOS 트랜지스터와, 상기 제2 입력 단자가 제어 단자에 접속되어 있는 제1 도전형 MOS 트랜지스터와의 직렬 회로가 제1 전원과 내부 노드 사이에, (N-m)개 병렬 접속되어 있으며,
    제어 단자에 인가되는 전압에 의해 온으로 설정되어 있는 제1 도전형 MOS 트랜지스터와, 상기 제1 입력 단자가 제어 단자에 접속되어 있는 제1 도전형 MOS 트랜지스터와의 직렬 회로가 상기 제1 전원과 상기 내부 노드 사이에, m개 병렬 접속되어 있으며,
    상기 제1 전원에 소스와 드레인이 접속되어 있는 제1 도전형 MOS 트랜지스터와,
    상기 제2 입력 단자가 제어 단자에 접속되어 있는 제2 도전형 MOS 트랜지스터와, 상기 제1 입력 단자가 제어 단자에 접속되어 있는 제2 도전형 MOS 트랜지스터와의 직렬 회로가 상기 내부 노드와 상기 제2 전원과의 사이에, (N-m)개 병렬 접속되어 있으며,
    제어 단자에 인가되는 전압에 의해 온으로 설정되어 있는 제2 도전형 MOS 트랜지스터와, 상기 제2 입력 단자가 제어 단자에 접속되어 있는 제1 도전형 MOS 트랜지스터와의 직렬 회로가 상기 내부 노드와 상기 제2 전원 사이에, m개 병렬 접속되어 있으며,
    상기 제2 전원에 소스와 드레인이 접속되어 있는 제2 도전형 MOS 트랜지스터와,
    상기 내부 노드가 입력단에 접속되어 상기 내부 노드 전압과 임계치와의 대소 관계가 반전했을 때 출력 신호를 변화시키는 버퍼 회로를 포함하고 있는 것을 특징으로 하는 클럭 제어 회로.
  53. 제40항에 기재된 클럭 제어 회로를 포함하고,
    상기 클럭 제어 회로로부터 출력되는 클럭을 내부 클럭으로서 내부 회로에 공급하는 것을 특징으로 하는 반도체 집적 회로 장치.
  54. 지연 회로를 2N단(단, N은 1 이상의 정수) 종속 형태로 접속하고, 상기 지연 회로 열의 초단의 상기 지연 회로에 입력 클럭이 입력되고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 설치하고, 복수의 상기 내분 회로의 내분비는 서로 다른 값으로 설정되어 있으며,
    N단째의 상기 지연 회로의 출력과 다음 사이클의 입력 클럭이 입력되는 내분 회로에서는 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하고,
    (N+i)단째(단, i는 1∼N-1의 정수)의 상기 지연 회로의 출력과, 다음 사이클의 입력 클럭의 i단째의 상기 지연 회로의 출력이 입력되는 내분 회로에서는 입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하고,
    N개의 상기 내분 회로를 개재하여 상기 입력 클럭의 주기를 N등분한 위상 차의 다상 클럭을 생성하는 것을 특징으로 하는 클럭 제어 방법.
  55. 제54항에 있어서,
    N개의 상기 내분 회로로부터 출력되는 N상 클럭을 입력으로 하는 합성 회로로 이들 신호를 합성하여 하나의 신호로 다중함으로써 N체배 클럭을 출력하는 것을 특징으로 하는 클럭 제어 방법.
  56. 지연 회로를 2N단(단, N은 1 이상의 정수) 종속 형태로 접속한 제1 지연 회로 열에는 정상 클럭이 상기 제1 지연 회로 열의 초단의 상기 지연 회로로부터 입력되어 상기 제1 지연 회로 열을 전반하고,
    지연 회로가 2N단(단, N은 1 이상의 정수) 종속 형태로 접속한 제2 지연 회로 열에는 역상 클럭이 상기 제2 지연 회로 열의 초단의 상기 지연 회로로부터 입력되어 상기 제2 지연 회로 열을 전반하고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 각각 N+1개의 내분 회로로 구성된 제1, 및 제2군의 내분 회로에서 N+1개의 상기 내분 회로의 내분비를 서로 다른 값으로 설정하고,
    상기 제1군의 내분 회로의 1번째 내분 회로에서는 상기 제2 지연 회로 열의 N단째의 상기 지연 회로의 출력과 다음 사이클의 정상 클럭을 입력하고,
    상기 제1군의 내분 회로의 i번째(단, i는 2 내지 N+1의 정수)의 상기 내분 회로에서는 상기 제2 지연 회로 열의 (N+i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 정상 클럭이 입력되는 상기 제1 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력을 입력하고,
    상기 제1군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로로부터는상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상 클럭이 출력되고,
    상기 제2군의 내분 회로의 1번째의 상기 내분 회로에서는 상기 제1 지연 회로 열의 N단째의 상기 지연 회로의 출력과 다음 사이클의 역상 클럭을 입력하고,
    상기 제2군의 내분 회로의 i번째(단, i는 2∼N+1의 정수)의 상기 내분 회로에서는 상기 제1 지연 회로 열의 (N+i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 역상 클럭이 입력되는 상기 제2 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력을 입력하고,
    상기 제1군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로의 출력으로부터 각각 위상 π 어긋나고, 상기 제2군의 내분 회로의 1번째 내지 (N+1)번째의 상기 내분 회로로부터, 상기 입력 클럭의 주기의 절반(위상 π)을 N등분한 위상 차의 다상 클럭이 출력되는 것을 특징으로 하는 클럭 제어 방법.
  57. 지연 회로가 N단(단, N은 1 이상의 정수) 종속 형태로 접속된 제1 지연 회로 열의 초단의 상기 지연 회로에 입력 클럭이 입력되고,
    상기 제1 지연 회로 열의 각 지연 회로의 출력을 입력으로 하고 이 중의 하나를, 입력되는 체배 수 결정 신호로 지정된 체배 수 K(단, K는 1 이상 N 이하의 정수)에 따라 선택 회로에서 선택 출력하고,
    상기 선택 회로의 출력은 지연 회로가 N단(단, N은 1 이상의 정수) 종속 형태로 접속된 상기 제2 지연 회로 열의 초단의 지연 회로에 입력되고,
    입력되는 두 개의 신호의 위상 차를 사전에 정해진 내분비로 분할한 시간으로 규정되는 지연 시간의 출력 신호를 출력하는 내분 회로를 적어도 N개 병설하고, 내분비는 서로 다르고, 또한 상기 체배 수 결정 신호로 지정된 체배 수 K로 규정되어 있는 내분 회로 중, 1번째의 상기 내분 회로에는 상기 선택 회로의 출력과 다음 사이클의 입력 클럭이 입력되고,
    i번째(단, i는 2∼N의 정수)의 상기 내분 회로에는 상기 제2 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력과, 다음 사이클의 클럭의 상기 제1 지연 회로 열의 (i-1)단째의 상기 지연 회로의 출력이 입력되고,
    1번째 K번째 상기 내분 회로로부터는 상기 입력 클럭의 주기를 K등분한 위상 차의 다상 클럭이 출력되는 것을 특징으로 하는 클럭 제어 방법.
  58. 제57항에 있어서,
    K개의 상기 내분 회로로부터 출력되는 K상 클럭을 입력하는 합성 회로로 이들 신호를 합성하여 하나의 신호로 다중함으로써 K체배 클럭을 출력하는 것을 특징으로 하는 클럭 제어 방법.
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