DE102005011894B4

DE102005011894B4 - Schaltungsanordnung zum Erzeugen eines Synchronisiersignals

Info

Publication number: DE102005011894B4
Application number: DE102005011894A
Authority: DE
Inventors: Aaron Nygren; Patrick Heyne
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-03-15
Filing date: 2005-03-15
Publication date: 2010-11-25
Anticipated expiration: 2025-03-16
Also published as: DE102005011894A1; CN1874157A; US20060214709A1

Abstract

Schaltungsanordnung zum Erzeugen wenigstens eines Synchronisiersignals (Φ1, Φ2, ..., Φn) mit definierten Signalflankenwechseln, die folgende Merkmale aufweist:
– eine Mehrzahl von wenigstens zwei steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn), wobei jede steuerbare Signalverzögerungsanordnung (DLY1; DLY2; ...; DLYn) einen Schaltungsteil (DLYv) mit variabler Signalverzögerung und einen Schaltungsteil (DLYc) mit konstanter Signalverzögerung aufweist und wobei der ersten steuerbaren Signalverzögerungsanordnung (DLY1) ein Eingangssignal (CLK) zugeführt ist,
– eine Phasendetektionseinrichtung (Φdetect) mit zwei Eingängen (B, A) und einem Ausgang (O),
– eine Steuerschaltung (CTRL) zum Steuern der Schaltungsteile (DLYv) mit variabler Signalverzögerung, wobei die Steuerschaltung (CTRL) eingangsmäßig mit dem Ausgang (O) der Phasendetektionseinrichtung (Φdetect) und ausgangsmäßig mit Steuereingängen (CTRL-In) der Schaltungsteile (DLYv) mit variabler Signalverzögerung verbunden ist, wobei:
– das Eingangssignal (CLK) dem ersten Eingang (B) der Phasendetektionseinrichtung (Φdetect) zugeführt ist,
– ein Ausgang einer (DLY1; DLY2; ...; DLYn) der steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) mit dem zweiten...

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Erzeugen wenigstens eines Synchronisiersignals nach dem Oberbegriff des Patentanspruches 1.
Komplexe elektrische Schaltungen oder Teile davon (beispielsweise integrierte Schaltungen) mit einer umfangreichen Anzahl von Schaltungsblöcken sind häufig bei ihrem Einsatz zusammen mit anderen komplexen elektrischen Schaltungen mit diesen elektrisch verbunden. Oft befinden sich dabei die verschiedenen komplexen elektrischen Schaltungen auf verschiedenen Halbleiterchips oder sonstigen Substraten (wie z. B. Leiterplatten). Als Beispiel dafür können integrierte Halbleiterspeicherschaltungen in integrierten Halbleiterspeicherbausteinen oder auf entsprechenden Modulen dienen. Diese verschiedenen komplexen Schaltungen und auch deren Schaltungsblöcke arbeiten einerseits relativ unabhängig voneinander, d. h. beispielsweise verschieden schnell (bedingt durch Temperaturschwankungen und im Rahmen von Herstellungsprozessen nicht vermeidbaren Toleranzschwankungen bestimmter elektrischer Parameter) und asynchron. Andererseits jedoch müssen die verschiedenen komplexen Schaltungen und Schaltungsblöcke elektrisch miteinander kommunizieren, damit sich der gewünschte (Gesamt-)Erfolg einer Anordnung solcher komplexer Schaltungen und Schaltungsblöcke auch einstellt. In der Regel geschieht dies mittels externer Taktsignale, die den einzelnen komplexen Schaltungen und Schaltungsblöcken zugeführt werden. Aufgabe dieser beispielsweise externen Taktsignale ist es also, solche elektrischen Signale, die in einer einzelnen komplexen Schaltung (wie z. B. einer Halbleiterschaltung) oder in einem einzelnen Schaltungsblock (wie z. B. einem Speicherzellenfeld samt Schreib-/Leseverstärkern) entstehen, mit dem externen Taktsignal zu synchronisieren, so dass vergleichbare elektrische Signale verschiedener komplexer Schaltungen bzw. Schaltungsblöcke einen sich fest einstellenden zeitlichen Bezug zueinander aufweisen.
Das sich zeitlich aufeinander Abstimmen elektrischer Signale aus verschiedenen komplexen Schaltungen bzw. Schaltungsblöcken wird häufig mittels Synchronisiersignalen bewirkt, die aus den eingangs genannten Taktsignalen abgeleitet werden. In der Vergangenheit hatte man sich dabei meist auf einen Signalflankenwechsel (z. B. positiver = ansteigender Flankenwechsel eines elektrischen Signals) des Taktsignals innerhalb einer Signalperiode bezogen, welcher dann bei seinem Auftreten die vorgesehenen Schaltungsfunktionen auslöst. Zwischenzeitlich ist der technische Fortschritt, insbesondere unter dem ständigen Druck, die Arbeitsgeschwindigkeit elektrischer Schaltungen zu erhöhen, jedoch soweit fortgeschritten, dass vorbeschriebene Synchronisiervorgänge häufig nicht mehr nur bei einem der beiden Flankenwechsel, die ein Synchronisiersignal innerhalb einer Signalperiode erfährt, vorgenommen werden, sondern bei beiden Flankenwechseln, d. h., sowohl bei einer ansteigenden Flanke des betreffenden elektrischen Signals wie auch bei einer abfallenden Flanke. Als Beispiel dafür können dynamische Halbleiterspeicher (= DRAM) vom DDR-Typ (DDR-DRAM, DDR = Double Data Rate) dienen. Für die Erzeugung solcher Synchronisiersignale werden beide Flankenwechsel des Taktsignals herangezogen.
Wenn nun bei Synchronisiersignalen, d. h., bei Signalen, die andere elektrische Signale einer komplexen Schaltung oder eines Schaltungsblocks bezüglich eines Systemtakts eines Systems aus einer Mehrzahl von komplexen Schaltungen oder Schaltungsblöcken synchronisieren sollen, innerhalb einer Signalperiode (z. B. aufgrund von Veränderungen, die das Signal auf seinem Weg durch eine komplexe Schaltung genommen hat) die steigende und die fallende Flanke der beiden innerhalb einer Signalperiode auftretenden Flankenwechsel relativ nahe beieinander liegen (d. h., das so genannte Tastverhältnis ist deutlich ungleich 50%, wobei das Tastverhältnis den [z. B. prozentualen] zeitlichen Anteil angibt, den einer der beiden Signalpegel des [digitalen] Signals innerhalb der Signalperiode einnimmt), ist es schwierig, den vorgenannten Synchronisiervorgang durchzuführen. Und es ist umso schwieriger, je kürzer die Signalperiode ist. Ursache dieser Schwierigkeit ist, dass der zeitliche Abstand zwischen den beiden schnell aufeinander folgenden Flankenwechseln einer Signalperiode so kurz ist, dass das Synchronisieren kaum mehr durchführbar ist.
Weiterhin hat es sich auch als ungünstig erwiesen, zur Erzeugung eines Synchronisiersignals beide Flankenwechsel des Taktsignals heranzuziehen. Wenn nämlich beide Flankenwechsel des Taktsignals Störungen, z. B. Jitter oder überlagerte Störsignalspitzen, aufweisen, so wirken sich die Störungen beider Flankenwechsel auf das Synchronisiersignal aus.
Im einzelnen ist eine Schaltungsanordnung der eingangs genannten Art aus der WO 98/37656 A2 bekannt. Bei dieser Schaltungsanordnung ist einem einstellbaren Verzögerungsabschnitt eine Synchronisiersignale liefernde Auswahlschaltung und ein Phaseninterpolator nachgeschaltet.
Es ist Aufgabe der vorliegenden Erfindung, eine Schaltungsanordnung anzugeben, die ein gegebenes Signal in ein Synchronisiersignal mit einer möglichst exakten Phasenverschiebung zu dem gegebenen Signal umformt.
Diese Aufgabe wird erfindungsgemäß mit einer Schaltungsanordnung mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.
Die vorliegende Erfindung wird nachstehend anhand einer Zeichnung näher erläutert. Dabei sind die 1 und 2 für das Verständnis der Erfindung nützlich, während die 3 bis 6 verschiedene Ausführungsformen und Weiterbildungen der vorliegenden Erfindung veranschaulichen.
1 zeigt eine Schaltungsanordnung, die für das Verständnis der vorliegenden Erfindung nützlich ist. Dabei ist eine Kette von (beim hier vorliegenden Beispiel: zwei) steuerbaren Signalverzögerungsanordnungen DLY1, DLYn hintereinander angeordnet. Der ersten steuerbaren Signalverzögerungsanordnung DLY1 ist ein Eingangssignal CLK zugeführt. Die 1 zeigt auch eine erste vorteilhafte Weiterbildung der Schaltungsanordnung, nämlich eine Eingangstreiberschaltung DRV-In, der das Eingangssignal CLK zunächst zugeführt ist und von wo aus, nach erfolgter Verstärkung und ggf. Neuformierung und/oder Invertierung durch die Eingangstreiberschaltung DRV-In, das Eingangssignal CLK der ersten steuerbaren Signalverzögerungsanordnung DLY1 zugeführt ist. Jede der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn umfasst einen Schaltungsteil DLYv mit variabler Signalverzögerung und einen Schaltungsteil DLYc mit konstanter Signalverzögerung. Das Eingangssignal CLK ist weiterhin einem ersten Eingang B einer Phasendetektionseinrichtung Φdetect zugeführt, deren Funktion nachstehend noch näher erläutert wird. Der Ausgang O der Phasendetektionseinrichtung Φdetect ist mit einer Steuerschaltung CTRL verbunden, deren Ausgangssignal als Steuersignal ΦCTRL mit Steuereingängen CTRL-In der Schaltungsteile DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn verbunden ist. Es dient bei einem jeweiligen Schaltungsteil DLYv mit variabler Signalverzögerung einem Steuern der Verzögerungsdauer des seinem Signaleingang zugeführten Signals (beim Schaltungsteil DLYv mit variabler Signalverzögerung der ersten Signalverzögerungsanordnung DLY1 ist dieses seinem Signaleingang zugeführte Signal das Eingangssignal CLK). Der Ausgang des Schaltungsteils DLYc mit konstanter Signalverzögerung der letzten Signalverzögerungsanordnung DLYn ist dem zweiten Eingang A der Phasendetektionseinrichtung Φdetect zugeführt.
Die Steuerung der variablen Signalverzögerung bei den Schaltungsteilen DLYv mit variabler Signalverzögerung durch die Phasendetektionseinrichtung Φdetect und die Steuerschaltung CTRL erfolgt folgendermaßen:
Beim Anlegen des Eingangssignals CLK an die gesamte Schaltungsanordnung liegt dieses Eingangssignal CLK am ersten Eingang B der Phasendetektionseinrichtung Φdetect und am Eingang der ersten steuerbaren Signalverzögerungsanordnung DLY1 an. Wenn das Eingangssignal CLK nun in seinem weiteren Verlauf einen Flankenwechsel einer vorgegebenen Art erfährt (für die nachstehende Erläuterung ist angenommen, dass dieser Flankenwechsel ein positiver Flankenwechsel ist), dann wird das Auftreten dieses Flankenwechsels signalmäßig auch dem ersten Eingang B der Phasendetektionseinrichtung Φdetect zugeführt und liegt an diesem an. Unabhängig davon wird gleichzeitig über die Kette der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn das Eingangssignal CLK verzögert und dann dem zweiten Eingang A der Phasendetektionseinrichtung Φdetect, dem Eingangssignal CLK gegenüber verzögert, zugeführt.
Dieses Verzögern bewirkt eine Phasenverschiebung zwischen den den beiden Eingängen A und B der Phasendetektionseinrichtung Φdetect zugeführten Signalen (beispielsweise eine Phasenverschiebung bezüglich der steigenden Flanken dieser beiden Signale; bezüglich fallender Flanken gilt hier und im Nachfolgenden jeweils sinngemäß dasselbe, wobei sich der Fachmann allerdings bei der jeweiligen Schaltungsauslegung zwischen solchen Schaltungen, die für das Auswerten steigender Flanken ausgelegt sind, und solchen Schaltungen, die ausgelegt sind für das Auswerten fallender Flanken, entscheiden muss). Diese Phasenverschiebung resultiert aus einem Vergleich des am zweiten Eingang A anliegenden, verzögerten Signals mit dem nächsten auftretenden Flankenwechsel derselben Art (hier: steigender Flankenwechsel) des Eingangssignals CLK am ersten Eingang B der Phasendetektionseinrichtung Φdetect. Die Phasendetektionseinrichtung Φdetect detektiert diese Phasenverschiebung und signalisiert das Detektionsergebnis der Steuerschaltung CTRL, die daraus das Steuersignal ΦCTRL erzeugt. Das Steuersignal ΦCTRL wird über den Ausgang der Steuerschaltung CTRL den Steuereingängen CTRL-In der Schaltungsteile DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn zugeführt.
Der Wert des Steuersignals ΦCTRL bestimmt den Wert der in den Schaltungsteilen DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn wirksamen Signalverzögerungszeiten. Dabei werden die in den Schaltungsteilen DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn wirksamen Signalverzögerungszeiten mittels des Steuersignals ΦCTRL solange verändert, bis die vorgenannte Phasenverschiebung gleich Null ist.
Solange die Phasenverschiebung zwischen den beiden an den Eingängen A und B der Phasendetektionseinrichtung Φdetect anliegenden Signale so gestaltet ist, dass eine (angenommenermaßen) steigende Flanke des am zweiten Eingang A anliegenden Signals, zeitlich gesehen, nach der steigenden Flanke des am ersten Eingang B anliegenden Signals auftritt, wird der Wert des Steuersignals ΦCTRL so verändert, dass sich die in den Schaltungsteilen DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn auftretenden Verzögerungszeiten verringern. Wenn jedoch die steigende Flanke des am zweiten Eingang A anliegenden Signals, wiederum zeitlich gesehen, vor der steigenden Flanke des am ersten Eingang B anliegenden Signals auftritt, so werden die in den Schaltungsteilen DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn auftretenden Verzögerungszeiten vergrößert. Und wenn dann (irgendwann) die Phasenverschiebung zwischen den an den beiden Eingängen A und B anliegenden Signalen gleich Null ist, weist das Steuersignal ΦCTRL einen Wert auf, der bewirkt, dass die sich bis dahin eingestellten wirksamen Signalverzögerungszeiten der Schaltungsteile DLYv mit variabler Signalverzögerung der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn konstant bleiben.
Das Ganze pendelt sich also nach Art einer DLL-Schaltung (DLL = Delay Lock Loop) so ein, dass das Eingangssignal CLK über die Kette der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn so lange verzögert wird, bis zwischen den an den Eingängen A und B der Phasendetektionseinrichtung Φdetect anliegenden Signalen keine Phasenverschiebung mehr besteht. Sobald dieser Fall eingetreten ist, ist die Regelschaltung stabil; es liegen die erwünschten, stabilen Verzögerungsverhältnisse und somit auch Phasenverhältnisse bzgl. des Eingangssignals CLK vor.
Das Synchronisiersignal Φ1, welches an der Verbindungsleitung zwischen dem Schaltungsteil DLYv mit variabler Signalverzögerung und dem Schaltungsteil DLYc mit konstanter Signalverzögerung der ersten steuerbaren Signalverzögerungsanordnung DLY1 anliegt und dort abgreifbar ist, ist mit seiner (angenommenermaßen steigenden) Signalflanke in diesem Fall gegenüber dem Eingangssignal CLK um einen durch das Steuersignal ΦCTRL bestimmten Zeitraum verzögert.
2 zeigt eine Variante der Schaltungsanordnung nach 1. Sie unterscheidet sich von dieser nur in zwei Punkten:
Zum Einen wird das Synchronisiersignal nicht als Synchronisiersignal Φ1 an der Verbindungsleitung zwischen dem Schaltungsteil DLYv mit variabler Signalverzögerung und dem Schal tungsteil DLYc mit konstanter Signalverzögerung der ersten steuerbaren Signalverzögerungsanordnung DLY1 abgegriffen, sondern es wird als Synchronisiersignal Φn an der Verbindungsleitung zwischen dem Schaltungsteil DLYv mit variabler Signalverzögerung und dem Schaltungsteil DLYc mit konstanter Signalverzögerung der letzten (hier gleichbedeutend mit: der zweiten) steuerbaren Signalverzögerungsanordnung DLYn abgegriffen. Dies hat zur Folge, dass das Synchronisiersignal Φn mit seiner (ebenfalls wieder angenommenermaßen steigenden) Signalflanke, verglichen mit dem einen Synchronisiersignal Φ1, zusätzlich um die Hälfte der Zeit, um die das am zweiten Eingang A der Phasendetektionseinrichtung Φdetect anliegende Signal gegenüber dem Eingangssignal CLK verzögert ist, zeitlich versetzt ist.
Zum Anderen weist die in 2 dargestellte Schaltungsanordnung auch an ihrem Schaltungsausgang eine besondere Weiterbildung auf: das Synchronisiersignal Φn wird zunächst einer Ausgangstreiberschaltung DRV-Out zugeführt, von dieser verstärkt und ggf. neu geformt und/oder invertiert, und dann erst für eine weitere Verwendung weiteren Schaltungen, Schaltungsblöcken etc. zur Verfügung gestellt.
In 3 ist eine vorteilhafte Ausführungsform der vorliegenden Erfindung dargestellt. Dabei weist die erfindungsgemäße Schaltungsanordnung zwei Synchronisiersignale Φ1, Φn auf, die, sozusagen als Zusammenführung der Lehre aus den ersten beiden Beispielen nach den 1 und 2, zum Einen an der Verbindungsleitung zwischen dem Schaltungsteil DLYv mit variabler Signalverzögerung und dem Schaltungsteil DLYc mit konstanter Signalverzögerung der ersten steuerbaren Signalverzögerungsanordnung DLY1 abgegriffen sind und zum Anderen zwischen dem Schaltungsteil DLYv mit variabler Signalverzögerung und dem Schaltungsteil DLYc mit konstanter Signalverzögerung der letzten (DLYn) der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn. Beide Synchronisiersignale Φ1, Φn sind mit dem Eingangssignal CLK synchronisiert. Sie weisen deshalb dieselben Zeitverläufe wie die in den 1 bzw. 2 dargestellten Synchronisiersignale Φ1, Φn auf.
Bei der vorliegenden Ausführungsform nach 3 sind beide Synchronisiersignale Φ1, Φn einem jeweiligen Eingang einer Phasenanpasseinrichtung Φadapt zugeführt. Die Phasenanpasseinrichtung Φadapt ist durch ein RS-Flipflop gebildet. Diese Phasenanpasseinrichtung Φadapt generiert aus den beiden Synchronisiersignalen Φ1, Φn ein gemeinsames Synchronisiersignal Φ mit einem Tastverhältnis von möglichst genau 50%, insbesondere ein gemeinsames Synchronisiersignal Φ, das möglichst äquidistante Flankenwechsel aufweist. Bei diesem gemeinsamen Synchronisiersignal Φ sind beide Flankenwechsel (d. h., der steigende Flankenwechsel und der fallende Flankenwechsel) auf den einen gegebenen Flankenwechsel des Eingangssignals CLK hin synchronisiert. Dies hat den Vorteil, dass das Synchronisieren externer Schaltungen sehr exakt erfolgen kann, da das gemeinsame Synchronisiersignal Φ frei von störenden Einflüssen ist, mit denen die andere Flanke des Eingangssignals CLK eventuell behaftet ist. Das gemeinsame Synchronisiersignal Φ wird nach folgendem Schema gebildet:
Aufgrund der als DLL-Schaltung arbeitenden Kette von zwei steuerbaren Signalverzögerungsanordnungen DLY1, DLYn samt zugehöriger Phasendetektionseinrichtung Φdetect und Steuerschaltung CTRL sind die beiden der Phasenanpasseinrichtung Φadapt zugeführten Synchronisiersignale Φ1, Φn gegenüber dem ursprünglichen Eingangssignal CLK zeitlich voneinander verschieden versetzt. Jedes Mal, wenn eines der beiden zugeführten Synchronisiersignale Φ1, Φn einen der angenommenermaßen positiven (es könnten auch die negativen Flankenwechsel verwendet werden, wie bereits mehrmals angegeben) Flankenwechsel aufweist, der dem (angenommenermaßen) positiven Flankenwechsel des Eingangssignals CLK entspricht, weist das Ausgangssignal der Phasenanpasseinrichtung Φadapt, welches das ge meinsame Synchronisiersignal Φ ist, einen positiven oder einen negativen Flankenwechsel auf. Jeder dieser positiven und negativen Flankenwechsel ist mit dem ursprünglichen Eingangssignal CLK synchronisiert und weist eine sich ergebende konstante Phasenverschiebung zu diesen Flankenwechseln auf. Weiterhin ist bei dieser Ausführungsform der Abstand zwischen zwei aufeinander folgenden Flankenwechseln des gemeinsamen Synchronisiersignals Φ gleich der halben Periodendauer des gemeinsamen Synchronisiersignals Φ. Somit weist das gemeinsame Synchronisiersignal Φ zeitlich äquidistante Flankenwechsel mit einem bei diesem Ausführungsbeispiel vorliegenden Tastverhältnis von 50% auf. Mit diesem gemeinsamen Synchronisiersignal Φ lassen sich andere Schaltungen, die mit dem gemeinsamen Synchronisiersignal Φ zu synchronisieren sind, trotz Auswertens nur eines der beiden Flankenwechsel des Eingangssignals CLK (z. B. der steigenden Flanke) in einem zeitlichen Abstand von der Hälfte der Periodendauer des Eingangssignals CLK synchronisieren, was insbesondere dann von Vorteil ist, wenn die erfindungsgemäße Schaltungsanordnung in Verbindung mit sehr schnell arbeitenden komplexen elektrischen Schaltungen oder Teilen davon zusammenarbeiten soll.
Die Ausführungsform nach 4 unterscheidet sich von der nach 3 nur insoweit, als das am zweiten Eingang A der Phasendetektionseinrichtung Φdetect anliegende Signal nicht vom Ausgang der letzten der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn abgegriffen ist, sondern vom Ausgang, allgemein ausgedrückt, einer der vor der letzten der steuerbaren Signalverzögerungsanordnungen DLY1, DLYn angeordneten steuerbaren Signalverzögerungsanordnung, vorliegend also, bei zwei steuerbaren Signalverzögerungsanordnungen DLY1, DLYn, am Ausgang der ersten steuerbaren Signalverzögerungsanordnung DLY1. Bei dieser Ausführungsform ist die Regelfeinheit des Steuersignals ΦCTRL gegenüber der Ausführungsform nach 3 verbessert, da sich Änderungen des Steuersignals ΦCTRL schneller auf die Schaltungsteile DLYv mit variabler Signalverzögerung auswirken (zeitlich kurze Regelschleife).
Eine besondere Weiterbildung weisen die in den 3 und 4 dargestellten erfindungsgemäßen Schaltungsanordnungen an ihrem jeweiligen Schaltungsausgang auf: das durch die Phasenanpasseinrichtung Φadapt erzeugte gemeinsame Synchronisiersignal Φ wird zunächst einer Ausgangstreiberschaltung DRV-Out zugeführt, von dieser verstärkt und ggf. neu geformt und/oder invertiert, und dann erst zur weiteren Verwendung weiteren Schaltungen, Schaltungsblöcken etc. zur Verfügung gestellt. Dabei tritt in der Regel zwischen der Phasenanpasseinrichtung Φadapt und der Ausgangstreiberschaltung DRV-Out noch eine weitere, intrinsische Signalverzögerung auf, die bewirkt, dass dann, wenn die an den Eingängen A, B der Phasendetektionseinrichtung Φdetect anliegenden Signale zueinander dieselbe Phasenlage aufweisen, das die Ausgangstreiberschaltung DRV-Out verlassende Signal dieselbe Phasenlage aufweist wie das Eingangssignal CLK. Dies ist in den 3 und 4 durch den Verzögerungsblock D_ly schematisch dargestellt.
5 zeigt eine weitere vorteilhafte Ausführungsform der vorliegenden Erfindung. In ihrem Grundaufbau gleicht sie der in 3 bereits vorgestellten Ausführungsform. Allerdings weist sie drei steuerbare Signalverzögerungsanordnungen DLY1, DLY2 und DLYn auf mit je einem Schaltungsteil DLYv mit variabler Signalverzögerung und einem Schaltungsteil DLYc mit konstanter Signalverzögerung. Jeder Schaltungsteil DLYv weist einen Steuereingang CTRL-In auf, über den das Steuersignal ΦCTRL der Steuerschaltung CTRL den Schaltungsteilen DLYv mit variabler Signalverzögerung zugeführt ist. Bei jeder der steuerbaren Signalverzögerungsanordnungen DLY1, DLY2 und DLYn ist zwischen ihrem Schaltungsteil DLYv mit variabler Signalverzögerung und ihrem Schaltungsteil DLYc mit konstanter Signalverzögerung ein Abgriff vorhanden, von dem das bis zum je weiligen Abgriff verzögerte Eingangssignal CLK abgegriffen ist und als jeweiliges Synchronisiersignal Φ1 bzw. Φ2 bzw. Φn einem jeweiligen Eingang der Phasenanpasseinrichtung Φadapt zugeführt ist. Mit jedem Eintreffen eines zum Beispiel positiven Flankenwechsels an einem dieser Eingänge generiert die Phasenanpasseinrichtung Φadapt einen Flankenwechsel ihres Ausgangssignals = gemeinsames Synchronisiersignal Φ, so dass dieses gemeinsame Synchronisiersignal Φ während einer Periodendauer des Eingangssignals CLK drei zeitlich zueinander äquidistante Flankenwechsel aufweist, synchronisiert zum Flankenwechsel der vorgegebenen Art des Eingangssignals CLK. Die Flankenwechsel des gemeinsamen Synchronisiersignals Φ sind dabei abwechselnd von positiver und negativer Natur.
Analoges gilt für die vorteilhafte Ausführungsform nach 6: hier sind vier steuerbare Signalverzögerungsanordnungen DLY1, DLY2, DLY3 und DLYn hintereinander angeordnet. Sie sind mit der Steuerschaltung CTRL und der Phasenanpasseinrichtung Φadapt analog zu den Ausführungsformen nach den 3 und 4 verbunden. Das dabei entstehende gemeinsame Synchronisiersignal Φ weist hier innerhalb der Periodendauer des Eingangssignals CLK vier zueinander zeitlich äquidistante, mit dem Eingangssignal CLK synchronisierte Flankenwechsel von einander abwechselnder positiver und negativer Art auf. Mit diesem gemeinsamen Synchronisiersignal Φ lassen sich Signale anderer Schaltungen, Schaltungsblöcke etc. noch feiner synchronisieren als mit den einzeln zugeführten Synchronisiersignalen Φ1, Φn nach den zuvor beschriebenen Ausführungsformen.
Die Ausführungsformen nach den 5 und 6 lassen sich auch ohne die Phasenanpasseinrichtung Φadapt gestalten, so dass drei (Φ1, Φ2 und Φn) bzw. vier gegeneinander zeitlich versetzte Synchronisiersignale Φ1 bis Φn zur weiteren Verwendung zur Verfügung stehen. Dies hat den Vorteil, dass für das Synchronisieren externer Schaltungsteile Synchronisier signale mit gegenüber dem Eingangssignal CLK verschiedenen Phasenverschiebungen zur Verfügung stehen, was das Entwickeln solcher zu synchronisierender externer Schaltungsteile unter Umständen stark vereinfacht.

Bei den vorstehend beschriebenen Ausführungsformen wurde jeweils angenommen, dass die einzelnen Schaltungsteile DLYv mit variabler Signalverzögerung ein zueinander jeweils gleiches Verzögerungsverhalten aufweisen und dass die einzelnen Schaltungsteile DLYc mit konstanter Signalverzögerung ebenfalls ein zueinander jeweils gleiches Verzögerungsverhalten aufweisen. Dies hat bei der Generierung mehrerer Synchronisiersignale Φ1, Φ2, ..., Φn zur Folge, dass die verschiedenen steuerbaren Signalverzögerungsanordnungen DLY1, DLY2, ..., DLYn zeitlich jeweils gleich reagieren und dass die Synchronisiersignale Φ1, Φ2, ..., Φn zueinander äquidistante Flankenwechsel aufweisen. Es ist jedoch auch vorstellbar, dass einzelne Schaltungsteile DLYv mit variabler Signalverzögerung (und/oder einzelne Schaltungsteile DLYc mit konstanter Signalverzögerung) wenigstens teilweise voneinander verschiedene Verzögerungsverhalten aufweisen. Dann weisen auch die verschiedenen steuerbaren Signalverzögerungsanordnungen DLY1, DLY2, DLYn und, in Folge davon, die generierten mehreren Synchronisiersignale Φ1, Φ2, ..., Φn bei ihren Flankenwechseln keine zeitlichen Äquidistanzen mehr auf, sondern solche, die sich gemäß der Unterschiede in den Verzögerungsverhalten der einzelnen Schaltungsteile DLYv mit variabler Signalverzögerung zueinander (und/oder der einzelnen Schaltungsteile DLYc mit konstanter Signalverzögerung zueinander) ergeben. Bezugszeichenliste

Φ1, ..., Φn	Synchronisiersignale
Φ	Gemeinsames Synchronisiersignal
CLK	Eingangssignal
DLY1, ..., DLYn	Signalverzögerungsanordnungen
DLYv, DLYc	Schaltungsteil mit variabler bzw. konstanter Zeitverzögerung
B, A	Eingänge
O	Ausgang
Φdetect	Phasendetektionseinrichtung
Φadapt	Phasenanpasseinrichtung
CTRL	Steuerschaltung
CTRL-In	Steuereingang
DRV-In, DRV-Out	Eingangs-, Ausgangstreiberschaltung
D_ly	Verzögerungsblock

Claims

Schaltungsanordnung zum Erzeugen wenigstens eines Synchronisiersignals (Φ1, Φ2, ..., Φn) mit definierten Signalflankenwechseln, die folgende Merkmale aufweist: – eine Mehrzahl von wenigstens zwei steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn), wobei jede steuerbare Signalverzögerungsanordnung (DLY1; DLY2; ...; DLYn) einen Schaltungsteil (DLYv) mit variabler Signalverzögerung und einen Schaltungsteil (DLYc) mit konstanter Signalverzögerung aufweist und wobei der ersten steuerbaren Signalverzögerungsanordnung (DLY1) ein Eingangssignal (CLK) zugeführt ist, – eine Phasendetektionseinrichtung (Φdetect) mit zwei Eingängen (B, A) und einem Ausgang (O), – eine Steuerschaltung (CTRL) zum Steuern der Schaltungsteile (DLYv) mit variabler Signalverzögerung, wobei die Steuerschaltung (CTRL) eingangsmäßig mit dem Ausgang (O) der Phasendetektionseinrichtung (Φdetect) und ausgangsmäßig mit Steuereingängen (CTRL-In) der Schaltungsteile (DLYv) mit variabler Signalverzögerung verbunden ist, wobei: – das Eingangssignal (CLK) dem ersten Eingang (B) der Phasendetektionseinrichtung (Φdetect) zugeführt ist, – ein Ausgang einer (DLY1; DLY2; ...; DLYn) der steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) mit dem zweiten Eingang (A) der Phasendetektionseinrichtung (Φdetect) verbunden ist, und – als ein erstes Synchronisiersignal (Φ1; Φ2; ...; Φn) das Ausgangssignal eines der Schaltungsteile (DLYv) mit variabler Signalverzögerung dient, dadurch gekennzeichnet, dass – bei jeder steuerbaren Signalverzögerungsanordnung (DLY1, DLY2, ..., DLYn) der Schaltungsteil (DLYv) mit variabler Signalverzögerung und der Schaltungsteil (DLYc) mit kon stanter Signalverzögerung seriell hintereinander angeordnet sind, – eine Mehrzahl der Synchronisiersignale (Φ1, Φ2, ... Φn) einer Phasenanpasseinrichtung (Φadapt) zum Generieren eines gemeinsamen Synchronisiersignals (Φ) zugeführt ist und – die Phasenanpasseinrichtung (Φadapt) eine RS-Flipflop-Schaltung ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass bei der ersten steuerbaren Signalverzögerungsanordnung (DLY1) das Eingangssignal (CLK) dem Schaltungsteil (DLYv) mit variabler Signalverzögerung zugeführt ist.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass bei jeder der steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) der Schaltungsteil (DLYc) mit konstanter Signalverzögerung hinter dem Schaltungsteil (DLYv) mit variabler Signalverzögerung angeordnet ist.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Anzahl der steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) zwei, drei oder vier beträgt.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie so ausgebildet ist, dass als ein jeweiliges weiteres Synchronisiersignal (Φ2; ...; Φn; Φ1) ein Ausgangssignal an einem jeweiligen weiteren der Schaltungsteile (DLYv) mit variabler Signalverzögerung dient.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor der ersten steuerbaren Signalverzögerungsanordnung (DLY1) eine Eingangstreiberschaltung (DRV-In) angeordnet ist, der das Eingangssignal (CLK) zugeführt ist.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein jeweiliges der Synchronisiersignale (Φ1, Φ2, ..., Φn) einer jeweiligen Ausgangstreiberschaltung (DRV-Out) zugeführt ist.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Phasenanpasseinrichtung (Φadapt) so ausgelegt ist, dass das gemeinsame Synchronisiersignal (Φ) gegenüber dem Eingangssignal (CLK) zeitlich verzögerte und äquidistante Flankenwechsel aufweist.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das gemeinsame Synchronisiersignal (Φ) einer Ausgangstreiberschaltung (DRV-Out) zugeführt ist.