JP2003023343A - 遅延信号生成回路 - Google Patents
遅延信号生成回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 遅延素子１に供給される電源電圧が低下した
場合、あるいは、動作温度が上昇した場合、遅延素子１
を構成するインバータ２のスイッチング時間が増大し
て、各遅延素子１の遅延時間が長くなる。そのため、電
源電圧や動作温度が変化すると、遅延信号の遅延時間が
変化してしまうなどの課題があった。 【解決手段】 第１の遅延回路に基準信号が入力される
と、所定期間後に基準信号の遅延信号を出力する遅延素
子の段数を検出する検出手段を設け、その検出手段によ
り検出された遅延素子の段数に応じて、第２の遅延回路
を構成する遅延素子の中から任意の遅延素子を選択し、
その遅延素子が出力する入力信号の遅延信号を出力す
る。
場合、あるいは、動作温度が上昇した場合、遅延素子１
を構成するインバータ２のスイッチング時間が増大し
て、各遅延素子１の遅延時間が長くなる。そのため、電
源電圧や動作温度が変化すると、遅延信号の遅延時間が
変化してしまうなどの課題があった。 【解決手段】 第１の遅延回路に基準信号が入力される
と、所定期間後に基準信号の遅延信号を出力する遅延素
子の段数を検出する検出手段を設け、その検出手段によ
り検出された遅延素子の段数に応じて、第２の遅延回路
を構成する遅延素子の中から任意の遅延素子を選択し、
その遅延素子が出力する入力信号の遅延信号を出力す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、遅延信号を生成
する遅延信号生成回路に関するものである。
する遅延信号生成回路に関するものである。
【０００２】
【従来の技術】図８は従来の遅延信号生成回路を示す構
成図であり、図において、１は入力信号を所定時間保持
してから出力する遅延素子、２は遅延素子１を構成する
インバータ、３は遅延素子１を構成するコンデンサであ
る。
成図であり、図において、１は入力信号を所定時間保持
してから出力する遅延素子、２は遅延素子１を構成する
インバータ、３は遅延素子１を構成するコンデンサであ
る。
【０００３】次に動作について説明する。図８の遅延信
号生成回路は、Ｎ個の遅延素子１が直列に接続されてい
るので、各遅延素子１の遅延時間がＴであるとすると、
最前段の遅延素子１に入力信号が入力されてから、Ｎ×
Ｔ時間後に入力信号の遅延信号が最後段の遅延素子１か
ら出力される。
号生成回路は、Ｎ個の遅延素子１が直列に接続されてい
るので、各遅延素子１の遅延時間がＴであるとすると、
最前段の遅延素子１に入力信号が入力されてから、Ｎ×
Ｔ時間後に入力信号の遅延信号が最後段の遅延素子１か
ら出力される。
【０００４】
【発明が解決しようとする課題】従来の遅延信号生成回
路は以上のように構成されているので、遅延素子１に供
給される電源電圧が低下した場合、あるいは、動作温度
が上昇した場合、遅延素子１を構成するインバータ２の
スイッチング時間が増大して、各遅延素子１の遅延時間
が長くなる。そのため、電源電圧や動作温度が変化する
と、遅延信号の遅延時間が変化してしまうなどの課題が
あった。
路は以上のように構成されているので、遅延素子１に供
給される電源電圧が低下した場合、あるいは、動作温度
が上昇した場合、遅延素子１を構成するインバータ２の
スイッチング時間が増大して、各遅延素子１の遅延時間
が長くなる。そのため、電源電圧や動作温度が変化する
と、遅延信号の遅延時間が変化してしまうなどの課題が
あった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、電源電圧や動作温度が変化して
も、遅延時間が一定の遅延信号を生成することができる
遅延信号生成回路を得ることを目的とする。
めになされたもので、電源電圧や動作温度が変化して
も、遅延時間が一定の遅延信号を生成することができる
遅延信号生成回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る遅延信号
生成回路は、第１の遅延回路に基準信号が入力される
と、所定期間後に基準信号の遅延信号を出力する遅延素
子の段数を検出する検出手段を設け、その検出手段によ
り検出された遅延素子の段数に応じて、第２の遅延回路
を構成する遅延素子の中から任意の遅延素子を選択し、
その遅延素子が出力する入力信号の遅延信号を出力する
ようにしたものである。
生成回路は、第１の遅延回路に基準信号が入力される
と、所定期間後に基準信号の遅延信号を出力する遅延素
子の段数を検出する検出手段を設け、その検出手段によ
り検出された遅延素子の段数に応じて、第２の遅延回路
を構成する遅延素子の中から任意の遅延素子を選択し、
その遅延素子が出力する入力信号の遅延信号を出力する
ようにしたものである。
【０００７】この発明に係る遅延信号生成回路は、選択
手段が検出手段により検出された遅延素子の段数と選択
する遅延素子の段数との対応関係を記憶するようにした
ものである。
手段が検出手段により検出された遅延素子の段数と選択
する遅延素子の段数との対応関係を記憶するようにした
ものである。
【０００８】この発明に係る遅延信号生成回路は、検出
手段により検出された遅延素子の段数に基づいて選択手
段に記憶されている対応関係を設定変更するようにした
ものである。
手段により検出された遅延素子の段数に基づいて選択手
段に記憶されている対応関係を設定変更するようにした
ものである。
【０００９】この発明に係る遅延信号生成回路は、検出
手段により検出された遅延素子の段数が基準段数を下回
ると、第２の遅延回路を構成する遅延素子に供給される
クロックの周波数を下げるようにしたものである。
手段により検出された遅延素子の段数が基準段数を下回
ると、第２の遅延回路を構成する遅延素子に供給される
クロックの周波数を下げるようにしたものである。
【００１０】この発明に係る遅延信号生成回路は、検出
手段により検出された遅延素子の段数が基準段数を下回
ると、電源電圧の低下を知らせる割り込み信号を出力す
るようにしたものである。
手段により検出された遅延素子の段数が基準段数を下回
ると、電源電圧の低下を知らせる割り込み信号を出力す
るようにしたものである。
【００１１】この発明に係る遅延信号生成回路は、検出
手段により検出された遅延素子の段数が基準段数を下回
ると、電源電圧を上げるようにしたものである。
手段により検出された遅延素子の段数が基準段数を下回
ると、電源電圧を上げるようにしたものである。
【００１２】この発明に係る遅延信号生成回路は、検出
手段により検出された遅延素子の段数に応じて電源電圧
を制御するようにしたものである。
手段により検出された遅延素子の段数に応じて電源電圧
を制御するようにしたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による遅
延信号生成回路を示す構成図であり、図において、１１
は基準信号である基準クロック（例えば、マイクロコン
ピュータのＰ１クロック）を所定時間保持してから出力
する遅延素子であり、Ｎ個の遅延素子１１から第１の遅
延回路が構成されている。１２は入力信号であるＡ信号
を所定時間保持してから出力する遅延素子であり、Ｓ個
の遅延素子１２から第２の遅延回路が構成されている。
説明する。 実施の形態１．図１はこの発明の実施の形態１による遅
延信号生成回路を示す構成図であり、図において、１１
は基準信号である基準クロック（例えば、マイクロコン
ピュータのＰ１クロック）を所定時間保持してから出力
する遅延素子であり、Ｎ個の遅延素子１１から第１の遅
延回路が構成されている。１２は入力信号であるＡ信号
を所定時間保持してから出力する遅延素子であり、Ｓ個
の遅延素子１２から第２の遅延回路が構成されている。
【００１４】１３は基準クロックが立ち下がると、各遅
延素子１１の保持内容をラッチし、リセット信号（リセ
ット信号としては、例えばマイクロコンピュータのＰ２
クロックを使用するが、Ｐ１クロックとＰ２クロックは
ノー・オーバーラップの２相クロックである）が立ち下
がると、ラッチ内容をクリアするラッチ回路、１４はリ
セット信号が立ち上がると、ラッチ回路１３のラッチ内
容から保持内容が“Ｈ”の遅延素子１１の段数を検出
し、その段数に応じた制御信号を出力する判定回路であ
る。なお、ラッチ回路１３及び判定回路１４から検出手
段が構成されている。１５は判定回路１４から出力され
た制御信号にしたがって任意の遅延素子１２を選択し、
その遅延素子１２が出力するＡ遅延信号を出力するセレ
クタである。なお、判定回路１４及びセレクタ１５から
選択手段が構成されている。
延素子１１の保持内容をラッチし、リセット信号（リセ
ット信号としては、例えばマイクロコンピュータのＰ２
クロックを使用するが、Ｐ１クロックとＰ２クロックは
ノー・オーバーラップの２相クロックである）が立ち下
がると、ラッチ内容をクリアするラッチ回路、１４はリ
セット信号が立ち上がると、ラッチ回路１３のラッチ内
容から保持内容が“Ｈ”の遅延素子１１の段数を検出
し、その段数に応じた制御信号を出力する判定回路であ
る。なお、ラッチ回路１３及び判定回路１４から検出手
段が構成されている。１５は判定回路１４から出力され
た制御信号にしたがって任意の遅延素子１２を選択し、
その遅延素子１２が出力するＡ遅延信号を出力するセレ
クタである。なお、判定回路１４及びセレクタ１５から
選択手段が構成されている。
【００１５】次に動作について説明する。ここでは、説
明の便宜上、図２に示すように基準クロックの１サイク
ルが１００ｎｓであって、Ａ信号に対して２０ｎｓの遅
延時間を有するＡ遅延信号が必要であるものとする。ま
た、基準クロックが“Ｈ”の期間中に保持内容が“Ｈ”
になる遅延素子１１としては、電源電圧が３Ｖのとき１
段目〜１０段目の遅延素子１１であり、電源電圧が２Ｖ
のとき１段目〜８段目の遅延素子１１であるものとす
る。
明の便宜上、図２に示すように基準クロックの１サイク
ルが１００ｎｓであって、Ａ信号に対して２０ｎｓの遅
延時間を有するＡ遅延信号が必要であるものとする。ま
た、基準クロックが“Ｈ”の期間中に保持内容が“Ｈ”
になる遅延素子１１としては、電源電圧が３Ｖのとき１
段目〜１０段目の遅延素子１１であり、電源電圧が２Ｖ
のとき１段目〜８段目の遅延素子１１であるものとす
る。
【００１６】まず、電源電圧３Ｖで動作しているとき、
基準クロックが立ち上がると、前段の遅延素子１１から
順番に保持内容が“Ｌ”から“Ｈ”に変化する。そし
て、基準クロックが立ち下がると、ラッチ回路１３が各
遅延素子１１の保持内容をラッチする。なお、この場
合、電源電圧が３Ｖであるため、１段目〜１０段目の遅
延素子１１の保持内容が“Ｈ”であり、１１段目〜Ｎ段
目の遅延素子１１の保持内容が“Ｌ”である。
基準クロックが立ち上がると、前段の遅延素子１１から
順番に保持内容が“Ｌ”から“Ｈ”に変化する。そし
て、基準クロックが立ち下がると、ラッチ回路１３が各
遅延素子１１の保持内容をラッチする。なお、この場
合、電源電圧が３Ｖであるため、１段目〜１０段目の遅
延素子１１の保持内容が“Ｈ”であり、１１段目〜Ｎ段
目の遅延素子１１の保持内容が“Ｌ”である。
【００１７】判定回路１４は、リセット信号が立ち上が
ると、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力する。なお、ラッチ回
路１３のラッチ内容は、リセット信号が立ち下がるとク
リアされる。即ち、判定回路１４は、“Ｈ”の遅延素子
１１の段数と選択する遅延素子１２の段数との対応関係
を記憶している。例えば“Ｈ”の遅延素子１１の段数が
１０段であれば、選択する遅延素子１２の段数が５段、
“Ｈ”の遅延素子１１の段数が８段であれば、選択する
遅延素子１２の段数が４段のように記憶している。した
がって、この例では、判定回路１４は、５段目の遅延素
子１２の選択を指示する制御信号をセレクタ１５に出力
する。
ると、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力する。なお、ラッチ回
路１３のラッチ内容は、リセット信号が立ち下がるとク
リアされる。即ち、判定回路１４は、“Ｈ”の遅延素子
１１の段数と選択する遅延素子１２の段数との対応関係
を記憶している。例えば“Ｈ”の遅延素子１１の段数が
１０段であれば、選択する遅延素子１２の段数が５段、
“Ｈ”の遅延素子１１の段数が８段であれば、選択する
遅延素子１２の段数が４段のように記憶している。した
がって、この例では、判定回路１４は、５段目の遅延素
子１２の選択を指示する制御信号をセレクタ１５に出力
する。
【００１８】セレクタ１５は、判定回路１４から制御信
号を受けると、その制御信号にしたがって任意の遅延素
子１２を選択し、その遅延素子１２が出力するＡ遅延信
号を出力する。この例では、５段目の遅延素子１２の選
択を指示する制御信号を受けているので、５段目の遅延
素子１２が出力するＡ遅延信号を出力する。
号を受けると、その制御信号にしたがって任意の遅延素
子１２を選択し、その遅延素子１２が出力するＡ遅延信
号を出力する。この例では、５段目の遅延素子１２の選
択を指示する制御信号を受けているので、５段目の遅延
素子１２が出力するＡ遅延信号を出力する。
【００１９】次に、電池の消耗などが原因で電源電圧が
２Ｖまで低下した場合について説明する。まず、電源電
圧２Ｖで動作しているとき、基準クロックが立ち上がる
と、前段の遅延素子１１から順番に保持内容が“Ｌ”か
ら“Ｈ”に変化する。そして、基準クロックが立ち下が
ると、ラッチ回路１３が各遅延素子１１の保持内容をラ
ッチする。この場合、電源電圧が２Ｖであるため、１段
目〜８段目の遅延素子１１の保持内容が“Ｈ”であり、
９段目〜Ｎ段目の遅延素子１１の保持内容が“Ｌ”であ
る。
２Ｖまで低下した場合について説明する。まず、電源電
圧２Ｖで動作しているとき、基準クロックが立ち上がる
と、前段の遅延素子１１から順番に保持内容が“Ｌ”か
ら“Ｈ”に変化する。そして、基準クロックが立ち下が
ると、ラッチ回路１３が各遅延素子１１の保持内容をラ
ッチする。この場合、電源電圧が２Ｖであるため、１段
目〜８段目の遅延素子１１の保持内容が“Ｈ”であり、
９段目〜Ｎ段目の遅延素子１１の保持内容が“Ｌ”であ
る。
【００２０】判定回路１４は、リセット信号が立ち上が
ると、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力する。なお、ラッチ回
路１３のラッチ内容は、リセット信号が立ち下がるとク
リアされる。この例では、“Ｈ”の遅延素子１１の段数
が８段であるので、４段目の遅延素子１２の選択を指示
する制御信号をセレクタ１５に出力する。
ると、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力する。なお、ラッチ回
路１３のラッチ内容は、リセット信号が立ち下がるとク
リアされる。この例では、“Ｈ”の遅延素子１１の段数
が８段であるので、４段目の遅延素子１２の選択を指示
する制御信号をセレクタ１５に出力する。
【００２１】セレクタ１５は、判定回路１４から制御信
号を受けると、その制御信号にしたがって任意の遅延素
子１２を選択し、その遅延素子１２が出力するＡ遅延信
号を出力する。この例では、４段目の遅延素子１２の選
択を指示する制御信号を受けているので、４段目の遅延
素子１２が出力するＡ遅延信号を出力する。
号を受けると、その制御信号にしたがって任意の遅延素
子１２を選択し、その遅延素子１２が出力するＡ遅延信
号を出力する。この例では、４段目の遅延素子１２の選
択を指示する制御信号を受けているので、４段目の遅延
素子１２が出力するＡ遅延信号を出力する。
【００２２】以上で明らかなように、この実施の形態１
によれば、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力するように構成したの
で、電源電圧や動作温度が変化しても、遅延時間が一定
の遅延信号を生成することができる効果を奏する。
によれば、ラッチ回路１３のラッチ内容から保持内容が
“Ｈ”の遅延素子１１の段数を検出し、その段数に応じ
た制御信号をセレクタ１５に出力するように構成したの
で、電源電圧や動作温度が変化しても、遅延時間が一定
の遅延信号を生成することができる効果を奏する。
【００２３】なお、この実施の形態１では、電源電圧が
変化した場合について示したが、動作温度が変化した場
合も、同様に遅延時間が一定の遅延信号を生成すること
ができる。
変化した場合について示したが、動作温度が変化した場
合も、同様に遅延時間が一定の遅延信号を生成すること
ができる。
【００２４】実施の形態２．図３はこの発明の実施の形
態２による遅延信号生成回路を示す構成図であり、図に
おいて、図１と同一符号は同一または相当部分を示すの
で説明を省略する。２１は製品テスト時等に外部のテス
タ２３から例えば３Ｖの電源電圧がマイクロコンピュー
タに供給されると、ラッチ回路１３のラッチ内容をフラ
ッシュメモリ２２に書き込むことにより、そのラッチ内
容を外部のテスタ２３に与える一方、外部のテスタ２３
が当該マイクロコンピュータに固有の基準段数が反映さ
れたリセットベクタ（判定回路１４に記憶する対応関
係）をフラッシュメモリ２２に書き込むと、そのリセッ
トベクタを判定回路１４に書き込むＣＰＵ、２２はラッ
チ回路１３のラッチ内容やリセットベクタを格納するフ
ラッシュメモリ、２３はラッチ回路１３のラッチ内容か
らリセットベクタを求めるテスタである。なお、ＣＰＵ
２１、フラッシュメモリ２２及びテスタ２３から設定変
更手段が構成されている。
態２による遅延信号生成回路を示す構成図であり、図に
おいて、図１と同一符号は同一または相当部分を示すの
で説明を省略する。２１は製品テスト時等に外部のテス
タ２３から例えば３Ｖの電源電圧がマイクロコンピュー
タに供給されると、ラッチ回路１３のラッチ内容をフラ
ッシュメモリ２２に書き込むことにより、そのラッチ内
容を外部のテスタ２３に与える一方、外部のテスタ２３
が当該マイクロコンピュータに固有の基準段数が反映さ
れたリセットベクタ（判定回路１４に記憶する対応関
係）をフラッシュメモリ２２に書き込むと、そのリセッ
トベクタを判定回路１４に書き込むＣＰＵ、２２はラッ
チ回路１３のラッチ内容やリセットベクタを格納するフ
ラッシュメモリ、２３はラッチ回路１３のラッチ内容か
らリセットベクタを求めるテスタである。なお、ＣＰＵ
２１、フラッシュメモリ２２及びテスタ２３から設定変
更手段が構成されている。
【００２５】次に動作について説明する。上記実施の形
態１では、判定回路１４に記憶されている対応関係の設
定変更については特に言及していないが、製造プロセス
のばらつきにより、マイクロコンピュータに搭載される
遅延素子１１，１２のスイッチング特性が常に一定であ
るとは限らない。そこで、この実施の形態２では、製造
プロセスのばらつきがあっても、遅延時間が一定の遅延
信号を生成することができるようにするため、製品テス
ト時、あるいは、マイクロコンピュータのリセット時
に、ＣＰＵ２１がラッチ回路１３のラッチ内容に基づい
て判定回路１４に記憶される対応関係を設定変更するよ
うにする。
態１では、判定回路１４に記憶されている対応関係の設
定変更については特に言及していないが、製造プロセス
のばらつきにより、マイクロコンピュータに搭載される
遅延素子１１，１２のスイッチング特性が常に一定であ
るとは限らない。そこで、この実施の形態２では、製造
プロセスのばらつきがあっても、遅延時間が一定の遅延
信号を生成することができるようにするため、製品テス
ト時、あるいは、マイクロコンピュータのリセット時
に、ＣＰＵ２１がラッチ回路１３のラッチ内容に基づい
て判定回路１４に記憶される対応関係を設定変更するよ
うにする。
【００２６】具体的には、外部のテスタ２３が製品テス
ト時、あるいは、マイクロコンピュータのリセット時
に、通常動作時の電源電圧（例えば、３Ｖの電源電圧）
をマイクロコンピュータに供給する。これにより、ＣＰ
Ｕ２１が、基準クロック立ち下がり時のラッチ回路１３
のラッチ内容を読み出して、そのラッチ内容をフラッシ
ュメモリ２２に書き込むことにより、そのラッチ内容を
外部のテスタ２３に与える。
ト時、あるいは、マイクロコンピュータのリセット時
に、通常動作時の電源電圧（例えば、３Ｖの電源電圧）
をマイクロコンピュータに供給する。これにより、ＣＰ
Ｕ２１が、基準クロック立ち下がり時のラッチ回路１３
のラッチ内容を読み出して、そのラッチ内容をフラッシ
ュメモリ２２に書き込むことにより、そのラッチ内容を
外部のテスタ２３に与える。
【００２７】外部のテスタ２３は、フラッシュメモリ２
２からラッチ回路１３のラッチ内容を読み出すととも
に、各遅延素子１２から出力されるＡ遅延信号の遅延時
間を計測し、その計測結果とラッチ内容からリセットベ
クタ（判定回路１４に記憶する対応関係）を求め、その
リセットベクタをフラッシュメモリ２２に格納する。そ
して、ＣＰＵ２１は、フラッシュメモリ２２からリセッ
トベクタを読み出して、そのリセットベクタを判定回路
１４に書き込む処理を実行する。
２からラッチ回路１３のラッチ内容を読み出すととも
に、各遅延素子１２から出力されるＡ遅延信号の遅延時
間を計測し、その計測結果とラッチ内容からリセットベ
クタ（判定回路１４に記憶する対応関係）を求め、その
リセットベクタをフラッシュメモリ２２に格納する。そ
して、ＣＰＵ２１は、フラッシュメモリ２２からリセッ
トベクタを読み出して、そのリセットベクタを判定回路
１４に書き込む処理を実行する。
【００２８】実施の形態３．上記実施の形態２では、外
部のテスタ２３がリセットベクタを求めて、ＣＰＵ２１
がリセットベクタを判定回路１４に書き込むものについ
て示したが、図４に示すように、外部端子２４からトリ
ガー信号を受けると、ＣＰＵ２１及びテスタ２３と同様
の機能を有するシーケンサ（設定変更手段）２５がリセ
ットベクタを求めて、そのリセットベクタを判定回路１
４に書き込むようにしてもよい。これにより、マイクロ
コンピュータがフラッシュメモリ２２を内蔵していなく
ても、リセットベクタを判定回路１４に書き込むことが
できる。
部のテスタ２３がリセットベクタを求めて、ＣＰＵ２１
がリセットベクタを判定回路１４に書き込むものについ
て示したが、図４に示すように、外部端子２４からトリ
ガー信号を受けると、ＣＰＵ２１及びテスタ２３と同様
の機能を有するシーケンサ（設定変更手段）２５がリセ
ットベクタを求めて、そのリセットベクタを判定回路１
４に書き込むようにしてもよい。これにより、マイクロ
コンピュータがフラッシュメモリ２２を内蔵していなく
ても、リセットベクタを判定回路１４に書き込むことが
できる。
【００２９】実施の形態４．図５はこの発明の実施の形
態４による遅延信号生成回路を示す構成図であり、図に
おいて、図１と同一符号は同一または相当部分を示すの
で説明を省略する。３１は判定回路１４と同様の機能を
有するとともに、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、その旨を示す制御信号を出力する判定回
路（検出手段、選択手段）、３２は判定回路３１から制
御信号を受けると、各遅延素子１２に供給されるクロッ
クの周波数の下げを指示する書き込み信号を出力すると
ともに、電源電圧の低下を知らせる割り込み信号を出力
するシーケンサ（周波数制御手段、通知手段）、３３は
シーケンサ３２から書き込み信号を受けると、そのクロ
ックの周波数の下げを実現する動作クロック制御レジス
タ、３４はシーケンサ３２から割り込み信号を受ける
と、電源電圧の低下警報やＲＡＭ内容の退避指定等を発
する割り込み制御ブロックである。なお、図５では遅延
素子１２やセレクタ１５が省略されている。
態４による遅延信号生成回路を示す構成図であり、図に
おいて、図１と同一符号は同一または相当部分を示すの
で説明を省略する。３１は判定回路１４と同様の機能を
有するとともに、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、その旨を示す制御信号を出力する判定回
路（検出手段、選択手段）、３２は判定回路３１から制
御信号を受けると、各遅延素子１２に供給されるクロッ
クの周波数の下げを指示する書き込み信号を出力すると
ともに、電源電圧の低下を知らせる割り込み信号を出力
するシーケンサ（周波数制御手段、通知手段）、３３は
シーケンサ３２から書き込み信号を受けると、そのクロ
ックの周波数の下げを実現する動作クロック制御レジス
タ、３４はシーケンサ３２から割り込み信号を受ける
と、電源電圧の低下警報やＲＡＭ内容の退避指定等を発
する割り込み制御ブロックである。なお、図５では遅延
素子１２やセレクタ１５が省略されている。
【００３０】次に動作について説明する。上記実施の形
態１では、遅延時間が一定の遅延信号を生成するものに
ついて示したが、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、各遅延素子１２に供給されるクロックの
周波数を下げるようにしてもよい。
態１では、遅延時間が一定の遅延信号を生成するものに
ついて示したが、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、各遅延素子１２に供給されるクロックの
周波数を下げるようにしてもよい。
【００３１】具体的には、電池の消耗などが原因で電源
電圧が許容電圧より下がると、各遅延素子１２の動作が
保証されなくなるので、電源電圧が低下して“Ｈ”の遅
延素子１１の段数が基準段数を下回ると、判定回路３１
がその旨を示す制御信号をシーケンサ３２に出力する。
電圧が許容電圧より下がると、各遅延素子１２の動作が
保証されなくなるので、電源電圧が低下して“Ｈ”の遅
延素子１１の段数が基準段数を下回ると、判定回路３１
がその旨を示す制御信号をシーケンサ３２に出力する。
【００３２】シーケンサ３２は、判定回路３１から制御
信号を受けると、各遅延素子１２に供給されるクロック
の周波数の下げを指示する書き込み信号を動作クロック
制御レジスタ３３に出力することにより、そのクロック
の周波数の下げを実現し、低電圧マージンを確保するよ
うにする。また、シーケンサ３２は、判定回路３１から
制御信号を受けると、電源電圧の低下を知らせる割り込
み信号を割り込み制御ブロック３４に出力することによ
り、電源電圧の低下警報やＲＡＭ内容の退避指定等を行
えるようにする。
信号を受けると、各遅延素子１２に供給されるクロック
の周波数の下げを指示する書き込み信号を動作クロック
制御レジスタ３３に出力することにより、そのクロック
の周波数の下げを実現し、低電圧マージンを確保するよ
うにする。また、シーケンサ３２は、判定回路３１から
制御信号を受けると、電源電圧の低下を知らせる割り込
み信号を割り込み制御ブロック３４に出力することによ
り、電源電圧の低下警報やＲＡＭ内容の退避指定等を行
えるようにする。
【００３３】実施の形態５．図６はこの発明の実施の形
態５による遅延信号生成回路を示す構成図であり、図に
おいて、図５と同一符号は同一または相当部分を示すの
で説明を省略する。３５は判定回路３１から制御信号を
受けると、昇圧回路３６がポンピング動作を行うための
クロックＯＳＣを生成するリングオシュレータ、３６は
リングオシュレータ３５からクロックＯＳＣを受ける
と、ポンピング動作を実施して電源電圧を上げる昇圧回
路である。なお、リングオシュレータ３５及び昇圧回路
３６から昇圧手段が構成されている。図６では遅延素子
１２やセレクタ１５が省略されている。
態５による遅延信号生成回路を示す構成図であり、図に
おいて、図５と同一符号は同一または相当部分を示すの
で説明を省略する。３５は判定回路３１から制御信号を
受けると、昇圧回路３６がポンピング動作を行うための
クロックＯＳＣを生成するリングオシュレータ、３６は
リングオシュレータ３５からクロックＯＳＣを受ける
と、ポンピング動作を実施して電源電圧を上げる昇圧回
路である。なお、リングオシュレータ３５及び昇圧回路
３６から昇圧手段が構成されている。図６では遅延素子
１２やセレクタ１５が省略されている。
【００３４】次に動作について説明する。上記実施の形
態１では、遅延時間が一定の遅延信号を生成するものに
ついて示したが、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、電源電圧を上げるようにしてもよい。
態１では、遅延時間が一定の遅延信号を生成するものに
ついて示したが、“Ｈ”の遅延素子１１の段数が基準段
数を下回ると、電源電圧を上げるようにしてもよい。
【００３５】具体的には、例えば、電源電圧が低下して
３Ｖ以下になることにより、“Ｈ”の遅延素子１１の段
数が基準段数を下回ると、判定回路３１がその旨を示す
制御信号をリングオシュレータ３５に出力する。
３Ｖ以下になることにより、“Ｈ”の遅延素子１１の段
数が基準段数を下回ると、判定回路３１がその旨を示す
制御信号をリングオシュレータ３５に出力する。
【００３６】リングオシュレータ３５は、判定回路３１
から制御信号を受けると、昇圧回路３６がポンピング動
作を行うためのクロックＯＳＣを生成し、そのクロック
ＯＳＣを昇圧回路３６に供給する。昇圧回路３６は、リ
ングオシュレータ３５からクロックＯＳＣを受けている
期間中、ポンピング動作を実施して電源電圧を上げる処
理を実行し、クロックＯＳＣの供給が停止されると、ポ
ンピング動作を停止する。
から制御信号を受けると、昇圧回路３６がポンピング動
作を行うためのクロックＯＳＣを生成し、そのクロック
ＯＳＣを昇圧回路３６に供給する。昇圧回路３６は、リ
ングオシュレータ３５からクロックＯＳＣを受けている
期間中、ポンピング動作を実施して電源電圧を上げる処
理を実行し、クロックＯＳＣの供給が停止されると、ポ
ンピング動作を停止する。
【００３７】このようにして、電源電圧が上げられる
と、昇圧電源利用回路により昇圧電源が消費され、徐々
に電源電圧が低下する。そして、電源電圧が再び３Ｖ以
下になると、同様にして、リングオシュレータ３５がク
ロックＯＳＣを生成する。
と、昇圧電源利用回路により昇圧電源が消費され、徐々
に電源電圧が低下する。そして、電源電圧が再び３Ｖ以
下になると、同様にして、リングオシュレータ３５がク
ロックＯＳＣを生成する。
【００３８】実施の形態６．図７はこの発明の実施の形
態６による遅延信号生成回路を示す構成図であり、図に
おいて、図５と同一符号は同一または相当部分を示すの
で説明を省略する。３７は相互に異なる複数のリファレ
ンス電圧を生成するリファレンス生成回路、３８は判定
回路３１から“Ｈ”の遅延素子１１の段数を示す制御信
号を受けると、その制御信号にしたがって任意のリファ
レンス電圧を選択するセレクタ、３９はセレクタ３８に
より選択されたリファレンス電圧と電源電圧を比較し、
その比較結果に応じて電源電圧を制御するＶＤＣであ
る。なお、リファレンス生成回路３７、セレクタ３８及
びＶＤＣ３９から電圧制御手段が構成されている。図７
では遅延素子１２やセレクタ１５が省略されている。
態６による遅延信号生成回路を示す構成図であり、図に
おいて、図５と同一符号は同一または相当部分を示すの
で説明を省略する。３７は相互に異なる複数のリファレ
ンス電圧を生成するリファレンス生成回路、３８は判定
回路３１から“Ｈ”の遅延素子１１の段数を示す制御信
号を受けると、その制御信号にしたがって任意のリファ
レンス電圧を選択するセレクタ、３９はセレクタ３８に
より選択されたリファレンス電圧と電源電圧を比較し、
その比較結果に応じて電源電圧を制御するＶＤＣであ
る。なお、リファレンス生成回路３７、セレクタ３８及
びＶＤＣ３９から電圧制御手段が構成されている。図７
では遅延素子１２やセレクタ１５が省略されている。
【００３９】次に動作について説明する。上記実施の形
態５では、“Ｈ”の遅延素子１１の段数が基準段数を下
回ると、電源電圧を上げるものについて示したが、
“Ｈ”の遅延素子１１の段数に応じて任意のリファレン
ス電圧を選択し、そのリファレンス電圧に基づいて電源
電圧を制御するようにしてもよい。
態５では、“Ｈ”の遅延素子１１の段数が基準段数を下
回ると、電源電圧を上げるものについて示したが、
“Ｈ”の遅延素子１１の段数に応じて任意のリファレン
ス電圧を選択し、そのリファレンス電圧に基づいて電源
電圧を制御するようにしてもよい。
【００４０】具体的には、リファレンス生成回路３７が
例えば２Ｖのリファレンス電圧と、１．５Ｖのリファレ
ンス電圧と、１Ｖのリファレンス電圧とを出力している
とき、“Ｈ”の遅延素子１１の段数が例えば８段であれ
ば、セレクタ３８が２Ｖのリファレンス電圧を選択し、
１０段であれば１．５Ｖのリファレンス電圧を選択し、
１２段であれば１Ｖのリファレンス電圧を選択するよう
に動作する。
例えば２Ｖのリファレンス電圧と、１．５Ｖのリファレ
ンス電圧と、１Ｖのリファレンス電圧とを出力している
とき、“Ｈ”の遅延素子１１の段数が例えば８段であれ
ば、セレクタ３８が２Ｖのリファレンス電圧を選択し、
１０段であれば１．５Ｖのリファレンス電圧を選択し、
１２段であれば１Ｖのリファレンス電圧を選択するよう
に動作する。
【００４１】そして、ＶＤＣ３９は、セレクタ３８が例
えば２Ｖのリファレンス電圧を選択すると、電源電圧が
３．５Ｖになるように制御し、１．５Ｖのリファレンス
電圧を選択すると、電源電圧が３Ｖになるように制御
し、１Ｖのリファレンス電圧を選択すると、電源電圧が
２．５Ｖになるように制御する。これにより、動作温度
が変化しても、電源電圧を一定に保つことができる。
えば２Ｖのリファレンス電圧を選択すると、電源電圧が
３．５Ｖになるように制御し、１．５Ｖのリファレンス
電圧を選択すると、電源電圧が３Ｖになるように制御
し、１Ｖのリファレンス電圧を選択すると、電源電圧が
２．５Ｖになるように制御する。これにより、動作温度
が変化しても、電源電圧を一定に保つことができる。
【００４２】
【発明の効果】以上のように、この発明によれば、第１
の遅延回路に基準信号が入力されると、所定期間後に基
準信号の遅延信号を出力する遅延素子の段数を検出する
検出手段を設け、その検出手段により検出された遅延素
子の段数に応じて、第２の遅延回路を構成する遅延素子
の中から任意の遅延素子を選択し、その遅延素子が出力
する入力信号の遅延信号を出力するように構成したの
で、電源電圧や動作温度が変化しても、遅延時間が一定
の遅延信号を生成することができる効果がある。
の遅延回路に基準信号が入力されると、所定期間後に基
準信号の遅延信号を出力する遅延素子の段数を検出する
検出手段を設け、その検出手段により検出された遅延素
子の段数に応じて、第２の遅延回路を構成する遅延素子
の中から任意の遅延素子を選択し、その遅延素子が出力
する入力信号の遅延信号を出力するように構成したの
で、電源電圧や動作温度が変化しても、遅延時間が一定
の遅延信号を生成することができる効果がある。
【００４３】この発明によれば、選択手段が検出手段に
より検出された遅延素子の段数と選択する遅延素子の段
数との対応関係を記憶するように構成したので、構成の
複雑化を招くことなく、遅延時間が一定の遅延信号を得
ることができる効果がある。
より検出された遅延素子の段数と選択する遅延素子の段
数との対応関係を記憶するように構成したので、構成の
複雑化を招くことなく、遅延時間が一定の遅延信号を得
ることができる効果がある。
【００４４】この発明によれば、検出手段により検出さ
れた遅延素子の段数に基づいて選択手段に記憶されてい
る対応関係を設定変更するように構成したので、製造プ
ロセスのばらつきがあっても、遅延時間が一定の遅延信
号を生成することができる効果がある。
れた遅延素子の段数に基づいて選択手段に記憶されてい
る対応関係を設定変更するように構成したので、製造プ
ロセスのばらつきがあっても、遅延時間が一定の遅延信
号を生成することができる効果がある。
【００４５】この発明によれば、検出手段により検出さ
れた遅延素子の段数が基準段数を下回ると、第２の遅延
回路を構成する遅延素子に供給されるクロックの周波数
を下げるように構成したので、低電圧マージンを確保す
ることができる効果がある。
れた遅延素子の段数が基準段数を下回ると、第２の遅延
回路を構成する遅延素子に供給されるクロックの周波数
を下げるように構成したので、低電圧マージンを確保す
ることができる効果がある。
【００４６】この発明によれば、検出手段により検出さ
れた遅延素子の段数が基準段数を下回ると、電源電圧の
低下を知らせる割り込み信号を出力するように構成した
ので、電源電圧の低下警報やＲＡＭ内容の退避指定等を
行えるようになる効果がある。
れた遅延素子の段数が基準段数を下回ると、電源電圧の
低下を知らせる割り込み信号を出力するように構成した
ので、電源電圧の低下警報やＲＡＭ内容の退避指定等を
行えるようになる効果がある。
【００４７】この発明によれば、検出手段により検出さ
れた遅延素子の段数が基準段数を下回ると、電源電圧を
上げるように構成したので、電源電圧を一定に保つこと
ができる効果がある。
れた遅延素子の段数が基準段数を下回ると、電源電圧を
上げるように構成したので、電源電圧を一定に保つこと
ができる効果がある。
【００４８】この発明によれば、検出手段により検出さ
れた遅延素子の段数に応じて電源電圧を制御するように
構成したので、電源電圧を一定に保つことができる効果
がある。
れた遅延素子の段数に応じて電源電圧を制御するように
構成したので、電源電圧を一定に保つことができる効果
がある。
【図１】 この発明の実施の形態１による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図２】 各種信号の論理を示す説明図である。
【図３】 この発明の実施の形態２による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図４】 この発明の実施の形態３による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図５】 この発明の実施の形態４による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図６】 この発明の実施の形態５による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図７】 この発明の実施の形態６による遅延信号生成
回路を示す構成図である。
回路を示す構成図である。
【図８】 従来の遅延信号生成回路を示す構成図であ
る。
る。
１１ 遅延素子（第１の遅延回路）、１２ 遅延素子
（第２の遅延回路）、１３ ラッチ回路（検出手段）、
１４ 判定回路（検出手段、選択手段）、１５セレクタ
（選択手段）、２１ ＣＰＵ（設定変更手段）、２２
フラッシュメモリ（設定変更手段）、２３ テスタ（設
定変更手段）、２４ 外部端子、２５シーケンサ（設定
変更手段）、３１ 判定回路（検出手段、選択手段）、
３２シーケンサ（周波数制御手段、通知手段）、３３
動作クロック制御レジスタ、３４ 割り込み制御ブロッ
ク、３５ リングオシュレータ（昇圧手段）、３６昇圧
回路（昇圧手段）、３７ リファレンス生成回路（電圧
制御手段）、３８セレクタ（電圧制御手段）、３９ Ｖ
ＤＣ（電圧制御手段）。
（第２の遅延回路）、１３ ラッチ回路（検出手段）、
１４ 判定回路（検出手段、選択手段）、１５セレクタ
（選択手段）、２１ ＣＰＵ（設定変更手段）、２２
フラッシュメモリ（設定変更手段）、２３ テスタ（設
定変更手段）、２４ 外部端子、２５シーケンサ（設定
変更手段）、３１ 判定回路（検出手段、選択手段）、
３２シーケンサ（周波数制御手段、通知手段）、３３
動作クロック制御レジスタ、３４ 割り込み制御ブロッ
ク、３５ リングオシュレータ（昇圧手段）、３６昇圧
回路（昇圧手段）、３７ リファレンス生成回路（電圧
制御手段）、３８セレクタ（電圧制御手段）、３９ Ｖ
ＤＣ（電圧制御手段）。
Claims (7)
- 【請求項１】 複数の遅延素子が直列に接続された第１
の遅延回路と、複数の遅延素子が直列に接続され、入力
信号を遅延して出力する第２の遅延回路と、上記第１の
遅延回路に基準信号が入力されると、所定期間後に当該
基準信号の遅延信号を出力する遅延素子の段数を検出す
る検出手段と、上記検出手段により検出された遅延素子
の段数に応じて、上記第２の遅延回路を構成する遅延素
子の中から任意の遅延素子を選択し、その遅延素子が出
力する入力信号の遅延信号を出力する選択手段とを備え
た遅延信号生成回路。 - 【請求項２】 選択手段は、検出手段により検出された
遅延素子の段数と選択する遅延素子の段数との対応関係
を記憶することを特徴とする請求項１記載の遅延信号生
成回路。 - 【請求項３】 検出手段により検出された遅延素子の段
数に基づいて選択手段に記憶されている対応関係を設定
変更する設定変更手段を設けたことを特徴とする請求項
２記載の遅延信号生成回路。 - 【請求項４】 検出手段により検出された遅延素子の段
数が基準段数を下回ると、第２の遅延回路を構成する遅
延素子に供給されるクロックの周波数を下げる周波数制
御手段を設けたことを特徴とする請求項１記載の遅延信
号生成回路。 - 【請求項５】 検出手段により検出された遅延素子の段
数が基準段数を下回ると、電源電圧の低下を知らせる割
り込み信号を出力する通知手段を設けたことを特徴とす
る請求項１記載の遅延信号生成回路。 - 【請求項６】 検出手段により検出された遅延素子の段
数が基準段数を下回ると、電源電圧を上げる昇圧手段を
設けたことを特徴とする請求項１記載の遅延信号生成回
路。 - 【請求項７】 検出手段により検出された遅延素子の段
数に応じて電源電圧を制御する電圧制御手段を設けたこ
とを特徴とする請求項１記載の遅延信号生成回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209644A JP2003023343A (ja) | 2001-07-10 | 2001-07-10 | 遅延信号生成回路 |
| US10/162,074 US6756833B2 (en) | 2001-07-10 | 2002-06-05 | Delayed signal generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209644A JP2003023343A (ja) | 2001-07-10 | 2001-07-10 | 遅延信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003023343A true JP2003023343A (ja) | 2003-01-24 |
Family
ID=19045271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001209644A Withdrawn JP2003023343A (ja) | 2001-07-10 | 2001-07-10 | 遅延信号生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6756833B2 (ja) |
| JP (1) | JP2003023343A (ja) |
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| KR100675009B1 (ko) * | 2006-02-01 | 2007-01-29 | 삼성전자주식회사 | 데이터 지연 조절 회로 및 방법 |
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| US10901018B2 (en) * | 2018-12-18 | 2021-01-26 | Marvell Asia Pte, Ltd. | System and method for droop detection |
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| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
| KR100197563B1 (ko) * | 1995-12-27 | 1999-06-15 | 윤종용 | 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 |
| US6222894B1 (en) * | 1996-12-18 | 2001-04-24 | Samsung Electronics Co., Ltd. | Digital delay locked loop for reducing power consumption of synchronous semiconductor memory device |
| JPH10313237A (ja) * | 1997-05-09 | 1998-11-24 | Nec Corp | 遅延回路装置 |
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| US6150847A (en) * | 1999-03-18 | 2000-11-21 | Vanguard International Semiconductor Corporation | Device and method for generating a variable duty cycle clock |
-
2001
- 2001-07-10 JP JP2001209644A patent/JP2003023343A/ja not_active Withdrawn
-
2002
- 2002-06-05 US US10/162,074 patent/US6756833B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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