KR101099179B1 - 지연 시간 계측 방법, 지연 시간 조정 방법 및 가변 지연 회로 - Google Patents

지연 시간 계측 방법, 지연 시간 조정 방법 및 가변 지연 회로 Download PDF

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Abstract

가변 지연 회로(1)는, 지연 소자 D1∼Dn이 직렬로 접속된 다단 지연 회로(20)와, 1개 또는 복수개의 지연 소자 D1∼Dn에 기준 클록을 통과시켜 얻어지는 지연량이 다른 지연 신호 중 어느 하나를 선택하는 선택부(21)와, 복수의 지연 신호로부터 순차적으로 선택한 신호의 신호 논리를, 기준 클록에 동기한 판정 타이밍에서 각각 판정하는 판정부(23)와, 이 판정 타이밍에 있어서 기준 클록의 논리에 변화가 발생하고 있는 지연 소자 Dm, Dk를 적어도 2개 검출하는 변화점 검출부(24)를 구비하고, 검출된 2개의 지연 소자 Dm, Dk에 각각 도달할 때까지 클록 신호가 통과하는 지연 소자의 개수의 차(k-m)를 원하는 지연 시간을 발생시키는 지연 소자의 개수로서 이용한다.
Figure R1020097018867
가변 지연 회로

Description

지연 시간 계측 방법, 지연 시간 조정 방법 및 가변 지연 회로{DELAY TIME DETERMINING METHOD, DELAY TIME ADJUSTING METHOD AND VARIABLE DELAY CIRCUIT}
본 발명은, 반도체 집적 회로에 실장되는 지연 회로 및 이러한 지연 회로의 지연 시간을 조정하는 지연 시간 조정 방법에 관한 것이다.
반도체 집적 회로에서의 동기 전송 방식의 데이터 전송에 따른 타이밍 마진을 늘리기 위해서, 대상이 되는 신호에 지연 시간을 갖게 하는 기술이 확립되어 있다. 최근의 데이터 전송 속도의 고속화에 따라 보다 미세한 단계에서 또한 정확하게 지연 시간의 조정이 가능한 지연 신호 생성 회로가 요구되고 있다.
도 1은 하기의 특허 문헌 1에 개시되는 종래의 지연 신호 생성 회로의 회로 구성도이다. 지연 신호 생성 회로(90)는 기준 클록을 지연시키는 N개의 지연 소자(91)와, 지연 대상 신호인 A 신호를 지연시키는 S개의 지연 소자(92)와, 기준 클록의 하강시에 각 지연 소자(91)의 내용을 래치하는 래치 회로(93)와, 래치 회로(13)의 래치 내용으로부터 유지 내용이 「Hi」인 지연 소자(91)의 단수를 검출하는 판정 회로(94)와, 판정 회로(94)로부터의 제어 신호에 따라 A 신호의 지연 신호를 추출하는 지연 소자(92)를 선택하는 셀렉터(95)를 구비하고, 지연 대상 신호를 지연시키는 지연 소자수를, 기준 클록의 펄스 길이와 하나의 지연 소자의 지연 시 간과의 비에 따라 조정함으로써, 온도 변화나 전압 변화가 지연량에 미치는 영향을 피한다.
또한, 하기 특허 문헌 2에는, 외부 클록 신호의 1주기분의 펄스 신호가 미리 결정된 시간 내에 가변 지연 회로의 어디까지 전파되는지를 검출하고, 지연 제어값의 초기값을 결정하는 초기 지연 제어값 결정 회로를 구비한 동기형 반도체 기억 장치가 개시되어 있다.
또한, 하기 특허 문헌 3에는, 외부 클록과 복수의 참조 클록의 위상을 비교하여 동기에 필요한 지연 회로의 지연 단수를 검출하는 제어 회로를 갖는 클록 재생 회로가 개시되어 있다.
특허 문헌 1 : 일본 특허 공개 제2003-23343호 공보
특허 문헌 2 : 일본 특허 공개 평성 제11-036757호 공보
특허 문헌 3 : 일본 특허 공개 제2000-59209호 공보
반도체 집적 회로 내의 지연 소자의 전파 지연 시간은, 온도 변화나 공급되는 전압의 변화에 따라 변화되고, 이러한 지연 소자의 전파 지연 변화가 고속 데이터 전송의 실현을 방해하는 하나의 요인이 되고 있다.
또한, 반도체 집적 회로를 제조한 제조 프로세스나 디자인 룰의 차이에 따라서도, 각 소자의 전파 지연 시간은 다르기 때문에, 반도체 집적 회로의 제조 프로세스를 변경할 때에는 그 프로세스에 맞추어 지연 회로를 다시 설계할 필요가 있었다.
이러한 문제는, 특허 문헌 1에 개시되는 지연 신호 생성 회로(90)에 있어서도 발생한다. 도 2는 도 1에 도시된 지연 신호 생성 회로의 래치 회로의 입력 용량을 나타낸 도면이다. 도시된 바와 같이 지연 신호 생성 회로(90)는 각 지연 소자(91)의 출력을 래치 회로(93)에 의해 래치한다. 이 때문에 래치 회로(93)에는 각 지연 소자(91)의 출력을 유지하는 플립플롭(FF)(96) 등의 기억 수단이 설치되고, 그 입력 단자에는 입력 용량(Ci)이 부수된다.
따라서, 기준 클록을 지연시키는 각 지연 소자(91)와 지연 대상 신호를 지연시키는 각 지연 소자(92)에서는 지연 시간이 다르며, 이 때문에 지연 신호 생성 회로(90)가, 기준 클록의 펄스 길이와 지연 소자(91)의 지연 시간의 비에 따라 각 지연 소자(92)의 수를 조정하여도, 지연 대상 신호에 부여되는 것인 지연 시간과 실제의 지연 시간 사이에 편차가 발생한다.
또한, 이 입력 용량(Ci)에 기인한 지연 소자(91)와 지연 소자(92)와의 지연 시간의 차는 온도 변화나 동작 전압의 변화, 반도체 제조 프로세스의 차이에 따라 변화되기 때문에, 지연 대상 신호에 부여되는 것인 지연 시간과 실제의 지연 시간 사이의 편차는 이들 온도 변화, 동작 전압의 변화 및 반도체 제조 프로세스의 차이에 따라 변동한다.
상기 문제점을 감안하여 본 발명은 외부 환경(온도, 전압)의 변화나 영향을 받지 않고, 또한 실장에 이용하는 반도체 제조 프로세스를 변경했을 경우에도 회로의 기본 구성을 변경할 필요가 없는 지연 회로를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서는, 기준 클록이 입력되는 다단 지연 회로로부터 순차적으로 추출되고, 상이한 지연량을 갖는 복수의 지연 신호의 각각에 대해서, 기준 클록에 동기한 판정 타이밍에서 그 신호 논리를 판정한다.
그리고, 이 판정 타이밍에 있어서 기준 클록의 논리에 변화가 발생하고 있는 지연 소자를 적어도 2개 검출하고, 검출된 2개의 지연 소자에 각각 도달할 때까지 클록 신호가 통과하는 지연 소자의 개수의 차분을, 원하는 지연 시간을 발생시키는 지연 소자의 개수로서 결정한다.
그리고, 이와 같이 결정한 지연 소자의 개수를 미리 결정된 지연 시간 설정값에 곱한 입력 신호를 통과시키는 지연 소자의 사용수를 결정하고, 입력 신호가 입력된 다단 지연 회로로부터, 이 사용수의 지연 소자에 의해 지연시킨 신호를 추출한다.
전술한 바와 같이, 다단 지연 회로로부터 상이한 지연량을 갖는 지연 신호를 순차적으로 추출하여 기준 클록에 동기한 판정 타이밍에서 그 신호 논리를 판정함으로써, 종래의 지연 신호 생성 회로가, 다단 지연 회로로부터 동일한 타이밍에서 추출한 신호 논리를 유지하기 위해서 사용하고 있었던 래치 회로가 불필요하게 된다. 이에 따라, 기준 클록을 지연시키는 지연 소자와 지연 대상 신호를 지연시키는 각 지연 소자 사이의 지연 시간의 차가 없어진다.
따라서, 다단 지연 회로에 의해 기준 클록을 지연시켜 기준 클록의 펄스 길이와 지연 소자 하나의 지연 시간 사이의 비를 측정하고, 이 측정값에 기초하여 지연 대상 신호를 지연시키는 지연 소자수를 조정하는 경우에, 기준 클록을 지연시키는 지연 회로의 지연 시간과 지연 대상 신호를 지연시키는 지연 회로의 지연 시간에, 외부 환경(온도, 전압)의 변화나 제조 프로세스의 차이에 따른 변화가 발생하여도, 이들이 상쇄되기 때문에 외부 환경이나 제조 프로세스의 차이에 따른 영향을 받지 않는 지연 회로를 실현할 수 있게 된다.
또한, 전술한 바와 같이, 원하는 지연 시간을 발생시키는 지연 소자의 개수로서 결정할 때에, 기준 클록의 논리에 변화가 발생하고 있는 2개의 지연 소자에 각각 도달할 때까지 클록 신호가 통과하는 지연 소자의 개수의 차분을 산출함으로써, 지연 소자에 따른 지연 시간 이외의 고정 지연 시간(배선 지연 등)을 상쇄할 수 있다.
본 발명의 제1 형태에 따른 지연 시간 계측 방법에 있어서는, 복수의 지연 소자가 직렬로 접속된 다단 지연 회로에 기준 클록을 입력하고, 1개 또는 복수개의 지연 소자에 기준 클록을 통과시켜 얻어지는 지연량이 상이한 복수의 지연 신호 중에서 순차적으로 선택한 각 지연 신호의 신호 논리를 기준 클록에 동기한 판정 타이밍에서 판정하고, 이 판정 타이밍에 있어서 기준 클록의 논리에 변화가 발생하고 있는 지연 소자를 적어도 2개 검출하며, 검출된 2개의 지연 소자에 각각 도달할 때까지 클록 신호가 통과하는 지연 소자의 개수의 차분을, 원하는 지연 시간을 발생시키는 지연 소자의 개수로서 결정한다.
본 발명의 제2 형태에 따른 지연 시간 조정 방법에 있어서는, 제1 형태에 따른 지연 시간 계측 방법으로써 사용된 다단 지연 회로를 제1 다단 지연 회로로서, 직렬로 접속된 복수의 지연 소자에 의해 구성되는 제2 다단 지연 회로에 입력 신호를 입력하고, 제1 형태에 따른 지연 시간 계측 방법으로써 결정한 지연 소자의 개수를 미리 결정된 지연 시간 설정값에 곱함으로써 입력 신호를 통과시키는 지연 소자의 사용수를 결정하며, 이 사용수의 지연 소자에 의해 지연시킨 입력 신호를 제2 다단 지연 회로로부터 추출한다.
또한, 본 발명의 제3 형태의 가변 지연 회로는, 복수의 지연 소자가 직렬로 접속된 다단 지연 회로와, 1개 또는 복수개의 지연 소자에 기준 클록을 통과시켜 얻어지는 지연량이 상이한 복수의 지연 신호 중 임의의 신호를 선택하는 선택부와, 선택부를 이용하여 복수의 지연 신호로부터 순차적으로 선택한 각 지연 신호의 신호 논리를, 기준 클록에 동기한 판정 타이밍에서 각각 판정하는 판정부와, 이 판정 타이밍에 있어서 기준 클록의 논리에 변화가 발생하고 있는 지연 소자를 적어도 2개 검출하는 변화점 검출부를 구비하고, 검출된 2개의 지연 소자에 각각 도달할 때까지 클록 신호가 통과하는 지연 소자의 개수의 차분을, 원하는 지연 시간을 발생시키는 지연 소자의 개수로서 이용한다.
도 1은 종래의 지연 신호 생성 회로의 회로 구성도이다.
도 2는 도 1에 도시된 지연 신호 생성 회로의 래치 회로의 입력 용량을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 가변 지연 회로의 회로 구성도이다.
도 4는 도 3에 도시된 판정 회로의 개략 구성도이다.
도 5는 본 발명의 실시예에 따른 지연 시간 계측 방법의 흐름도이다.
도 6은 기준 클록과 각 지연 신호를 나타낸 타임 차트이다.
도 7은 지연 소자 및 선택 회로의 전파 지연과 배선 지연의 설명도이다.
도 8은 도 4에 도시된 다단 지연 회로 및 선택 회로의 실시형태의 예를 나타낸 도면이다.
도 9는 도 8에 도시된 전단 다단 지연 회로 및 전단 선택 회로의 구성도이다.
도 10은 도 8에 도시된 후단 다단 지연 회로 및 후단 선택 회로의 구성도이다.
도 11은 도 3에 도시된 지연 회로의 개략 구성도이다.
도 12는 본 발명의 실시예에 따른 지연 시간 조정 방법의 흐름도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 가변 지연 회로 2 : 측정 회로
3 : 지연 회로 20, 30 : 다단 지연 회로
21, 31 : 선택 회로
이하, 첨부하는 도면을 참조하여 본 발명의 실시예를 설명한다. 도 3은 본 발명의 실시예에 따른 가변 지연 회로의 회로 구성도이다. 도시된 바와 같이 가변 지연 회로(1)는, 측정 회로(2)와 지연 회로(3)를 갖고 있고, 측정 회로(2)는, 기준 클록을 입력하여 이 기준 클록의 1주기가 미리 결정된 지연 소자의 몇 개분의 전파 지연 시간에 해당하는지를 측정한다.
또한, 지연 회로(3)는, 측정 회로(2)에 의해 측정된 기준 클록의 1주기에 해 당하는 전파 지연 시간을 발생시키는 지연 소자의 수를 나타내는 정보와, 지연 대상 신호에 부여하는 지연 시간을 정하는 지연 시간 설정 정보에 기초하여 지연 대상 신호를 지연시키기 위해서 사용하는 지연 소자의 수를 결정하고, 입력한 지연 대상 신호를 지연시킨다.
도 4는, 도 3에 도시된 판정 회로(2)의 개략 구성도이다. 측정 회로(2)는 직렬로 접속한 n개(n은 자연수)의 지연 소자 D1∼Dn에 의해 기준 클록을 지연시키는 다단 지연 회로(20)와, 각각의 지연 소자 D1∼Dn으로부터의 출력 신호를 선택하는 선택 회로(21)와, 지연 소자 D1∼Dn의 각각의 출력 신호를 선택 회로(21)가 차례로 선택하게 하는 선택 제어 신호를 생성하는 선택 제어 신호 생성부(22)와, 선택 회로(21)에 의해 선택된 지연 소자의 각 출력 신호의 신호 논리를 기준 클록의 상승 에지에서 판정하는 판정 회로(23)를 구비하고 있다.
도시된 바와 같이 다단 지연 회로(20) 내에 있어서 처음으로 기준 클록이 입력되는 지연 소자를 지연 소자 D1로 하고, 이 지연 소자 D1의 소자 번호를 「1」이라고 한다. 그리고, 소자 번호 「i」의 지연 소자 Di의 직후에 접속되는 지연 소자를 소자 번호 「i+1」의 지연 소자 Di+1로 나타내기로 한다.
선택 제어 신호 생성부(22)는 기준 클록의 펄스수를 n까지 세는 단순한 카운터 회로로서 구성하여도 좋다. 그리고, 기준 클록의 펄스수를 센 카운트수를 선택 제어 신호로서 이용함으로써, 선택 회로(21)가 출력 신호를 추출해야 되는 지연 소자 D1∼Dn의 소자 번호 i(i=1∼n)를 지정한다.
선택 제어 신호는 선택 회로(21)와 후술하는 변화점 검출부(24)에 출력되고, 카운트수가 n까지 도달하거나 변화점 검출부(24)로부터의 리셋 신호를 입력했을 때 카운트수를 「1」로 되돌린다.
판정 회로(2)는 변화점 검출부(24) 및 지연 소자수 결정부(25)를 더 구비한다.
선택 회로(21)가, 지연 소자 D1의 출력 신호로부터 차례로 소자 번호 i를 하나씩 증가시키면서 지연 소자 Di의 출력 신호를 순차 선택하고, 선택된 각 출력 신호에 대해서 판정 회로(23)가 신호 논리를 판정하면, 변화점 검출부(24)는 각 출력 신호에 대해서 신호 논리가 「Lo」에서 「Hi」로 변화되는 소자 번호 i를 적어도 2개 검출하며, 이러한 변화가 발생한 소자 번호 m 및 k를 출력한다.
도 5는 본 발명의 실시예에 따른 지연 시간 계측 방법의 흐름도이다.
단계 S10에 있어서 기준 클록을 다단 지연 회로(20)에 입력하고, 단계 S11에 있어서, 선택 제어 신호 생성부(22)가 카운트하는 카운트수를 「1」로 되돌림으로써 선택 제어 신호를 리셋시킨다.
단계 S12에 있어서 선택 제어 신호 생성부(22)에 의해 생성되는 선택 제어 신호를, 선택 회로(21)에 입력함으로써, 지연 소자 D1의 출력 신호를 선택하여 판정 회로(23)에 입력하고, 단계 S13에서는, 판정 회로(23)가, 입력된 신호의 신호 논리를, 기준 클록의 상승 에지의 타이밍에서 판정한다. 단계 S12 및 S13은 단계 S16에 있어서 선택 제어 신호의 값을 하나씩 증가시키면서 반복되고, 이 반복 루프는 단계 S17의 판정 단계에 의해 중단될 때까지 반복된다.
도 6은 기준 클록과 각 지연 신호를 나타내는 타임 차트이다. 도시된 바와 같이 기준 클록은, 지연 소자를 통과할 때마다 지연 소자 1개당의 전파 지연이 가산되어 간다.
도시한 예에서는, 지연 소자 D1로부터 지연 소자 Dm-1까지는, 이들 지연 소자로부터의 출력 신호의 신호 논리가, 판정 회로(23)에서 레벨 「Lo」라고 판정된다. 그리고, 지연 소자 Dm 또는 Dm+1에 있어서 출력 신호의 신호 논리가 레벨 「Hi」라고 판정되며, 이들 지연 소자 Dm에서 신호 논리의 변화가 발생한 것을 확인할 수 있다. 이 판정에 의해 지연 소자 m개의 전파 지연의 합계가 기준 클록 0.5주기분에 해당하는 것을 알 수 있다.
따라서, 단계 S14에 있어서 변화점 검출부(24)는, 이 신호 논리의 변화를 검출하면, 단계 S15에 있어서 소자 번호 「m」을 기억한다.
그 후에도 선택 제어 신호를 증가시키면서, 「Lo」에서 「Hi」로의 2번째 변화점을 검색한다. 도 6은 지연 소자 Dk(또는 Dk+1)에서 신호 논리가 변화된 예를 나타내고 있다. 이 판정에 의해, 지연 소자 k개의 전파 지연의 합계가 기준 클록 1.5주기분에 해당하는 것을 알 수 있다. 변화점 검출부(24)는 단계(S14, S15)에 있어서 소자 번호 「k」를 기억한다.
지연 소자 Dk의 출력 신호에 발생한 신호 논리의 변화를 검출하면, 변화점 검출부(24)는 판정 단계 S17을 위해 처리를 단계 S18로 진행시킨다. 단계 S18에서는, 변화점 검출부(24)는 검출된 2개의 소자 번호 「m」 및 「k」를 측정 정보로서 지연 회로(3)에 출력하고, 처리를 단계 S11로 되돌린다. 이에 따라 선택 제어 신호가 리셋되고, 지연 시간 계측 처리가 반복하여 실행된다.
도 7은 지연 소자 D1∼Dn 및 선택 회로(21)의 전파 지연과 배선 지연의 설명도이다. 도 4로부터 알 수 있는 바와 같이 계측 회로(2)에는 선택 회로(21)가 실장되어 있기 때문에, 판정 회로(23)에 입력되는 신호에는 지연 소자 D1∼Dn의 전파 지연 이외에 배선 지연이나 선택 회로(21)의 전파 지연과 같은 고정적인 절대 지연 시간이 더해진다. 따라서, 정확하게는 기준 클록 0.5 주기에 해당하는 시간은 지연 소자 m개분의 지연 시간 + 절대 지연 시간이며, 기준 클록 1.5 주기에 해당하는 시간은 지연 소자 k개분의 지연 시간 + 절대 지연 시간이다.
여기서, 기준 클록의 1주기에 해당하는 시간은 하기 식 1에 의해 부여된다.
기준 클록 1주기=지연 소자 k개분의 지연 시간－지연 소자 m개분의 지연 시간 ㆍㆍㆍ(1)
따라서, 후단의 지연 회로(3)에 있어서 지연 조정을 행할 때에, 기준 클록의 1주기에 해당하는 지연 시간을 부여하는 지연 소자의 개수로서 (k-m)을 지정함으로써, 배선 지연이나 선택 회로(21)의 전파 지연과 같은 고정적인 절대 지연 시간에 의한 오차를 배제할 수 있다.
도 8은 도 4에 도시된 다단 지연 회로(20) 및 선택 회로(21)의 실시형태의 예를 도시한 도면이고, 도 9는 도 8에 도시된 전단 다단 지연 회로(41) 및 전단 선택 회로(42)의 구성도이며, 도 10은 도 8에 도시된 후단 다단 지연 회로(43) 및 후단 선택 회로(44)의 구성도이다.
도시된 바와 같이, 전단 다단 지연 회로(41)는 16×15개의 지연 소자 DC16∼DC255를 직렬로 배열한 다단 지연 회로이다.
또한, 전단 선택 회로(42)는, 8비트의 선택 제어 신호의 상위 4비트(S7∼S4)의 값에 의해 16×15개의 지연 소자 DC16∼DC255 중 16의 배수 번째의 지연 소자(DC31, DC47, DC63, DC79, DC95···, DC239 및 DC255)로부터 각각 출력되는 15개의 출력 신호 및 전단 다단 지연 회로(41)로의 입력 신호 중 어느 하나를 선택하는 선택 회로이다. 전단 선택 회로(42)는 2비트의 어드레스 입력(SA 및 SB)에 의해 4개의 입력 신호(A∼D) 중 어느 하나를 선택하여 X단자로부터 출력하는 셀렉터(S11∼S15)를 구비하고 있다.
또한, 후단 다단 지연 회로(43)는, 15개의 지연 소자 DC1∼DC15를 직렬로 배열한 다단 지연 회로이다.
후단 선택 회로(44)는 선택 제어 신호의 하위 4비트(S3∼S0) 값에 의해 15개의 지연 소자 DC1∼DC15의 각 지연 소자로부터 각각 출력되는 출력 신호 및 후단 다단 지연 회로(43)에 대한 입력 신호 중 어느 하나를 선택하는 선택 회로이다. 후단 선택 회로(44)도 또한 셀렉터(S11∼S15)와 동일한 셀렉터(S21∼S25)를 구비하고 있다. 그리고, 후단 다단 지연 회로(43)에는 전단 선택 회로(42)에 의해 선택된 신호가 입력된다.
도 8 내지 도 10에 도시된 바와 같이 구성된 다단 지연 회로 및 선택 회로는 「0」에서부터 차례로 「255」까지 1씩 증가하는 선택 제어 신호를 부여함으로써, 전단 다단 지연 회로(41)에 부여하는 입력 신호에 대하여, 0개에서부터 255개의 지연 소자에 의한 전파 지연을 부여할 수 있다.
도 11은 도 3에 도시된 지연 회로의 개략 구성도이다. 지연 회로(3)는, 직 렬로 접속한 지연 소자 DR1∼DRn에 의해 지연 대상 신호를 지연시키는 다단 지연 회로(30)와, 측정 회로(2)로부터 출력되는 측정 정보와 미리 결정된 지연 시간 설정값에 기초하여 지연 대상 신호를 통과시키는 지연 소자의 개수를 결정하는 연산 회로(32)와, 다단 지연 회로(30) 중에서 연산 회로(32)에 의해 결정한 개수의 지연 소자에 의해 지연시킨 신호를 추출하는 선택 회로(31)를 구비한다.
도 12는 본 발명의 실시예에 따른 지연 시간 조정 방법의 흐름도이다.
단계 S20에서는 지연 대상 신호를 다단 지연 회로(30)에 입력하고, 단계 S21에서는, 연산 회로(32)는 측정 정보를 측정 회로(2)로부터 입력한다. 또한, 단계 S22에서는, 지연 대상 신호에 부여하는 지연 시간을 설정하기 위한 미리 결정된 지연 시간 설정 정보를 연산 회로(32)에 입력한다.
단계 S23에서, 연산 회로(32)는, 지연 대상 신호를 지연시키기 위해서, 다단 지연 회로(30)에 포함되는 지연 소자 DR1∼DRn 중 몇 개의 지연 소자를 사용할지를 산출한다. 즉, 연산 회로(32)는 몇 번째 지연 소자로부터 지연 신호를 추출할지를 결정한다.
지연 시간 설정 정보의 부여 방법으로서는 다양한 것이 있지만, 예컨대, 기준 클록의 1주기(Tc)에 대한 계수(x/y)에 의해 지정하는 방법이 있다. 이 경우의 지연 시간 Td는 Td=Tc×(x/y)가 된다.
이 때, 지연 대상 신호를 지연시키기 위해서 사용하는 소자수 z는 z=(k-m)×(x/y)에 의해 산출된다.
사용하는 소자수 z를 이와 같이 결정함으로써, 외부 환경 변화에 영향을 받 지 않고 지연 조정이 가능한 이유를 이하에 나타낸다. 예컨대, 주변 온도가 -10℃, +25℃ 및 +80℃로 변화되었기 때문에 지연 소자의 1개의 지연 시간이 변화되고, (k-m)값이 각각 100, 200 및 300으로 변화된 경우를 생각한다.
여기서, 지연 대상 신호를 지연시키는 지연 시간으로서 1/2 클록이 지정되어 있었다고 하면, 연산 회로(32)에 의해 산출되는 지연 소자의 수는 주변 온도가 -10℃, +25℃ 및 +80℃일 때에 각각 50, 100 및 150이 된다. 따라서, 온도 변화에 관계없이 지연 대상 신호에 대하여 1/2 클록분의 지연량이 부여되는 것을 알 수 있다.
또한, 지연 시간 설정 정보의 부여 방법으로서, 절대 시간(Ta)에 의해 지연 시간을 설정하는 방법도 있다. 이 방법에서는 기준 클록의 1주기(Tc)를 미리 알고 있을 필요가 있다. 이 경우에, 지연 대상 신호를 지연시키기 위해서 사용하는 소자수 z는 z=(k-m)×(Ta/Tc)에 의해 산출된다.
상술한 예와 마찬가지로 주변 온도가 -10℃, +25℃ 및 +80℃로 변화되었기 때문에 지연 소자의 1개의 지연 시간이 변화되고, (k-m)값이 각각 100, 200 및 300으로 변화된 경우를 생각한다.
여기서, 기준 클록의 1주기(Tc)가 100 μs로 부여되고, 절대 지연 시간(Ta)이 50 μs로 지정되었다고 하면, 연산 회로(32)에 의해 산출되는 지연 소자의 수는 주변 온도가 -10℃, +25℃ 및 +80℃일 때에 각각 50, 100 및 150이 된다. 따라서, 온도 변화에 관계없이 지연 대상 신호에 대하여 50 μs분의 지연량이 부여되는 것을 알 수 있다.
단계 S24에서, 연산 회로(32)는, 단계 S23에서 산출된 지연 소자의 수 z를 선택 제어 신호로서 선택 회로(31)에 출력한다. 이것에 의해 선택 회로(31)는 소자 번호가 z인 지연 소자의 출력 신호를 지연 신호로서 선택한다.
도 4에 도시된 측정 회로(2)와 도 11에 도시된 지연 회로(3)를 비교하면 알 수 있는 바와 같이, 양자의 다단 지연 회로(20, 30) 및 선택 회로(21, 32)에는 동일 구성의 회로가 사용된다. 이 때문에 전술한 특허 문헌 1에 개시되는 지연 신호 생성 회로의 경우와 달리, 다단 지연 회로(20) 내의 각 지연 소자 D1∼Dn의 각각의 지연 시간과, 다단 지연 회로(30) 내의 각 지연 소자 DR1∼DRn의 각각의 지연 시간에 차가 발생하지 않는다.
따라서, 다단 지연 회로(20)에 의해 기준 클록을 지연시켜 기준 클록의 1주기 길이에 해당하는 지연 소자수(k-m)를 측정하고, 이 측정값(k-m)에 기초하여 지연 대상 신호를 지연시키는 지연 소자수 z를 조정했을 때에, 외부 환경(온도, 전압)의 변화나 제조 프로세스의 차이에 따라 다단 지연 회로(20, 30)에 발생하는 지연 시간에 변화가 생겨도, 이들이 상쇄되기 때문에, 이들 외부 환경이나 제조 프로세스의 차이에 따른 영향을 받지 않고 정밀도가 높은 지연 조정이 가능해진다. 따라서, 본 발명에 따른 가변 지연 회로(1)를 제조 프로세스가 다른 복수 종류의 반도체 회로에 설치하는 경우에서도, 단지 다단 지연 회로에 설치하는 지연 소자의 접속 단수를 바꾸기만 하면 되고, 회로의 기본 구성을 바꾸지 않아도 좋다.
또한, 도 11에 도시된 다단 지연 회로(30) 및 선택 회로(31)도 또한 도 8 내지 도 10에 도시된 구성에 의해 실현할 수 있다.
또한, 상기 설명에서는, 판정 회로(23)는 입력된 신호의 신호 논리를 기준 클록의 상승 에지의 타이밍에서 판정하는 것으로 하였지만, 그 대신에 하강 에지에서 판정하여도 좋다. 이 때 변화점 검출부(24)는 신호 논리가 「Hi」에서 「Lo」로 변화되는 변화점을 검출한다.
게다가, 판정 회로(23)는, 신호 논리의 판정 타이밍에, 상승 에지와 하강 에지 양쪽 모두의 타이밍을 사용하고, 변화점 검출부(24)는 이들의 논리 변화가 발생한 지연 소자의 소자 번호를 출력하여도 좋다. 이렇게 함에 따라 지연 회로(3)는, 기준 클록의 1주기보다 짧은 펄스폭에 해당하는 지연 시간을 발생시키는 지연 소자의 개수에 기초하여 지연 대상 신호를 지연시키는 지연 소자수 z를 조정할 수 있게 된다. 단, 이 경우에는, 기준 클록의 듀티비에 관한 정보가 필요하게 된다.
본 발명에 의해, 외부 환경(온도, 전압)의 변화나 영향을 받지 않고, 또한 실장에 이용하는 반도체 제조 프로세스를 변경했을 경우에도 회로의 기본 구성을 변경할 필요가 없는 지연 회로가 제공된다.
이상, 본 발명의 적합한 실시 양태에 대해서 상세히 설명하였지만, 당업자가 여러 가지 수정 및 변경을 할 수 있는 것 및 특허청구범위는 본 발명의 참된 정신 및 취지의 범위 내에 있는 이러한 모든 수정 및 변경을 포함하는 것이, 본 발명의 범위에 포함되는 것은 당업자가 이해할 수 있는 것이어야 한다.
본 발명은, 반도체 집적 회로에 실장되는 지연 회로 및 이러한 지연 회로의 지연 시간을 조정하는 지연 시간 조정 방법에 이용 가능하다.

Claims (10)

  1. 복수의 지연 소자가 직렬로 접속된 다단 지연 회로에 기준 클록을 입력하고,
    1개 또는 복수개의 상기 지연 소자에 기준 클록을 통과시켜 얻어지는 지연량이 상이한 복수의 지연 신호 중에서 순차적으로 선택한 각 지연 신호의 신호 논리를, 상기 기준 클록에 동기한 판정 타이밍에서 판정하고,
    상기 판정 타이밍에 있어서 상기 기준 클록의 논리에 변화가 발생하고 있는 상기 지연 소자를 2개 이상 검출하며,
    검출된 2개의 상기 지연 소자에 각각 도달할 때까지 상기 기준 클록이 통과하는 상기 지연 소자의 개수의 차분을, 원하는 지연 시간을 발생시키는 상기 지연 소자의 개수로서 결정하는 것을 특징으로 하는 지연 소자의 지연 시간 계측 방법.
  2. 제1항에 있어서, 상기 다단 지연 회로는, N개(N은 자연수)의 지연 소자를 직렬로 접속한 후단(後段) 다단 지연 회로와, (N+1)×N개의 지연 소자를 직렬로 접속한 전단(前段) 다단 지연 회로를 구비하고,
    상기 다단 지연 회로로부터 상기 복수의 지연 신호를 선택할 때, 상기 전단 다단 지연 회로의 N개마다의 지연 소자로부터 각각 출력되는 지연 신호 중 어느 하나를 선택하여 상기 후단 다단 지연 회로에 입력하며, 상기 후단 다단 지연 회로의 각 상기 지연 소자로부터 각각 출력되는 지연 신호 중 어느 하나를 선택하는 것을 특징으로 하는 지연 시간 계측 방법.
  3. 제1항 또는 제2항에 기재한 지연 시간 계측 방법에 의해 결정하고, 상기 원하는 지연 시간을 발생시키는 상기 지연 소자의 개수에 기초하여 미리 결정된 입력 신호에 부여하는 지연 시간을 조정하는 지연 시간 조정 방법으로서,
    상기 다단 지연 회로를 제1 다단 지연 회로로 하고,
    직렬로 접속된 복수의 지연 소자에 의해 구성되는 제2 다단 지연 회로에 상기 입력 신호를 입력하며,
    미리 결정된 지연 시간 설정값에, 상기 지연 시간 계측 방법에 의해 결정된 상기 지연 소자의 개수를 곱하여 상기 입력 신호를 통과시키는 지연 소자의 사용수를 결정하고,
    상기 제2 다단 지연 회로로부터, 상기 사용수의 지연 소자에 의해 지연시킨 상기 입력 신호를 취출하는 것을 특징으로 하는 지연 시간 조정 방법.
  4. 제3항에 있어서, 상기 제2 다단 지연 회로는, N개의 지연 소자를 직렬로 접속한 후단 다단 지연 회로와, (N+1)×N개의 지연 소자를 직렬로 접속한 전단 다단 지연 회로를 구비하고,
    상기 제2 다단 지연 회로로부터 상기 복수의 지연 신호를 선택할 때, 상기 제2 다단 지연 회로의 전단 다단 지연 회로의 N개마다의 지연 소자로부터 각각 출력되는 지연 신호 중 어느 하나를 선택하여 상기 제2 다단 지연 회로의 상기 후단 다단 지연 회로에 입력하고, 상기 제2 다단 지연 회로의 상기 후단 다단 지연 회로의 각 상기 지연 소자로부터 각각 출력되는 지연 신호 중 어느 하나를 선택하는 것을 특징으로 하는 지연 시간 조정 방법.
  5. 입력 신호에 가변량의 지연을 부여하는 가변 지연 회로로서,
    복수의 지연 소자가 직렬로 접속된 다단 지연 회로와,
    1개 또는 복수개의 상기 지연 소자에 기준 클록을 통과시켜 얻어지는 지연량이 상이한 복수의 지연 신호 중 임의의 신호를 선택하는 선택부와,
    상기 선택부를 이용하여 상기 복수의 지연 신호로부터 순차적으로 선택한 각 지연 신호의 신호 논리를, 상기 기준 클록에 동기한 판정 타이밍에서 각각 판정하는 판정부와,
    상기 판정 타이밍에 있어서 상기 기준 클록의 논리에 변화가 발생하고 있는 상기 지연 소자를 2개 이상 검출하는 변화점 검출부를 구비하고,
    검출된 2개의 상기 지연 소자에 각각 도달할 때까지 상기 기준 클록이 통과하는 상기 지연 소자의 갯수의 차분을, 원하는 지연 시간을 발생시키는 상기 지연 소자의 개수로서 이용하는 것을 특징으로 하는 가변 지연 회로.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103065B1 (ko) * 2010-02-25 2012-01-06 주식회사 하이닉스반도체 딜레이 회로
CN102227110B (zh) * 2011-06-17 2014-06-25 华为技术有限公司 测量单向时延的方法、设备和通信系统
CN102520338B (zh) * 2011-12-22 2015-10-21 上海华虹宏力半导体制造有限公司 延迟时间测量电路、延迟时间测量方法
DE112014006696T5 (de) * 2014-05-23 2017-02-16 Mitsubishi Electric Corporation Kommunikationsgerät, Kommunikationsverfahren und Programm
US20160080138A1 (en) * 2014-09-17 2016-03-17 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for timing synchronization in a distributed timing system
US9613679B2 (en) * 2014-11-14 2017-04-04 Cavium, Inc. Controlled dynamic de-alignment of clocks
US9601181B2 (en) 2014-11-14 2017-03-21 Cavium, Inc. Controlled multi-step de-alignment of clocks
WO2018214056A1 (zh) * 2017-05-24 2018-11-29 深圳市乃斯网络科技有限公司 网络链路中时延的校验方法及系统
JP2019113939A (ja) * 2017-12-21 2019-07-11 ルネサスエレクトロニクス株式会社 半導体装置
CN108287482A (zh) * 2018-01-02 2018-07-17 北京新能源汽车股份有限公司 一种基于Simulink的仿真控制方法及装置
CN114008921B (zh) * 2019-06-21 2024-07-02 株式会社索思未来 可变延迟电路和半导体集成电路
CN111157878A (zh) * 2019-12-31 2020-05-15 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 焊点测试结构及其测试方法
CN117452187B (zh) * 2023-11-15 2024-07-23 广东高云半导体科技股份有限公司 一种io延迟测试电路及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023343A (ja) 2001-07-10 2003-01-24 Mitsubishi Electric Corp 遅延信号生成回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451894A (en) * 1993-02-24 1995-09-19 Advanced Micro Devices, Inc. Digital full range rotating phase shifter
JP3281800B2 (ja) * 1996-05-30 2002-05-13 三洋電機株式会社 可変遅延線回路
JP3510966B2 (ja) * 1997-07-24 2004-03-29 隆 成富 ブラインド式防寒シャッター
JPH11306757A (ja) 1998-04-27 1999-11-05 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3769940B2 (ja) * 1998-08-06 2006-04-26 株式会社日立製作所 半導体装置
CN1883116A (zh) * 2003-11-20 2006-12-20 爱德万测试株式会社 可变延迟电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023343A (ja) 2001-07-10 2003-01-24 Mitsubishi Electric Corp 遅延信号生成回路

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