CN1883116A - 可变延迟电路 - Google Patents

可变延迟电路 Download PDF

Info

Publication number
CN1883116A
CN1883116A CNA2004800343059A CN200480034305A CN1883116A CN 1883116 A CN1883116 A CN 1883116A CN A2004800343059 A CNA2004800343059 A CN A2004800343059A CN 200480034305 A CN200480034305 A CN 200480034305A CN 1883116 A CN1883116 A CN 1883116A
Authority
CN
China
Prior art keywords
mentioned
variable delay
signal
delay element
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2004800343059A
Other languages
English (en)
Inventor
须田昌克
须藤训
冈安俊幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN1883116A publication Critical patent/CN1883116A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31937—Timing aspects, e.g. measuring propagation delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明的可变延迟电路包括：多段第1可变延迟元件，串联连接，使参考时钟信号或数据信号依次延迟；第2可变延迟元件，并联连接于多段第1可变延迟元件，使参考时钟信号延迟；相位比较器，将通过多段第1可变延迟元件所延迟的参考时钟信号的相位，与通过第2可变延迟元件所延迟的参考时钟信号的相位进行比较；以及延迟量控制部，根据相位比较器的比较结果，为了使多段第1可变延迟元件所延迟的参考时钟信号的相位，与第2可变延迟元件所延迟的参考时钟信号在特定周期后的相位大致相等，对多段第1可变延迟元件的各延迟量进行控制。

Description

可变延迟电路
技术领域
本发明是关于一种可变延迟电路。本发明尤其是关于使用DLL电路的可变延迟电路。
而且本申请案与下述日本申请案相关。因文献参考而允许并入的指定国，根据下述申请案的内容而并入本申请案中，作为本申请案的一部分。
申请号：2003-391455  申请日：2003年11月20日
背景技术
先前的可变延迟电路，由分辨率较低且可变量较大的近似延迟电路，与分辨率较高且可变量与近似延迟电路的分辨率相等的精密延迟电路而构成。近似延迟电路将延迟元件的传输延迟时间作为分辨率，精密延迟电路使用可变电容元件，通过使延迟元件的负载电容可变而使延迟量变化。继而，为防止噪声或环境条件变化使传输延迟时间波动从而导致延迟精度的劣化，提出使用DLL电路构成近似延迟电路的可变延迟电路(例如，参照专利文献1。)。
专利文献1：国际公开第03/036796号手册
然而，使用先前DLL电路的可变延迟电路，由于精密延迟电路设置于DLL的反馈系统的外部，因此于DLL电路中无法随从于噪声或电压/温度等环境变化的影响，从而导致延迟精度劣化。
发明内容
因此本发明的目的在于提供一种可以解决上述课题的可变延迟电路。该目的通过权利要求书中独立项的特征的组合而达成。而且附属项中规定本发明更加有利的具体例。
为实现上述目的，本发明的第1形态是使参考时钟信号或数据信号延迟而输出的可变延迟电路，其包括：多段第1可变延迟元件，串联连接，使参考时钟信号或数据信号依次延迟；第2可变延迟元件，并联连接于多段第1可变延迟元件，使参考时钟信号延迟；相位比较器，将多段第1可变延迟元件所延迟的参考时钟信号的相位，与第2可变延迟元件所延迟的参考时钟信号的相位进行比较；以及延迟量控制部，根据相位比较器的比较结果，为了使多段第1可变延迟元件所延迟的参考时钟信号的相位，与第2可变延迟元件所延迟的参考时钟信号在特定周期后的相位大致相等，对多段第1可变延迟元件的各延迟量进行控制。
上述可变延迟电路也可以更包括选择器，选择多段第1可变延迟元件分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，以供给至相位比较器，并相互独立地选择多段第1可变延迟元件分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，以输出至此可变延迟电路的外部。
上述可变延迟电路更包括多段第3可变延迟元件，具有与多段第1可变延迟元件大致相同的延迟特性，并串联连接，使数据信号依次延迟，延迟量控制部也可以通过对多段第1可变延迟元件分别供给第1控制信号而控制延迟量，并通过对多段第3可变延迟元件分别供给与第1控制信号同样所规定的第2控制信号，而控制延迟量。
延迟量控制部也可以通过对多段第1可变延迟元件分别供给第1控制信号，并对多段第3可变延迟元件分别供给与第1控制信号相同的第2控制信号，而将多段第1可变延迟元件与多段第3可变延迟元件控制于大致相同的延迟量。
相位比较器也可以包括：动态D触发器电路，根据第2可变延迟元件所延迟的参考时钟信号，将多段第1可变延迟元件所延迟的参考时钟信号，利用寄生电容锁存并输出；以及D触发器电路，根据第2可变延迟元件所延迟的参考时钟信号，将动态D触发器电路所输出的输出信号锁存并输出。
动态D触发器电路也可以包括：第1模拟开关，根据第2可变延迟电路所延迟的参考时钟信号，进行开关控制；第1反相器，使通过第1模拟开关的信号反转；第2模拟开关，连接于第1反相器的后段，根据第2可变延迟电路所延迟的时钟信号，进行第1模拟开关的开关控制与反转后的开关控制；以及第2反相器，使通过第2模拟开关的信号反转。
D触发器电路也可以包括：第3模拟开关，根据第2可变延迟电路所延迟的时钟信号，进行开关控制；第3反相器，使通过第3模拟开关的信号反转；第4模拟开关，连接于第3反相器的后段，根据第2可变延迟电路所延迟的时钟信号，进行第3模拟开关的开关控制与反转后的开关控制；第4反相器，使通过第4模拟开关的信号反转；第5反相器，使自第3反相器所输出的信号反转；第5模拟开关，连接于第5反相器的后段，根据第2可变延迟电路所延迟的时钟信号，进行第3模拟开关的开关控制与反转后的开关控制，并将通过的信号供给至第3反相器；第6反相器，使自第4反相器所输出的信号反转；以及第6模拟开关，连接于第6反相器的后段，根据第2可变延迟电路所延迟的时钟信号，进行第4模拟开关的开关控制与反转后的开关控制，并将通过的信号供给至第4反相器。
相位比较器输出标记信号，此标记信号表示多段第1可变延迟元件所延迟的时钟信号的相位，相对于第2可变延迟元件所延迟的时钟信号的相位是否提前或滞后，延迟量控制部也可以包括：计数器，当标记信号表示多段第1可变延迟元件所延迟的时钟信号的相位提前时，使计数值增加，当表示滞后时，使计数值减少；以及DAC，根据计数器的计数值，对多段第1可变延迟元件中的至少1个，供给控制延迟量的偏压信号。
再者，上述发明概要并未列出本发明的所有必要特征，该些特征群的次组合也可以成为本发明。
附图说明
图1是表示时序比较器100的结构的一例图。
图2是表示动态D触发器电路102的结构的一例图。
图3是表示正反馈D触发器电路106的结构的一例图。
图4是表示可变延迟电路400的结构的一例图。
图5是表示可变延迟电路500的结构的一例图。
图6是表示相位比较器406的结构的一例图。
图7是表示测试装置700的结构的一例图。
图8是表示比较部712的结构的一例图。
图9是表示测试装置900的结构的一例图。
图10是表示信号特性检测部912的结构的一例图。
图11是表示信号特性检测部912的相位检测动作的一例图。
图12是表示信号特性检测部912的结构的一例图。
图13是表示通过信号特性检测部912的边缘检测动作的一例图。
图14是表示信号特性检测部912的结构的一例图。
图15是表示信号特性检测部912的抖动测定动作的一例图。
图16是表示信号特性检测部912的抖动测定动作的一例图。
图17是表示通讯设备1700及1702的结构的一例图。
图18是表示时钟恢复电路1716的结构的一例图。
图19是表示时钟恢复电路1716的结构的一例图。
102：动态D触发器电路          104：缓冲器
106：正反馈D触发器电路        200：第1模拟开关
202：第1反相器                204：第2模拟开关
206：第2反相器                300：第3模拟开关
302：第3反相器                304：第4模拟开关
306：第4反相器                308：第5反相器
310：第5模拟开关              312：第6反相器
314：第6模拟开关              400：可变延迟电路
402：多段可变延迟元件                403：选择器
404：可变延迟元件                    406：相位比较器
408：延迟量控制部                    410：计数器
412：DAC                             500：可变延迟电路
502：多段可变延迟元件                504：选择器
600：动态D触发器电路                 602：正反馈D触发器电路
700：测试装置                        702：图案产生器
704：波形整形部                      706：时序发生器
708：参考时钟发生器                  710：时序发生器
712：比较部                          714：判定部
716：被测试设备                      800：H侧能级比较器
802：H侧时序比较器                   804：L侧能级比较器
806：L侧时序比较器                   900：测试装置
902：图案产生器                      904：波形整形部
906：时序发生器                      908：参考时钟发生器
910：时序发生器                      912：信号特性检测部
914：判定部                          916：被测试设备
1000：多段可变延迟元件               1002：选择器
1004：可变延迟元件                   1006：相位比较器
1007：延迟量控制部                   1008：计数器
1010：DAC                            1012：多段可变延迟元件
1014：时序比较器                     1016：多段可变延迟元件
1018：多段可变延迟元件               1020：选择器
1022：可变延迟元件                   1024：相位比较器
1025：延迟量控制部                   1026：计数器
1028：DAC                            1200：EOR电路
1400：计数器                         1402：计数器
1404：缓冲器                         1406：AND电路
1408：计数器控制电路                 1700：通讯设备
1702：通讯设备                       1704：传送路径
1706：发送端逻辑电路                 1708：发送端PLL电路
1710：触发器电路                     1712：触发器电路
1714：接收端逻辑电路                 1716：时钟恢复电路
1718：接收端PLL电路                  1800：多段可变延迟元件
1802：选择器                         1804：可变延迟元件
1806：相位比较器                     1808：延迟量控制部
1810：计数器                        1812：DAC
1814：多段可变延迟元件              1816：时序比较器
1818：多段可变延迟元件              1820：多段可变延迟元件
1822：选择器                        1824：可变延迟元件
1826：相位比较器                    1828：延迟量控制部
1830：计数器                        1832：DAC
1900：恢复可变延迟电路              1902：EOR电路
1903：时序判断部                    1904：触发器电路
1906：缓冲器                        1908：第1OR电路
1910：第3OR电路                     1912：第2OR电路
1914：FIFO电路                      1916：计数器
具体实施方式
以下，通过发明的实施形态说明本发明，但以下实施形态并非限于权利要求书中的发明，而且实施形态中所说明的所有特征的组合未必是发明内容中所必须。
图1表示本发明的时序比较器100的结构的一例。时序比较器100包括动态D触发器电路102、缓冲器104、以及正反馈D触发器电路106，由时钟信号(CK)对数据信号(D)取样并输出。动态D触发器电路102根据时序比较器100所接收的时钟信号(CK)，将数据信号(D)利用寄生电容锁存而输出，并供给至正反馈D触发器电路106。缓冲器104使时序比较器100所接收的时钟信号(CK)于特定时间延迟，并供给至正反馈D触发器电路106。正反馈D触发器电路106根据因缓冲器104延迟的时钟信号(CK)，将动态D触发器电路102所输出的输出信号，利用正反馈电路锁存并输出。优选的是，缓冲器104使延迟时间大于等于正反馈D触发器电路106的建立时间。再者，正反馈D触发器电路106是本发明的D触发器电路的一例。
时序比较器100因包括缓冲器104，故可以使动态D触发器电路102与正反馈D触发器电路106不进行流水线动作而进行延迟线动作。即，可以使动态D触发器电路102与正反馈D触发器电路106于相同时钟信号时动作。
图2表示动态D触发器电路102的结构的一例。动态D触发器电路102包括第1模拟开关200、第1反相器202、第2模拟开关204、以及第2反相器206。第1模拟开关200根据时序比较器100所接收的时钟信号(CK)，进行开关控制。第1反相器202使通过第1模拟开关200的信号反转并输出。第2模拟开关204连接于第1反相器202的后段，根据时序比较器100所接收的时钟信号(CK)，进行第1模拟开关200的开关控制与反转后的开关控制。第2反相器206使通过第2模拟开关204的信号反转并输出。
第1模拟开关200及第2模拟开关204是使用P通道/N通道晶体管的模拟开关，通过与CK同相位的CKP以及与CK反相位的CKN进行开关动作。而且，第1反相器202及第2反相器206是CMOS反相器。继而，动态D触发器电路102通过第1模拟开关200与第2模拟开关204的模拟开关、以及第1反相器202与第2反相器206的门电容及布线电容等寄生电容，构成采样保持电路。
动态D触发器电路102不包括回路电路，因此未充分充电时，逻辑输出能级成为「H」能级与「L」能级的中间能级。然而，具有输出中间能级的相位宽度极小，且滞后宽度极小的优点。
图3表示正反馈D触发器电路106的结构的一例。正反馈D触发器电路106包括第3模拟开关300、第3反相器302、第4模拟开关304、第4反相器306、第5反相器308、第5模拟开关310、第6反相器312、以及第6模拟开关314。
第3模拟开关300根据因缓冲器104而延迟的时钟信号(CK)，进行开关控制。第3反相器302使通过第3模拟开关300的信号反转并输出。第4模拟开关304连接于第3反相器302的后段，根据因缓冲器104而延迟的时钟信号(CK)，进行第3模拟开关300的开关控制与反转后的开关控制。第4反相器306使通过第4模拟开关304的信号反转并输出。第5反相器308使自第3反相器302所输出的信号反转并输出。第5模拟开关310连接于第5反相器308的后段，根据因缓冲器104而延迟的时钟信号，进行第3模拟开关300的开关控制与反转后的开关控制，并将通过的信号供给至第3反相器302。第6反相器312使自第4反相器306所输出的信号反转并输出。第6模拟开关314连接于第6反相器312的后段，根据因缓冲器104而延迟的时钟信号(CK)，进行第4模拟开关304的开关控制与反转后的开关控制，并将通过的信号供给至第4反相器306。
第3模拟开关300、第4模拟开关304、第5模拟开关310、以及第6模拟开关314是使用P通道/N通道晶体管的模拟开关，通过与CK同相位的CKP以及与CK反相位的CKN进行开关动作。而且，第3反相器302、第4反相器306、第5反相器308、以及第6反相器312是CMOS反相器。继而，正反馈D触发器电路106在由第3反相器302、第5反相器308、以及第5模拟开关310所构成的回路电路中，保持第3模拟开关300的输出，在由第4反相器306、第6反相器312、以及第6模拟开关314所构成的回路电路中，保持第4模拟开关304的输出。
正反馈D触发器电路106利用正反馈电路将信号放大并输出。因此，从动态D触发器电路102输入中间能级的数据信号(D)时，产生滞后现象。然而，此滞后宽度是动态D触发器电路102的逻辑输出为中间能级时的宽度，故非常小。因此，根据本发明的时序比较器100，由于未进行中间能级的逻辑输出，从而可以缩短直至相位锁定为止所需要的时间，故能够对应于高频带。
图4表示本发明的可变延迟电路400的结构的一例。可变延迟电路400是DLL(Delay Lock Loop，延迟锁定回路)电路，使参考时钟信号延迟指定的时间并输出。可变延迟电路400包括多段可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、以及延迟量控制部408。延迟量控制部408包括计数器410以及DAC412。
多段可变延迟元件402串联连接，使参考时钟信号或者数据信号依次延迟并供给至选择器403。选择器403相互独立地选择多段可变延迟元件402分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，并供给至相位比较器406，而且，选择多段可变延迟元件402分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，并输出至可变延迟电路400的外部。可变延迟元件404并联连接于多段可变延迟元件402，使参考时钟信号延迟。继而，相位比较器406将由选择器403所供给的多段可变延迟元件402所延迟的参考时钟信号的相位，与可变延迟元件404所延迟的参考时钟信号的相位进行比较。延迟量控制部408根据相位比较器406的比较结果，为了使从选择器403所供给的多段可变延迟元件402所延迟的参考时钟信号的相位，与可变延迟元件404所延迟的参考时钟信号在每个特定周期的相位大致相等，对多段可变延迟元件402的各延迟量进行控制。
具体而言，相位比较器406输出标记信号，此标记信号表示多段可变延迟元件402所延迟的参考时钟信号的相位，相对于可变延迟元件404所延迟的参考时钟信号的相位是否提前或滞后。继而，计数器410当从相位比较器406输出的标记信号表示多段可变延迟元件402所延迟的参考时钟信号的相位提前时，使计数值增加，当表示滞后时，使计数值减少。然后，DAC412根据计数器410的计数值，对多段可变延迟元件402供给控制延迟量的偏压信号。此处，可变延迟元件402在每一段的延迟时间，如下式所定。
(可变延迟元件402在一段的延迟量)＝((参考时钟信号的周期)-(可变延迟元件404的延迟量))/(DLL中所使用的可变延迟元件402的段数)
根据本发明的可变延迟电路400，可以将因工序变化或电压或者温度等的环境变化而引起的多段可变延迟元件402的传输延迟时间的可变量，在DLL的锁定范围内进行分配，从而可变延迟元件402具有(可变延迟元件404的延迟量)/(DLL中所使用的可变延迟元件402的段数)的可变量，故可以吸收因工序变化或电压或者温度等的环境变化而引起的多段可变延迟元件402的传输延迟时间的不均一。进而，可以增加能够延迟的参考时钟信号的周期宽度，而且即使参考时钟信号的周期产生变化，也无需修改电路，而是仅通过软件处理即可易于对应。
图5表示本发明的可变延迟电路500的结构的一例。可变延迟电路500包括图4所示的可变延迟电路400的一例即DLL电路，使数据信号延迟指定的时间并输出。可变延迟电路500除图4所示的可变延迟电路400的构成要素以外，包括多段可变延迟元件502以及选择器504。
多段可变延迟元件502具有与多段可变延迟元件402大致相同的延迟特性，并串联连接，使数据信号依次延迟。以用于延迟参考时钟信号周期量的延迟时间的段数为限度，通过减少可变延迟元件402的段数，而可以缩小电路规模。而且，选择器504选择多段可变延迟元件502分别输出的多个数据信号中的一个数据信号，并输出至可变延迟电路500的外部。
延迟量控制部408根据相位比较器406的比较结果，为了使多段可变延迟元件402所延迟的参考时钟信号的相位，与可变延迟元件404所延迟的参考时钟信号在特定周期后的相位大致相等，对多段可变延迟元件402的各延迟量进行控制，并且为了使多段可变延迟元件502所延迟的参考时钟信号的相位，与可变延迟元件404所延迟的参考时钟信号在特定周期后的相位大致相等，对多段可变延迟元件402的各延迟量进行控制。例如，延迟量控制部408通过对多段可变延迟元件402分别供给第1控制信号而控制延迟量，并通过对多段可变延迟元件502分别供给与第1控制信号同样所规定的第2控制信号，而控制延迟量。再者，多段可变延迟元件502与多段可变延迟元件402，当具有相同段数时，延迟量控制部408也可以通过对多段可变延迟元件402分别供给第1控制信号，并对多段可变延迟元件502分别供给与第1控制信号相同的第2控制信号，而将多段可变延迟元件402与多段可变延迟元件502控制于大致相同的延迟量。
图6表示相位比较器406的结构的一例。相位比较器406包括动态D触发器电路600及正反馈D触发器电路602。动态D触发器电路600根据可变延迟元件404所延迟的参考时钟信号，将多段可变延迟元件402所延迟的参考时钟信号，利用寄生电容锁存并输出。正反馈D触发器电路602根据可变延迟元件404所延迟的参考时钟信号，将动态D触发器电路600所输出的输出信号，利用正反馈电路锁存并输出。
动态D触发器电路600是与图2所示的动态D触发器电路102具有相同的结构及功能，正反馈D触发器电路602是与图3所示的正反馈D触发器电路106具有相同的结构及功能，故说明省略。
图7表示本发明第1实施形态的测试装置700的结构的一例。测试装置700包括图案产生器702、波形整形部704、时序发生器706、参考时钟发生器708、时序发生器710、比较部712、以及判定部714。图案产生器702产生供给至被测试设备716的数据信号，并将其供给至波形整形部704。而且，参考时钟发生器708产生用以判定被测试设备716的良否的期待值信号，并供给至判定部714。时序发生器706根据参考时钟发生器708所产生的参考时钟信号，产生表示波形整形部704对被测试设备716供给数据信号之时序的选通信号。而且，时序发生器710根据参考时钟发生器708所产生的参考时钟信号，产生表示比较部712对由被测试设备716所输出的数据信号的取样时序的选通信号。
波形整形部704对图案产生器702所产生的数据信号进行波形整形，并根据时序发生器706所产生的选通信号，将数据信号供给至被测试设备716。被测试设备716输出与所供给的数据信号相对应的数据信号。然后，比较部712对由被测试设备716所输出的数据信号，由时序发生器710所产生的选通信号进行取样。继而，判定部714通过将比较部712的取样结果与图案产生器702所产生的期待值信号进行比较，而判定被测试设备716的良否。
图8表示比较部712的结构的一例。比较部712包括H侧能级比较器800、H侧时序比较器802、L侧能级比较器804、以及L侧时序比较器806。H侧能级比较器800将由被测试设备716所输出的数据信号与H侧临界值(VOH)加以比较，并输出比较结果(SH)。例如，H侧能级比较器800当由被测试设备716所输出的数据信号大于H侧临界值(VOH)时，输出逻辑值“0”，当由被测试设备716所输出的数据信号小于H侧临界值(VOH)时，输出逻辑值“1”。而且，L侧能级比较器804将由被测试设备716所输出的数据信号与L侧临界值(VOL)加以比较，并输出比较结果(SL)。例如，L侧能级比较器804当由被测试设备716所输出的数据信号小于L侧临界值(VOL)时，输出逻辑值“0”，当由被测试设备716所输出的数据信号大于L侧临界值(VOL)时，输出逻辑值“1”。
H侧时序比较器802对H侧能级比较器800的比较结果(SH)，由时序发生器710所产生的H侧选通信号(STRBH)而进行取样，并将取样结果输出至判定部714。而且，L侧时序比较器806对L侧能级比较器804的比较结果(SL)，由时序发生器710所产生的L侧选通信号(STRBL)而进行取样，并将取样结果输出至判定部714。
H侧时序比较器802及L侧时序比较器806与图1所示的时序比较器100具有的相同结构及功能，故说明省略。作为H侧时序比较器802及L侧时序比较器806，因与图1所示的时序比较器100具有相同的结构及功能，从而能够对由被测试设备716所输出的数据信号进行高精度取样，故可以对被测试设备716进行正确测试。
图9表示本发明第2实施形态的测试装置900的结构的一例。测试装置900包括图案产生器902、波形整形部904、时序发生器906、参考时钟发生器908、时序发生器910、信号特性检测部912、以及判定部914。图案产生器902产生供给至被测试设备916的数据信号，并将其供给至波形整形部904。而且，参考时钟发生器908产生判定被测试设备916的良否的期待值信号，并供给至判定部914。参考时钟发生器908产生参考时钟信号，并供给至时序发生器906、时序发生器910、以及信号特性检测部912。时序发生器906根据参考时钟发生器908所产生的参考时钟信号，产生表示波形整形部904对被测试设备916供给数据信号的时序的选通信号。而且，时序发生器910根据参考时钟发生器908所产生的参考时钟信号，产生表示信号特性检测部912对由被测试设备916所输出的数据信号的取样时序的选通信号。
波形整形部904对图案产生器902所产生的数据信号进行波形整形，并根据时序发生器906所产生的选通信号，将数据信号供给至被测试设备916。被测试设备916输出与所供给的数据信号相对应的数据信号。继而，信号特性检测部912对由被测试设备916所输出的数据信号，由时序发生器910所产生的选通信号进行取样，并对由被测试设备916所输出的数据信号的信号特性进行检测。然后，判定部914通过将信号特性检测部912的检测结果，与图案产生器902所产生的期待值信号进行比较，判定被测试设备916的良否。
图10表示信号特性检测部912的结构的一例。信号特性检测部912包括多段可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、多段可变延迟元件1012、多个时序比较器1014、多段可变延迟元件1016、多段可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、以及延迟量控制部1025。延迟量控制部1007包括计数器1008以及DAC1010，延迟量控制部1025包括计数器1026以及DAC1028。再者，信号特性检测部912是本发明的数据取样装置的一例。
多段可变延迟元件1012串联连接，以延迟量T使由被测试设备916所输出的数据信号依次延迟。而且，多段可变延迟元件1016串联连接，以大于延迟量T的延迟量T+Δt，使由时序发生器910所输出的选通信号依次延迟。继而，多个时序比较器1014对分别利用多段可变延迟元件1012而延迟的延迟量不同的多个数据信号，分别通过与多段可变延迟元件1012分别为相同段的可变延迟元件1016所延迟的选通信号进行取样。然后，信号特性检测部912根据多个时序比较器1014各自的取样结果，对由被测试设备916所输出的数据信号的相位进行检测。
另外，多个时序比较器1014是分别与图1所示的时序比较器100具有相同的结构及功能，将延迟量不同的多个数据信号(D0、D1、D2、…Dn-1、Dn)，各自由延迟量不同的多个选通信号(C0、C1、C2、…Cn-1、Cn)分别进行取样，并输出取样结果(Q0、Q1、Q2、…Qn-1、Qn)。这样，通过使用与图1所示的时序比较器100具有相同校正及功能的时序比较器1014，能够对应于高频带，并且可以减小取样信号升降时的相位差。
而且，多段可变延迟元件1000串联连接，使由参考时钟发生器908所输出的参考时钟信号依次延迟，并供给至选择器1002。再者，多段可变延迟元件1000与多段可变延迟元件1012具有大致相同的延迟特性。继而，选择器1002选择多段可变延迟元件1000分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，并供给至相位比较器1006。而且，可变延迟元件1004并联连接于多段可变延迟元件1000，使参考时钟发生器908所输出的参考时钟信号以预先指定的延迟量延迟，并供给至相位比较器1006。
相位比较器1006将由选择器1002所供给的由多段可变延迟元件1000所延迟的参考时钟信号的相位，与可变延迟元件1004所延迟的参考时钟信号的相位进行比较。而延迟量控制部1007根据相位比较器1006的比较结果，为了使从选择器1002所供给的由多段可变延迟元件1000所延迟的参考时钟信号的相位、以及多段可变延迟元件1012所延迟的数据信号的相位，与可变延迟元件1004所延迟的参考时钟信号在特定周期后的相位大致相等，而对多段可变延迟元件1000的延迟量、以及多段可变延迟元件1012的延迟量进行控制。
另外，多段可变延迟元件1018串联连接，使由参考时钟发生器908所输出的参考时钟信号依次延迟，并供给至选择器1020。再者，多段可变延迟元件1018与多段可变延迟元件1012具有大致相同的延迟特性。继而，选择器1020选择多段可变延迟元件1018分别输出的多个参考时钟信号或数据信号中的一个参考时钟信号，并供给至相位比较器1024。而且，可变延迟元件1022并联连接于多段可变延迟元件1018，使参考时钟发生器908所输出的参考时钟信号以预先指定的延迟量延迟，并供给至相位比较器1024。
相位比较器1024将由选择器1020所供给的由多段可变延迟元件1018所延迟的参考时钟信号的相位，与可变延迟元件1022所延迟的参考时钟信号的相位进行比较。继而，延迟量控制部1025根据相位比较器1024的比较结果，为了使由选择器1020所供给的由多段可变延迟元件1018所延迟的参考时钟信号的相位、以及多段可变延迟元件1016所延迟的数据信号的相位，与可变延迟元件1022所延迟的参考时钟信号在特定周期后的相位大致相等，而对多段可变延迟元件1018的延迟量、以及多段可变延迟元件1016的延迟量进行控制。
再者，可变延迟元件1000、选择器1002、可变延迟元件1004、相位比较器1006、延迟量控制部1007、计数器1008、DAC1010、以及可变延迟元件1012，是分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502具有各自相同的结构及功能。而且，可变延迟元件1018、选择器1020、可变延迟元件1022、相位比较器1024、延迟量控制部1025、计数器1026、DAC1028、以及可变延迟元件1016，是分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502具有各自相同的结构及功能，并作为产生延迟时间不同的多个选通信号的多选通产生电路而发挥功能。
图11表示信号特性检测部912的相位检测动作的一例。图11(a)表示多个时序比较器1014的输入信号及输出信号。图11(b)表示相位检测动作的概要。
第1段时序比较器1014对由被测试设备916所输出的数据信号(D0)，由时序发生器910所产生的提前于数据信号(D0)的变化点仅Tofs相位的选通信号(C0)进行取样，并输出取样结果(Q0)。本例中，在选通信号(C0)时序的数据信号(D0)为“L”，故取样结果(Q0)为“L”。
第2段时序比较器1014对数据信号(D0)由第1段可变延迟元件1012所延迟的延迟量为T的数据信号(D1)，由选通信号(C0)通过第1段可变延迟元件1016所延迟的延迟量为T+Δt的选通信号(C1)进行取样，并输出取样结果(Q1)。本例中，在选通信号(C1)时序的数据信号(D1)为“L”，故取样结果(Q1)为“L”。
第3段时序比较器1014对数据信号(D1)进一步由第2段可变延迟元件1012所延迟的延迟量为T的数据信号(D2)，由选通信号(C1)进一步通过第2段可变延迟元件1016所延迟的延迟量为T+Δt的选通信号(C2)进行取样，并输出取样结果(Q2)。本例中，在选通信号(C2)时序的数据信号(D2)为“L”，故取样结果(Q2)为“L”。
如以所述，多个时序比较器1014对多个数据信号(D0、D1、D2、…Dn-1、Dn)，分别由多个选通信号(C0、C1、C2、…Cn-1、Cn)各自进行取样，并输出取样结果(Q0、Q1、Q2、…Qn-1、Qn)。
第n段时序比较器1014对数据信号(Dn-1)通过第n段可变延迟元件1012所延迟的延迟量为T的数据信号(Dn)，由选通信号(Cn-1)通过第n段的可变延迟元件1016所延迟的延迟量为T+Δt的选通信号(Cn)进行取样，并输出取样结果(Qn)。本例中，在选通信号(Cn)时序的数据信号(Dn)为“H”，故取样结果(Qn)为“H”。
即，例如判定部914通过读出时序比较器1014的多个取样结果(Q0、Q1、Q2、…Qn-1、Qn)并绘图，如图11(b)所示，通过由被测试设备916所输出的数据信号变化点，供给多个选通信号(C0、C1、C2、…Cn-1、Cn)，并由多个选通信号(C0、C1、C2、…Cn-1、Cn)分别对数据信号进行取样，而可以实现与检测数据信号变化点同样的功能。进而，根据本实施形态的测试装置700，1个路径的测试工序，即仅使数据信号输入至被测试设备916一次，即可以检测本数据信表示号的相位，故能够以极短时间检测被测试设备916。
图12信号特性检测部912的结构的一例。信号特性检测部912除图10所示的构成要素以外，包括多个EOR电路1200。多个EOR电路1200将分别连续2个时序比较器1014的2个取样结果作为一组，并将多个取样结果组分别进行排他逻辑加运算。
具体而言，第1段EOR电路1200将第1段时序比较器1014的取样结果(Q0)与第2段时序比较器1014的取样结果(Q1)进行排他逻辑加运算，并输出运算结果(EDG1)。而且，第2段EOR回路1200将第2段时序比较器1014的取样结果(Q1)与第3段时序比较器1014的取样结果(Q2)进行排他逻辑加运算，并输出运算结果(EDG2)。另外，第3段EOR电路1200将第3段时序比较器1014的取样结果(Q2)与第4段时序比较器1014的取样结果(Q3)进行排他逻辑加运算，并输出运算结果(EDG3)。继而，第n段EOR电路1200将第n段时序比较器1014的取样结果(Qn-1)与第n+1段时序比较器1014的取样结果(Qn)进行排他逻辑加运算，并输出运算结果(EDGn)。再者，多个EOR电路1200如果是表示2个取样结果是否互不相同的逻辑值输出电路，则也可以是除EOR电路以外的电路。
图13表示信号特性检测部912的边缘检测动作的一例。信号特性检测部912将多个EOR电路1200中表示2个取样结果互不相同的逻辑值输出的EOR电路1200所对应的选通信号的时序，作为数据信号的边缘进行检测。即，是对表示2个取样结果互不相同的逻辑值输出的EOR电路1200在排他逻辑加运算中，所使用的取样结果进行取样的时序比较器1014所接收的选通信号的时序，作为由被测试设备916所输出的数据信号的边缘进行检测。
例如，如图13所示，在从第1段至第3段为止的时序比较器1014的取样结果(Q0、Q1、Q2)为“L”，且第4段以后的时序比较器1014的取样结果(Q3、Q4、Q5、Q6…)为“H”时，将第3段时序比较器1014的取样结果(Q2)与第4段时序比较器1014的取样结果(Q3)进行排他逻辑加运算后，第3段EOR电路1200的运算结果(EDG3)为“H”，即表示2个取样结果互不相同。因此，本例中，信号特性检测部912将第4段时序比较器1014所接收的选通信号(C3)的时序，作为数据信号的边缘进行检测。根据本实施形态的测试装置700，通过硬件电路，可以检测由被测试设备916所输出的数据信号的边缘，故能够以极短时间检测被测试设备916。
图14表示信号特性检测部912的结构的一例。信号特性检测部912除图10及图12中所示的构成要素以外，包括计数器1400、多个计数器1402、多个缓冲器1404、多个AND电路1406、以及计数器控制电路1408。
计数器1400对时序发生器910所产生的选通信号(C0)进行计数，并将计数值供给至计数器控制电路1408。另外，多个计数器1402在多个时序比较器1014于多个选通信号的各个时序，对多个数据信号的每一个进行多次取样动作，并且多个EOR电路1200分别进行多次排他逻辑加运算时，对多个EOR电路1200的分别表示2个取样结果互不相同的逻辑值输出次数分别计数。继而，信号特性检测部912根据多个计数器1402的计数值，测定由被测试设备916所输出的数据信号的抖动。
具体而言，多个缓冲器1404分别使由多段可变延迟元件1016各自输出的多个选通信号(C1、C2、C3、…Cn-1、Cn)分别延迟，并供给至多个AND电路1406。优选的是，多个缓冲器1404分别使多个选通信号(C1、C2、C3、…Cn-1、Cn)各自的延迟时间大于等于多个计数器1402的各自建立时间。由此可以使多个时序比较器1014及多个计数器1402进行延迟线动作。多个AND电路1406分别将多个EOR电路1200各自输出的多个运算结果(EDG1、EDG2、EDG3、…EDGn-1、EDGn)，与因多个缓冲器1404而分别延迟的多个选通信号(C1、C2、C3、…Cn-1、Cn)进行逻辑加运算，并将运算结果分别供给至多个计数器1402。
多个计数器1402分别根据多个AND电路1406各自输出的运算结果，对应于表示由被测试设备916所输出的数据信号的边缘时序的多个选通信号的每一个，并使计数值增加。计数器控制电路1408将多个计数器1402中开始计数的计数器控制信号供给至多个计数器1402，而且，计数器1400将选通信号(C0)计为特定参数量的计数值时，将使多个计数器1402停止计数的计数器控制信号供给至多个计数器1402。
图15及图16表示信号特性检测部912的抖动测定动作的一例。图16(a)表示多个计数器1402分别与多个计数器1402的计数值的关系。图16(b)表示多个选通信号的时序分别与数据信号边缘的产生频率的关系。
如图15所示，多个时序比较器1014对从被测试设备916所输出的多个数据信号，分别由多个选通信号进行取样，多个EOR电路1200将时序比较器1014的取样结果进行排他逻辑加运算，对由被测试设备916所输出的数据信号的边缘进行检测并输出。继而，多个计数器1402根据计数器控制电路1408所输出的计数器控制信号，对于多个数据信号，例如M个数据信号，对多个EOR电路1200的运算结果进行计数。
而后，通过读出多个计数器1402各自的计数值并绘图，可以获得例如图16(a)所示的图表。多个计数器1402分别对应于多个选通信号的每一个。因此，在图16中所示的图表中，通过将多个计数器1402分别替换为多个选通信号的时序，并将多个计数器1402各自的计数值替换为边缘产生频率，如图16(b)，可以获得选通信号的数据信号的相位直方图。由此，可以测定由被测试设备916所输出的数据信号的抖动。
如上所述，使用多个计数器1402，能够将在相位不同的多个选通信号的各时序所产生的数据信号的边缘，于多个选通信号的各时序进行计数。根据本实施形态的测试装置700，通过硬件电路，可以测定由被测试设备916所输出的数据信号的抖动，故能够以极短时间检测被测试设备916。
图17表示本发明第3实施形态的通讯设备1700及1702的结构的一例。通讯设备1700是进行高速数据传送的发送端(TX)的LSI。而且，通讯设备1702是进行高速数据传送的接收端(RX)的LSI。通讯设备1700通过传送路径1704将数据发送至通讯设备1702，通讯设备1702通过传送路径1704从通讯设备1700接收数据。
通讯设备1700包括发送端逻辑电路1706、发送端PLL电路1708、以及触发器电路1710。发送端逻辑电路1706产生数据信号，并供给至触发器电路1710。另外，发送端PLL电路1708产生时钟信号，并供给至触发器电路1710。继而，触发器电路1710使发送端逻辑电路1706所产生的数据信号，同步于发送端PLL电路1708所产生的时钟信号，并发送至通讯设备1702。
通讯设备1702包括触发器电路1712、接收端逻辑电路1714、时钟恢复电路1716、以及接收端PLL电路1718。接收端PLL电路1718是本发明的参考时钟产生电路的一例。接收端PLL电路1718产生时钟信号，并供给至时钟恢复电路1716。时钟恢复电路1716接收从通讯设备1700所发送的数据信号，并相对于数据信号，调整接收端PLL电路1718所产生的时钟信号的时序，并供给至触发器电路1712。继而，触发器电路1712使从通讯设备1700所发送的数据信号，同步于时钟恢复电路1716所产生的时钟信号，并供给至接收端逻辑电路1714。而且，接收端逻辑电路1714使从通讯设备1700所发送的数据信号，与时钟恢复电路1716所产生的时钟信号同步进行处理。
图18及图19表示时钟恢复电路1716的结构的一例。如图18如示，时钟恢复电路1716包括多段可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、多段可变延迟元件1814、多个时序比较器1816、多段可变延迟元件1818、多段可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、以及延迟量控制部1828。延迟量控制部1808包括计数器1810以及DAC1812，延迟量控制部1828包括计数器1830以及DAC1832。
多段可变延迟元件1814串联连接，以延迟量T使从通讯设备1700所发送的数据信号依次延迟。而且，多段可变延迟元件1818串联连接，以大于延迟量T的延迟量T+Δt，使接收端PLL电路1718所产生的由恢复可变延迟电路1900而延迟的时钟信号依次延迟。继而，多个时序比较器1816对由多段可变延迟元件1814分别延迟的多个数据信号每一个，由与多段可变延迟元件1814分别为相同段的可变延迟元件1818所延迟的时钟信号进行取样。
再者，多个时序比较器1816是分别与图1所示的时序比较器100具有相同的结构及功能，且对延迟量不同的多个数据信号(D0、D1、D2、…Dn-1、Dn)，各自以延迟量不同的多个时钟信号(C0、C1、C2、…Cn-1、Cn)分别取样，并输出取样结果(Q0、Q1、Q2、…Qn-1、Qn)。
另外，多段可变延迟元件1800串联连接，使接收端PLL电路1718所产生的时钟信号依次延迟，并供给至选择器1802。再者，多段可变延迟元件1800与多段可变延迟元件1814具有大致相同的延迟特性。而选择器1802选择多段可变延迟元件1800分别输出的多个时钟信号中的一个时钟信号，并供给至相位比较器1806。而且，可变延迟元件1804并联连接于多段可变延迟元件1800，使接收端PLL电路1718所产生的时钟信号以预先指定的延迟量延迟，并供给至相位比较器1806。
相位比较器1806将从选择器1802所供给的由多段可变延迟元件1800而延迟的时钟信号的相位，与由可变延迟元件1804所延迟的时钟信号的相位进行比较。继而，延迟量控制部1808根据相位比较器1806的比较结果，为了使从选择器1802所供给的由多段可变延迟元件1800而延迟的时钟信号的相位、以及由多段可变延迟元件1814所延迟的数据信号的相位，与由可变延迟元件1804所延迟的时钟信号在特定周期后的相位大致相等，对多段可变延迟元件1800的延迟量以及多段可变延迟元件1814的延迟量进行控制。
另外，多段可变延迟元件1820串联连接，使接收端PLL电路1718所产生的时钟信号依次延迟，并供给至选择器1822。再者，多段可变延迟元件1820具有与多段可变延迟元件1818大致相同的延迟特性。继而，选择器1822选择多段可变延迟元件1820分别输出的多个时钟信号中的一个时钟信号，并供给至相位比较器1826。而且，可变延迟元件1824并联连接于多段可变延迟元件1820，使接收端PLL电路1718所输出的时钟信号以预先指定的延迟量延迟，并供给至相位比较器1826。
相位比较器1826将由选择器1822所供给的由多段可变延迟元件1820而延迟的时钟信号的相位，与由可变延迟元件1824所延迟的时钟信号的相位进行比较。继而，延迟量控制部1828根据相位比较器1826的比较结果，为了使从选择器1822所供给的由多段可变延迟元件1818而延迟的时钟信号的相位、以及由多段可变延迟元件1820所延迟的数据信号的相位，与由可变延迟元件1824所延迟的时钟信号在特定周期后的相位大致相等，对多段可变延迟元件1818的延迟量以及多段可变延迟元件1820的延迟量进行控制。
再者，可变延迟元件1800、选择器1802、可变延迟元件1804、相位比较器1806、延迟量控制部1808、计数器1810、DAC1812、以及可变延迟元件1814，分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502的每一个具有相同的结构及功能。而且，可变延迟元件1820、选择器1822、可变延迟元件1824、相位比较器1826、延迟量控制部1828、计数器1830、DAC1832、以及可变延迟元件1818，是分别与图5所示的可变延迟元件402、选择器403、可变延迟元件404、相位比较器406、延迟量控制部408、计数器410、DAC412、以及可变延迟元件502的每一个具有相同的结构及功能。
而且，如图19所示，时钟恢复电路1716包括恢复可变延迟电路1900、多个EOR电路1902、以及时序判断部1903。多个EOR电路1902将连续的2个时序比较器1816各自的2个取样结果作为一组，分别对多个取样结果组进行排他逻辑加运算。然后，时序判断部1903根据多个EOR电路1902各自的运算结果，相对于数据信号，判断接收端PLL电路1718所产生并由恢复可变延迟电路1900所延迟的时钟信号的时序。具体而言，时序判断部1903通过将多个EOR电路1902中对表示2个取样结果互不相同的逻辑值输出的EOR电路1902在排他逻辑加运算中，所使用的取样结果进行取样的时序比较器1816所接收的时钟信号的时序，作为数据信号边缘进行检测，并相对应数据信号，判断接收端PLL电路1718所产生的由恢复可变延迟电路1900所延迟的时钟信号的时序。继而，恢复可变延迟电路1900根据时序判断部1903的判断结果，使接收端PLL电路1718所产生的时钟信号延迟，并供给至触发器电路1712。再者，多个EOR电路1902是与图12所示的多个EOR电路1200具有相同的结构及功能。
而且，时序判断部1903包括多个触发器电路1904、缓冲器1906、第1OR电路1908、第3OR电路1910、第2OR电路1912、FIFO电路1914、以及计数器1916。缓冲器1906使最终段的可变延迟元件1814所输出的时钟信号延迟，并分别供给至多个触发器电路1904。继而，触发器电路1904将多个EOR电路1902的运算结果，供给至第1OR电路1908、第3OR电路1910、或者第2OR电路1912。
此处，多个时序比较器1816包括：第1时序比较器群，是根据由可变延迟元件1818所延迟的时间小于等于第1延迟时间的时钟信号，对数据信号进行取样的多个时序比较器1816的集合；第2时序比较器群，是根据由可变延迟元件1818所延迟的时间大于等于第2延迟时间的时钟信号，对数据信号进行取样的多个时序比较器1816的集合；以及第3时序比较器群，是根据由可变延迟元件1818所延迟的时间大于第1延迟时间且小于第2延迟时间的时钟信号，对数据信号进行取样的多个时序比较器1816的集合。
而且，多个EOR电路1902包括：第1EOR电路群，是将第1时序比较器群所包括的多个时序比较器1816的取样结果，使用于排他逻辑加运算中的多个EOR电路1902的集合；第2EOR电路群，是将第2时序比较器群所包括的多个时序比较器1816的取样结果，使用于排他逻辑加运算中的多个EOR电路1902的集合；以及第3EOR电路群，是将第3时序比较器群所包括的多个时序比较器1816的取样结果，使用于排他逻辑加运算中的多个EOR电路1902的集合。
继而，第1OR电路1908将第1EOR电路群所包括的多个EOR电路1902的运算结果进行逻辑加运算，并供给至FIFO电路1914。而且，第3OR电路1910将第2EOR电路群所包括的多个EOR电路1902的运算结果进行逻辑加运算，并供给至FIFO电路1914。而且，第20R电路1912将第3EOR电路群所包括的多个EOR电路1902的运算结果进行逻辑加运算，并供给至FIFO电路1914。即，对于时钟信号的数据信号边缘提前于第1时序时，第1OR电路1908输出逻辑值“1”，第3OR电路1910输出逻辑值“0”，第2OR电路1912输出逻辑值“0”。而且，当相对于时钟信号的数据信号的边缘滞后于第1时序且提前于第2时序时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“1”，第2OR电路1912输出逻辑值“0”。另外，当相对应于时钟信号的数据信号的边缘滞后于第2时序时，第1OR电路1908输出逻辑值“0”，第3OR电路1910输出逻辑值“0”，第2OR电路1912输出逻辑值“1”。
FIFO电路1914将第1OR电路1908、第30R电路1910、以及第2OR电路1912所输出的逻辑值，与因缓冲器1906所延迟的时钟信号同步并写入，与接收端PLL电路1718所产生的时钟信号同步并读出，且供给至计数器1916。计数器1916在多个时序比较器1816分别于多个时钟信号的各时序，对多个数据信号的每一个进行多次取样动作，并且多个EOR电路1902分别进行多次排他逻辑加运算，且第1OR电路1908、第3OR电路1910、以及第2OR电路1912分别进行多次逻辑加运算时，使第1OR电路1908、第3OR电路1910、以及第2OR电路1912的每一个输出逻辑值“1”的次数，与接收端PLL电路1718所产生的时钟信号同步并计数。
恢复可变延迟电路1900根据第1OR电路1908、第3OR电路1910、以及第2OR电路1912所输出的，即计数器1916的计数值，使接收端PLL电路1718所产生的时钟信号的延迟量发生变化。具体而言，恢复可变延迟电路1900在第1OR电路1908输出的逻辑值“1”多于第3OR电路1910以及第2OR电路1912时，增加时钟信号的延迟量，在第3OR电路1910输出的逻辑值“1”多于第1OR电路1908以及第2OR电路1912时，不使时钟信号的延迟量发生变化，在第20R电路1912输出的逻辑值「1」多于第1OR电路1908以及第3OR电路1910时，减小时钟信号的延迟量。再者，不使用计数器1916，恢复可变延迟电路1900也能够在第1OR电路1908输出逻辑值“1”时，增加时钟信号的延迟量；在第3OR电路1910输出逻辑值“1”时，不使时钟信号的延迟量发生变化；在第2OR电路1912输出逻辑值“1”时，减小时钟信号的延迟量。恢复可变延迟电路1900以上述方式调整相对于数据信号的时钟信号的相位，以使时钟信号的相位在数据信号的眼状开口(eye opening)中央附近，进行BIST(Built In Self Test，内建自测试)或自动跟踪校准。
如上所述，根据本实施形态的时钟恢复电路1716，通过使用多个时序比较器1816，可以正确检测相对于数据信号的时钟信号的相位，更可以随着对应于数据信号的时钟信号的相位，而实时调整时钟信号的相位。因此，根据本实施形态的通讯设备1702，即使由于噪声或环境条件的变化而使时钟信号的相位发生变化，进而由于传送路径1704的高频损失等要因而引起数据信号的眼状开口变小时，也可以将时钟信号的相位自动调节至数据信号的眼状开口中央附近，因此能够实现总是稳定的数据传送。
以上是对本发明的实施形态进行说明，但本申请书的发明技术范围并非限于上述实施形态。对上述实施形态附加种种变更，而可实施权利要求书中所揭示的发明。如上所述的发明也可以从权利要求书的揭示显然可知。
由以上说明显然可知，根据本发明，能够提供一种可以灵活对应于噪声或环境条件变化的可变延迟电路。

Claims (7)

1.一种可变延迟电路，是使参考时钟信号或者数据信号延迟并输出，其特征在于包括：
多段第1可变延迟元件，串联连接，使上述参考时钟信号或上述数据信号依次延迟；
第2可变延迟元件，并联连接于上述多段第1可变延迟元件，使上述参考时钟信号延迟；
相位比较器，将上述多段第1可变延迟元件所延迟的上述参考时钟信号的相位，与上述第2可变延迟元件所延迟的上述参考时钟信号的相位进行比较；以及
延迟量控制部，根据上述相位比较器的比较结果，为了使上述多段第1可变延迟元件所延迟的上述参考时钟信号的相位，与上述第2可变延迟元件所延迟的上述参考时钟信号在特定周期后的相位大致相等，对上述多段第1可变延迟元件的各延迟量进行控制。
2.如权利要求1所述的可变延迟电路，其特征在于：更包括选择器，选择上述多段第1可变延迟元件分别输出的上述多个参考时钟信号或者上述数据信号中的上述一个参考时钟信号，以供给至上述相位比较器，并相互独立地选择上述多段第1可变延迟元件分别输出的上述多个参考时钟信号或者数据信号中的上述一个参考时钟信号，以输出至此可变延迟电路的外部。
3.如权利要求1所述的可变延迟电路，其特征在于：更包括多段第3可变延迟元件，具有与上述多段第1可变延迟元件大致相同的延迟特性，并串联连接，使上述数据信号依次延迟，
上述延迟量控制部通过对上述多段第1可变延迟元件分别供给第1控制信号而控制延迟量，并通过对上述多段第3可变延迟元件分别供给与上述第1控制信号同样所规定的第2控制信号，而控制延迟量。
4.如权利要求3所述的可变延迟电路，其特征在于：上述延迟量控制部通过对上述多段第1可变延迟元件分别供给上述第1控制信号，并对上述多段第3可变延迟元件分别供给与上述第1控制信号相同的上述第2控制信号，而将上述多段第1可变延迟元件与上述多段第3可变延迟元件控制于大致相同的延迟量。
5.如权利要求1所述的可变延迟电路，其特征在于：上述相位比较器包括：
动态D触发器电路，根据上述第2可变延迟元件所延迟的上述参考时钟信号，将上述多段第1可变延迟元件所延迟的上述参考时钟信号，利用寄生电容锁存并输出；以及
D触发器电路，根据上述第2可变延迟元件所延迟的上述参考时钟信号，将上述动态D触发器电路所输出的输出信号锁存并输出。
6.如权利要求5所述的可变延迟电路，其特征在于：
上述动态D触发器电路包括
第1模拟开关，根据上述第2可变延迟电路所延迟的上述参考时钟信号，进行开关控制；
第1反相器，使通过上述第1模拟开关的信号反转；
第2模拟开关，连接于上述第1反相器的后段，根据上述第2可变延迟电路所延迟的上述时钟信号，进行上述第1模拟开关的开关控制与反转后的开关控制；以及
第2反相器，使通过上述第2模拟开关的信号反转；
上述D触发器电路包括
第3模拟开关，根据上述第2可变延迟电路所延迟的上述时钟信号，进行开关控制；
第3反相器，使通过上述第3模拟开关的信号反转；
第4模拟开关，连接于上述第3反相器的后段，根据上述第2可变延迟电路所延迟的上述时钟信号，进行上述第3模拟开关的开关控制与反转后的开关控制；
第4反相器，使通过上述第4模拟开关的信号反转；
第5反相器，使自上述第3反相器所输出的信号反转；
第5模拟开关，连接于上述第5反相器的后段，根据上述第2可变延迟电路所延迟的上述时钟信号，进行上述第3模拟开关的开关控制与反转后的开关控制，并将通过的信号供给至上述第3反相器；
第6反相器，使自上述第4反相器所输出的信号反转；以及
第6模拟开关，连接于上述第6反相器的后段，根据上述第2可变延迟电路所延迟的上述时钟信号，进行上述第4模拟开关的开关控制与反转后的开关控制，并将通过的信号供给至上述第4反相器。
7.如权利要求1所述的可变延迟电路，其特征在于：
上述相位比较器输出标记信号，此标记信号表示上述多段第1可变延迟元件所延迟的上述时钟信号的相位，相对于上述第2可变延迟元件所延迟的上述时钟信号的相位是否提前或滞后，
上述延迟量控制部包括：
计数器，当上述标记信号表示上述多段第1可变延迟元件所延迟的上述时钟信号的相位提前时，使计数值增加，当表示滞后时，使计数值减少；以及
DAC，根据上述计数器的上述计数值，对上述多段第1可变延迟元件中的至少1个，供给控制延迟量的偏压信号。
CNA2004800343059A 2003-11-20 2004-04-28 可变延迟电路 Pending CN1883116A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP391455/2003 2003-11-20
JP2003391455 2003-11-20

Publications (1)

Publication Number Publication Date
CN1883116A true CN1883116A (zh) 2006-12-20

Family

ID=34587482

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2004800343059A Pending CN1883116A (zh) 2003-11-20 2004-04-28 可变延迟电路

Country Status (6)

Country Link
US (2) US7071746B2 (zh)
EP (1) EP1696564A1 (zh)
JP (1) JPWO2005050844A1 (zh)
KR (1) KR20060131788A (zh)
CN (1) CN1883116A (zh)
WO (1) WO2005050844A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103828236A (zh) * 2011-07-19 2014-05-28 株式会社巨晶片 相位比较装置以及dll电路
CN106026992A (zh) * 2016-05-06 2016-10-12 武汉航空仪表有限责任公司 一种可变延时脉冲序列输出电路
WO2018188127A1 (zh) * 2017-04-14 2018-10-18 华为技术有限公司 存储接口、时序控制方法及存储系统
CN109032023A (zh) * 2018-08-08 2018-12-18 上海精密计量测试研究所 一种fpga内部dcm、pll的内建自测方法
CN110246529A (zh) * 2018-03-07 2019-09-17 爱思开海力士有限公司 延迟电路
WO2020001167A1 (zh) 2018-06-25 2020-01-02 北京嘉楠捷思信息技术有限公司 动态d触发器、数据运算单元、芯片、算力板及计算设备
CN111398775A (zh) * 2019-01-03 2020-07-10 瑞昱半导体股份有限公司 电路运行速度检测电路
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006025285A1 (ja) * 2004-08-30 2008-05-08 株式会社アドバンテスト 可変遅延回路、マクロセルデータ、論理検証方法、試験方法および電子デバイス
WO2006033203A1 (ja) * 2004-09-21 2006-03-30 Advantest Corporation 遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路
TWI256539B (en) * 2004-11-09 2006-06-11 Realtek Semiconductor Corp Apparatus and method for generating a clock signal
US7634039B2 (en) * 2005-02-04 2009-12-15 True Circuits, Inc. Delay-locked loop with dynamically biased charge pump
KR100709475B1 (ko) * 2005-05-30 2007-04-18 주식회사 하이닉스반도체 Ｄｌｌ 회로의 듀티 사이클 보정회로
KR100649881B1 (ko) * 2005-06-02 2006-11-27 삼성전자주식회사 클락 신호들을 동기시키기 위한 반도체 장치 및 클락신호들을 동기시키는 방법
JP2007017158A (ja) * 2005-07-05 2007-01-25 Sharp Corp テスト回路、遅延回路、クロック発生回路、及び、イメージセンサ
US8447902B2 (en) * 2005-08-05 2013-05-21 Integrated Device Technology, Inc. Method and apparatus for predictive switching
JP2007124363A (ja) * 2005-10-28 2007-05-17 Nec Electronics Corp 遅延ロックループ回路
JP5023605B2 (ja) * 2006-08-09 2012-09-12 富士通セミコンダクター株式会社 ディレイ調整回路およびその制御方法
KR100791637B1 (ko) 2006-11-21 2008-01-04 고려대학교 산학협력단 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신장치
WO2008126292A1 (ja) * 2007-03-30 2008-10-23 Fujitsu Limited 遅延時間計測方法、遅延時間調整方法及び可変遅延回路
KR100945899B1 (ko) * 2007-06-01 2010-03-05 삼성전자주식회사 지연고정루프를 이용한 온도센싱회로 및 온도센싱방법
EP2267898A1 (en) * 2008-04-11 2010-12-29 Fujitsu Limited Phase controller, phase controlling printed circuit board and controlling method
WO2010013464A1 (ja) * 2008-08-01 2010-02-04 株式会社アドバンテスト 試験装置
US7961033B2 (en) * 2008-09-19 2011-06-14 Cavium Networks, Inc. DLL-based temperature sensor
US8390352B2 (en) * 2009-04-06 2013-03-05 Honeywell International Inc. Apparatus and method for compensating for process, voltage, and temperature variation of the time delay of a digital delay line
JP5915105B2 (ja) * 2011-11-14 2016-05-11 株式会社ソシオネクスト データ転送システム、受信回路、及び受信方法
US20150109034A1 (en) * 2013-10-17 2015-04-23 Qualcomm Incorporated Delay architecture for reducing downtime during frequency switching
US9490821B2 (en) 2014-09-26 2016-11-08 Apple Inc. Glitch less delay circuit for real-time delay adjustments
RU2696331C1 (ru) * 2018-05-21 2019-08-01 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") Регулируемая схема задержки
CN110727618B (zh) * 2018-07-16 2023-04-25 创意电子股份有限公司 集成电路、多通道传输装置及其信号传输方法
KR20210141120A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 위상조절동작을 수행하기 위한 시스템
US11456749B2 (en) * 2020-07-02 2022-09-27 Novatek Microelectronics Corp. Timing margin detecting circuit, timing margin detecting method and clock and data recovery system
CN113114175B (zh) * 2021-04-29 2023-06-02 福建师范大学 一种vcdl延迟单元电路及其应用
US20220407506A1 (en) * 2021-06-10 2022-12-22 Microsoft Technology Licensing, Llc Clock monitor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61227422A (ja) * 1985-03-30 1986-10-09 Toshiba Corp 位相比較回路
JPH01215113A (ja) * 1988-02-23 1989-08-29 Nec Corp パルス信号検出回路
JP2659594B2 (ja) * 1989-10-11 1997-09-30 株式会社日本自動車部品総合研究所 物理量検出装置
JPH07142997A (ja) * 1990-11-29 1995-06-02 Internatl Business Mach Corp <Ibm> ディレイ・ライン較正回路
JPH04290303A (ja) * 1991-03-19 1992-10-14 Nec Corp ラッチ回路
JP3170961B2 (ja) * 1993-07-06 2001-05-28 株式会社デンソー パルス位相差符号化回路
JP3553639B2 (ja) * 1994-05-12 2004-08-11 アジレント・テクノロジーズ・インク タイミング調整回路
JPH08256044A (ja) * 1995-03-16 1996-10-01 Nippon Telegr & Teleph Corp <Ntt> 記憶回路およびフリップフロップ回路
JPH0946197A (ja) * 1995-07-28 1997-02-14 Ando Electric Co Ltd 可変遅延回路
JP3513994B2 (ja) * 1995-07-28 2004-03-31 安藤電気株式会社 可変遅延回路
DE69532377D1 (de) * 1995-10-12 2004-02-05 St Microelectronics Srl Implementierung einer Flip-Flop-Schaltung niedrigen Verbrauchs und hoher Packungsdichte, insbesondere für Standardzellen-Bibliotheken
JP3584651B2 (ja) * 1996-12-26 2004-11-04 ソニー株式会社 遅延回路
JP3739525B2 (ja) * 1996-12-27 2006-01-25 富士通株式会社 可変遅延回路及び半導体集積回路装置
KR100246194B1 (ko) * 1997-11-19 2000-03-15 김영환 고속동작 디 플립플롭
JP4443728B2 (ja) * 2000-06-09 2010-03-31 株式会社ルネサステクノロジ クロック発生回路
US6429693B1 (en) * 2000-06-30 2002-08-06 Texas Instruments Incorporated Digital fractional phase detector
JP3807593B2 (ja) * 2000-07-24 2006-08-09 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
JP3404369B2 (ja) * 2000-09-26 2003-05-06 エヌイーシーマイクロシステム株式会社 Ｄｌｌ回路
JP3605033B2 (ja) * 2000-11-21 2004-12-22 Ｎｅｃエレクトロニクス株式会社 固定長遅延生成回路
JP2002223124A (ja) * 2001-01-24 2002-08-09 Mitsubishi Electric Corp 周波数電圧変換回路
JP3575430B2 (ja) * 2001-02-01 2004-10-13 日本電気株式会社 ２段階可変長遅延回路
KR100416379B1 (ko) * 2001-09-24 2004-01-31 삼성전자주식회사 고속 방전-억제 디 플립플롭
WO2003036796A1 (fr) 2001-10-19 2003-05-01 Advantest Corporation Circuit en boucle a phase asservie, circuit en boucle a retard de phase, generateur de synchronisation, instrument d'essai a semi-conducteurs et circuit integre a semi-conducteurs
WO2005050231A1 (ja) * 2003-11-20 2005-06-02 Advantest Corporation タイミングコンパレータ、データサンプリング装置、及び試験装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103828236A (zh) * 2011-07-19 2014-05-28 株式会社巨晶片 相位比较装置以及dll电路
CN103828236B (zh) * 2011-07-19 2016-06-29 株式会社巨晶片 相位比较装置以及dll电路
CN106026992A (zh) * 2016-05-06 2016-10-12 武汉航空仪表有限责任公司 一种可变延时脉冲序列输出电路
CN106026992B (zh) * 2016-05-06 2018-11-06 武汉航空仪表有限责任公司 一种可变延时脉冲序列输出电路
WO2018188127A1 (zh) * 2017-04-14 2018-10-18 华为技术有限公司 存储接口、时序控制方法及存储系统
US11023176B2 (en) 2017-04-14 2021-06-01 Huawei Technologies Co., Ltd. Storage interface, timing control method, and storage system
CN110246529A (zh) * 2018-03-07 2019-09-17 爱思开海力士有限公司 延迟电路
WO2020001167A1 (zh) 2018-06-25 2020-01-02 北京嘉楠捷思信息技术有限公司 动态d触发器、数据运算单元、芯片、算力板及计算设备
CN109032023A (zh) * 2018-08-08 2018-12-18 上海精密计量测试研究所 一种fpga内部dcm、pll的内建自测方法
CN111398775A (zh) * 2019-01-03 2020-07-10 瑞昱半导体股份有限公司 电路运行速度检测电路
CN111398775B (zh) * 2019-01-03 2024-02-06 瑞昱半导体股份有限公司 电路运行速度检测电路
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路

Also Published As

Publication number Publication date
WO2005050844A1 (ja) 2005-06-02
JPWO2005050844A1 (ja) 2007-06-14
US7071746B2 (en) 2006-07-04
US20050110548A1 (en) 2005-05-26
US20060170472A1 (en) 2006-08-03
KR20060131788A (ko) 2006-12-20
EP1696564A1 (en) 2006-08-30

Similar Documents

Publication Publication Date Title
CN1883116A (zh) 可变延迟电路
CN1883153A (zh) 时钟恢复电路以及通讯装置
CN1833175A (zh) 时序比较器、数据取样装置、以及测试装置
CN1135701C (zh) 分频器电路和数字锁相环电路
CN1266841C (zh) 扩频时钟产生电路
CN101076941A (zh) 滤波器特性调整装置及其特性调整方法
CN1278511C (zh) 时钟恢复电路
CN1268060C (zh) 时钟同步装置
CN1089504C (zh) 时钟恢复电路
CN1691513A (zh) Pll电路，无线电通讯设备以及振荡频率控制的方法
CN1956329A (zh) 产生时钟信号的时钟产生电路和方法
CN1581690A (zh) 延迟电路和延迟同步回路装置
CN1248823A (zh) 锁相环电路及其控制方法
CN1224173C (zh) 具有开关电容器重复采样滤波器的模拟锁相环
CN1269041C (zh) 半导体集成电路和存储器测试方法
CN1783723A (zh) 时钟分频电路
CN1703830A (zh) 用于产生具有预定时钟信号性质的时钟信号的方法和装置
CN1574635A (zh) 振荡器
CN1169298C (zh) 时钟信号的控制方法及其装置
CN1229706C (zh) 多相时钟生成电路和时钟倍增电路
CN1913361A (zh) 锁定检测器和具有该锁定检测器的延迟锁定环
CN1951015A (zh) 锁相环电路及信息再现装置
CN1917372A (zh) 检测锁相环路的锁定条件的电路装置和方法
CN1756327A (zh) 自动频率调谐系统
CN1732388A (zh) 半导体试验装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20061220