JP2007124363A - 遅延ロックループ回路 - Google Patents

Abstract

【課題】多相出力発振回路を備える位相遅延回路は、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響が及ぶ。
【解決手段】遅延ロックループ回路は、第１の遅延ロックループ回路と、第２の遅延ロックループ回路と、入力信号遅延回路とを具備し、入力信号遅延回路は、入力信号に遅延を与えて出力する。第１の遅延ロックループ回路は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える。第２の遅延ロックループ回路は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える。入力信号遅延回路は、第２の遅延線回路の遅延量に等しい遅延量に制御され、入力信号に遅延を与えて出力する第３の遅延線回路を備える。
【選択図】図１

Description

本発明は、遅延素子による同期ループを形成する遅延ロックループ回路に関する。

回路ブロック間のデータの受け渡しを確実に行うために、クロックに同期させてデータを転送することがよく行われる。近年の回路の高速化に伴い、そのクロック周波数は上昇している。そのために発生するクロックスキューに関する問題の回避、或いは、転送モードの多様化への対応等により、データ送信側のクロックと、データ受信側のクロックとで異なる位相関係を要求する装置が増加している。遅延ロックループ（ＤＬＬ）回路は、この異なる位相関係のクロック信号を生成することができる。

例えば、特開２００４−６２５７８号公報によれば、多相出力クロック発生回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、および、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用して任意位相の多相クロックを発生させる。この多相出力クロック発生回路は、多相出力発振回路と、インターポーレータ（位相補間回路）と、第１の制御回路と、分周器と、位相シフト器と、第１の位相比較器と、第２の位相比較器と、第２の制御回路とを含み、基準クロックに対して、Ｘ位相が異なる帰還クロックを生成する。多相出力発振回路は、出力クロックを位相補間回路に供給する。位相補間回路は、基準となる０位相出力および外部端子によって設定制御可能な任意のＸ位相出力を出力できる機構を有する。第１の制御回路は、基準クロックに対する任意のＹ位相の設定可能な外部端子を有し、位相補間回路への逓倍クロックに対する任意のＸ位相出力を設定するための制御信号を出力する。また、第１の制御回路は、同時に位相シフト器の位相シフト回数および、位相シフトデータの入力を選択するためのセレクト信号を出力する。分周器は、位相補間回路からの基準となる０位相出力を分周して、かつ、分周比を設定できる機構を有する。位相シフト器は、分周器からの２つの異なる位相の分周クロックを位相シフト器の位相シフトデータ入力に入力し、位相シフトクロック入力に位相補間回路が出力する任意のＸ位相出力クロックを入力する。位相シフト器は、位相シフトクロックに対してシフト回数を選択する仕組みを有する。第１の位相比較器は、基準クロックと分周器の分周出力の位相を比較し、多相出力発信回路に対して発信周波数を制御する。第２の位相比較器は、Ｘ位相が位相シフト器を介して出力された信号を遅延回路の基準遅延とする。第２の制御回路は、基準クロックの遅延回路の遅延値を合わせこむ。この多相出力クロック発生回路は、第２の制御回路から遅延回路制御設定値を外部出力する。

即ち、多相出力発振回路で発振したクロックを分周器で分周したクロックと、基準クロックとは、位相比較器で位相が比較される。その位相が揃うように多相出力発振回路は制御される。さらに、多相出力発振回路の出力クロックは、位相補間回路により位相補間され、任意の位相に遅延した遅延クロックが生成される。第１の位相比較器は、基準クロックを遅延回路で遅延させたクロックと遅延クロックとの位相を比較する。その結果によって、遅延回路の遅延時間が制御される。即ち、遅延回路の遅延時間が所定の遅延時間を有するように、遅延回路の遅延時間が制御される。このマスターＤＬＬ回路により遅延時間が制御させるスレーブＤＬＬ回路が設けられる。

また、特開２００１−３３９２８０号公報には、位相補間回路の具体的な回路構成が記載されている。これによれば、位相補間回路はタイミング差分割回路を用いて構成することができる。

特開２００４−６２５７８号公報 特開２００１−３３９２８０号公報

このように、上記の多相出力クロック発生回路は、多相出力発振回路を備えているため、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響を及ぼすことになる。従って、スレーブ側の遅延回路の遅延時間にも、多相出力発振回路の位相ジッタの影響が及ぶことになる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、遅延ロックループ回路は、第１の遅延ロックループ（ＤＬＬ）回路（１０、６０）と、第２の遅延ロックループ回路（２０、６０）と、入力信号遅延回路（３０、８０）とを具備し、入力信号遅延回路（３０、８０）は、入力信号（ＩＮ）に遅延を与えて出力する。第１の遅延ロックループ（ＤＬＬ）回路（１０、６０）は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路（１１、６１）を備える。第２の遅延ロックループ回路（２０、６０）は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路（２１、７１）と、遅延量が固定されている第１の固定遅延回路（４５−２、４５−３）とを備える。入力信号遅延回路（３０、８０）は、第２の遅延線回路（２１、７１）の遅延量に等しい遅延量に制御され、入力信号（ＩＮ）に遅延を与えて出力する第３の遅延線回路（３１、８１）を備える。

本発明によれば、位相ジッタの少ない遅延ロックループ回路を提供することができる。また、本発明によれば、目標とする位相に対する誤差の少ない遅延ロックループ回路を提供することができる。

図を参照して本発明を実施するための最良の形態が説明される。

（第１の実施の形態）
図１は、第１の実施の形態に係る遅延ロックループ（ＤＬＬ）回路の構成を示すブロック図である。遅延ロックループ回路は、第１遅延ロックループ部１０と第２遅延ロックループ部２０と入力信号遅延部３０とを具備する。第１遅延ロックループ部１０は、基準クロックＲＣＬＫを入力し、基準クロックＲＣＬＫに同期し、所定の位相遅延を有する遅延位相信号を生成する。第２遅延ロックループ部２０は、この遅延位相信号と、０位相信号とを入力し、０位相信号と遅延位相信号との間の遅延量に対応する遅延制御信号ＡＣＴＬ２を生成する。入力信号遅延部３０は、入力信号ＩＮと遅延制御信号ＡＣＴＬ２とを入力し、遅延制御信号ＡＣＴＬ２により示される遅延を入力信号ＩＮに与え、出力信号ＯＵＴとして出力する。

第１遅延ロックループ部１０は、第１遅延線部１１と、位相比較回路（ＰＦＤ）１２と、遅延制御回路（ＤＣ）１３と、位相補間回路（ＩＰ）４５−１とを備える。第１遅延線部１１は、遅延回路（ＤＣＥＬ）４１−１〜−１３と、差動シングル信号変換回路（Ｄ２Ｓ）４２−０〜−１２と、シングル差動信号変換回路（Ｓ２Ｄ）４３−１とを備える。ここでは、第１遅延線部１１は、差動信号により遅延を生成する。

第１遅延線部１１に入力される基準クロックＲＣＬＫは、シングル差動信号変換回路４３−１により差動信号に変換され、遅延回路４１−１と差動シングル信号変換回路４２−０とに供給される。遅延回路４１−１〜−１３は、カスケードに接続され、差動信号を遅延させる。遅延回路４１−１〜−１２の各々の差動信号出力は、差動シングル信号変換回路４２−１〜−１２によりシングルエンド信号に変換される。シングル差動信号変換回路４３−１の出力信号は、差動シングル信号変換回路４２−０によりシングルエンド信号に変換されて、位相比較回路１２に入力されるとともに、第２遅延ロックループ部２０に供給される。

位相比較回路１２は、１２段目の遅延回路４１−１２の出力が差動シングル信号変換回路４２−１２によりシングルエンド信号に変換された信号をもう一方の被比較入力信号として入力する。従って、位相比較回路１２は、この１２段目の出力信号と０位相入力信号とを位相比較する。位相比較回路１２は、比較結果を遅延制御回路１３に出力する。

遅延制御回路１３は、チャージポンプ、フィルタ、電圧電流変換回路を備え、位相比較回路１２の２つの入力信号の位相が揃うように、遅延制御信号ＡＣＴＬ１を生成し、遅延回路４１−１〜−１３の各々の遅延量を制御する。この帰還制御により第１遅延線部１１は、正確に３６０度の遅延を生成することが可能となる。遅延回路４１−１３は、回路の連続性を補償する終端回路である。

ここでは、１２段の遅延回路４１により３６０度の遅延を生成しているため、１段の遅延回路４１は、３０度の位相遅延を生成していることになる。即ち、第１遅延線部１１が備える遅延回路４１の段数により、位相遅延の幅が決定される。また、入力信号ＩＮを遅延させる所望の目標遅延は、６０度から１２０度までの範囲内であるとして説明されるため、遅延回路４１−２、４１−３、４１−４の出力が、差動シングル信号変換回路４２−２、４２−３、４２−４によりシングルエンド信号に変換されて、位相補間回路４５−１に入力される。この第１遅延線部１１から位相信号を取り出す位置は、目標の遅延の範囲により変わる。

位相補間回路４５−１は、回路自体が有する固定的な遅延と、補間制御信号ＯＦＳによって設定される位相遅延との和の遅延を有する。位相補間回路４５−１により位相補間された信号は、第２遅延ロックループ部２０に出力される。

第２遅延ロックループ部２０は、第２遅延線部２１と、位相比較回路２２と、遅延制御回路２３と、位相補間回路４５−２とを備える。第１遅延ロックループ部１０に含まれる位相補間回路４５−１から出力された信号は、第２遅延ロックループ部２０の位相比較回路２２に入力される。また、位相補間回路４５−２は、第１遅延ロックループ部１０の差動シングル信号変換回路４２−０によりシングルエンド信号に変換された０位相の信号を入力する。この位相補間回路４５−２は、０位相の信号を出力するように設定される。即ち、位相補間回路４５−２は、位相補間制御信号により制御されない位相補間回路４５自体が有する固定的な遅延を与える固定遅延回路となる。従って、位相補間回路４５−２は、固定遅延分だけ遅延させた信号を第２遅延線部２１に出力する。

第２遅延線部２１は、シングル差動信号変換回路４３−２と、遅延回路４１−１４と、差動シングル信号変換回路４２−１３とを備える。シングルエンド信号である位相補間回路４５−２から出力された信号は、シングル差動信号変換回路４３−２により差動信号に変換され、遅延回路４１−１４に入力される。シングル差動信号変換回路４３−２と遅延回路４１−１４とは、遅延制御信号ＡＣＴＬ２によりその遅延量が制御される。遅延回路４１−１４は、制御された遅延を加えられた信号を差動シングル信号変換回路４２−１３を介して位相比較回路２２に出力する。

位相比較回路２２は、第２遅延線部２１により遅延された信号と、第１遅延ロックループ部１０により設定された遅延量を有する信号とを入力する。位相比較回路２２は、この２つの入力信号の位相を比較し、結果を遅延制御回路２３に出力する。遅延制御回路２３は、チャージポンプ、フィルタ、電圧電流変換回路を備え、位相比較回路２２に入力される２つの入力信号の位相が揃うように、遅延制御信号ＡＣＴＬ２を生成する。遅延制御回路２３は、遅延制御信号ＡＣＴＬ２をシングル差動信号変換回路４３−２及び遅延回路４１−１４に出力し、その遅延量を制御する。この帰還制御により第２遅延線部２１は、正確に第１遅延ロックループ部１０から出力される２つの信号の遅延差、即ち、０位相の信号と、設定される目標位相の信号との位相差に相当する遅延量を有することになる。この遅延量に対応する遅延制御信号ＡＣＴＬ２は、入力信号遅延部３０に出力される。

入力信号遅延部３０は、第３遅延線部３１を備え、第３遅延線部３１は、シングル差動信号変換回路４３−３と遅延回路４１−１５と差動シングル信号変換回路４２−１４とを備える。即ち、この第３遅延線部３１は、第２遅延ロックループ部２０の第２遅延線部２１と同じように構成されている。また、シングル差動信号変換回路４３−３と遅延回路４１−１５は、遅延制御信号ＡＣＴＬ２により遅延量が制御される。従って、第３遅延線部３１の遅延量は、第２遅延線部２１と等しくなる。即ち、入力信号遅延部３０は、第２遅延ロックループ部２０により生成された遅延量だけ入力信号ＩＮを遅延させた出力信号ＯＵＴを出力する。

なお、ここでは、シングル差動信号変換回路４３−２と遅延回路４１−１４、シングル差動信号変換回路４３−３と遅延回路４１−１５が、遅延制御信号ＡＣＴＬ２により遅延制御されたが、シングル差動信号変換回路４３−２とシングル差動信号変換回路４３−３、または、遅延回路４１−１４と遅延回路４１−１５だけが制御されてもよい。

ここで、シングル差動信号変換回路４３−１〜−３の具体的回路例が示される。図４は、シングル差動信号変換回路４３の具体的回路例を示す回路図である。シングル差動信号変換回路４３は、シングルエンド信号ＩＮＳを入力し、差動出力信号ＯＵＴＰ／ＯＵＴＮを出力する。制御信号ＣＴＬにより、その遅延量が制御される。シングル差動信号変換回路４３は、電圧電流変換回路部１１０とバッファ回路部１１２とインバータ回路部１１４とを備える。

バッファ回路部１１２は、トランジスタＰ１４〜Ｐ１７、Ｎ１４〜Ｎ１７を備える。トランジスタＰ１５、Ｎ１５、Ｐ１７、Ｎ１７により構成されるバッファ回路に流れる電流は、トランジスタＰ１４、Ｎ１４、Ｐ１６、Ｎ１６により制御され、入力信号ＩＮＳに対する出力信号ＯＵＴＰの遅延が制御される。

インバータ回路部１１４は、トランジスタＰ１８、Ｐ１９、Ｎ１８、Ｎ１９を備える。トランジスタＰ１９、Ｎ１９により構成されるインバータ回路に流れる電流は、トランジスタＰ１８、Ｎ１８により制御され、入力信号ＩＮＳに対する出力信号ＯＵＴＮの遅延が制御される。

電圧電流変換回路部１１０は、トランジスタＰ１１〜Ｐ１３、Ｎ１１〜Ｎ１３、抵抗素子Ｒ１１を備える。電圧電流変換回路部１１０は、カレントミラー回路をなし、トランジスタＮ１１のゲートに印加される制御信号ＣＴＬの電圧により、流れる電流が制御される。バッファ回路部１１２とインバータ回路部１１４とは、信号が通過するトランジスタ段数が異なるため、例えば、トランジスタＰ１２とＮ１２、トランジスタＰ１３とＮ１３のサイズ比を変えることなどにより、バッファ回路部１１２とインバータ回路部１１４の遅延が等しくなるように、電流値が調整される。シングル差動信号変換回路４３−１のように遅延の制御が必要ない場合、制御電圧ＣＴＬには適当な固定電圧が印加される。

差動シングル信号変換回路４２は、例えば、図５に示されるように、インバータ回路部１２０、差動信号入力部１２１、バッファ回路部１２２を備える。差動信号入力部１２１は、トランジスタＰ２２、Ｐ２３、Ｎ２２、Ｎ２３を備える。差動入力信号ＩＮａ／ＩＮｂは、デプレッション型トランジスタＮ２２、Ｎ２３のゲートに印加される。トランジスタＰ２３とトランジスタＮ２３との接続ノードから入力信号ＩＮａと同相の信号が出力され、バッファ回路部１２２に供給される。

バッファ回路部１２２は、トランジスタＰ２４、Ｎ２４を備えるインバータ回路と、トランジスタＰ２５、Ｎ２５を備えるインバータ回路との２段直列接続によるバッファ回路である。従って、差動信号入力部１２１に入力された差動信号ＩＮａ／ＩＮｂは、シングルエンド信号ＯＵＴＳとして出力される。トランジスタＰ２１、Ｎ２１を備えるインバータ回路部１２０は、ダミー回路であり、回路の対称性を保ち、特性を補償する。

電圧電流変換回路（ＶＩＣ）と遅延回路（ＤＣＥＬ）の回路例が、図６に示される。電圧電流変換回路１３０は、トランジスタＰ３０−１、Ｐ３０−２、Ｎ３０−１、Ｎ３０−２、抵抗素子Ｒ３０を備える。遅延回路１３１は、トランジスタＮ３１−１、Ｎ３１−２、Ｎ３１−３と、抵抗素子Ｒ３１−１、Ｒ３１−２とを備える。遅延回路１３２は、トランジスタＮ３２−１、Ｎ３２−２、Ｎ３２−３と、抵抗素子Ｒ３２−１、Ｒ３２−２とを備える。即ち、遅延回路１３ｎ（ｎ＝１、２、…）は、トランジスタＮ３ｎ−１、Ｎ３ｎ−２、Ｎ３ｎ−３と、抵抗素子Ｒ３ｎ−１、Ｒ３ｎ−２とを備え、必要な段数分だけ縦続接続される。

制御電圧入力信号ＣＴＬは、トランジスタＮ３０−１のゲートに印加され、ドレイン電流を制御する。トランジスタＰ３０−１とトランジスタＰ３０−２は、カレントミラー回路を形成し、トランジスタＮ３０−１を流れるドレイン電流に対応する電流がトランジスタＰ３０−２を流れる。トランジスタＮ３０−２を流れるドレイン電流を参照電流とする多段接続のカレントミラー回路が、トランジスタＮ３０−２と遅延回路１３１、１３２、…のトランジスタＮ３１−３、Ｎ３２−３、…との間に形成される。即ち、トランジスタＮ３０−２のゲート電圧が、トランジスタＮ３１−３、Ｎ３２−３、…のゲート電圧として供給され、各トランジスタのドレイン電流が制御される。

遅延回路１３ｎは、トランジスタＮ３ｎ−３により電流が制御される差動増幅回路である。トランジスタＮ３ｎ−１、Ｎ３ｎ−２のゲートに差動入力信号ＩＮｎａ／ＩＮｎｂが印加される。抵抗素子Ｒ３ｎ−１、Ｒ３ｎ−２は、負荷抵抗である。遅延回路１３ｎの差動出力信号ＯＵＴｎａ／ＯＵＴｎｂは、負荷抵抗Ｒ３ｎ−１とトランジスタＮ３ｎ−１、負荷抵抗Ｒ３ｎ−２とトランジスタＮ３ｎ−２との接続ノードから出力される。トランジスタＮ３１−３〜Ｎ３ｎ−３は、全て同じゲート電圧で制御されるため、遅延回路１３１〜１３ｎは同じ遅延を持つことになる。

このように構成される遅延ロックループ回路により生成される遅延が以下に説明される。シングル差動信号変換回路４３−１の出力を位相０とし、各回路の遅延は“Ｄ（回路シンボル）”と表わされる。即ち、遅延回路４１の遅延は、Ｄ（ＤＣＥＬ）と表わされ、差動シングル信号変換回路４２の遅延はＤ（Ｄ２Ｓ）、シングル差動信号変換回路４３の遅延はＤ（Ｓ２Ｄ）、位相補間回路４５の回路自体の遅延はＤ（ＩＰ）と表わされる。遅延回路４１−１２の出力点での遅延は１２Ｄ（ＤＣＥＬ）となる。この遅延が基準クロックＲＣＬＫの１周期に等しくなるように制御されるため、１２Ｄ（ＤＣＥＬ）＝３６０度、即ち、Ｄ（ＤＣＥＬ）＝３０度になる。

遅延回路４１−１の出力点での遅延は、Ｄ（ＤＣＥＬ）＝３０、遅延回路４１−２の出力点での遅延は、２Ｄ（ＤＣＥＬ）＝６０、遅延回路４１−３の出力点での遅延は、３Ｄ（ＤＣＥＬ）＝９０、遅延回路４１−４の出力点での遅延は、４Ｄ（ＤＣＥＬ）＝１２０となる。従って、位相補間回路４５−１の出力点での遅延は、Ｄ（ＩＰ）＋Ｄ（Ｄ２Ｓ）＋２Ｄ（ＤＣＥＬ）からＤ（ＩＰ）＋Ｄ（Ｄ２Ｓ）＋４Ｄ（ＤＣＥＬ）までの範囲内に入る。従って、位相補間回路４５−１で補間された遅延量をαとすると、２Ｄ（ＤＣＥＬ）≦α≦４Ｄ（ＤＣＥＬ）であり、位相補間回路４５−１の出力点での遅延は、
Ｄ（ＩＰ）＋Ｄ（Ｄ２Ｓ）＋２Ｄ（ＤＣＥＬ）＋α
となる。この遅延量Ｄ（ＩＰ）＋Ｄ（Ｄ２Ｓ）＋２Ｄ（ＤＣＥＬ）＋αを有する信号が、第２遅延ロックループ部２０の位相比較回路２２に入力される。

一方、０位相信号は、差動シングル信号変換回路４２−０を介して第２遅延ロックループ部２０に供給される。即ち、この点の遅延は、Ｄ（Ｄ２Ｓ）となる。この信号は、さらに、位相補間回路４５−２、シングル差動信号変換回路４３−２、遅延回路４１−１４、差動シングル信号変換回路４２−１３を介して位相比較回路２２に入力される。従って、位相比較回路２２に入力される位置での遅延は、
Ｄ（Ｄ２Ｓ）＋Ｄ（ＩＰ）＋Ｄ（Ｓ２Ｄ，ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）
となる。ここで、遅延量Ｄ（Ｓ２Ｄ，ＤＣＥＬ）は、シングル差動信号変換回路４３−２と遅延回路４１−１４とが、遅延制御信号ＡＣＴＬ２の制御を受けて調整された遅延量を示す。

位相比較回路２２は、これら２つの信号の位相比較し、遅延制御回路２３により位相差が無くなるように遅延制御信号ＡＣＴＬ２が生成される。従って、これら２つの信号の遅延量は等しくなる。即ち、
Ｄ（ＩＰ）＋Ｄ（Ｄ２Ｓ）＋２Ｄ（ＤＣＥＬ）＋α
＝Ｄ（Ｄ２Ｓ）＋Ｄ（ＩＰ）＋Ｄ（Ｓ２Ｄ，ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）
であり、整理すると、
２Ｄ（ＤＣＥＬ）＋α＝Ｄ（Ｄ２Ｓ）＋Ｄ（Ｓ２Ｄ，ＤＣＥＬ） …（１）
となる。

入力信号遅延部３０では、入力信号ＩＮは、シングル差動信号変換回路４３−３、遅延回路４１−１５、差動シングル信号変換回路４２−１４を介して、出力信号ＯＵＴとして出力される。従って、出力信号ＯＵＴの入力信号ＩＮに対する遅延は、
Ｄ（Ｓ２Ｄ，ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）
となる。上記（１）式から、この遅延は、２Ｄ（ＤＣＥＬ）＋αである。即ち、出力信号ＯＵＴの入力信号ＩＮに対する遅延量は、位相補間回路４５−１に設定される目標遅延量に等しくなる。

このように、本実施の形態の遅延ロックループ回路は、発振回路を備えないため、位相ジッタの少ない遅延信号を生成することができる。また、上述のように、位相誤差の少ない回路を提供することができる。

また、複数の入力信号ＩＮが入力される場合、遅延ロックループ回路は、入力信号遅延部３０を複数備えることにより、同じ遅延量だけ遅延させた出力信号ＯＵＴを出力することができる。入力信号遅延部３０に位相補間回路を備えることなく、任意位相の出力信号ＯＵＴが得られる。さらに、異なる位相遅延の複数の信号を得るためには、その位相遅延が設定された第１遅延ロックループ部１０の位相補間回路４５−１と第２遅延ロックループ部２０との組を設け、第２遅延ロックループ部２０の遅延制御信号ＡＣＴＬ２により遅延制御される入力信号遅延部３０を設けることにより可能となる。

（第２の実施の形態）
上述のように、第１遅延線部１１は、差動信号により遅延を生成していたが、シングルエンド信号により遅延を生成することも可能である。第２の実施の形態では、シングルエンド信号を遅延させるデジタル制御遅延回路により遅延を生成する遅延ロックループ回路が、図２を参照して説明される。基本的な構成は、図１に示される遅延ロックループ回路と同じである。図２に示されるように、遅延ロックループ回路は、第１遅延ロックループ部１０と第２遅延ロックループ部２０と入力信号遅延部３０とを具備する。第１遅延ロックループ部１０は、基準クロックＲＣＬＫを入力し、基準クロックＲＣＬＫに同期し、所定の位相遅延を有する遅延位相信号を生成する。第２遅延ロックループ部２０は、この遅延位相信号と、０位相信号とを入力し、０位相信号と遅延位相信号との間の遅延量に対応する遅延制御信号ＤＣＴＬ２を生成する。入力信号遅延部３０は、入力信号ＩＮと遅延制御信号ＤＣＴＬ２とを入力し、遅延制御信号ＤＣＴＬ２により示される遅延を入力信号ＩＮに与え、出力信号ＯＵＴとして出力する。

第１遅延ロックループ部１０は、第１遅延線部１１と、位相比較回路（ＰＦＤ）１２と、遅延制御回路（ＤＣ）１３と、位相補間回路（ＩＰ）４５−１とを備える。第１遅延線部１１は、デジタル制御遅延回路（ＤＣＥＬ）５１−１〜−１３を備える。ここでは、第１遅延線部１１は、シングルエンド信号により遅延を生成する。

入力される基準クロック信号ＲＣＬＫは、第１遅延線部１１と位相比較回路１２とに入力されるとともに、第２遅延ロックループ部２０に供給される。第１遅延線部１１は、デジタル制御遅延回路５１−１〜−１３がカスケードに接続され、入力された基準クロックＲＣＬＫを遅延させる。

位相比較回路１２は、デジタル制御遅延回路５１−１２の出力信号と基準クロックＲＣＬＫとを入力し、位相を比較する。比較結果は、遅延制御回路１３に入力される。遅延制御回路１３は、カウンタ等を備え、位相遅延をデジタル値に変換する。遅延制御回路１３は、位相比較回路１２の入力信号の位相が一致するように、遅延制御信号ＤＣＴＬ１を生成し、デジタル制御遅延回路５１−１〜５１−１３の遅延量を制御する。遅延制御信号ＤＣＴＬ１は、ｍビットのデジタル量で示される。この帰還制御により第１遅延線部１１は、正確に３６０度の遅延を生成することが可能となる。従って、図１の場合と同じように、各デジタル制御遅延回路５１は３０度の位相遅延を生成する。なお、デジタル制御遅延回路５１−１３は、回路の連続性を補償する終端回路である。

デジタル制御遅延回路５１−１〜−１２の出力は、目標とする遅延量を生成するために、位相補間回路４５−１に入力される。ここでは、目標遅延量として６０度から１２０度までの範囲内の任意の遅延量（６０度＋α）が設定されるものとし、デジタル制御遅延回路５１−２、５１−３、５１−４の各出力が位相補間回路４５−１に入力される。この第１遅延線部１１から位相信号を取り出す位置は、目標の遅延の範囲により変わる。

位相補間回路４５−１は、回路自体が有する固定的な遅延と、補間制御信号ＯＦＳによって設定される位相遅延との和の遅延を有する。位相補間回路４５−１により位相補間された信号は、第２遅延ロックループ部２０に出力される。

第２遅延ロックループ部２０は、第２遅延線部２１と、位相比較回路２２と、遅延制御回路２３と、位相補間回路４５−２とを備える。位相補間回路４５−１から出力された信号は、第２遅延ロックループ部２０の位相比較回路２２に入力される。一方、位相補間回路４５−２は、基準クロックＲＣＬＫを入力する。この位相補間回路４５−２は、０位相を出力するように設定される。即ち、位相補間回路４５−２は、位相補間制御信号により制御されない位相補間回路４５自体が有する固定的な遅延を生成することになる。従って、位相補間回路４５−２は、固定遅延分だけ遅延した信号を第２遅延線部２１に出力する。

第２遅延線部２１は、デジタル制御遅延回路５１−１４を備える。デジタル制御遅延回路５１−１４は、位相補間回路４５−２から出力された信号に遅延制御信号ＤＣＴＬ２により制御された遅延を与えて、位相比較回路２２に出力する。

位相比較回路２２は、第２遅延線部２１により遅延された信号と、第１遅延ロックループ部１０により設定された遅延量を有する信号とを位相比較し、結果を遅延制御回路２３に出力する。遅延制御回路２３は、チャージポンプ、フィルタを備える。遅延制御回路２３は、位相比較回路２２に入力される２つの入力信号の位相が揃うように、遅延制御信号ＤＣＴＬ２を生成し、デジタル制御遅延回路５１−１４に出力する。遅延制御信号ＤＣＴＬ２は、ｎビットの信号とする。デジタル制御遅延回路５１−１４は、遅延制御信号ＤＣＴＬ２により遅延量が制御される。この帰還制御により第２遅延線部２１は、正確に第１遅延ロックループ部１０から出力される２つの信号の遅延差、即ち、０位相の信号と、設定される目標位相の信号との位相差に相当する遅延量を持つことになる。この遅延量に対応する遅延制御信号ＤＣＴＬ２は、入力信号遅延部３０に出力される。

入力信号遅延部３０は、デジタル制御遅延回路５１−１５を含む第３遅延線部３１を備える。この第３遅延線部３１は、第２遅延ロックループ部２０の第２遅延線部２１と同じように構成されている。また、デジタル制御遅延回路５１−１５は、遅延制御信号ＤＣＴＬ２により遅延量が制御される。従って、第３遅延線部３１の遅延量は、第２遅延線部２１と等しくなる。即ち、入力信号遅延部３０は、第２遅延ロックループ部２０により生成された遅延量だけ入力信号ＩＮを遅延させ、出力信号ＯＵＴを出力する。

ここで、デジタル制御遅延回路５１−１〜−１５の具体的回路例が示される。図７は、デジタル制御遅延回路５１の具体的回路例を示す回路図である。デジタル制御遅延回路５１は、バッファ回路１４１、１４２、…、１４ｐとセレクタ１４０とを備える。バッファ回路１４１、１４２、…、１４ｐは、縦続接続され、それぞれの出力がセレクタ１４０に入力される。セレクタ１４０は、入力されるバッファ回路の出力のうち、制御信号ＱＢＩＴで指定される信号を選択し、出力ＯＵＴとして出力する。従って、制御信号ＱＢＩＴがｑビットの信号であれば、２^ｑ個のバッファ回路１４が縦続接続される。

デジタル制御遅延回路５１を用いた第２の実施の形態における遅延は、第１の実施の形態と基本的に同じであり、詳細な説明は省略される。出力信号ＯＵＴは、入力信号ＩＮに対して目標遅延量である２Ｄ（ＤＣＥＬ）＋αだけ遅延した信号となる。

（第３の実施の形態）
次に、図３を参照して第３の実施の形態の遅延ロックループ回路が説明される。遅延ロックループ回路は、第１遅延ロックループ部６０と第２遅延ロックループ部７０と入力信号遅延部８０とを具備する。第１遅延ロックループ部６０は、基準クロックＲＣＬＫを入力し、基準クロックＲＣＬＫに同期し、所定の位相遅延を有する遅延位相信号を生成する。第２遅延ロックループ部７０は、この遅延位相信号と、０位相信号とを入力し、０位相信号と遅延位相信号との間の遅延量に対応する遅延制御信号ＡＣＴＬ２を生成する。入力信号遅延部８０は、入力信号ＩＮと遅延制御信号ＡＣＴＬ２とを入力し、遅延制御信号ＡＣＴＬ２により示される遅延と、さらに、加えられる任意の遅延とを入力信号ＩＮに与え、出力信号ＯＵＴとして出力する。この任意の遅延も基準クロックＲＣＬＫに対して一定の遅延となるように制御される。

第１遅延ロックループ部６０は、第１遅延線部１１と、位相比較回路（ＰＦＤ）１２と、遅延制御回路（ＤＣ）１３とを備える。第１遅延線部１１は、遅延回路（ＤＣＥＬ）４３−１〜−１３と、差動シングル信号変換回路（Ｄ２Ｓ）４２−０〜−１２と、シングル差動信号変換回路（Ｓ２Ｄ）４３−１とを備える。

第１遅延線部１１に入力される基準クロックＲＣＬＫは、シングル差動信号変換回路４３−１により差動信号に変換され、遅延回路４１−１と差動シングル信号変換回路４２−０とに供給される。遅延回路４１−１〜−１３は、カスケードに接続され、差動信号を遅延させる。遅延回路４１−１〜−１２の各々の差動信号出力は、差動シングル信号変換回路４２−１〜−１２によりシングルエンド信号に変換される。シングル差動信号変換回路４３−１の出力信号は、差動シングル信号変換回路４２−０によりシングルエンド信号に変換されて、位相比較回路１２に入力されるとともに、第２遅延ロックループ部７０に供給される。

位相変換回路１２は、１２段目の遅延回路４１−１２の出力が差動シングル信号変換回路４２−１２によりシングルエンド信号に変換された信号をもう一方の被比較入力信号として入力する。従って、位相変換回路１２は、この１２段目の出力信号と０位相入力信号とを位相比較する。位相比較回路１２は、比較結果を遅延制御回路１３に出力する。

遅延制御回路１３は、チャージポンプ、フィルタ、電圧電流変換回路を備え、位相比較回路１２の２つの入力信号の位相が揃うように、遅延制御信号ＡＣＴＬ１を生成し、遅延回路４１−１〜−１３の各々の遅延量を制御する。この帰還制御により第１遅延線部１１は、正確に３６０度の遅延を生成することが可能となる。遅延回路４１−１３は、回路の連続性を補償する終端回路である。

ここでは、１２段の遅延回路４１により３６０度の遅延を生成しているため、第１の実施の形態と同じように、遅延回路４１は、１段当たり３０度の位相遅延を生成していることになる。本実施の形態では、入力信号ＩＮを遅延させる目標の遅延は、６０度から１２０度までの範囲であるとして説明されるため、遅延回路４１−２の出力が差動シングル信号変換回路４２−３を介して第２遅延ロックループ部７０に供給される。この第１遅延線部６１から位相信号を取り出す位置は、目標の遅延の範囲により変わる。

第２遅延ロックループ部７０は、第２遅延線部７１と、位相比較回路２２と、遅延制御回路２３と、位相補間回路４５−３とを備える。第２遅延線部７１は、遅延量を制御される遅延回路４１−１４と、差動シングル信号変換回路４２−１３と、遅延量を制御されるシングル差動信号変換回路４３−２とを備える。

第１遅延ロックループ部６０から出力される０位相を示す信号は、第２遅延線部７１のシングル差動信号変換回路４３−２に入力され、遅延が加えられた差動信号に変換される。シングル差動信号変換回路４３−２の出力は、遅延回路４１−１４と差動シングル信号変換回路４２−１３とに供給される。遅延回路４１−１４は、第１遅延ロックループ部６０の遅延制御信号ＡＣＴＬ１により遅延量の制御を受ける。差動シングル信号変換回路４２−１３は、シングル差動信号変換回路４３−２の出力信号をシングルエンド信号に変換して、位相補間回路４５−３に出力する。位相補間回路４５−３は、０位相の信号を出力するように設定される。位相補間回路４５−３は、回路自体が有する固定的な遅延量だけを与える固定遅延回路となる。位相補間回路４５−３は、その固定遅延分だけ遅延された信号を位相比較回路２２に出力する。

位相比較回路２２は、第１遅延ロックループ部６０から出力される６０度位相遅延を示す信号と、位相補間回路４５−３から出力される信号とを入力する。位相比較回路２２は、入力される２つの入力信号の位相を比較し、比較結果を遅延制御回路２３に出力する。遅延制御回路２３は、チャージポンプ、フィルタ、電圧電流変換回路を備える。遅延制御回路２３は、位相比較回路２２に入力される２つの入力信号の位相が一致するように、遅延制御信号ＡＣＴＬ２を生成する。生成された遅延制御信号ＡＣＴＬ２は、シングル差動信号変換回路４３−２に入力され、シングル差動信号変換回路４３−２の遅延量を制御する。この帰還制御により第２遅延線部７１は、正確に第１遅延ロックループ部６０から出力される２信号の遅延差、即ち、０位相の信号と、設定される位相の信号との位相差に相当する遅延量を持つことになる。この遅延量に対応する遅延制御信号ＡＣＴＬ２は、入力信号遅延部８０に出力される。

入力信号遅延部８０は、第３遅延線部８１と、位相補間回路４５−４とを備える。第３遅延線部８１は、シングル差動信号変換回路４３−３と、遅延回路４１−１５〜−１７と、差動シングル信号変換回路４２−１４〜−１６とを備える。第３遅延線部８１は、第２遅延線部７１を延長した構成になっている。即ち、シングル差動信号変換回路４３−３は、遅延制御信号ＡＣＴＬ２により遅延量を制御される。その出力を受ける遅延回路４１−１５〜−１７は、カスケードに接続され、その遅延量は、遅延制御信号ＡＣＴＬ１により制御される。これにより、遅延回路４１−１５〜−１７の各々の遅延量は、第１遅延線部１１の遅延回路４１−１〜−１２の各々の遅延量と等しくなる。シングル差動信号変換回路４３−３及び遅延回路４１−１５、−１６の出力は、差動シングル信号変換回路４２−１４〜−１６を介して位相補間回路４５−４に入力される。即ち、位相補間回路４５−４に０位相が設定されると、第２遅延ロックループ部７０で生成された遅延量と同じ遅延量が、入力信号ＩＮに与えられて、出力信号ＯＵＴとして出力されることになる。従って、入力信号遅延部８０は、第１遅延ロックループ部６０において設定される遅延量に入力信号遅延部８０で設定される遅延量が加算された遅延量だけ入力信号ＩＮを遅延させた出力信号ＯＵＴを出力する。

第３の実施の形態の遅延ロックループ回路により生成される遅延が、以下に説明される。シングル差動信号変換回路４３−１の出力を位相０とし、各回路の遅延を“Ｄ（回路シンボル）”とする。即ち、遅延回路４１の遅延は、Ｄ（ＤＣＥＬ）と表わされ、ここでは、Ｄ（ＤＣＥＬ）＝３０度である。また、差動シングル信号変換回路４２の遅延はＤ（Ｄ２Ｓ）、シングル差動信号変換回路４３の遅延はＤ（Ｓ２Ｄ）、位相補間回路４５の回路自体の遅延はＤ（ＩＰ）、位相補間回路４５において制御信号ＯＦＳで設定される遅延はαと表わされる。

遅延回路４１−１の出力点での遅延は、Ｄ（ＤＣＥＬ）＝３０、遅延回路４１−２の出力点での遅延は、２Ｄ（ＤＣＥＬ）＝６０となる。遅延回路４１−２の出力は、差動シングル信号変換回路４２−３を介して位相比較回路２２に入力されるので、位相比較回路２２の入力点で２Ｄ（ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）の遅延となる。もう一方の位相比較回路２２の入力信号の遅延量は、差動シングル信号変換回路４２−０、遅延量が制御されるシングル差動信号変換回路４３−２、差動シングル信号変換回路４２−１３、位相補間回路４５−３を介して入力されるので、Ｄ（Ｄ２Ｓ）＋Ｄ（Ｓ２Ｄ’）＋Ｄ（Ｄ２Ｓ）＋Ｄ（ＩＰ）となる。ここで、シングル差動信号変換回路４３−２は、遅延制御信号ＡＣＴＬ２により遅延量が制御されるため、その遅延量はＤ（Ｓ２Ｄ’）と表わされる。位相比較回路２２では、この両者の位相が等しくなるため、次式が成立する。

２Ｄ（ＤＣＥＬ）＝Ｄ（Ｄ２Ｓ）＋Ｄ（Ｓ２Ｄ’）＋Ｄ（ＩＰ） …（２）
入力信号遅延部８０では、シングル差動信号変換回路４３−２と同じ制御信号ＡＣＴＬ２で遅延量が制御されるため、シングル差動信号変換回路４３−３の遅延量は、Ｄ（Ｓ２Ｄ’）となる。入力信号ＩＮは、第３遅延線部８１により遅延されて、位相補間回路４５−４に与えられる。その経路は、シングル差動信号変換回路４３−３と差動シングル信号変換回路４２−１４、或いは、シングル差動信号変換回路４３−３と遅延回路４１−１５と差動シングル信号変換回路４２−１５、或いは、シングル差動信号変換回路４３−３と遅延回路４１−１５、−１６と差動シングル信号変換回路４２−１６である。従って、位相補間回路４５−４に入力されるときのそれぞれの遅延は、
Ｄ（Ｓ２Ｄ’）＋Ｄ（Ｄ２Ｓ）
Ｄ（Ｓ２Ｄ’）＋Ｄ（ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）
Ｄ（Ｓ２Ｄ’）＋２Ｄ（ＤＣＥＬ）＋Ｄ（Ｄ２Ｓ）
となり、この遅延の範囲内で位相補間が行われ、出力信号ＯＵＴが出力される。従って、その遅延量は、
Ｄ（Ｓ２Ｄ’）＋Ｄ（Ｄ２Ｓ）＋Ｄ（ＩＰ）＋α
となる。これに先に求めた関係式（２）を代入すると、遅延量２Ｄ（ＤＣＥＬ）＋α が得られる。これは、第１遅延ロックループ部６０において設定されている遅延量２Ｄ（ＤＣＥＬ）＝６０度と、入力信号遅延部８０において設定されている遅延量αとを加算した遅延量である。即ち、本遅延ロックループ回路は、所望の遅延量に一致する遅延量を生成することができる。

ここでは、第３遅延線部８１に含まれる遅延回路４１は、３段構成として説明されたが、この段数は、設定する遅延量に応じて決定される。また、第１遅延線部１１の２段目の遅延回路４１−２の出力が第２遅延ロックループ部７０に供給されているが、これも、設定する遅延量に応じて取り出し位置が決定される。

ここでは、差動信号を用いて遅延が生成されたが、同じようにシングルエンド信号を用いて遅延を生成することも可能である。また、複数の入力信号ＩＮを遅延させる場合、遅延ロックループ回路は、複数の入力信号遅延部８０を備えることにより、それぞれ設定される遅延の異なる複数の出力信号ＯＵＴを出力することが可能となる。

このように、第２遅延ロックループ部に固定遅延回路、即ち、０位相出力が設定される位相補間回路（ＩＰ）を備えることにより、遅延量の精度を向上させることが可能となる。

なお、図１、図３の位相補間回路はシングルエンド信号タイプの位相補間回路となっているが、差動信号タイプの位相補間回路を使用することも可能である。その場合は、差動シングル信号変換回路を位相補間回路の後段に配置し、位相補間してからシングルエンド信号に信号変換を行えばよい。

本発明の第１の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。 本発明の第２の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。 本発明の実施の形態に係るシングル差動信号変換回路の具体例を示す回路図である。 同差動シングル信号変換回路の具体例を示す回路図である。 同電圧電流変換回路と遅延回路の具体例を示す回路図である。 同デジタル制御遅延回路の具体例を示す回路図である。

符号の説明

１０ 第１遅延ロックループ部
１１ 第１遅延線部
１２ 位相比較回路
１３ 遅延制御回路
２０ 第２遅延ロックループ部
２１ 第２遅延線部
２２ 位相比較回路
２３ 遅延制御回路
３０ 入力信号遅延部
３１ 第３遅延線部
４１、４１−１〜−１７ 遅延回路
４２、４２−０〜−１６ 差動シングル信号変換回路
４３、４３−１〜−３ シングル差動信号変換回路
４５、４５−１〜−４ 位相補間回路
５１、５１−１〜−１５ デジタル制御遅延回路
６０ 第１遅延ロックループ部
７０ 第２遅延ロックループ部
７１ 第２遅延線部
８０ 入力信号遅延部
８１ 第３遅延線部
１１０ 電圧電流変換回路部
１１２ バッファ回路部
１１４ インバータ回路部
１２０ インバータ回路部
１２１ 差動信号入力部
１２２ バッファ回路部
１３０ 電圧電流変換回路
１３１、１３２ 遅延回路
１４０ セレクタ
１４１、１４２、１４３〜１４ｎ インバータ回路
Ｐ１１〜Ｐ１９、Ｎ１１〜Ｎ１９ トランジスタ
Ｐ２１〜Ｐ２５、Ｎ２１〜Ｎ２５ トランジスタ
Ｐ３０−１、Ｐ３０−２、Ｎ３０−１、Ｎ３０−２ トランジスタ
Ｎ３１−１〜Ｎ３１−３、Ｎ３２−１〜Ｎ３２−３ トランジスタ
Ｒ１１、Ｒ３０、Ｒ３１−１、Ｒ３１−２、Ｒ３２−１、Ｒ３２−２ 抵抗素子

Claims (11)

1. 基準クロックに同期し、前記基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える第１の遅延ロックループ（ＤＬＬ）回路と、
   前記基準クロックを入力し、前記複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える第２の遅延ロックループ回路と、
   入力信号に与える遅延量を前記第２の遅延線回路の遅延量に等しくする第３の遅延線回路を備える入力信号遅延回路と
   を具備する
   遅延ロックループ回路。
2. 前記第１の遅延線回路は、複数の遅延回路を備え、
   前記複数の遅延回路は、差動信号により遅延を生成する
   請求項１に記載の遅延ロックループ回路。
3. 前記第１の遅延線回路は、複数の遅延回路を備え、
   前記複数の遅延回路は、デジタル信号により遅延が制御されるデジタル制御遅延回路である
   請求項１の記載の遅延ロックループ回路。
4. 前記第１の遅延線回路は、前記第１の固定遅延回路に等しい遅延量を有する第２の固定遅延回路を備える
   請求項１から請求項３のいずれかに記載の遅延ロックループ回路。
5. 前記第２の固定遅延回路は、前記複数の位相信号に基づいて位相補間し、前記目標位相信号を生成する第１の位相補間回路を備える
   請求項４に記載の遅延ロックループ回路。
6. 前記第１の固定遅延回路は、第１の位相補間回路の最小の遅延量に等しい０位相の信号を出力する第２の位相補間回路を備える
   請求項５に記載の遅延ロックループ回路。
7. 前記第１の遅延ロックループ回路は、
   各々異なる位相の前記目標位相信号を生成する複数の前記第２の遅延ロックループ回路と、
   前記複数の前記第２の遅延ロックループ回路の各々に接続される複数の前記入力信号遅延回路と
   を備え、
   前記複数の前記入力信号遅延回路は、複数の前記入力信号の各々に異なる遅延を与えて出力する
   請求項１から請求項６のいずれかに記載の遅延ロックループ回路。
8. 前記入力信号遅延回路は、第４の遅延線回路を備え、
   前記第４の遅延線回路は、前記第１の遅延線回路の遅延を制御する遅延制御信号により遅延量が制御される
   請求項１から請求項３のいずれかに記載の遅延ロックループ回路。
9. 前記入力信号遅延回路は、さらに、
   前記第４の遅延回路の出力に基づいて位相補間して出力信号を生成する第３の位相補間回路を備え、
   前記第１の固定遅延回路は、前記第３の位相補間回路の最小の遅延量に等しい遅延量を有する
   請求項８に記載の遅延ロックループ回路。
10. 前記第１の固定遅延回路は、０位相出力が設定された第４の位相補間回路を含む
    請求項８または請求項９に記載の遅延ロックループ回路。
11. 複数の前記入力信号遅延回路を備え、
    複数の前記入力信号の各々に異なる遅延を与えて出力する
    請求項１から請求項３、請求項８から請求項１０のいずれかに記載の遅延ロックループ回路。

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