KR100879593B1

KR100879593B1 - 위상 분리기를 이용한 지연 동기 회로 및 이를 이용한 지연동기 방법

Info

Publication number: KR100879593B1
Application number: KR1020070020485A
Authority: KR
Inventors: 이장섭
Original assignee: 엠텍비젼 주식회사
Priority date: 2007-02-28
Filing date: 2007-02-28
Publication date: 2009-01-21
Also published as: KR20080079890A

Abstract

본 발명은 위상 분리기를 이용한 지연 동기 회로 및 이를 이용한 지연 동기 방법에 관한 것이다. 본 발명의 일실시예에 따른 지연 동기 회로는 외부 클럭의 주기 정보를 디지털 신호로 변환하는 시간-디지털 변환부, 외부 클럭을 두 개의 신호로 위상 분리하는 위상 분리기, 위상 분리된 두 개의 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스를 출력하는 T/4 지연 펄스 신호 발생부 및 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭을 발생하는 클럭 재생부를 포함하는 것을 특징으로 한다.

지연 동기 회로, 듀티 싸이클 보정 회로, 스큐 에러

Description

위상 분리기를 이용한 지연 동기 회로 및 이를 이용한 지연 동기 방법 {DELAY LOCKED CIRCUIT USING PHASE SHIFTER AND METHOD OF DELAY LOCKING USING THE SAME}

도 1은 종래 기술에 따른 지연 동기 루프를 나타낸 블록도이다.

도 2는 본 발명의 일실시예에 따른 지연 동기 회로를 나타낸 블록도이다.

도 3은 도 2에 도시된 시간-디지털 변환부의 일 예를 나타낸 블록도이다.

도 4는 도 3에 도시된 오실레이터의 일 예를 나타낸 블록도이다.

도 5는 도 2에 도시된 시간-디지털 변환부 동작의 일 예를 나타낸 타이밍도이다.

도 6은 도 2에 도시된 T/4 지연 펄스 신호 발생부의 일 예를 나타낸 블록도이다.

도 7은 도 2에 도시된 지연 동기 회로 동작의 일 예를 나타낸 타이밍도이다.

도 8은 본 발명의 일실시예에 다른 지연 동기 방법을 나타낸 동작 흐름도이다.

<도면의 주요 부분에 대한 부호의 설명>

210: 시간-디지털 변환부

220: 위상 분리기

230: T/4 지연 펄스 신호 발생부

240: 클럭 재생부

610: T/4 디지털 정보 생성부

620: T/4 지연 펄스 생성부

본 발명은 디지털 지연 동기화에 관한 것으로서, 보다 구체적으로 외부 클럭 신호를 이용하여 효율적으로 내부 클럭 신호를 생성하는 지연 동기 회로 및 지연 동기 방법에 관한 것이다.

일반적으로, 지연 동기 회로는 시스템의 외부에서 입력되는 클럭 신호를 수신하여 시스템 내부에 필요한 내부 클럭 신호를 상기 외부에서 입력된 클럭 신호의 위상과 동기화되도록 발생시키는 장치이다. 지연 동기 회로는 다양한 종류의 논리 장치, 중앙처리장치, 디램 등 메모리 장치 등에 이용된다. 또한, 디지털 클럭 응용 분야에서는 클럭 신호의 듀티 레이트(duty rate)가 정확히 제어되는 것은 매우 중요하며 듀티 레이트가 50%라 함은 클럭 신호의 하이레벨 부분과 로우레벨 부분의 시간이 동일하다는 것을 의미한다.

도 1을 참조하면, 지연 동기 회로(100)는 외부 클럭을 수신하여 이와 위상 동기되는 내부 클럭을 출력한다. 지연 동기 회로(100)는 지연 라인부(110), 위상 검출부(120), 지연 제어부(130) 및 지연 복사부(140)를 포함한다. 외부 클럭이 지연 라인부(110)로 입력되면 지연 라인부(110)가 갖는 경로에 의해 소정의 지연을 갖는 내부 클럭이 발생한다. 위상 검출부(120)는 상기 외부 클럭과 내부 클럭을 입력으로 하여 두 신호의 위상차에 따른 UP/DN 신호를 발생하고, 지연 제어부(130)는 UP/DN 신호를 이용하여 지연 라인부(110)의 지연 시간을 제어한다.

결국, 내부 클럭은 지연 동기 회로에 입력되는 외부 클럭과 위상 동기된다. 지연 제어부(130)는 레지스터 또는 카운터로 구성되며, 지연 라인부(110)는 단위 지연 셀(unit delay cell, 111, 112, 113, 114)들의 직렬 연결로 구성된다. 단위 지연 셀은 여러 가지 논리 소자로 구현이 가능하며 예컨대 인버터 소자 두 개로 구현 가능하다.

이러한 종래의 지연 동기 회로는 구조가 간단하고 설계가 용이한 점이 있으나, 피드백 경로가 존재하고 지연라인부(130)의 딜레이 에러(delay error)가 발생함에 따라 출력되는 내부 클럭의 하이(high) 레벨 신호 길이와 로우(low) 레벨 신호 길이가 서로 달라지는 듀티 에러(duty error)가 발생하는 단점이 있다. 또한, 신호가 달리는 경로 차에 의해 스큐 에러(skew error)가 발생하며 이러한 스큐 에러는 고집적 회로 및 요구되는 대역폭이 증가함에 따라 더욱 악화되고 있다.

따라서, 종래의 지연 동기 회로는 상기 듀티 에러를 보정할 수 있는 DCC(duty cycle correction) 회로 및 타이밍 스큐(timing skew)를 교정하는 회로를 더 필요로 한다. 또한 종래의 지연 동기 회로(100)는 지연 라인부(110)가 단위 지 연 셀(111, 112, 113, 114)의 직렬 연결로 구성되어 있으며 넓은 면적이 필요하고 전력 소모가 커지는 단점이 있으며, DCC 회로를 지연 동기 회로와 같이 설계하는 경우 회로 구조가 복잡하고 설계가 어려워지는 문제점이 있었다.

본 발명은 상기와 같은 종래 기술을 개선하기 위해 안출된 것으로서, 외부 클럭 신호의 위상을 분리하고 상기 외부 클럭 신호의 주기를 디지털 신호로 변환한 후 상기 디지털 신호를 이용하여 펄스 신호를 생성하고 내부 클럭을 발생시킴으로써 별도의 듀티 보정 회로 및 스큐 에러 교정 회로를 필요로 하지 않으며 지연 동기 회로의 면적 및 전력 소모를 감소시키는 것을 그 목적으로 한다.

또한, 본 발명은 위상 분리기를 통하여 대칭 형태인 정 클럭 신호 및 반전 클럭 신호를 이용하여 지연 펄스를 발생시키고 내부 클럭을 생성함으로써 스큐 에러를 최소화한 내부 클럭 신호를 생성하는 것을 그 목적으로 한다.

또한, 본 발명은 외부 클럭 신호의 주기를 디지털 값으로 변환하고 4로 나누어 상기 외부 클럭 신호의 1/4 주기 시간 정보에 대한 디지털 정보 신호를 얻음으로써 피드백 구조 및 지연 체인 회로 없이 디지털 지연 동기 회로를 구현하고 지연 시간을 효과적으로 제어하는 것을 그 목적으로 한다.

또한, 본 발명은 지연 동기 회로의 면적 축소하여 디지털 논리 장치, 중앙 처리 장치, 디램 등 메모리 장치 등의 소형화 및 고집적화를 이룰 수 있고 공정 비용과 공정 불량률을 감소시키는 것을 그 목적으로 한다.

또한, 본 발명은 별도의 듀티 싸이클 보정 회로 없이도 정확한 듀티 레이트 를 갖는 클럭 신호를 생성함으로써 작은 면적 및 작은 소모 전력으로 효과적으로 집적 회로 내부에 클럭 신호를 공급하는 것을 그 목적으로 한다.

또한, 발명은 지연 동기 회로에 있어 피드백 회로 구조가 필요하지 않으므로 듀티 에러 및 딜레이 에러를 크게 줄일 수 있고 지연 시간의 제어를 위해 별도의 지연 라인부를 필요하지 않음으로써 효율적인 지연 시간을 제어하는 것을 그 목적으로 한다.

상기의 목적을 달성하고, 상술한 종래기술의 문제점을 해결하기 위하여, 본 발명에 따른 지연 동기 회로는 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 시간-디지털 변환부, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리기, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 클럭 재생부를 포함하는 것을 특징으로 한다.

또한 본 발명에 따른 지연 동기 방법은 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 한다.

본 발명과 본 발명의 구성 및 동작상의 이점, 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하 첨부 도면 들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.

도 2를 참조하면, 본 발명에 따른 지연 동기 회로(200)는 외부 클럭을 수신하고 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력하는 시간-디지털 변환부(210), 상기 외부 클럭 신호를 수신하여 상기 외부 클럭과 동일한 위상을 가진 정 클럭 신호(CLK) 및 상기 외부 클럭과 반전된 위상을 가진 반전 클럭 신호(CLK_B)를 출력하는 위상분리기(220), 상기 순환 주기 정보 신호, 상기 단위 주 기 정보 신호, 정 클럭 신호 및 반전 클럭 신호를 수신하여 두 개(sync_qA, sync_qB)의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부(230) 및 상기 두 개(sync_qA, sync_qB)의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭을 생성하는 클럭 재생부(240)를 포함할 수 있다.

상기 시간-디지털 변환부(210)는 외부 클럭을 수신하고 상기 외부 클럭 신호의 한 주기에 대한 시간 정보를 디지털 값으로 변환하여 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력한다. 상기 시간-디지털 변환부(210)는 상기 외부 클럭을 수신하고 단위 주기 정보 신호를 발생시키는 오실레이터와 상기 외부 클럭 신호가 상기 오실레이터를 몇 번 순환하는지를 카운팅하는 카운터를 포함할 수 있다.

상기 위상 분리기(220)는 상기 외부 클럭 신호를 수신하고 위상을 분리하여 상기 외부 클럭 신호와 동일한 위상을 가진 신호와 상기 외부 클럭 신호와 반대 위상을 가진 신호를 출력한다. 상기 위상 분리기(220)에서 출력되는 두 개의 신호는 서로 반대되는 위상을 가지고 있으며 주기는 상기 외부 클럭 신호의 주기(T)와 같다.

T/4 지연 펄스 신호 발생부(230)는 상기 시간-디지털 변환부가 출력하는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력한다. 상기 T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부 및 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부를 포함할 수 있다.

클럭 재생부(240)는 상기 외부 클럭 신호의 한 주기 내에서 상기 두 개의 T/4 지연 펄스 신호를 이용하여 상기 외부 클럭 신호보다 T/4 시간만큼 지연된 내부 클럭 신호를 생성한다.

도 3은 도 2에 도시된 시간-디지털 변환부(210) 동작의 일 예를 나타낸 블록도이다.

도 3을 참조하면, 시간-디지털 변환부(210)는 외부 클럭을 수신하고 단위 주기 정보 신호를 발생시키는 오실레이터(310)와 상기 외부 클럭 신호가 상기 오실레이터(310)를 몇 번 순환하였는지를 카운트하는 카운터(320)를 포함할 수 있다. 오실레이터(310)는 다수의 단위 지연 셀을 포함할 수 있으며, 외부 클럭을 수신하여 외부 클럭 신호가 통과하는 단위 지연 셀의 위치를 나타내는 단위 주기 정보 신호를 생성한다. 또한, 오실레이터(310)에 포함되어 있는 단위 지연 셀 중 마지막 단위 지연 셀의 출력(f0)는 카운터(320)로 입력되며, 상기 카운터(320)는 f0가 하이가 되는 횟수를 카운트하여 순환 주기 정보 신호를 발생시킨다.

도 4를 참조하면, 오실레이터(310)는 N개의 단위 지연 셀(410, 420, 430)들 이 순차적으로 직렬 연결되어 있으며, 외부 클럭 신호의 한 주기 정보를 수신하여 단위 주기 정보 신호를 출력한다. 상기 단위 지연 셀은 여러 가지 논리 소자로 구현될 수 있으며, 예컨대 2개의 인버터 소자의 직렬 연결로 구현될 수 있다.

외부 클럭 신호는 제1 단위 지연 셀(410)로 입력되며 제N 단위 지연 셀(430)의 출력(f0)은 카운터(320) 및 제1 단위 지연 셀(410)로 입력되도록 구성되어 있다. 또한 N 개의 단위 지연 셀들은 각각 f<0>, f<1>, f<N-1>이라는 단위 주기 정보 신호를 출력한다. 상기 오실레이터(310)는 상기 외부 클럭 신호의 한 주기 성분이 각 단위 지연 셀을 통과할 때 f<0>, f<1>, f<N-1> 이라는 단위 주기 정보 신호를 각각 발생시킨다.

즉, f<x>가 하이가 되었다면 외부 클럭 신호가 오실레이터를 1순환도 하지 않은 경우 외부 클럭 신호는 x개의 단위 지연 셀을 통과한 것으로 볼 수 있는 것이다. 또한 외부 클럭 신호의 한 주기 성분은 도시되지 않았으나 동작 차단 신호에 의해 파악될 수 있다. 카운터(320)는 제N 단위 지연 셀(UDC_N)의 출력(f0)이 하이(high)가 되는 횟수를 카운트하여 순환 주기 정보 신호를 발생시킨다. 제N 단위 지연 셀의 출력(f0)이 3번 하이로 되었다면 순환 주기 정보 신호는 '3'을 디지털 신호 표현하게 된다.

도 5는 도 2에 도시된 시간-디지털 변환부(210) 동작의 일 예를 나타낸 타이밍도이다.

N은 '9'이고 카운터(320)의 출력은 5비트로 가정한다.

도 5를 참조하면, 순환 주기 정보 신호(C<4:0>)는 카운터(320)에 의해서 제 9 단위 지연 셀의 출력이 하이가 될 때마다 1씩 증가한다.

도 5에 도시된 바와 같이, 제9 단위 지연 셀의 출력은 3번 하이 신호로 바뀌었으므로 순환 주기 정보 신호는 '00011'로 나타나고 이것은 외부 클럭 신호의 한 주기 내에서 상기 외부 클럭 신호가 오실레이터를 3번 순환하였다는 것을 의미한다. 또한 f<4> 신호 만이 하이로 천이되었으므로 이것은 f<4> 신호 발생을 위해 통과한 단위 지연 셀의 개수가 '4' 개라는 것을 의미한다.

따라서 외부 클럭 신호의 한 주기 동안 통과한 총 단위 지연 셀의 개수는 순환 주기 정보 신호 값 3에다가 단위 지연 셀의 수 9를 곱하고 단위 주기 정보 신호가 나타내는 단위 지연 셀의 수 4를 더한 3*9 + 4 = 31 개가 된다. 만약 단위 지연 셀이 두 개의 인버터로 구성되어 있다면 지연 인버터의 개수는 31 * 2 = 62가 되는 것이다. 결국 주기 T는 31에 단위 지연 셀의 지연 시간을 곱하면 구할 수 있게 된다.

그러므로 외부 클럭 신호의 한 주기(T)에 대한 시간 정보는 시간-디지털 변환부(210)를 통하여 디지털 값인 순환 주기 정보 신호 및 단위 주기 정보로 표현될 수 있게 된다. 그리고 상기 외부 클럭 신호의 한 주기에 대한 시간 정보가 디지털 값으로 변환된 상기 순환 주기 정보 신호 및 단위 주기 정보 신호는 T/4 지연 펄스 신호 발생부(230)로 입력된다.

다시 도2를 참조하면, 위상 분리기(220)는 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호(CLK) 및 상기 외부 클럭 신호와 반대되는 위상을 가진 반전 클럭 신호(CLK_B)를 출력한다. 상기 반전 클럭 신 호(CLK_B)는 상기 외부 클럭 신호와 크기와 주기가 동일하나 위상이 반전되어 상기 외부 클럭 신호와 대칭되는 형태를 가질 수 있다.

도 6은 도 2에 도시된 T/4 지연 펄스 신호 발생부(230)의 일 예를 나타낸 블록도이다.

도 6을 참조하면, T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부(610) 및 상기 정 클럭 신호(CLK), 상기 반전 클럭 신호(CLK_B) 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부(620)를 포함할 수 있다.

상술한 바와 같이, 외부 클럭 신호의 한 주기에 대한 시간 정보는 시간-디지털 변환부를 통하여 디지털 정보 신호인 순환 주기 정보 신호 및 단위 주기 정보 신호로써 표현될 수 있다. 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호는 T/4 디지털 정보 생성부(610)로 입력된다. 상기 T/4 디지털 정보 생성부(610)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 이용하여 상기 외부 클럭 신호의 1/4 주기에 대한 시간 정보를 디지털 정보 신호인 T/4 디지털 정보 신호로써 출력한다.

다시 말하면, 순환 주기 정보 신호와 단위 주기 정보 신호는 외부 클럭 신호의 한 주기(T) 동안에 외부 클럭 신호가 통과한 단위 지연 셀의 개수를 디지털 값으로 표현하는 것으로 볼 수 있으므로, 상기 외부 클럭 신호가 한 주기 시간 동안 통과한 단위 지연 셀의 개수를 4로 나눈다면 상기 외부 클럭 신호의 1/4 주기 시간 동안 상기 외부 클럭 신호가 통과한 단위 지연 셀의 개수를 얻을 수 있게 되는 것이다.

즉, 순환 주기 정보 신호 및 단위 주기 정보 신호를 각각 4로 나누게 되면 순환 주기 정보 신호의 하위 2비트는 나머지가 될 것이다. 그러므로 순환 주기 정보 신호의 하위 2비트 값에 따라 순환 주기 정보 신호 및 단위 주기 정보 신호를 4로 나눈 몫을 이용하여 외부 클럭 신호의 T/4 시간 동안 통과한 단위 지연 셀의 개수를 구할 수 있다.

예컨대, 단위 지연 셀이 9개(N=9)이고 단위 지연 셀은 두 개의 인버터(지연 셀)로 구성되어 있으며, 카운터가 5비트인 경우를 가정한다. 이 경우 순환 주기 정보 신호의 하위 2비트 값(C<1:0>) 따른 외부 클럭 신호의 1/4 주기(T/4) 시간 동안 통과한 인버터(지연 셀)의 개수는 표 1과 같게 된다.

C(1:0) =00	f<0:8>	0	1	2	3	4	5	6	7	8
	지연 셀 수	0	2	4	6	8	10	12	14	16
	F<0:8>/4	0				1				2
	지연 셀 수	0				2				4
	총 지연 셀 수 (T/4 시간)	2(C<4:2>9+f<0:8>/4)
C(1:0) =01	f<0:8>	0	1	2	3	4	5	6	7	8
	지연 셀 수	0	2	4	6	8	10	12	14	16
	F<0:8>/4	0				1				2
	지연 셀 수	0				2				4
	총 지연 셀 수 (T/4 시간)	2(C<4:2>9+9+f<0:8>/4)
C(1:0) =10	f<0:8>	0	1	2	3	4	5	6	7	8
	지연 셀 수	0	2	4	6	8	10	12	14	16
	F<0:8>/4	0				1				2
	지연 셀 수	0				2				4
	총 지연 셀 수 (T/4 시간)	2(C<4:2>9+18+f<0:8>/4)
C(1:0) =11	f<0:8>	0	1	2	3	4	5	6	7	8
	지연 셀 수	0	2	4	6	8	10	12	14	16
	F<0:8>/4	0				1				2
	지연 셀 수	0				2				4
	총 지연 셀 수 (T/4 시간)	2(C<4:2>9+27+f<0:8>/4)

외부 클럭 신호의 한 주기 시간 정보를 표현한 순환 주기 정보 신호와 단위 주기 정보 신호는 T/4 디지털 정보 생성부(610)로 입력되고, 상기 T/4 디지털 정보 생성부는 표 1에 도시된 바와 같이 순환 주기 정보 신호의 하위 2비트 값에 따라 상기 외부 클럭 신호의 T/4 시간 동안에 상기 외부 클럭 신호가 통과한 지연 셀의 수를 결정할 수 있다.

따라서 T/4 디지털 정보 생성부(610)는 외부 클럭 신호의 T/4 시간 동안 통과한 지연 셀의 수를 이용하여 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보인 T/4 디지털 정보 신호를 T/4 지연 펄스 생성부(620)로 출력한다.

다시 도 6을 참조하면, T/4 지연 펄스 생성부(620)는 상기 정 클럭 신호(CLK), 상기 반전 클럭 신호(CLK_B) 및 상기 T/4 디지털 정보 신호를 수신하여 상기 정 클럭 신호 및 상기 반전 클럭 신호에 상응하는 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 출력한다. 상기 T/4 지연 펄스 신호는 두 개의 펄스 신호로서 하나는 정 클럭 신호에 상응하는 것이고 다른 하나는 반전 클럭 신호에 상응하는 것이다.

상기 T/4 지연 펄스 생성부(620)는 상기 정 클럭 신호의 1/4 주기 시간에 상응하는 상기 T/4 디지털 정보 신호를 카운팅(counting)함으로써 상기 정 클럭 신호의 상승 시점으로부터 T/4 시간만큼 지연된 sync_qA 신호를 발생시킨다. 또한, sync_qA 신호는 정 클럭 신호가 상승할 때 마다 발생하므로 주기가 외부 클럭 신호의 주기(T)와 동일하게 된다. 또한, sync_qB 신호도 상술한 sync_qA 신호의 발생 과정과 동일한 과정에 의해 발생된다. 즉, sync_qB 신호는 상기 반전 클럭 신호의 상승 시점으로부터 T/4 시간만큼 지연되고 주기 T를 갖는 펄스 신호이다.

상기 두 개의 T/4 지연 펄스 신호는 상승 펄스 또는 하강 펄스 중 어느 것이나 될 수 있으며 T 시간마다 발생한다. sync_qA 신호와 sync_qB 신호는 형태는 같으나 위상이 T/4 시간만큼 차이가 있는 신호이다. 또한 상기 두 개의 T/4 지연 펄스 신호는 클럭 재생부(240)로 입력 된다.

클럭 재생부(240)는 상기 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 수신하고 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생시킨다. 상기 클럭 재생부(240)는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 발생시킨다.

내부 클럭 신호는 상기 외부 클럭 신호의 T/4 시간에 대한 디지털 값을 기준으로 생성되기 때문에 지연 라인부 및 피드백 패스가 존재해야 하는 종래의 지연 동기 회로에서 발생하던 듀티 에러, 딜레이 에러를 줄일 수 있게 되고 듀티 레이트 50%를 만족할 수 있게 된다. 또한, 위상 분리기(220)에 통해 외부 클럭 신호가 정 클럭 신호 및 상기 반전 클럭 신호가 대칭 형태를 갖기 때문에, 두 개의 T/4 지연 펄스 신호 또한 크기가 같게 된다. 그러므로 내부 클럭 신호의 스큐 에러를 최소화할 수 있다.

다시 도 2 및 도 6을 참조하면, 주기 T를 갖는 외부 클럭 신호가 입력되면 시간-디지털 변환부(210)는 상기 외부 클럭 신호의 한 주기에 대한 시간 정보로서 순환 주기 정보 신호 및 단위 주기 정보 신호를 출력한다. 위상 분리기(220)는 상기 외부 클럭 신호와 동일한 위상을 갖는 정 클럭 신호와 상기 외부 클럭 신호와 반대되는 위상을 갖는 반전 위상 클럭 신호를 출력한다. T/4 지연 펄스 신호 발생부(230)는 상기 순환 주기 정보 신호 및 단위 주기 정보 신호를 입력 받아 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하게 되고, 상기 정 클럭 신호, 반전 위상 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하게 된다. 클럭 재생부(240)는 상기 T/4 지연 펄스 신호를 입력 받고 내부 클럭을 생성하게 된다.

도 7을 참조하면, 주기 T를 갖는 외부 클럭 신호가 입력되면 위상 분리기는 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호(CLK)와 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호(CLK_B)를 발생한다. 도 7에 도시되지 않았으나 외부 클럭 신호가 입력 되면 시간-디지털 변환부는 상기 외부 클럭 신호의 주기에 대한 시간 정보를 순환 주기 정보 신호 및 단위 주기 정보 신호로써 출력한다. T/4 지연 펄스 신호 발생부는 순환 주기 정보 신호 및 단위 주기 정보 신호를 이용하여 외부 클럭 신호의 1/4 주기에 대한 시간 정보를 T/4 디지털 정보 신호로써 출력하고, 이를 이용하여 정 클럭 신호 및 반전 클럭 신호에 상응하는 두 개의 T/4 지연 펄스 신호(sync_qA, sync_qB)를 발생한다.

도 7에 도시된 바와 같이 sync_qA 신호는 정 클럭 신호가 상승하는 시점으로부터 T/4 시간만큼 지연되어 발생하는 펄스 신호로서 주기 T를 갖는다. 마찬가지로 sync_qB 신호는 정 클럭 신호가 상승하는 시점으로부터 T/4 시간만큼 지연되어 발생하는 펄스 신호로서 주기 T를 갖게 된다. 도 7에서는 두 개의 T/4 지연 펄스 신호가 모두 하강 펄스로 도시되어 있으나 상승 펄스도 될 수 있다. 또한 정 클럭 신호 및 반전 클럭 신호의 상승 시점을 기준으로 T/4 시간만큼 지연되어 펄스가 발생하는 것으로 도시되어 있으나 하강 시점을 기준으로 하는 것도 당업자에게 명백하다.

도 7에 도시된 바와 같이, 두 개의 T/4 지연 펄스 신호를 이용하여 클럭 재생부(240)는 상기 외부 클럭의 천이 시점으로부터 T/4 시간만큼 지연된 내부 클럭을 생성한다. 즉, 클럭 재생부(240)는 sync_qA 신호가 발생하는 시점에서 내부 클럭 신호를 상승시키며, sync_qB 신호가 발생하는 시점에서 내부 클럭 신호를 하강시키는 과정을 반복한다. 결국 내부 클럭 신호는 상기 외부 클럭 신호로부터 T/4 시간만큼 지연되고, 상기 내부 클럭의 신호는 하이 레벨이 유지되는 시간(T/2)과 로우 레벨이 유지되는 시간(T/2)이 동일한 주기 T를 갖는 클럭 신호가 된다.

지연 동기 방법은 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계, 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계 및 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계를 포함한다.

도 8은 지연 동기 방법을 단계별로 도시한 흐름도이다.

도 8을 참조하면, 외부 클럭 신호의 한 주기에 대한 시간 정보를 디지털 값으로 변환하는 단계(S810)는 외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계이다. 본 단계는 N개의 단위 지연 셀들이 순차적으로 직렬 연결된 오실레이터로 상기 외부 클럭 신호의 한 주기 정보를 수신하여 N개의 단위 지연 셀들 각각 단위 주기 정보 신호를 출력하는 단계 및 상기 제N 단위 지연 셀의 출력이 하이가 되는 횟수를 카운트한 순환 주기 정보 신호를 발생하는 단계를 포함할 수 있다.

외부 클럭의 위상을 분리하는 단계(S820)는 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 단계이다. 본 단계는 상기 반전 클럭 신호가 상기 외부 클럭 신호와 크기와 주기가 동일하나 위상이 반전되어 상기 외부 클럭 신호와 대칭되는 것일 수 있다. 또한 도 8에서는 외부 클럭의 한 주기에 대한 시간 정보를 디지털 신호로 변환하는 단계(S810)에 이어 본 단계가 개시되는 것으로 도시되어 있으나 본 단계가 먼저 개시될 수 있으며 병렬적으로 동시에 개시될 수도 있다.

T/4 지연 펄스 신호를 생성하는 단계(S830)는 상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계이다. 본 단계는 상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 신호에 상응하는 T/4 디지털 정보 신호를 출력하는 단계 및 상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 단계를 포함할 수 있다. 본 단계에서 상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성될 수 있다. 또한 상기 각각의 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 상기 반전 클럭 신호가 상승한 후 T/4 시간만큼 지연되어 발생하고 주기가 상기 외부 클럭의 주기와 동일한 것이 될 수 있다.

내부 클럭 신호를 생성하는 단계(S840)는 상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계이다. 본 단계는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 단계일 수 있다. 또한 상기 내부 클럭 신호는 재생부는 50%의 듀티 레이트(duty rate)를 갖고 스큐 에러(skew error)가 최소화된 것일 수 있다.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 즉, 본 발명은 외부 클럭 신호로부터 1/4 주기 시간만큼 지연된 내부 클럭 신호가 발생되는 실시예에 대하여 기술되어 있으나 이는 예시적인 것으로서 다양한 지연 시간을 갖는 내부 클럭 신호가 발생될 수 있음은 당업자에게 있어 자명한 것이다.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

본 발명에 따른 지연 동기 회로는 외부 클럭 신호의 주기를 디지털 값으로 변환하고 4로 나누어 상기 외부 클럭 신호의 1/4 주기 시간 정보에 대한 디지털 정보 신호를 얻음으로써 피드백 구조 및 지연 체인 회로 없이 디지털 지연 동기 회로를 구현할 수 있어 지연 동기 회로의 면적과 소비 전력을 줄일 수 있다. 그리고 지연 클럭 신호 발생을 위해 결과적으로 외부 클럭의 1/4 주기 정보 만이 필요하므로 지연 시간을 효과적으로 제어할 수 있다.

또한, 본 발명에 따르면 지연 동기 회로의 면적 축소에 따라 디지털 논리 장치, 중앙 처리 장치, 디램 등 메모리 장치 등의 소형화 및 고집적화를 이룰 수 있고 공정 비용과 공정 불량률이 저감되는 효과도 거둘 수 있다.

또한, 본 발명에 따르면 위상 분리기를 통하여 대칭 형태인 정 클럭 신호 및 반전 클럭 신호를 이용하여 지연 펄스를 발생시키고 내부 클럭을 생성함으로써 스큐 에러를 최소화한 내부 클럭 신호의 생성이 가능하다.

또한, 별도의 듀티 싸이클 보정 회로 없이도 효과적으로 듀티레이트를 제어할 수 있고 집적 회로 내부에 클럭 신호를 공급할 수 있다.

또한, 발명에 따르면 지연 동기 회로에 있어 피드백 회로 구조가 필요하지 않으므로 듀티 에러 및 딜레이 에러를 크게 줄일 수 있고 지연 시간의 제어를 위해 별도의 지연 라인부를 필요하지 않으므로 효율적인 지연 시간 제어가 가능하다.

Claims

외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 시간-디지털 변환부;

상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리기;

상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 신호 발생부; 및

상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 클럭 재생부

를 포함하는 것을 특징으로 하는 지연 동기 회로.
제1항에 있어서,

상기 시간-디지털 변환부는 상기 외부 클럭 신호의 한 주기 정보를 수신하여 단위 주기 정보 신호를 출력하는 오실레이터; 및

상기 단위 주기 정보 신호를 카운트하여 순환 주기 정보 신호를 발생하는 카운터

를 포함하는 것을 특징으로 하는 지연 동기 회로.
제2항에 있어서,

상기 오실레이터는 N개의 단위 지연 셀들이 순차적으로 직렬 연결되고, 상기 외부 클럭 신호가 제1 단위 지연 셀로 입력되며 제N 단위 지연 셀의 출력이 상기 카운터 및 상기 제1 단위 지연 셀로 입력되는 것을 특징으로 하는 지연 동기 회로.
제3항에 있어서,

상기 N개의 단위 지연 셀은 각 단위 지연 셀마다 각각 N개의 단위 주기 정보 신호를 출력하는 것을 특징으로 하는 지연 동기 회로.
제4항에 있어서,

상기 카운터는 상기 제N 단위 지연 셀의 출력이 하이(high)가 되는 횟수를 카운트한 상기 순환 주기 정보 신호를 발생하는 것을 특징으로 하는 지연 동기 회로.
제5항에 있어서,

상기 순환 주기 정보 신호와 상기 단위 주기 정보 신호에 따라 상기 외부 클럭 신호의 주기가 디지털 값으로 변환되는 것을 특징으로 하는 지연 동기 회로.
제1항에 있어서,

상기 T/4 지연 펄스 신호 발생부는

상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 시간 정보를 T/4 디지털 정보 신호로써 출력하는 T/4 디지털 정보 생성부; 및

상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 T/4 지연 펄스 생성부

를 포함하는 것을 특징으로 하는 지연 동기 회로.
제7항에 있어서,

상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성된 것을 특징으로 하는 지연 동기 회로.
제1항에 있어서,

상기 클럭 재생부는 상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 것을 특징으로 하는 지 연 동기 회로.
외부 클럭 신호를 수신하고 상기 외부 클럭 신호의 한 주기(T)에 상응하는 디지털 신호로 변환하여, 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계;

상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 동일한 위상을 가진 정 클럭 신호 및 상기 외부 클럭 신호와 반대 위상을 가진 반전 클럭 신호를 출력하는 위상 분리 단계;

상기 순환 주기 정보 신호 및 상기 단위 주기 정보 신호를 수신하여 상기 외부 클럭 신호의 1/4 주기에 상응하는 T/4 디지털 정보 신호를 생성하고, 상기 T/4 디지털 정보 신호를 이용하여 두 개의 T/4 지연 펄스 신호를 출력하는 단계; 및

상기 두 개의 T/4 지연 펄스 신호를 수신하여 상기 외부 클럭 신호로부터 T/4 시간만큼 지연된 내부 클럭 신호를 발생하는 단계

를 포함하는 것을 특징으로 지연 동기 방법.
제10항에 있어서,

상기 순환 주기 정보 신호와 단위 주기 정보 신호를 출력하는 단계는

N개의 단위 지연 셀들이 순차적으로 직렬 연결된 오실레이터로 상기 외부 클럭 신호의 한 주기 정보를 수신하여 N개의 단위 지연 셀들 각각 단위 주기 정보 신호를 출력하는 단계; 및

상기 제N 단위 지연 셀의 출력이 하이(high)가 되는 횟수를 카운트한 순환 주기 정보 신호를 발생하는 단계

를 포함하는 것을 특징으로 하는 지연 동기 방법.
제10항 있어서,

상기 두 개의 T/4 지연 펄스 신호를 출력하는 단계는

상기 순환 주기 정보 신호를 4로 나눈 나머지에 따라 상기 외부 클럭 신호의 T/4 시간에 해당하는 신호에 상응하는 T/4 디지털 정보 신호를 출력하는 단계; 및

상기 정 클럭 신호, 상기 반전 클럭 신호 및 상기 T/4 디지털 정보 신호를 이용하여 상기 정 클럭 신호 및 상기 반전 클럭 신호로부터 각각 T/4 시간만큼 지연된 두 개의 T/4 지연 펄스 신호를 출력하는 단계

를 포함하는 것을 특징으로 하는 지연 동기 방법.
제10항 있어서,

상기 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 반전 클럭 신호의 한 주기 내에서 상기 T/4 디지털 정보 신호에 대한 카운팅을 통하여 각각 생성된 것을 특징으로 하는 지연 동기 방법.
제10항에 있어서,

상기 각각의 T/4 지연 펄스 신호는 상기 정 클럭 신호 및 상기 반전 클럭 신호가 상승한 시점으로부터 각각 T/4 시간만큼 지연되어 발생하고 주기가 상기 외부 클럭의 주기와 동일한 것을 특징으로 하는 지연 동기 방법.
제10항에 있어서,

상기 내부 클럭 신호를 발생하는 단계는

상기 정 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 상승하고 상기 반전 클럭 신호에 응답하는 상기 T/4 지연 펄스 신호가 발생하는 경우 하강하는 내부 클럭 신호를 생성하는 것을 특징으로 하는 지연 동기 방법.